arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <linux/init.h>
  19
  20 #include <asm/assembler.h>
  21 #include <asm/memory.h>
  22 #include <asm/glue-df.h>
  23 #include <asm/glue-pf.h>
  24 #include <asm/vfpmacros.h>
  25 #ifndef CONFIG_MULTI_IRQ_HANDLER
  26 #include <mach/entry-macro.S>
  27 #endif
  28 #include <asm/thread_notify.h>
  29 #include <asm/unwind.h>
  30 #include <asm/unistd.h>
  31 #include <asm/tls.h>
  32 #include <asm/system_info.h>
  33
  34 #include "entry-header.S"
  35 #include <asm/entry-macro-multi.S>
  36 #include <asm/probes.h>
  37
  38 /*
  39  * Interrupt handling.
  40  */
  41         .macro  irq_handler
  42 #ifdef CONFIG_MULTI_IRQ_HANDLER
  43         ldr     r1, =handle_arch_irq
  44         mov     r0, sp
  45         badr    lr, 9997f
  46         ldr     pc, [r1]
  47 #else
  48         arch_irq_handler_default
  49 #endif
  50 9997:
  51         .endm
  52
  53         .macro  pabt_helper
  54         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  55 #ifdef MULTI_PABORT
  56         ldr     ip, .LCprocfns
  57         mov     lr, pc
  58         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  59 #else
  60         bl      CPU_PABORT_HANDLER
  61 #endif
  62         .endm
  63
  64         .macro  dabt_helper
  65
  66         @
  67         @ Call the processor-specific abort handler:
  68         @
  69         @  r2 - pt_regs
  70         @  r4 - aborted context pc
  71         @  r5 - aborted context psr
  72         @
  73         @ The abort handler must return the aborted address in r0, and
  74         @ the fault status register in r1.  r9 must be preserved.
  75         @
  76 #ifdef MULTI_DABORT
  77         ldr     ip, .LCprocfns
  78         mov     lr, pc
  79         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  80 #else
  81         bl      CPU_DABORT_HANDLER
  82 #endif
  83         .endm
  84
  85 #ifdef CONFIG_KPROBES
  86         .section        .kprobes.text,"ax",%progbits
  87 #else
  88         .text
  89 #endif
  90
  91 /*
  92  * Invalid mode handlers
  93  */
  94         .macro  inv_entry, reason
  95         sub     sp, sp, #PT_REGS_SIZE
  96  ARM(   stmib   sp, {r1 - lr}           )
  97  THUMB( stmia   sp, {r0 - r12}          )
  98  THUMB( str     sp, [sp, #S_SP]         )
  99  THUMB( str     lr, [sp, #S_LR]         )
 100         mov     r1, #\reason
 101         .endm
 102
 103 __pabt_invalid:
 104         inv_entry BAD_PREFETCH
 105         b       common_invalid
 106 ENDPROC(__pabt_invalid)
 107
 108 __dabt_invalid:
 109         inv_entry BAD_DATA
 110         b       common_invalid
 111 ENDPROC(__dabt_invalid)
 112
 113 __irq_invalid:
 114         inv_entry BAD_IRQ
 115         b       common_invalid
 116 ENDPROC(__irq_invalid)
 117
 118 __und_invalid:
 119         inv_entry BAD_UNDEFINSTR
 120
 121         @
 122         @ XXX fall through to common_invalid
 123         @
 124
 125 @
 126 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 127 @
 128 common_invalid:
 129         zero_fp
 130
 131         ldmia   r0, {r4 - r6}
 132         add     r0, sp, #S_PC           @ here for interlock avoidance
 133         mov     r7, #-1                 @  ""   ""    ""        ""
 134         str     r4, [sp]                @ save preserved r0
 135         stmia   r0, {r5 - r7}           @ lr_<exception>,
 136                                         @ cpsr_<exception>, "old_r0"
 137
 138         mov     r0, sp
 139         b       bad_mode
 140 ENDPROC(__und_invalid)
 141
 142 /*
 143  * SVC mode handlers
 144  */
 145
 146 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 147 #define SPFIX(code...) code
 148 #else
 149 #define SPFIX(code...)
 150 #endif
 151
 152         .macro  svc_entry, stack_hole=0, trace=1, uaccess=1
 153  UNWIND(.fnstart                )
 154  UNWIND(.save {r0 - pc}         )
 155         sub     sp, sp, #(SVC_REGS_SIZE + \stack_hole - 4)
 156 #ifdef CONFIG_THUMB2_KERNEL
 157  SPFIX( str     r0, [sp]        )       @ temporarily saved
 158  SPFIX( mov     r0, sp          )
 159  SPFIX( tst     r0, #4          )       @ test original stack alignment
 160  SPFIX( ldr     r0, [sp]        )       @ restored
 161 #else
 162  SPFIX( tst     sp, #4          )
 163 #endif
 164  SPFIX( subeq   sp, sp, #4      )
 165         stmia   sp, {r1 - r12}
 166
 167         ldmia   r0, {r3 - r5}
 168         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 169         mov     r6, #-1                 @  ""  ""      ""       ""
 170         add     r2, sp, #(SVC_REGS_SIZE + \stack_hole - 4)
 171  SPFIX( addeq   r2, r2, #4      )
 172         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 173                                         @ from the exception stack
 174
 175         mov     r3, lr
 176
 177         @
 178         @ We are now ready to fill in the remaining blanks on the stack:
 179         @
 180         @  r2 - sp_svc
 181         @  r3 - lr_svc
 182         @  r4 - lr_<exception>, already fixed up for correct return/restart
 183         @  r5 - spsr_<exception>
 184         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 185         @
 186         stmia   r7, {r2 - r6}
 187
 188         get_thread_info tsk
 189         ldr     r0, [tsk, #TI_ADDR_LIMIT]
 190         mov     r1, #TASK_SIZE
 191         str     r1, [tsk, #TI_ADDR_LIMIT]
 192         str     r0, [sp, #SVC_ADDR_LIMIT]
 193
 194         uaccess_save r0
 195         .if \uaccess
 196         uaccess_disable r0
 197         .endif
 198
 199         .if \trace
 200 #ifdef CONFIG_TRACE_IRQFLAGS
 201         bl      trace_hardirqs_off
 202 #endif
 203         .endif
 204         .endm
 205
 206         .align  5
 207 __dabt_svc:
 208         svc_entry uaccess=0
 209         mov     r2, sp
 210         dabt_helper
 211  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 212         svc_exit r5                             @ return from exception
 213  UNWIND(.fnend          )
 214 ENDPROC(__dabt_svc)
 215
 216         .align  5
 217 __irq_svc:
 218         svc_entry
 219         irq_handler
 220
 221 #ifdef CONFIG_PREEMPT
 222         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 223         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 224         teq     r8, #0                          @ if preempt count != 0
 225         movne   r0, #0                          @ force flags to 0
 226         tst     r0, #_TIF_NEED_RESCHED
 227         blne    svc_preempt
 228 #endif
 229
 230         svc_exit r5, irq = 1                    @ return from exception
 231  UNWIND(.fnend          )
 232 ENDPROC(__irq_svc)
 233
 234         .ltorg
 235
 236 #ifdef CONFIG_PREEMPT
 237 svc_preempt:
 238         mov     r8, lr
 239 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 240         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 241         tst     r0, #_TIF_NEED_RESCHED
 242         reteq   r8                              @ go again
 243         b       1b
 244 #endif
 245
 246 __und_fault:
 247         @ Correct the PC such that it is pointing at the instruction
 248         @ which caused the fault.  If the faulting instruction was ARM
 249         @ the PC will be pointing at the next instruction, and have to
 250         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 251         @ pointing at the second half of the Thumb instruction.  We
 252         @ have to subtract 2.
 253         ldr     r2, [r0, #S_PC]
 254         sub     r2, r2, r1
 255         str     r2, [r0, #S_PC]
 256         b       do_undefinstr
 257 ENDPROC(__und_fault)
 258
 259         .align  5
 260 __und_svc:
 261 #ifdef CONFIG_KPROBES
 262         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 263         @ it obviously needs free stack space which then will belong to
 264         @ the saved context.
 265         svc_entry MAX_STACK_SIZE
 266 #else
 267         svc_entry
 268 #endif
 269         @
 270         @ call emulation code, which returns using r9 if it has emulated
 271         @ the instruction, or the more conventional lr if we are to treat
 272         @ this as a real undefined instruction
 273         @
 274         @  r0 - instruction
 275         @
 276 #ifndef CONFIG_THUMB2_KERNEL
 277         ldr     r0, [r4, #-4]
 278 #else
 279         mov     r1, #2
 280         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 281         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 282         blo     __und_svc_fault
 283         ldrh    r9, [r4]                        @ bottom 16 bits
 284         add     r4, r4, #2
 285         str     r4, [sp, #S_PC]
 286         orr     r0, r9, r0, lsl #16
 287 #endif
 288         badr    r9, __und_svc_finish
 289         mov     r2, r4
 290         bl      call_fpe
 291
 292         mov     r1, #4                          @ PC correction to apply
 293 __und_svc_fault:
 294         mov     r0, sp                          @ struct pt_regs *regs
 295         bl      __und_fault
 296
 297 __und_svc_finish:
 298         get_thread_info tsk
 299         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 300         svc_exit r5                             @ return from exception
 301  UNWIND(.fnend          )
 302 ENDPROC(__und_svc)
 303
 304         .align  5
 305 __pabt_svc:
 306         svc_entry
 307         mov     r2, sp                          @ regs
 308         pabt_helper
 309         svc_exit r5                             @ return from exception
 310  UNWIND(.fnend          )
 311 ENDPROC(__pabt_svc)
 312
 313         .align  5
 314 __fiq_svc:
 315         svc_entry trace=0
 316         mov     r0, sp                          @ struct pt_regs *regs
 317         bl      handle_fiq_as_nmi
 318         svc_exit_via_fiq
 319  UNWIND(.fnend          )
 320 ENDPROC(__fiq_svc)
 321
 322         .align  5
 323 .LCcralign:
 324         .word   cr_alignment
 325 #ifdef MULTI_DABORT
 326 .LCprocfns:
 327         .word   processor
 328 #endif
 329 .LCfp:
 330         .word   fp_enter
 331
 332 /*
 333  * Abort mode handlers
 334  */
 335
 336 @
 337 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 338 @ and reuses the same macros. However in abort mode we must also
 339 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 340 @
 341         .align 5
 342 __fiq_abt:
 343         svc_entry trace=0
 344
 345  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 346  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 347  THUMB( msr     cpsr_c, r0 )
 348         mov     r1, lr          @ Save lr_abt
 349         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 350  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 351  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 352  THUMB( msr     cpsr_c, r0 )
 353         stmfd   sp!, {r1 - r2}
 354
 355         add     r0, sp, #8                      @ struct pt_regs *regs
 356         bl      handle_fiq_as_nmi
 357
 358         ldmfd   sp!, {r1 - r2}
 359  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 360  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 361  THUMB( msr     cpsr_c, r0 )
 362         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 363         msr     spsr_cxsf, r2   @ Restore spsr_abt
 364  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 365  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 366  THUMB( msr     cpsr_c, r0 )
 367
 368         svc_exit_via_fiq
 369  UNWIND(.fnend          )
 370 ENDPROC(__fiq_abt)
 371
 372 /*
 373  * User mode handlers
 374  *
 375  * EABI note: sp_svc is always 64-bit aligned here, so should PT_REGS_SIZE
 376  */
 377
 378 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (PT_REGS_SIZE & 7)
 379 #error "sizeof(struct pt_regs) must be a multiple of 8"
 380 #endif
 381
 382         .macro  usr_entry, trace=1, uaccess=1
 383  UNWIND(.fnstart        )
 384  UNWIND(.cantunwind     )       @ don't unwind the user space
 385         sub     sp, sp, #PT_REGS_SIZE
 386  ARM(   stmib   sp, {r1 - r12}  )
 387  THUMB( stmia   sp, {r0 - r12}  )
 388
 389  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 390  ATRAP( ldr     r8, .LCcralign)
 391
 392         ldmia   r0, {r3 - r5}
 393         add     r0, sp, #S_PC           @ here for interlock avoidance
 394         mov     r6, #-1                 @  ""  ""     ""        ""
 395
 396         str     r3, [sp]                @ save the "real" r0 copied
 397                                         @ from the exception stack
 398
 399  ATRAP( ldr     r8, [r8, #0])
 400
 401         @
 402         @ We are now ready to fill in the remaining blanks on the stack:
 403         @
 404         @  r4 - lr_<exception>, already fixed up for correct return/restart
 405         @  r5 - spsr_<exception>
 406         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 407         @
 408         @ Also, separately save sp_usr and lr_usr
 409         @
 410         stmia   r0, {r4 - r6}
 411  ARM(   stmdb   r0, {sp, lr}^                   )
 412  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 413
 414         .if \uaccess
 415         uaccess_disable ip
 416         .endif
 417
 418         @ Enable the alignment trap while in kernel mode
 419  ATRAP( teq     r8, r7)
 420  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 421
 422         @
 423         @ Clear FP to mark the first stack frame
 424         @
 425         zero_fp
 426
 427         .if     \trace
 428 #ifdef CONFIG_TRACE_IRQFLAGS
 429         bl      trace_hardirqs_off
 430 #endif
 431         ct_user_exit save = 0
 432         .endif
 433         .endm
 434
 435         .macro  kuser_cmpxchg_check
 436 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS)
 437 #ifndef CONFIG_MMU
 438 #warning "NPTL on non MMU needs fixing"
 439 #else
 440         @ Make sure our user space atomic helper is restarted
 441         @ if it was interrupted in a critical region.  Here we
 442         @ perform a quick test inline since it should be false
 443         @ 99.9999% of the time.  The rest is done out of line.
 444         cmp     r4, #TASK_SIZE
 445         blhs    kuser_cmpxchg64_fixup
 446 #endif
 447 #endif
 448         .endm
 449
 450         .align  5
 451 __dabt_usr:
 452         usr_entry uaccess=0
 453         kuser_cmpxchg_check
 454         mov     r2, sp
 455         dabt_helper
 456         b       ret_from_exception
 457  UNWIND(.fnend          )
 458 ENDPROC(__dabt_usr)
 459
 460         .align  5
 461 __irq_usr:
 462         usr_entry
 463         kuser_cmpxchg_check
 464         irq_handler
 465         get_thread_info tsk
 466         mov     why, #0
 467         b       ret_to_user_from_irq
 468  UNWIND(.fnend          )
 469 ENDPROC(__irq_usr)
 470
 471         .ltorg
 472
 473         .align  5
 474 __und_usr:
 475         usr_entry uaccess=0
 476
 477         mov     r2, r4
 478         mov     r3, r5
 479
 480         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 481         @      faulting instruction depending on Thumb mode.
 482         @ r3 = regs->ARM_cpsr
 483         @
 484         @ The emulation code returns using r9 if it has emulated the
 485         @ instruction, or the more conventional lr if we are to treat
 486         @ this as a real undefined instruction
 487         @
 488         badr    r9, ret_from_exception
 489
 490         @ IRQs must be enabled before attempting to read the instruction from
 491         @ user space since that could cause a page/translation fault if the
 492         @ page table was modified by another CPU.
 493         enable_irq
 494
 495         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 496         bne     __und_usr_thumb
 497         sub     r4, r2, #4                      @ ARM instr at LR - 4
 498 1:      ldrt    r0, [r4]
 499  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 500
 501         uaccess_disable ip
 502
 503         @ r0 = 32-bit ARM instruction which caused the exception
 504         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 505         @ r4 = PC value for the faulting instruction
 506         @ lr = 32-bit undefined instruction function
 507         badr    lr, __und_usr_fault_32
 508         b       call_fpe
 509
 510 __und_usr_thumb:
 511         @ Thumb instruction
 512         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 513 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 514 /*
 515  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 516  * can never be supported in a single kernel, this code is not applicable at
 517  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 518  * made about .arch directives.
 519  */
 520 #if __LINUX_ARM_ARCH__ < 7
 521 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 522 #define NEED_CPU_ARCHITECTURE
 523         ldr     r5, .LCcpu_architecture
 524         ldr     r5, [r5]
 525         cmp     r5, #CPU_ARCH_ARMv7
 526         blo     __und_usr_fault_16              @ 16bit undefined instruction
 527 /*
 528  * The following code won't get run unless the running CPU really is v7, so
 529  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 530  * override the assembler target arch with the minimum required instead:
 531  */
 532         .arch   armv6t2
 533 #endif
 534 2:      ldrht   r5, [r4]
 535 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 536         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 537         blo     __und_usr_fault_16_pan          @ 16bit undefined instruction
 538 3:      ldrht   r0, [r2]
 539 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 540         uaccess_disable ip
 541         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 542         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 543         orr     r0, r0, r5, lsl #16
 544         badr    lr, __und_usr_fault_32
 545         @ r0 = the two 16-bit Thumb instructions which caused the exception
 546         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 547         @ r4 = PC value for the first 16-bit Thumb instruction
 548         @ lr = 32bit undefined instruction function
 549
 550 #if __LINUX_ARM_ARCH__ < 7
 551 /* If the target arch was overridden, change it back: */
 552 #ifdef CONFIG_CPU_32v6K
 553         .arch   armv6k
 554 #else
 555         .arch   armv6
 556 #endif
 557 #endif /* __LINUX_ARM_ARCH__ < 7 */
 558 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 559         b       __und_usr_fault_16
 560 #endif
 561  UNWIND(.fnend)
 562 ENDPROC(__und_usr)
 563
 564 /*
 565  * The out of line fixup for the ldrt instructions above.
 566  */
 567         .pushsection .text.fixup, "ax"
 568         .align  2
 569 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 570         ret     r9
 571         .popsection
 572         .pushsection __ex_table,"a"
 573         .long   1b, 4b
 574 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 575         .long   2b, 4b
 576         .long   3b, 4b
 577 #endif
 578         .popsection
 579
 580 /*
 581  * Check whether the instruction is a co-processor instruction.
 582  * If yes, we need to call the relevant co-processor handler.
 583  *
 584  * Note that we don't do a full check here for the co-processor
 585  * instructions; all instructions with bit 27 set are well
 586  * defined.  The only instructions that should fault are the
 587  * co-processor instructions.  However, we have to watch out
 588  * for the ARM6/ARM7 SWI bug.
 589  *
 590  * NEON is a special case that has to be handled here. Not all
 591  * NEON instructions are co-processor instructions, so we have
 592  * to make a special case of checking for them. Plus, there's
 593  * five groups of them, so we have a table of mask/opcode pairs
 594  * to check against, and if any match then we branch off into the
 595  * NEON handler code.
 596  *
 597  * Emulators may wish to make use of the following registers:
 598  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 599  *  r2  = PC value to resume execution after successful emulation
 600  *  r9  = normal "successful" return address
 601  *  r10 = this threads thread_info structure
 602  *  lr  = unrecognised instruction return address
 603  * IRQs enabled, FIQs enabled.
 604  */
 605         @
 606         @ Fall-through from Thumb-2 __und_usr
 607         @
 608 #ifdef CONFIG_NEON
 609         get_thread_info r10                     @ get current thread
 610         adr     r6, .LCneon_thumb_opcodes
 611         b       2f
 612 #endif
 613 call_fpe:
 614         get_thread_info r10                     @ get current thread
 615 #ifdef CONFIG_NEON
 616         adr     r6, .LCneon_arm_opcodes
 617 2:      ldr     r5, [r6], #4                    @ mask value
 618         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 619         cmp     r5, #0                          @ end mask?
 620         beq     1f
 621         and     r8, r0, r5
 622         cmp     r8, r7                          @ NEON instruction?
 623         bne     2b
 624         mov     r7, #1
 625         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 626         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 627         b       do_vfp                          @ let VFP handler handle this
 628 1:
 629 #endif
 630         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 631         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 632         reteq   lr
 633         and     r8, r0, #0x00000f00             @ mask out CP number
 634         mov     r7, #1
 635         add     r6, r10, r8, lsr #8             @ add used_cp[] array offset first
 636         strb    r7, [r6, #TI_USED_CP]           @ set appropriate used_cp[]
 637 #ifdef CONFIG_IWMMXT
 638         @ Test if we need to give access to iWMMXt coprocessors
 639         ldr     r5, [r10, #TI_FLAGS]
 640         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 641         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 642         bcs     iwmmxt_task_enable
 643 #endif
 644  ARM(   add     pc, pc, r8, lsr #6      )
 645  THUMB( lsr     r8, r8, #6              )
 646  THUMB( add     pc, r8                  )
 647         nop
 648
 649         ret.w   lr                              @ CP#0
 650         W(b)    do_fpe                          @ CP#1 (FPE)
 651         W(b)    do_fpe                          @ CP#2 (FPE)
 652         ret.w   lr                              @ CP#3
 653 #ifdef CONFIG_CRUNCH
 654         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 655         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 656         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 657 #else
 658         ret.w   lr                              @ CP#4
 659         ret.w   lr                              @ CP#5
 660         ret.w   lr                              @ CP#6
 661 #endif
 662         ret.w   lr                              @ CP#7
 663         ret.w   lr                              @ CP#8
 664         ret.w   lr                              @ CP#9
 665 #ifdef CONFIG_VFP
 666         W(b)    do_vfp                          @ CP#10 (VFP)
 667         W(b)    do_vfp                          @ CP#11 (VFP)
 668 #else
 669         ret.w   lr                              @ CP#10 (VFP)
 670         ret.w   lr                              @ CP#11 (VFP)
 671 #endif
 672         ret.w   lr                              @ CP#12
 673         ret.w   lr                              @ CP#13
 674         ret.w   lr                              @ CP#14 (Debug)
 675         ret.w   lr                              @ CP#15 (Control)
 676
 677 #ifdef NEED_CPU_ARCHITECTURE
 678         .align  2
 679 .LCcpu_architecture:
 680         .word   __cpu_architecture
 681 #endif
 682
 683 #ifdef CONFIG_NEON
 684         .align  6
 685
 686 .LCneon_arm_opcodes:
 687         .word   0xfe000000                      @ mask
 688         .word   0xf2000000                      @ opcode
 689
 690         .word   0xff100000                      @ mask
 691         .word   0xf4000000                      @ opcode
 692
 693         .word   0x00000000                      @ mask
 694         .word   0x00000000                      @ opcode
 695
 696 .LCneon_thumb_opcodes:
 697         .word   0xef000000                      @ mask
 698         .word   0xef000000                      @ opcode
 699
 700         .word   0xff100000                      @ mask
 701         .word   0xf9000000                      @ opcode
 702
 703         .word   0x00000000                      @ mask
 704         .word   0x00000000                      @ opcode
 705 #endif
 706
 707 do_fpe:
 708         ldr     r4, .LCfp
 709         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 710         ldr     pc, [r4]                        @ Call FP module USR entry point
 711
 712 /*
 713  * The FP module is called with these registers set:
 714  *  r0  = instruction
 715  *  r2  = PC+4
 716  *  r9  = normal "successful" return address
 717  *  r10 = FP workspace
 718  *  lr  = unrecognised FP instruction return address
 719  */
 720
 721         .pushsection .data
 722 ENTRY(fp_enter)
 723         .word   no_fp
 724         .popsection
 725
 726 ENTRY(no_fp)
 727         ret     lr
 728 ENDPROC(no_fp)
 729
 730 __und_usr_fault_32:
 731         mov     r1, #4
 732         b       1f
 733 __und_usr_fault_16_pan:
 734         uaccess_disable ip
 735 __und_usr_fault_16:
 736         mov     r1, #2
 737 1:      mov     r0, sp
 738         badr    lr, ret_from_exception
 739         b       __und_fault
 740 ENDPROC(__und_usr_fault_32)
 741 ENDPROC(__und_usr_fault_16)
 742
 743         .align  5
 744 __pabt_usr:
 745         usr_entry
 746         mov     r2, sp                          @ regs
 747         pabt_helper
 748  UNWIND(.fnend          )
 749         /* fall through */
 750 /*
 751  * This is the return code to user mode for abort handlers
 752  */
 753 ENTRY(ret_from_exception)
 754  UNWIND(.fnstart        )
 755  UNWIND(.cantunwind     )
 756         get_thread_info tsk
 757         mov     why, #0
 758         b       ret_to_user
 759  UNWIND(.fnend          )
 760 ENDPROC(__pabt_usr)
 761 ENDPROC(ret_from_exception)
 762
 763         .align  5
 764 __fiq_usr:
 765         usr_entry trace=0
 766         kuser_cmpxchg_check
 767         mov     r0, sp                          @ struct pt_regs *regs
 768         bl      handle_fiq_as_nmi
 769         get_thread_info tsk
 770         restore_user_regs fast = 0, offset = 0
 771  UNWIND(.fnend          )
 772 ENDPROC(__fiq_usr)
 773
 774 /*
 775  * Register switch for ARMv3 and ARMv4 processors
 776  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 777  * previous and next are guaranteed not to be the same.
 778  */
 779 ENTRY(__switch_to)
 780  UNWIND(.fnstart        )
 781  UNWIND(.cantunwind     )
 782         add     ip, r1, #TI_CPU_SAVE
 783  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 784  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 785  THUMB( str     sp, [ip], #4               )
 786  THUMB( str     lr, [ip], #4               )
 787         ldr     r4, [r2, #TI_TP_VALUE]
 788         ldr     r5, [r2, #TI_TP_VALUE + 4]
 789 #ifdef CONFIG_CPU_USE_DOMAINS
 790         mrc     p15, 0, r6, c3, c0, 0           @ Get domain register
 791         str     r6, [r1, #TI_CPU_DOMAIN]        @ Save old domain register
 792         ldr     r6, [r2, #TI_CPU_DOMAIN]
 793 #endif
 794         switch_tls r1, r4, r5, r3, r7
 795 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 796         ldr     r7, [r2, #TI_TASK]
 797         ldr     r8, =__stack_chk_guard
 798         ldr     r7, [r7, #TSK_STACK_CANARY]
 799 #endif
 800 #ifdef CONFIG_CPU_USE_DOMAINS
 801         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 802 #endif
 803         mov     r5, r0
 804         add     r4, r2, #TI_CPU_SAVE
 805         ldr     r0, =thread_notify_head
 806         mov     r1, #THREAD_NOTIFY_SWITCH
 807         bl      atomic_notifier_call_chain
 808 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 809         str     r7, [r8]
 810 #endif
 811  THUMB( mov     ip, r4                     )
 812         mov     r0, r5
 813  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 814  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 815  THUMB( ldr     sp, [ip], #4               )
 816  THUMB( ldr     pc, [ip]                   )
 817  UNWIND(.fnend          )
 818 ENDPROC(__switch_to)
 819
 820         __INIT
 821
 822 /*
 823  * User helpers.
 824  *
 825  * Each segment is 32-byte aligned and will be moved to the top of the high
 826  * vector page.  New segments (if ever needed) must be added in front of
 827  * existing ones.  This mechanism should be used only for things that are
 828  * really small and justified, and not be abused freely.
 829  *
 830  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 831  */
 832  THUMB( .arm    )
 833
 834         .macro  usr_ret, reg
 835 #ifdef CONFIG_ARM_THUMB
 836         bx      \reg
 837 #else
 838         ret     \reg
 839 #endif
 840         .endm
 841
 842         .macro  kuser_pad, sym, size
 843         .if     (. - \sym) & 3
 844         .rept   4 - (. - \sym) & 3
 845         .byte   0
 846         .endr
 847         .endif
 848         .rept   (\size - (. - \sym)) / 4
 849         .word   0xe7fddef1
 850         .endr
 851         .endm
 852
 853 #ifdef CONFIG_KUSER_HELPERS
 854         .align  5
 855         .globl  __kuser_helper_start
 856 __kuser_helper_start:
 857
 858 /*
 859  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 860  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 861  */
 862
 863 __kuser_cmpxchg64:                              @ 0xffff0f60
 864
 865 #if defined(CONFIG_CPU_32v6K)
 866
 867         stmfd   sp!, {r4, r5, r6, r7}
 868         ldrd    r4, r5, [r0]                    @ load old val
 869         ldrd    r6, r7, [r1]                    @ load new val
 870         smp_dmb arm
 871 1:      ldrexd  r0, r1, [r2]                    @ load current val
 872         eors    r3, r0, r4                      @ compare with oldval (1)
 873         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 874         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 875         teqeq   r3, #1                          @ success?
 876         beq     1b                              @ if no then retry
 877         smp_dmb arm
 878         rsbs    r0, r3, #0                      @ set returned val and C flag
 879         ldmfd   sp!, {r4, r5, r6, r7}
 880         usr_ret lr
 881
 882 #elif !defined(CONFIG_SMP)
 883
 884 #ifdef CONFIG_MMU
 885
 886         /*
 887          * The only thing that can break atomicity in this cmpxchg64
 888          * implementation is either an IRQ or a data abort exception
 889          * causing another process/thread to be scheduled in the middle of
 890          * the critical sequence.  The same strategy as for cmpxchg is used.
 891          */
 892         stmfd   sp!, {r4, r5, r6, lr}
 893         ldmia   r0, {r4, r5}                    @ load old val
 894         ldmia   r1, {r6, lr}                    @ load new val
 895 1:      ldmia   r2, {r0, r1}                    @ load current val
 896         eors    r3, r0, r4                      @ compare with oldval (1)
 897         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 898 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 899         rsbs    r0, r3, #0                      @ set return val and C flag
 900         ldmfd   sp!, {r4, r5, r6, pc}
 901
 902         .text
 903 kuser_cmpxchg64_fixup:
 904         @ Called from kuser_cmpxchg_fixup.
 905         @ r4 = address of interrupted insn (must be preserved).
 906         @ sp = saved regs. r7 and r8 are clobbered.
 907         @ 1b = first critical insn, 2b = last critical insn.
 908         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 909         mov     r7, #0xffff0fff
 910         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 911         subs    r8, r4, r7
 912         rsbcss  r8, r8, #(2b - 1b)
 913         strcs   r7, [sp, #S_PC]
 914 #if __LINUX_ARM_ARCH__ < 6
 915         bcc     kuser_cmpxchg32_fixup
 916 #endif
 917         ret     lr
 918         .previous
 919
 920 #else
 921 #warning "NPTL on non MMU needs fixing"
 922         mov     r0, #-1
 923         adds    r0, r0, #0
 924         usr_ret lr
 925 #endif
 926
 927 #else
 928 #error "incoherent kernel configuration"
 929 #endif
 930
 931         kuser_pad __kuser_cmpxchg64, 64
 932
 933 __kuser_memory_barrier:                         @ 0xffff0fa0
 934         smp_dmb arm
 935         usr_ret lr
 936
 937         kuser_pad __kuser_memory_barrier, 32
 938
 939 __kuser_cmpxchg:                                @ 0xffff0fc0
 940
 941 #if __LINUX_ARM_ARCH__ < 6
 942
 943 #ifdef CONFIG_MMU
 944
 945         /*
 946          * The only thing that can break atomicity in this cmpxchg
 947          * implementation is either an IRQ or a data abort exception
 948          * causing another process/thread to be scheduled in the middle
 949          * of the critical sequence.  To prevent this, code is added to
 950          * the IRQ and data abort exception handlers to set the pc back
 951          * to the beginning of the critical section if it is found to be
 952          * within that critical section (see kuser_cmpxchg_fixup).
 953          */
 954 1:      ldr     r3, [r2]                        @ load current val
 955         subs    r3, r3, r0                      @ compare with oldval
 956 2:      streq   r1, [r2]                        @ store newval if eq
 957         rsbs    r0, r3, #0                      @ set return val and C flag
 958         usr_ret lr
 959
 960         .text
 961 kuser_cmpxchg32_fixup:
 962         @ Called from kuser_cmpxchg_check macro.
 963         @ r4 = address of interrupted insn (must be preserved).
 964         @ sp = saved regs. r7 and r8 are clobbered.
 965         @ 1b = first critical insn, 2b = last critical insn.
 966         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 967         mov     r7, #0xffff0fff
 968         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 969         subs    r8, r4, r7
 970         rsbcss  r8, r8, #(2b - 1b)
 971         strcs   r7, [sp, #S_PC]
 972         ret     lr
 973         .previous
 974
 975 #else
 976 #warning "NPTL on non MMU needs fixing"
 977         mov     r0, #-1
 978         adds    r0, r0, #0
 979         usr_ret lr
 980 #endif
 981
 982 #else
 983
 984         smp_dmb arm
 985 1:      ldrex   r3, [r2]
 986         subs    r3, r3, r0
 987         strexeq r3, r1, [r2]
 988         teqeq   r3, #1
 989         beq     1b
 990         rsbs    r0, r3, #0
 991         /* beware -- each __kuser slot must be 8 instructions max */
 992         ALT_SMP(b       __kuser_memory_barrier)
 993         ALT_UP(usr_ret  lr)
 994
 995 #endif
 996
 997         kuser_pad __kuser_cmpxchg, 32
 998
 999 __kuser_get_tls:                                @ 0xffff0fe0
1000         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
1001         usr_ret lr
1002         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
1003         kuser_pad __kuser_get_tls, 16
1004         .rep    3
1005         .word   0                       @ 0xffff0ff0 software TLS value, then
1006         .endr                           @ pad up to __kuser_helper_version
1007
1008 __kuser_helper_version:                         @ 0xffff0ffc
1009         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
1010
1011         .globl  __kuser_helper_end
1012 __kuser_helper_end:
1013
1014 #endif
1015
1016  THUMB( .thumb  )
1017
1018 /*
1019  * Vector stubs.
1020  *
1021  * This code is copied to 0xffff1000 so we can use branches in the
1022  * vectors, rather than ldr's.  Note that this code must not exceed
1023  * a page size.
1024  *
1025  * Common stub entry macro:
1026  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1027  *
1028  * SP points to a minimal amount of processor-private memory, the address
1029  * of which is copied into r0 for the mode specific abort handler.
1030  */
1031         .macro  vector_stub, name, mode, correction=0
1032         .align  5
1033
1034 vector_\name:
1035         .if \correction
1036         sub     lr, lr, #\correction
1037         .endif
1038
1039         @ Save r0, lr_<exception> (parent PC)
1040         stmia   sp, {r0, lr}            @ save r0, lr
1041
1042         @ Save spsr_<exception> (parent CPSR)
1043 2:      mrs     lr, spsr
1044         str     lr, [sp, #8]            @ save spsr
1045
1046         @
1047         @ Prepare for SVC32 mode.  IRQs remain disabled.
1048         @
1049         mrs     r0, cpsr
1050         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1051         msr     spsr_cxsf, r0
1052
1053         @
1054         @ the branch table must immediately follow this code
1055         @
1056         and     lr, lr, #0x0f
1057  THUMB( adr     r0, 1f                  )
1058  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1059         mov     r0, sp
1060  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1061         movs    pc, lr                  @ branch to handler in SVC mode
1062 ENDPROC(vector_\name)
1063
1064 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1065         .subsection 1
1066         .align 5
1067 vector_bhb_loop8_\name:
1068         .if \correction
1069         sub     lr, lr, #\correction
1070         .endif
1071
1072         @ Save r0, lr_<exception> (parent PC)
1073         stmia   sp, {r0, lr}
1074
1075         @ bhb workaround
1076         mov     r0, #8
1077 3:      b       . + 4
1078         subs    r0, r0, #1
1079         bne     3b
1080         dsb
1081         isb
1082         b       2b
1083 ENDPROC(vector_bhb_loop8_\name)
1084
1085 vector_bhb_bpiall_\name:
1086         .if \correction
1087         sub     lr, lr, #\correction
1088         .endif
1089
1090         @ Save r0, lr_<exception> (parent PC)
1091         stmia   sp, {r0, lr}
1092
1093         @ bhb workaround
1094         mcr     p15, 0, r0, c7, c5, 6   @ BPIALL
1095         @ isb not needed due to "movs pc, lr" in the vector stub
1096         @ which gives a "context synchronisation".
1097         b       2b
1098 ENDPROC(vector_bhb_bpiall_\name)
1099         .previous
1100 #endif
1101
1102         .align  2
1103         @ handler addresses follow this label
1104 1:
1105         .endm
1106
1107         .section .stubs, "ax", %progbits
1108         @ This must be the first word
1109         .word   vector_swi
1110 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1111         .word   vector_bhb_loop8_swi
1112         .word   vector_bhb_bpiall_swi
1113 #endif
1114
1115 vector_rst:
1116  ARM(   swi     SYS_ERROR0      )
1117  THUMB( svc     #0              )
1118  THUMB( nop                     )
1119         b       vector_und
1120
1121 /*
1122  * Interrupt dispatcher
1123  */
1124         vector_stub     irq, IRQ_MODE, 4
1125
1126         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1127         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1128         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1129         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1130         .long   __irq_invalid                   @  4
1131         .long   __irq_invalid                   @  5
1132         .long   __irq_invalid                   @  6
1133         .long   __irq_invalid                   @  7
1134         .long   __irq_invalid                   @  8
1135         .long   __irq_invalid                   @  9
1136         .long   __irq_invalid                   @  a
1137         .long   __irq_invalid                   @  b
1138         .long   __irq_invalid                   @  c
1139         .long   __irq_invalid                   @  d
1140         .long   __irq_invalid                   @  e
1141         .long   __irq_invalid                   @  f
1142
1143 /*
1144  * Data abort dispatcher
1145  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1146  */
1147         vector_stub     dabt, ABT_MODE, 8
1148
1149         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1150         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1151         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1152         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1153         .long   __dabt_invalid                  @  4
1154         .long   __dabt_invalid                  @  5
1155         .long   __dabt_invalid                  @  6
1156         .long   __dabt_invalid                  @  7
1157         .long   __dabt_invalid                  @  8
1158         .long   __dabt_invalid                  @  9
1159         .long   __dabt_invalid                  @  a
1160         .long   __dabt_invalid                  @  b
1161         .long   __dabt_invalid                  @  c
1162         .long   __dabt_invalid                  @  d
1163         .long   __dabt_invalid                  @  e
1164         .long   __dabt_invalid                  @  f
1165
1166 /*
1167  * Prefetch abort dispatcher
1168  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1169  */
1170         vector_stub     pabt, ABT_MODE, 4
1171
1172         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1173         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1174         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1175         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1176         .long   __pabt_invalid                  @  4
1177         .long   __pabt_invalid                  @  5
1178         .long   __pabt_invalid                  @  6
1179         .long   __pabt_invalid                  @  7
1180         .long   __pabt_invalid                  @  8
1181         .long   __pabt_invalid                  @  9
1182         .long   __pabt_invalid                  @  a
1183         .long   __pabt_invalid                  @  b
1184         .long   __pabt_invalid                  @  c
1185         .long   __pabt_invalid                  @  d
1186         .long   __pabt_invalid                  @  e
1187         .long   __pabt_invalid                  @  f
1188
1189 /*
1190  * Undef instr entry dispatcher
1191  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1192  */
1193         vector_stub     und, UND_MODE
1194
1195         .long   __und_usr                       @  0 (USR_26 / USR_32)
1196         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1197         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1198         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1199         .long   __und_invalid                   @  4
1200         .long   __und_invalid                   @  5
1201         .long   __und_invalid                   @  6
1202         .long   __und_invalid                   @  7
1203         .long   __und_invalid                   @  8
1204         .long   __und_invalid                   @  9
1205         .long   __und_invalid                   @  a
1206         .long   __und_invalid                   @  b
1207         .long   __und_invalid                   @  c
1208         .long   __und_invalid                   @  d
1209         .long   __und_invalid                   @  e
1210         .long   __und_invalid                   @  f
1211
1212         .align  5
1213
1214 /*=============================================================================
1215  * Address exception handler
1216  *-----------------------------------------------------------------------------
1217  * These aren't too critical.
1218  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1219  */
1220
1221 vector_addrexcptn:
1222         b       vector_addrexcptn
1223
1224 /*=============================================================================
1225  * FIQ "NMI" handler
1226  *-----------------------------------------------------------------------------
1227  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1228  * systems. This must be the last vector stub, so lets place it in its own
1229  * subsection.
1230  */
1231         .subsection 2
1232         vector_stub     fiq, FIQ_MODE, 4
1233
1234         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1235         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1236         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1237         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1238         .long   __fiq_svc                       @  4
1239         .long   __fiq_svc                       @  5
1240         .long   __fiq_svc                       @  6
1241         .long   __fiq_abt                       @  7
1242         .long   __fiq_svc                       @  8
1243         .long   __fiq_svc                       @  9
1244         .long   __fiq_svc                       @  a
1245         .long   __fiq_svc                       @  b
1246         .long   __fiq_svc                       @  c
1247         .long   __fiq_svc                       @  d
1248         .long   __fiq_svc                       @  e
1249         .long   __fiq_svc                       @  f
1250
1251         .globl  vector_fiq
1252
1253         .section .vectors, "ax", %progbits
1254 .L__vectors_start:
1255         W(b)    vector_rst
1256         W(b)    vector_und
1257         W(ldr)  pc, .L__vectors_start + 0x1000
1258         W(b)    vector_pabt
1259         W(b)    vector_dabt
1260         W(b)    vector_addrexcptn
1261         W(b)    vector_irq
1262         W(b)    vector_fiq
1263
1264 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1265         .section .vectors.bhb.loop8, "ax", %progbits
1266 .L__vectors_bhb_loop8_start:
1267         W(b)    vector_rst
1268         W(b)    vector_bhb_loop8_und
1269         W(ldr)  pc, .L__vectors_bhb_loop8_start + 0x1004
1270         W(b)    vector_bhb_loop8_pabt
1271         W(b)    vector_bhb_loop8_dabt
1272         W(b)    vector_addrexcptn
1273         W(b)    vector_bhb_loop8_irq
1274         W(b)    vector_bhb_loop8_fiq
1275
1276         .section .vectors.bhb.bpiall, "ax", %progbits
1277 .L__vectors_bhb_bpiall_start:
1278         W(b)    vector_rst
1279         W(b)    vector_bhb_bpiall_und
1280         W(ldr)  pc, .L__vectors_bhb_bpiall_start + 0x1008
1281         W(b)    vector_bhb_bpiall_pabt
1282         W(b)    vector_bhb_bpiall_dabt
1283         W(b)    vector_addrexcptn
1284         W(b)    vector_bhb_bpiall_irq
1285         W(b)    vector_bhb_bpiall_fiq
1286 #endif
1287
1288         .data
1289
1290         .globl  cr_alignment
1291 cr_alignment:
1292         .space  4
1293
1294 #ifdef CONFIG_MULTI_IRQ_HANDLER
1295         .globl  handle_arch_irq
1296 handle_arch_irq:
1297         .space  4
1298 #endif