arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <linux/init.h>
  19
  20 #include <asm/assembler.h>
  21 #include <asm/memory.h>
  22 #include <asm/glue-df.h>
  23 #include <asm/glue-pf.h>
  24 #include <asm/vfpmacros.h>
  25 #ifndef CONFIG_GENERIC_IRQ_MULTI_HANDLER
  26 #include <mach/entry-macro.S>
  27 #endif
  28 #include <asm/thread_notify.h>
  29 #include <asm/unwind.h>
  30 #include <asm/unistd.h>
  31 #include <asm/tls.h>
  32 #include <asm/system_info.h>
  33 #include <asm/uaccess-asm.h>
  34
  35 #include "entry-header.S"
  36 #include <asm/entry-macro-multi.S>
  37 #include <asm/probes.h>
  38
  39 /*
  40  * Interrupt handling.
  41  */
  42         .macro  irq_handler
  43 #ifdef CONFIG_GENERIC_IRQ_MULTI_HANDLER
  44         ldr     r1, =handle_arch_irq
  45         mov     r0, sp
  46         badr    lr, 9997f
  47         ldr     pc, [r1]
  48 #else
  49         arch_irq_handler_default
  50 #endif
  51 9997:
  52         .endm
  53
  54         .macro  pabt_helper
  55         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  56 #ifdef MULTI_PABORT
  57         ldr     ip, .LCprocfns
  58         mov     lr, pc
  59         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  60 #else
  61         bl      CPU_PABORT_HANDLER
  62 #endif
  63         .endm
  64
  65         .macro  dabt_helper
  66
  67         @
  68         @ Call the processor-specific abort handler:
  69         @
  70         @  r2 - pt_regs
  71         @  r4 - aborted context pc
  72         @  r5 - aborted context psr
  73         @
  74         @ The abort handler must return the aborted address in r0, and
  75         @ the fault status register in r1.  r9 must be preserved.
  76         @
  77 #ifdef MULTI_DABORT
  78         ldr     ip, .LCprocfns
  79         mov     lr, pc
  80         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  81 #else
  82         bl      CPU_DABORT_HANDLER
  83 #endif
  84         .endm
  85
  86         .section        .entry.text,"ax",%progbits
  87
  88 /*
  89  * Invalid mode handlers
  90  */
  91         .macro  inv_entry, reason
  92         sub     sp, sp, #PT_REGS_SIZE
  93  ARM(   stmib   sp, {r1 - lr}           )
  94  THUMB( stmia   sp, {r0 - r12}          )
  95  THUMB( str     sp, [sp, #S_SP]         )
  96  THUMB( str     lr, [sp, #S_LR]         )
  97         mov     r1, #\reason
  98         .endm
  99
 100 __pabt_invalid:
 101         inv_entry BAD_PREFETCH
 102         b       common_invalid
 103 ENDPROC(__pabt_invalid)
 104
 105 __dabt_invalid:
 106         inv_entry BAD_DATA
 107         b       common_invalid
 108 ENDPROC(__dabt_invalid)
 109
 110 __irq_invalid:
 111         inv_entry BAD_IRQ
 112         b       common_invalid
 113 ENDPROC(__irq_invalid)
 114
 115 __und_invalid:
 116         inv_entry BAD_UNDEFINSTR
 117
 118         @
 119         @ XXX fall through to common_invalid
 120         @
 121
 122 @
 123 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 124 @
 125 common_invalid:
 126         zero_fp
 127
 128         ldmia   r0, {r4 - r6}
 129         add     r0, sp, #S_PC           @ here for interlock avoidance
 130         mov     r7, #-1                 @  ""   ""    ""        ""
 131         str     r4, [sp]                @ save preserved r0
 132         stmia   r0, {r5 - r7}           @ lr_<exception>,
 133                                         @ cpsr_<exception>, "old_r0"
 134
 135         mov     r0, sp
 136         b       bad_mode
 137 ENDPROC(__und_invalid)
 138
 139 /*
 140  * SVC mode handlers
 141  */
 142
 143 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 144 #define SPFIX(code...) code
 145 #else
 146 #define SPFIX(code...)
 147 #endif
 148
 149         .macro  svc_entry, stack_hole=0, trace=1, uaccess=1
 150  UNWIND(.fnstart                )
 151  UNWIND(.save {r0 - pc}         )
 152         sub     sp, sp, #(SVC_REGS_SIZE + \stack_hole - 4)
 153 #ifdef CONFIG_THUMB2_KERNEL
 154  SPFIX( str     r0, [sp]        )       @ temporarily saved
 155  SPFIX( mov     r0, sp          )
 156  SPFIX( tst     r0, #4          )       @ test original stack alignment
 157  SPFIX( ldr     r0, [sp]        )       @ restored
 158 #else
 159  SPFIX( tst     sp, #4          )
 160 #endif
 161  SPFIX( subeq   sp, sp, #4      )
 162         stmia   sp, {r1 - r12}
 163
 164         ldmia   r0, {r3 - r5}
 165         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 166         mov     r6, #-1                 @  ""  ""      ""       ""
 167         add     r2, sp, #(SVC_REGS_SIZE + \stack_hole - 4)
 168  SPFIX( addeq   r2, r2, #4      )
 169         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 170                                         @ from the exception stack
 171
 172         mov     r3, lr
 173
 174         @
 175         @ We are now ready to fill in the remaining blanks on the stack:
 176         @
 177         @  r2 - sp_svc
 178         @  r3 - lr_svc
 179         @  r4 - lr_<exception>, already fixed up for correct return/restart
 180         @  r5 - spsr_<exception>
 181         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 182         @
 183         stmia   r7, {r2 - r6}
 184
 185         get_thread_info tsk
 186         uaccess_entry tsk, r0, r1, r2, \uaccess
 187
 188         .if \trace
 189 #ifdef CONFIG_TRACE_IRQFLAGS
 190         bl      trace_hardirqs_off
 191 #endif
 192         .endif
 193         .endm
 194
 195         .align  5
 196 __dabt_svc:
 197         svc_entry uaccess=0
 198         mov     r2, sp
 199         dabt_helper
 200  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 201         svc_exit r5                             @ return from exception
 202  UNWIND(.fnend          )
 203 ENDPROC(__dabt_svc)
 204
 205         .align  5
 206 __irq_svc:
 207         svc_entry
 208         irq_handler
 209
 210 #ifdef CONFIG_PREEMPT
 211         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 212         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 213         teq     r8, #0                          @ if preempt count != 0
 214         movne   r0, #0                          @ force flags to 0
 215         tst     r0, #_TIF_NEED_RESCHED
 216         blne    svc_preempt
 217 #endif
 218
 219         svc_exit r5, irq = 1                    @ return from exception
 220  UNWIND(.fnend          )
 221 ENDPROC(__irq_svc)
 222
 223         .ltorg
 224
 225 #ifdef CONFIG_PREEMPT
 226 svc_preempt:
 227         mov     r8, lr
 228 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 229         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 230         tst     r0, #_TIF_NEED_RESCHED
 231         reteq   r8                              @ go again
 232         b       1b
 233 #endif
 234
 235 __und_fault:
 236         @ Correct the PC such that it is pointing at the instruction
 237         @ which caused the fault.  If the faulting instruction was ARM
 238         @ the PC will be pointing at the next instruction, and have to
 239         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 240         @ pointing at the second half of the Thumb instruction.  We
 241         @ have to subtract 2.
 242         ldr     r2, [r0, #S_PC]
 243         sub     r2, r2, r1
 244         str     r2, [r0, #S_PC]
 245         b       do_undefinstr
 246 ENDPROC(__und_fault)
 247
 248         .align  5
 249 __und_svc:
 250 #ifdef CONFIG_KPROBES
 251         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 252         @ it obviously needs free stack space which then will belong to
 253         @ the saved context.
 254         svc_entry MAX_STACK_SIZE
 255 #else
 256         svc_entry
 257 #endif
 258         @
 259         @ call emulation code, which returns using r9 if it has emulated
 260         @ the instruction, or the more conventional lr if we are to treat
 261         @ this as a real undefined instruction
 262         @
 263         @  r0 - instruction
 264         @
 265 #ifndef CONFIG_THUMB2_KERNEL
 266         ldr     r0, [r4, #-4]
 267 #else
 268         mov     r1, #2
 269         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 270         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 271         blo     __und_svc_fault
 272         ldrh    r9, [r4]                        @ bottom 16 bits
 273         add     r4, r4, #2
 274         str     r4, [sp, #S_PC]
 275         orr     r0, r9, r0, lsl #16
 276 #endif
 277         badr    r9, __und_svc_finish
 278         mov     r2, r4
 279         bl      call_fpe
 280
 281         mov     r1, #4                          @ PC correction to apply
 282 __und_svc_fault:
 283         mov     r0, sp                          @ struct pt_regs *regs
 284         bl      __und_fault
 285
 286 __und_svc_finish:
 287         get_thread_info tsk
 288         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 289         svc_exit r5                             @ return from exception
 290  UNWIND(.fnend          )
 291 ENDPROC(__und_svc)
 292
 293         .align  5
 294 __pabt_svc:
 295         svc_entry
 296         mov     r2, sp                          @ regs
 297         pabt_helper
 298         svc_exit r5                             @ return from exception
 299  UNWIND(.fnend          )
 300 ENDPROC(__pabt_svc)
 301
 302         .align  5
 303 __fiq_svc:
 304         svc_entry trace=0
 305         mov     r0, sp                          @ struct pt_regs *regs
 306         bl      handle_fiq_as_nmi
 307         svc_exit_via_fiq
 308  UNWIND(.fnend          )
 309 ENDPROC(__fiq_svc)
 310
 311         .align  5
 312 .LCcralign:
 313         .word   cr_alignment
 314 #ifdef MULTI_DABORT
 315 .LCprocfns:
 316         .word   processor
 317 #endif
 318 .LCfp:
 319         .word   fp_enter
 320
 321 /*
 322  * Abort mode handlers
 323  */
 324
 325 @
 326 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 327 @ and reuses the same macros. However in abort mode we must also
 328 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 329 @
 330         .align 5
 331 __fiq_abt:
 332         svc_entry trace=0
 333
 334  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 335  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 336  THUMB( msr     cpsr_c, r0 )
 337         mov     r1, lr          @ Save lr_abt
 338         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 339  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 340  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 341  THUMB( msr     cpsr_c, r0 )
 342         stmfd   sp!, {r1 - r2}
 343
 344         add     r0, sp, #8                      @ struct pt_regs *regs
 345         bl      handle_fiq_as_nmi
 346
 347         ldmfd   sp!, {r1 - r2}
 348  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 349  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 350  THUMB( msr     cpsr_c, r0 )
 351         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 352         msr     spsr_cxsf, r2   @ Restore spsr_abt
 353  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 354  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 355  THUMB( msr     cpsr_c, r0 )
 356
 357         svc_exit_via_fiq
 358  UNWIND(.fnend          )
 359 ENDPROC(__fiq_abt)
 360
 361 /*
 362  * User mode handlers
 363  *
 364  * EABI note: sp_svc is always 64-bit aligned here, so should PT_REGS_SIZE
 365  */
 366
 367 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (PT_REGS_SIZE & 7)
 368 #error "sizeof(struct pt_regs) must be a multiple of 8"
 369 #endif
 370
 371         .macro  usr_entry, trace=1, uaccess=1
 372  UNWIND(.fnstart        )
 373  UNWIND(.cantunwind     )       @ don't unwind the user space
 374         sub     sp, sp, #PT_REGS_SIZE
 375  ARM(   stmib   sp, {r1 - r12}  )
 376  THUMB( stmia   sp, {r0 - r12}  )
 377
 378  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 379  ATRAP( ldr     r8, .LCcralign)
 380
 381         ldmia   r0, {r3 - r5}
 382         add     r0, sp, #S_PC           @ here for interlock avoidance
 383         mov     r6, #-1                 @  ""  ""     ""        ""
 384
 385         str     r3, [sp]                @ save the "real" r0 copied
 386                                         @ from the exception stack
 387
 388  ATRAP( ldr     r8, [r8, #0])
 389
 390         @
 391         @ We are now ready to fill in the remaining blanks on the stack:
 392         @
 393         @  r4 - lr_<exception>, already fixed up for correct return/restart
 394         @  r5 - spsr_<exception>
 395         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 396         @
 397         @ Also, separately save sp_usr and lr_usr
 398         @
 399         stmia   r0, {r4 - r6}
 400  ARM(   stmdb   r0, {sp, lr}^                   )
 401  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 402
 403         .if \uaccess
 404         uaccess_disable ip
 405         .endif
 406
 407         @ Enable the alignment trap while in kernel mode
 408  ATRAP( teq     r8, r7)
 409  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 410
 411         @
 412         @ Clear FP to mark the first stack frame
 413         @
 414         zero_fp
 415
 416         .if     \trace
 417 #ifdef CONFIG_TRACE_IRQFLAGS
 418         bl      trace_hardirqs_off
 419 #endif
 420         ct_user_exit save = 0
 421         .endif
 422         .endm
 423
 424         .macro  kuser_cmpxchg_check
 425 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS)
 426 #ifndef CONFIG_MMU
 427 #warning "NPTL on non MMU needs fixing"
 428 #else
 429         @ Make sure our user space atomic helper is restarted
 430         @ if it was interrupted in a critical region.  Here we
 431         @ perform a quick test inline since it should be false
 432         @ 99.9999% of the time.  The rest is done out of line.
 433         cmp     r4, #TASK_SIZE
 434         blhs    kuser_cmpxchg64_fixup
 435 #endif
 436 #endif
 437         .endm
 438
 439         .align  5
 440 __dabt_usr:
 441         usr_entry uaccess=0
 442         kuser_cmpxchg_check
 443         mov     r2, sp
 444         dabt_helper
 445         b       ret_from_exception
 446  UNWIND(.fnend          )
 447 ENDPROC(__dabt_usr)
 448
 449         .align  5
 450 __irq_usr:
 451         usr_entry
 452         kuser_cmpxchg_check
 453         irq_handler
 454         get_thread_info tsk
 455         mov     why, #0
 456         b       ret_to_user_from_irq
 457  UNWIND(.fnend          )
 458 ENDPROC(__irq_usr)
 459
 460         .ltorg
 461
 462         .align  5
 463 __und_usr:
 464         usr_entry uaccess=0
 465
 466         mov     r2, r4
 467         mov     r3, r5
 468
 469         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 470         @      faulting instruction depending on Thumb mode.
 471         @ r3 = regs->ARM_cpsr
 472         @
 473         @ The emulation code returns using r9 if it has emulated the
 474         @ instruction, or the more conventional lr if we are to treat
 475         @ this as a real undefined instruction
 476         @
 477         badr    r9, ret_from_exception
 478
 479         @ IRQs must be enabled before attempting to read the instruction from
 480         @ user space since that could cause a page/translation fault if the
 481         @ page table was modified by another CPU.
 482         enable_irq
 483
 484         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 485         bne     __und_usr_thumb
 486         sub     r4, r2, #4                      @ ARM instr at LR - 4
 487 1:      ldrt    r0, [r4]
 488  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 489
 490         uaccess_disable ip
 491
 492         @ r0 = 32-bit ARM instruction which caused the exception
 493         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 494         @ r4 = PC value for the faulting instruction
 495         @ lr = 32-bit undefined instruction function
 496         badr    lr, __und_usr_fault_32
 497         b       call_fpe
 498
 499 __und_usr_thumb:
 500         @ Thumb instruction
 501         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 502 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 503 /*
 504  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 505  * can never be supported in a single kernel, this code is not applicable at
 506  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 507  * made about .arch directives.
 508  */
 509 #if __LINUX_ARM_ARCH__ < 7
 510 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 511 #define NEED_CPU_ARCHITECTURE
 512         ldr     r5, .LCcpu_architecture
 513         ldr     r5, [r5]
 514         cmp     r5, #CPU_ARCH_ARMv7
 515         blo     __und_usr_fault_16              @ 16bit undefined instruction
 516 /*
 517  * The following code won't get run unless the running CPU really is v7, so
 518  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 519  * override the assembler target arch with the minimum required instead:
 520  */
 521         .arch   armv6t2
 522 #endif
 523 2:      ldrht   r5, [r4]
 524 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 525         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 526         blo     __und_usr_fault_16_pan          @ 16bit undefined instruction
 527 3:      ldrht   r0, [r2]
 528 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 529         uaccess_disable ip
 530         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 531         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 532         orr     r0, r0, r5, lsl #16
 533         badr    lr, __und_usr_fault_32
 534         @ r0 = the two 16-bit Thumb instructions which caused the exception
 535         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 536         @ r4 = PC value for the first 16-bit Thumb instruction
 537         @ lr = 32bit undefined instruction function
 538
 539 #if __LINUX_ARM_ARCH__ < 7
 540 /* If the target arch was overridden, change it back: */
 541 #ifdef CONFIG_CPU_32v6K
 542         .arch   armv6k
 543 #else
 544         .arch   armv6
 545 #endif
 546 #endif /* __LINUX_ARM_ARCH__ < 7 */
 547 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 548         b       __und_usr_fault_16
 549 #endif
 550  UNWIND(.fnend)
 551 ENDPROC(__und_usr)
 552
 553 /*
 554  * The out of line fixup for the ldrt instructions above.
 555  */
 556         .pushsection .text.fixup, "ax"
 557         .align  2
 558 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 559         ret     r9
 560         .popsection
 561         .pushsection __ex_table,"a"
 562         .long   1b, 4b
 563 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 564         .long   2b, 4b
 565         .long   3b, 4b
 566 #endif
 567         .popsection
 568
 569 /*
 570  * Check whether the instruction is a co-processor instruction.
 571  * If yes, we need to call the relevant co-processor handler.
 572  *
 573  * Note that we don't do a full check here for the co-processor
 574  * instructions; all instructions with bit 27 set are well
 575  * defined.  The only instructions that should fault are the
 576  * co-processor instructions.  However, we have to watch out
 577  * for the ARM6/ARM7 SWI bug.
 578  *
 579  * NEON is a special case that has to be handled here. Not all
 580  * NEON instructions are co-processor instructions, so we have
 581  * to make a special case of checking for them. Plus, there's
 582  * five groups of them, so we have a table of mask/opcode pairs
 583  * to check against, and if any match then we branch off into the
 584  * NEON handler code.
 585  *
 586  * Emulators may wish to make use of the following registers:
 587  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 588  *  r2  = PC value to resume execution after successful emulation
 589  *  r9  = normal "successful" return address
 590  *  r10 = this threads thread_info structure
 591  *  lr  = unrecognised instruction return address
 592  * IRQs enabled, FIQs enabled.
 593  */
 594         @
 595         @ Fall-through from Thumb-2 __und_usr
 596         @
 597 #ifdef CONFIG_NEON
 598         get_thread_info r10                     @ get current thread
 599         adr     r6, .LCneon_thumb_opcodes
 600         b       2f
 601 #endif
 602 call_fpe:
 603         get_thread_info r10                     @ get current thread
 604 #ifdef CONFIG_NEON
 605         adr     r6, .LCneon_arm_opcodes
 606 2:      ldr     r5, [r6], #4                    @ mask value
 607         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 608         cmp     r5, #0                          @ end mask?
 609         beq     1f
 610         and     r8, r0, r5
 611         cmp     r8, r7                          @ NEON instruction?
 612         bne     2b
 613         mov     r7, #1
 614         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 615         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 616         b       do_vfp                          @ let VFP handler handle this
 617 1:
 618 #endif
 619         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 620         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 621         reteq   lr
 622         and     r8, r0, #0x00000f00             @ mask out CP number
 623         mov     r7, #1
 624         add     r6, r10, r8, lsr #8             @ add used_cp[] array offset first
 625         strb    r7, [r6, #TI_USED_CP]           @ set appropriate used_cp[]
 626 #ifdef CONFIG_IWMMXT
 627         @ Test if we need to give access to iWMMXt coprocessors
 628         ldr     r5, [r10, #TI_FLAGS]
 629         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 630         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 631         bcs     iwmmxt_task_enable
 632 #endif
 633  ARM(   add     pc, pc, r8, lsr #6      )
 634  THUMB( lsr     r8, r8, #6              )
 635  THUMB( add     pc, r8                  )
 636         nop
 637
 638         ret.w   lr                              @ CP#0
 639         W(b)    do_fpe                          @ CP#1 (FPE)
 640         W(b)    do_fpe                          @ CP#2 (FPE)
 641         ret.w   lr                              @ CP#3
 642 #ifdef CONFIG_CRUNCH
 643         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 644         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 645         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 646 #else
 647         ret.w   lr                              @ CP#4
 648         ret.w   lr                              @ CP#5
 649         ret.w   lr                              @ CP#6
 650 #endif
 651         ret.w   lr                              @ CP#7
 652         ret.w   lr                              @ CP#8
 653         ret.w   lr                              @ CP#9
 654 #ifdef CONFIG_VFP
 655         W(b)    do_vfp                          @ CP#10 (VFP)
 656         W(b)    do_vfp                          @ CP#11 (VFP)
 657 #else
 658         ret.w   lr                              @ CP#10 (VFP)
 659         ret.w   lr                              @ CP#11 (VFP)
 660 #endif
 661         ret.w   lr                              @ CP#12
 662         ret.w   lr                              @ CP#13
 663         ret.w   lr                              @ CP#14 (Debug)
 664         ret.w   lr                              @ CP#15 (Control)
 665
 666 #ifdef NEED_CPU_ARCHITECTURE
 667         .align  2
 668 .LCcpu_architecture:
 669         .word   __cpu_architecture
 670 #endif
 671
 672 #ifdef CONFIG_NEON
 673         .align  6
 674
 675 .LCneon_arm_opcodes:
 676         .word   0xfe000000                      @ mask
 677         .word   0xf2000000                      @ opcode
 678
 679         .word   0xff100000                      @ mask
 680         .word   0xf4000000                      @ opcode
 681
 682         .word   0x00000000                      @ mask
 683         .word   0x00000000                      @ opcode
 684
 685 .LCneon_thumb_opcodes:
 686         .word   0xef000000                      @ mask
 687         .word   0xef000000                      @ opcode
 688
 689         .word   0xff100000                      @ mask
 690         .word   0xf9000000                      @ opcode
 691
 692         .word   0x00000000                      @ mask
 693         .word   0x00000000                      @ opcode
 694 #endif
 695
 696 do_fpe:
 697         ldr     r4, .LCfp
 698         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 699         ldr     pc, [r4]                        @ Call FP module USR entry point
 700
 701 /*
 702  * The FP module is called with these registers set:
 703  *  r0  = instruction
 704  *  r2  = PC+4
 705  *  r9  = normal "successful" return address
 706  *  r10 = FP workspace
 707  *  lr  = unrecognised FP instruction return address
 708  */
 709
 710         .pushsection .data
 711         .align  2
 712 ENTRY(fp_enter)
 713         .word   no_fp
 714         .popsection
 715
 716 ENTRY(no_fp)
 717         ret     lr
 718 ENDPROC(no_fp)
 719
 720 __und_usr_fault_32:
 721         mov     r1, #4
 722         b       1f
 723 __und_usr_fault_16_pan:
 724         uaccess_disable ip
 725 __und_usr_fault_16:
 726         mov     r1, #2
 727 1:      mov     r0, sp
 728         badr    lr, ret_from_exception
 729         b       __und_fault
 730 ENDPROC(__und_usr_fault_32)
 731 ENDPROC(__und_usr_fault_16)
 732
 733         .align  5
 734 __pabt_usr:
 735         usr_entry
 736         mov     r2, sp                          @ regs
 737         pabt_helper
 738  UNWIND(.fnend          )
 739         /* fall through */
 740 /*
 741  * This is the return code to user mode for abort handlers
 742  */
 743 ENTRY(ret_from_exception)
 744  UNWIND(.fnstart        )
 745  UNWIND(.cantunwind     )
 746         get_thread_info tsk
 747         mov     why, #0
 748         b       ret_to_user
 749  UNWIND(.fnend          )
 750 ENDPROC(__pabt_usr)
 751 ENDPROC(ret_from_exception)
 752
 753         .align  5
 754 __fiq_usr:
 755         usr_entry trace=0
 756         kuser_cmpxchg_check
 757         mov     r0, sp                          @ struct pt_regs *regs
 758         bl      handle_fiq_as_nmi
 759         get_thread_info tsk
 760         restore_user_regs fast = 0, offset = 0
 761  UNWIND(.fnend          )
 762 ENDPROC(__fiq_usr)
 763
 764 /*
 765  * Register switch for ARMv3 and ARMv4 processors
 766  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 767  * previous and next are guaranteed not to be the same.
 768  */
 769 ENTRY(__switch_to)
 770  UNWIND(.fnstart        )
 771  UNWIND(.cantunwind     )
 772         add     ip, r1, #TI_CPU_SAVE
 773  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 774  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 775  THUMB( str     sp, [ip], #4               )
 776  THUMB( str     lr, [ip], #4               )
 777         ldr     r4, [r2, #TI_TP_VALUE]
 778         ldr     r5, [r2, #TI_TP_VALUE + 4]
 779 #ifdef CONFIG_CPU_USE_DOMAINS
 780         mrc     p15, 0, r6, c3, c0, 0           @ Get domain register
 781         str     r6, [r1, #TI_CPU_DOMAIN]        @ Save old domain register
 782         ldr     r6, [r2, #TI_CPU_DOMAIN]
 783 #endif
 784         switch_tls r1, r4, r5, r3, r7
 785 #if defined(CONFIG_STACKPROTECTOR) && !defined(CONFIG_SMP)
 786         ldr     r7, [r2, #TI_TASK]
 787         ldr     r8, =__stack_chk_guard
 788         .if (TSK_STACK_CANARY > IMM12_MASK)
 789         add     r7, r7, #TSK_STACK_CANARY & ~IMM12_MASK
 790         .endif
 791         ldr     r7, [r7, #TSK_STACK_CANARY & IMM12_MASK]
 792 #endif
 793 #ifdef CONFIG_CPU_USE_DOMAINS
 794         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 795 #endif
 796         mov     r5, r0
 797         add     r4, r2, #TI_CPU_SAVE
 798         ldr     r0, =thread_notify_head
 799         mov     r1, #THREAD_NOTIFY_SWITCH
 800         bl      atomic_notifier_call_chain
 801 #if defined(CONFIG_STACKPROTECTOR) && !defined(CONFIG_SMP)
 802         str     r7, [r8]
 803 #endif
 804  THUMB( mov     ip, r4                     )
 805         mov     r0, r5
 806  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 807  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 808  THUMB( ldr     sp, [ip], #4               )
 809  THUMB( ldr     pc, [ip]                   )
 810  UNWIND(.fnend          )
 811 ENDPROC(__switch_to)
 812
 813         __INIT
 814
 815 /*
 816  * User helpers.
 817  *
 818  * Each segment is 32-byte aligned and will be moved to the top of the high
 819  * vector page.  New segments (if ever needed) must be added in front of
 820  * existing ones.  This mechanism should be used only for things that are
 821  * really small and justified, and not be abused freely.
 822  *
 823  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 824  */
 825  THUMB( .arm    )
 826
 827         .macro  usr_ret, reg
 828 #ifdef CONFIG_ARM_THUMB
 829         bx      \reg
 830 #else
 831         ret     \reg
 832 #endif
 833         .endm
 834
 835         .macro  kuser_pad, sym, size
 836         .if     (. - \sym) & 3
 837         .rept   4 - (. - \sym) & 3
 838         .byte   0
 839         .endr
 840         .endif
 841         .rept   (\size - (. - \sym)) / 4
 842         .word   0xe7fddef1
 843         .endr
 844         .endm
 845
 846 #ifdef CONFIG_KUSER_HELPERS
 847         .align  5
 848         .globl  __kuser_helper_start
 849 __kuser_helper_start:
 850
 851 /*
 852  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 853  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 854  */
 855
 856 __kuser_cmpxchg64:                              @ 0xffff0f60
 857
 858 #if defined(CONFIG_CPU_32v6K)
 859
 860         stmfd   sp!, {r4, r5, r6, r7}
 861         ldrd    r4, r5, [r0]                    @ load old val
 862         ldrd    r6, r7, [r1]                    @ load new val
 863         smp_dmb arm
 864 1:      ldrexd  r0, r1, [r2]                    @ load current val
 865         eors    r3, r0, r4                      @ compare with oldval (1)
 866         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 867         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 868         teqeq   r3, #1                          @ success?
 869         beq     1b                              @ if no then retry
 870         smp_dmb arm
 871         rsbs    r0, r3, #0                      @ set returned val and C flag
 872         ldmfd   sp!, {r4, r5, r6, r7}
 873         usr_ret lr
 874
 875 #elif !defined(CONFIG_SMP)
 876
 877 #ifdef CONFIG_MMU
 878
 879         /*
 880          * The only thing that can break atomicity in this cmpxchg64
 881          * implementation is either an IRQ or a data abort exception
 882          * causing another process/thread to be scheduled in the middle of
 883          * the critical sequence.  The same strategy as for cmpxchg is used.
 884          */
 885         stmfd   sp!, {r4, r5, r6, lr}
 886         ldmia   r0, {r4, r5}                    @ load old val
 887         ldmia   r1, {r6, lr}                    @ load new val
 888 1:      ldmia   r2, {r0, r1}                    @ load current val
 889         eors    r3, r0, r4                      @ compare with oldval (1)
 890         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 891 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 892         rsbs    r0, r3, #0                      @ set return val and C flag
 893         ldmfd   sp!, {r4, r5, r6, pc}
 894
 895         .text
 896 kuser_cmpxchg64_fixup:
 897         @ Called from kuser_cmpxchg_fixup.
 898         @ r4 = address of interrupted insn (must be preserved).
 899         @ sp = saved regs. r7 and r8 are clobbered.
 900         @ 1b = first critical insn, 2b = last critical insn.
 901         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 902         mov     r7, #0xffff0fff
 903         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 904         subs    r8, r4, r7
 905         rsbcss  r8, r8, #(2b - 1b)
 906         strcs   r7, [sp, #S_PC]
 907 #if __LINUX_ARM_ARCH__ < 6
 908         bcc     kuser_cmpxchg32_fixup
 909 #endif
 910         ret     lr
 911         .previous
 912
 913 #else
 914 #warning "NPTL on non MMU needs fixing"
 915         mov     r0, #-1
 916         adds    r0, r0, #0
 917         usr_ret lr
 918 #endif
 919
 920 #else
 921 #error "incoherent kernel configuration"
 922 #endif
 923
 924         kuser_pad __kuser_cmpxchg64, 64
 925
 926 __kuser_memory_barrier:                         @ 0xffff0fa0
 927         smp_dmb arm
 928         usr_ret lr
 929
 930         kuser_pad __kuser_memory_barrier, 32
 931
 932 __kuser_cmpxchg:                                @ 0xffff0fc0
 933
 934 #if __LINUX_ARM_ARCH__ < 6
 935
 936 #ifdef CONFIG_MMU
 937
 938         /*
 939          * The only thing that can break atomicity in this cmpxchg
 940          * implementation is either an IRQ or a data abort exception
 941          * causing another process/thread to be scheduled in the middle
 942          * of the critical sequence.  To prevent this, code is added to
 943          * the IRQ and data abort exception handlers to set the pc back
 944          * to the beginning of the critical section if it is found to be
 945          * within that critical section (see kuser_cmpxchg_fixup).
 946          */
 947 1:      ldr     r3, [r2]                        @ load current val
 948         subs    r3, r3, r0                      @ compare with oldval
 949 2:      streq   r1, [r2]                        @ store newval if eq
 950         rsbs    r0, r3, #0                      @ set return val and C flag
 951         usr_ret lr
 952
 953         .text
 954 kuser_cmpxchg32_fixup:
 955         @ Called from kuser_cmpxchg_check macro.
 956         @ r4 = address of interrupted insn (must be preserved).
 957         @ sp = saved regs. r7 and r8 are clobbered.
 958         @ 1b = first critical insn, 2b = last critical insn.
 959         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 960         mov     r7, #0xffff0fff
 961         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 962         subs    r8, r4, r7
 963         rsbcss  r8, r8, #(2b - 1b)
 964         strcs   r7, [sp, #S_PC]
 965         ret     lr
 966         .previous
 967
 968 #else
 969 #warning "NPTL on non MMU needs fixing"
 970         mov     r0, #-1
 971         adds    r0, r0, #0
 972         usr_ret lr
 973 #endif
 974
 975 #else
 976
 977         smp_dmb arm
 978 1:      ldrex   r3, [r2]
 979         subs    r3, r3, r0
 980         strexeq r3, r1, [r2]
 981         teqeq   r3, #1
 982         beq     1b
 983         rsbs    r0, r3, #0
 984         /* beware -- each __kuser slot must be 8 instructions max */
 985         ALT_SMP(b       __kuser_memory_barrier)
 986         ALT_UP(usr_ret  lr)
 987
 988 #endif
 989
 990         kuser_pad __kuser_cmpxchg, 32
 991
 992 __kuser_get_tls:                                @ 0xffff0fe0
 993         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 994         usr_ret lr
 995         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 996         kuser_pad __kuser_get_tls, 16
 997         .rep    3
 998         .word   0                       @ 0xffff0ff0 software TLS value, then
 999         .endr                           @ pad up to __kuser_helper_version
1000
1001 __kuser_helper_version:                         @ 0xffff0ffc
1002         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
1003
1004         .globl  __kuser_helper_end
1005 __kuser_helper_end:
1006
1007 #endif
1008
1009  THUMB( .thumb  )
1010
1011 /*
1012  * Vector stubs.
1013  *
1014  * This code is copied to 0xffff1000 so we can use branches in the
1015  * vectors, rather than ldr's.  Note that this code must not exceed
1016  * a page size.
1017  *
1018  * Common stub entry macro:
1019  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1020  *
1021  * SP points to a minimal amount of processor-private memory, the address
1022  * of which is copied into r0 for the mode specific abort handler.
1023  */
1024         .macro  vector_stub, name, mode, correction=0
1025         .align  5
1026
1027 vector_\name:
1028         .if \correction
1029         sub     lr, lr, #\correction
1030         .endif
1031
1032         @ Save r0, lr_<exception> (parent PC)
1033         stmia   sp, {r0, lr}            @ save r0, lr
1034
1035         @ Save spsr_<exception> (parent CPSR)
1036 2:      mrs     lr, spsr
1037         str     lr, [sp, #8]            @ save spsr
1038
1039         @
1040         @ Prepare for SVC32 mode.  IRQs remain disabled.
1041         @
1042         mrs     r0, cpsr
1043         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1044         msr     spsr_cxsf, r0
1045
1046         @
1047         @ the branch table must immediately follow this code
1048         @
1049         and     lr, lr, #0x0f
1050  THUMB( adr     r0, 1f                  )
1051  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1052         mov     r0, sp
1053  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1054         movs    pc, lr                  @ branch to handler in SVC mode
1055 ENDPROC(vector_\name)
1056
1057 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1058         .subsection 1
1059         .align 5
1060 vector_bhb_loop8_\name:
1061         .if \correction
1062         sub     lr, lr, #\correction
1063         .endif
1064
1065         @ Save r0, lr_<exception> (parent PC)
1066         stmia   sp, {r0, lr}
1067
1068         @ bhb workaround
1069         mov     r0, #8
1070 3:      W(b)    . + 4
1071         subs    r0, r0, #1
1072         bne     3b
1073         dsb
1074         isb
1075         b       2b
1076 ENDPROC(vector_bhb_loop8_\name)
1077
1078 vector_bhb_bpiall_\name:
1079         .if \correction
1080         sub     lr, lr, #\correction
1081         .endif
1082
1083         @ Save r0, lr_<exception> (parent PC)
1084         stmia   sp, {r0, lr}
1085
1086         @ bhb workaround
1087         mcr     p15, 0, r0, c7, c5, 6   @ BPIALL
1088         @ isb not needed due to "movs pc, lr" in the vector stub
1089         @ which gives a "context synchronisation".
1090         b       2b
1091 ENDPROC(vector_bhb_bpiall_\name)
1092         .previous
1093 #endif
1094
1095         .align  2
1096         @ handler addresses follow this label
1097 1:
1098         .endm
1099
1100         .section .stubs, "ax", %progbits
1101         @ This must be the first word
1102         .word   vector_swi
1103 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1104         .word   vector_bhb_loop8_swi
1105         .word   vector_bhb_bpiall_swi
1106 #endif
1107
1108 vector_rst:
1109  ARM(   swi     SYS_ERROR0      )
1110  THUMB( svc     #0              )
1111  THUMB( nop                     )
1112         b       vector_und
1113
1114 /*
1115  * Interrupt dispatcher
1116  */
1117         vector_stub     irq, IRQ_MODE, 4
1118
1119         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1120         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1121         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1122         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1123         .long   __irq_invalid                   @  4
1124         .long   __irq_invalid                   @  5
1125         .long   __irq_invalid                   @  6
1126         .long   __irq_invalid                   @  7
1127         .long   __irq_invalid                   @  8
1128         .long   __irq_invalid                   @  9
1129         .long   __irq_invalid                   @  a
1130         .long   __irq_invalid                   @  b
1131         .long   __irq_invalid                   @  c
1132         .long   __irq_invalid                   @  d
1133         .long   __irq_invalid                   @  e
1134         .long   __irq_invalid                   @  f
1135
1136 /*
1137  * Data abort dispatcher
1138  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1139  */
1140         vector_stub     dabt, ABT_MODE, 8
1141
1142         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1143         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1144         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1145         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1146         .long   __dabt_invalid                  @  4
1147         .long   __dabt_invalid                  @  5
1148         .long   __dabt_invalid                  @  6
1149         .long   __dabt_invalid                  @  7
1150         .long   __dabt_invalid                  @  8
1151         .long   __dabt_invalid                  @  9
1152         .long   __dabt_invalid                  @  a
1153         .long   __dabt_invalid                  @  b
1154         .long   __dabt_invalid                  @  c
1155         .long   __dabt_invalid                  @  d
1156         .long   __dabt_invalid                  @  e
1157         .long   __dabt_invalid                  @  f
1158
1159 /*
1160  * Prefetch abort dispatcher
1161  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1162  */
1163         vector_stub     pabt, ABT_MODE, 4
1164
1165         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1166         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1167         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1168         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1169         .long   __pabt_invalid                  @  4
1170         .long   __pabt_invalid                  @  5
1171         .long   __pabt_invalid                  @  6
1172         .long   __pabt_invalid                  @  7
1173         .long   __pabt_invalid                  @  8
1174         .long   __pabt_invalid                  @  9
1175         .long   __pabt_invalid                  @  a
1176         .long   __pabt_invalid                  @  b
1177         .long   __pabt_invalid                  @  c
1178         .long   __pabt_invalid                  @  d
1179         .long   __pabt_invalid                  @  e
1180         .long   __pabt_invalid                  @  f
1181
1182 /*
1183  * Undef instr entry dispatcher
1184  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1185  */
1186         vector_stub     und, UND_MODE
1187
1188         .long   __und_usr                       @  0 (USR_26 / USR_32)
1189         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1190         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1191         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1192         .long   __und_invalid                   @  4
1193         .long   __und_invalid                   @  5
1194         .long   __und_invalid                   @  6
1195         .long   __und_invalid                   @  7
1196         .long   __und_invalid                   @  8
1197         .long   __und_invalid                   @  9
1198         .long   __und_invalid                   @  a
1199         .long   __und_invalid                   @  b
1200         .long   __und_invalid                   @  c
1201         .long   __und_invalid                   @  d
1202         .long   __und_invalid                   @  e
1203         .long   __und_invalid                   @  f
1204
1205         .align  5
1206
1207 /*=============================================================================
1208  * Address exception handler
1209  *-----------------------------------------------------------------------------
1210  * These aren't too critical.
1211  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1212  */
1213
1214 vector_addrexcptn:
1215         b       vector_addrexcptn
1216
1217 /*=============================================================================
1218  * FIQ "NMI" handler
1219  *-----------------------------------------------------------------------------
1220  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1221  * systems. This must be the last vector stub, so lets place it in its own
1222  * subsection.
1223  */
1224         .subsection 2
1225         vector_stub     fiq, FIQ_MODE, 4
1226
1227         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1228         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1229         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1230         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1231         .long   __fiq_svc                       @  4
1232         .long   __fiq_svc                       @  5
1233         .long   __fiq_svc                       @  6
1234         .long   __fiq_abt                       @  7
1235         .long   __fiq_svc                       @  8
1236         .long   __fiq_svc                       @  9
1237         .long   __fiq_svc                       @  a
1238         .long   __fiq_svc                       @  b
1239         .long   __fiq_svc                       @  c
1240         .long   __fiq_svc                       @  d
1241         .long   __fiq_svc                       @  e
1242         .long   __fiq_svc                       @  f
1243
1244         .globl  vector_fiq
1245
1246         .section .vectors, "ax", %progbits
1247 .L__vectors_start:
1248         W(b)    vector_rst
1249         W(b)    vector_und
1250         W(ldr)  pc, .L__vectors_start + 0x1000
1251         W(b)    vector_pabt
1252         W(b)    vector_dabt
1253         W(b)    vector_addrexcptn
1254         W(b)    vector_irq
1255         W(b)    vector_fiq
1256
1257 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1258         .section .vectors.bhb.loop8, "ax", %progbits
1259 .L__vectors_bhb_loop8_start:
1260         W(b)    vector_rst
1261         W(b)    vector_bhb_loop8_und
1262         W(ldr)  pc, .L__vectors_bhb_loop8_start + 0x1004
1263         W(b)    vector_bhb_loop8_pabt
1264         W(b)    vector_bhb_loop8_dabt
1265         W(b)    vector_addrexcptn
1266         W(b)    vector_bhb_loop8_irq
1267         W(b)    vector_bhb_loop8_fiq
1268
1269         .section .vectors.bhb.bpiall, "ax", %progbits
1270 .L__vectors_bhb_bpiall_start:
1271         W(b)    vector_rst
1272         W(b)    vector_bhb_bpiall_und
1273         W(ldr)  pc, .L__vectors_bhb_bpiall_start + 0x1008
1274         W(b)    vector_bhb_bpiall_pabt
1275         W(b)    vector_bhb_bpiall_dabt
1276         W(b)    vector_addrexcptn
1277         W(b)    vector_bhb_bpiall_irq
1278         W(b)    vector_bhb_bpiall_fiq
1279 #endif
1280
1281         .data
1282         .align  2
1283
1284         .globl  cr_alignment
1285 cr_alignment:
1286         .space  4