arch/arm/mm/Kconfig

   1 comment "Processor Type"
   2
   3 # Select CPU types depending on the architecture selected.  This selects
   4 # which CPUs we support in the kernel image, and the compiler instruction
   5 # optimiser behaviour.
   6
   7 # ARM7TDMI
   8 config CPU_ARM7TDMI
   9         bool
  10         depends on !MMU
  11         select CPU_32v4T
  12         select CPU_ABRT_LV4T
  13         select CPU_CACHE_V4
  14         select CPU_PABRT_LEGACY
  15         help
  16           A 32-bit RISC microprocessor based on the ARM7 processor core
  17           which has no memory control unit and cache.
  18
  19           Say Y if you want support for the ARM7TDMI processor.
  20           Otherwise, say N.
  21
  22 # ARM720T
  23 config CPU_ARM720T
  24         bool "Support ARM720T processor" if (ARCH_MULTI_V4T && ARCH_INTEGRATOR)
  25         select CPU_32v4T
  26         select CPU_ABRT_LV4T
  27         select CPU_CACHE_V4
  28         select CPU_CACHE_VIVT
  29         select CPU_COPY_V4WT if MMU
  30         select CPU_CP15_MMU
  31         select CPU_PABRT_LEGACY
  32         select CPU_TLB_V4WT if MMU
  33         help
  34           A 32-bit RISC processor with 8kByte Cache, Write Buffer and
  35           MMU built around an ARM7TDMI core.
  36
  37           Say Y if you want support for the ARM720T processor.
  38           Otherwise, say N.
  39
  40 # ARM740T
  41 config CPU_ARM740T
  42         bool "Support ARM740T processor" if (ARCH_MULTI_V4T && ARCH_INTEGRATOR)
  43         depends on !MMU
  44         select CPU_32v4T
  45         select CPU_ABRT_LV4T
  46         select CPU_CACHE_V4
  47         select CPU_CP15_MPU
  48         select CPU_PABRT_LEGACY
  49         help
  50           A 32-bit RISC processor with 8KB cache or 4KB variants,
  51           write buffer and MPU(Protection Unit) built around
  52           an ARM7TDMI core.
  53
  54           Say Y if you want support for the ARM740T processor.
  55           Otherwise, say N.
  56
  57 # ARM9TDMI
  58 config CPU_ARM9TDMI
  59         bool
  60         depends on !MMU
  61         select CPU_32v4T
  62         select CPU_ABRT_NOMMU
  63         select CPU_CACHE_V4
  64         select CPU_PABRT_LEGACY
  65         help
  66           A 32-bit RISC microprocessor based on the ARM9 processor core
  67           which has no memory control unit and cache.
  68
  69           Say Y if you want support for the ARM9TDMI processor.
  70           Otherwise, say N.
  71
  72 # ARM920T
  73 config CPU_ARM920T
  74         bool "Support ARM920T processor" if (ARCH_MULTI_V4T && ARCH_INTEGRATOR)
  75         select CPU_32v4T
  76         select CPU_ABRT_EV4T
  77         select CPU_CACHE_V4WT
  78         select CPU_CACHE_VIVT
  79         select CPU_COPY_V4WB if MMU
  80         select CPU_CP15_MMU
  81         select CPU_PABRT_LEGACY
  82         select CPU_TLB_V4WBI if MMU
  83         help
  84           The ARM920T is licensed to be produced by numerous vendors,
  85           and is used in the Cirrus EP93xx and the Samsung S3C2410.
  86
  87           Say Y if you want support for the ARM920T processor.
  88           Otherwise, say N.
  89
  90 # ARM922T
  91 config CPU_ARM922T
  92         bool "Support ARM922T processor" if (ARCH_MULTI_V4T && ARCH_INTEGRATOR)
  93         select CPU_32v4T
  94         select CPU_ABRT_EV4T
  95         select CPU_CACHE_V4WT
  96         select CPU_CACHE_VIVT
  97         select CPU_COPY_V4WB if MMU
  98         select CPU_CP15_MMU
  99         select CPU_PABRT_LEGACY
 100         select CPU_TLB_V4WBI if MMU
 101         help
 102           The ARM922T is a version of the ARM920T, but with smaller
 103           instruction and data caches. It is used in Altera's
 104           Excalibur XA device family and Micrel's KS8695 Centaur.
 105
 106           Say Y if you want support for the ARM922T processor.
 107           Otherwise, say N.
 108
 109 # ARM925T
 110 config CPU_ARM925T
 111         bool "Support ARM925T processor" if ARCH_OMAP1
 112         select CPU_32v4T
 113         select CPU_ABRT_EV4T
 114         select CPU_CACHE_V4WT
 115         select CPU_CACHE_VIVT
 116         select CPU_COPY_V4WB if MMU
 117         select CPU_CP15_MMU
 118         select CPU_PABRT_LEGACY
 119         select CPU_TLB_V4WBI if MMU
 120         help
 121           The ARM925T is a mix between the ARM920T and ARM926T, but with
 122           different instruction and data caches. It is used in TI's OMAP
 123           device family.
 124
 125           Say Y if you want support for the ARM925T processor.
 126           Otherwise, say N.
 127
 128 # ARM926T
 129 config CPU_ARM926T
 130         bool "Support ARM926T processor" if (!ARCH_MULTIPLATFORM || ARCH_MULTI_V5) && (ARCH_INTEGRATOR || MACH_REALVIEW_EB)
 131         select CPU_32v5
 132         select CPU_ABRT_EV5TJ
 133         select CPU_CACHE_VIVT
 134         select CPU_COPY_V4WB if MMU
 135         select CPU_CP15_MMU
 136         select CPU_PABRT_LEGACY
 137         select CPU_TLB_V4WBI if MMU
 138         help
 139           This is a variant of the ARM920.  It has slightly different
 140           instruction sequences for cache and TLB operations.  Curiously,
 141           there is no documentation on it at the ARM corporate website.
 142
 143           Say Y if you want support for the ARM926T processor.
 144           Otherwise, say N.
 145
 146 # FA526
 147 config CPU_FA526
 148         bool
 149         select CPU_32v4
 150         select CPU_ABRT_EV4
 151         select CPU_CACHE_FA
 152         select CPU_CACHE_VIVT
 153         select CPU_COPY_FA if MMU
 154         select CPU_CP15_MMU
 155         select CPU_PABRT_LEGACY
 156         select CPU_TLB_FA if MMU
 157         help
 158           The FA526 is a version of the ARMv4 compatible processor with
 159           Branch Target Buffer, Unified TLB and cache line size 16.
 160
 161           Say Y if you want support for the FA526 processor.
 162           Otherwise, say N.
 163
 164 # ARM940T
 165 config CPU_ARM940T
 166         bool "Support ARM940T processor" if (ARCH_MULTI_V4T && ARCH_INTEGRATOR)
 167         depends on !MMU
 168         select CPU_32v4T
 169         select CPU_ABRT_NOMMU
 170         select CPU_CACHE_VIVT
 171         select CPU_CP15_MPU
 172         select CPU_PABRT_LEGACY
 173         help
 174           ARM940T is a member of the ARM9TDMI family of general-
 175           purpose microprocessors with MPU and separate 4KB
 176           instruction and 4KB data cases, each with a 4-word line
 177           length.
 178
 179           Say Y if you want support for the ARM940T processor.
 180           Otherwise, say N.
 181
 182 # ARM946E-S
 183 config CPU_ARM946E
 184         bool "Support ARM946E-S processor" if (ARCH_MULTI_V5 && ARCH_INTEGRATOR)
 185         depends on !MMU
 186         select CPU_32v5
 187         select CPU_ABRT_NOMMU
 188         select CPU_CACHE_VIVT
 189         select CPU_CP15_MPU
 190         select CPU_PABRT_LEGACY
 191         help
 192           ARM946E-S is a member of the ARM9E-S family of high-
 193           performance, 32-bit system-on-chip processor solutions.
 194           The TCM and ARMv5TE 32-bit instruction set is supported.
 195
 196           Say Y if you want support for the ARM946E-S processor.
 197           Otherwise, say N.
 198
 199 # ARM1020 - needs validating
 200 config CPU_ARM1020
 201         bool "Support ARM1020T (rev 0) processor" if (ARCH_MULTI_V5 && ARCH_INTEGRATOR)
 202         select CPU_32v5
 203         select CPU_ABRT_EV4T
 204         select CPU_CACHE_V4WT
 205         select CPU_CACHE_VIVT
 206         select CPU_COPY_V4WB if MMU
 207         select CPU_CP15_MMU
 208         select CPU_PABRT_LEGACY
 209         select CPU_TLB_V4WBI if MMU
 210         help
 211           The ARM1020 is the 32K cached version of the ARM10 processor,
 212           with an addition of a floating-point unit.
 213
 214           Say Y if you want support for the ARM1020 processor.
 215           Otherwise, say N.
 216
 217 # ARM1020E - needs validating
 218 config CPU_ARM1020E
 219         bool "Support ARM1020E processor" if (ARCH_MULTI_V5 && ARCH_INTEGRATOR)
 220         depends on n
 221         select CPU_32v5
 222         select CPU_ABRT_EV4T
 223         select CPU_CACHE_V4WT
 224         select CPU_CACHE_VIVT
 225         select CPU_COPY_V4WB if MMU
 226         select CPU_CP15_MMU
 227         select CPU_PABRT_LEGACY
 228         select CPU_TLB_V4WBI if MMU
 229
 230 # ARM1022E
 231 config CPU_ARM1022
 232         bool "Support ARM1022E processor" if (ARCH_MULTI_V5 && ARCH_INTEGRATOR)
 233         select CPU_32v5
 234         select CPU_ABRT_EV4T
 235         select CPU_CACHE_VIVT
 236         select CPU_COPY_V4WB if MMU # can probably do better
 237         select CPU_CP15_MMU
 238         select CPU_PABRT_LEGACY
 239         select CPU_TLB_V4WBI if MMU
 240         help
 241           The ARM1022E is an implementation of the ARMv5TE architecture
 242           based upon the ARM10 integer core with a 16KiB L1 Harvard cache,
 243           embedded trace macrocell, and a floating-point unit.
 244
 245           Say Y if you want support for the ARM1022E processor.
 246           Otherwise, say N.
 247
 248 # ARM1026EJ-S
 249 config CPU_ARM1026
 250         bool "Support ARM1026EJ-S processor" if (ARCH_MULTI_V5 && ARCH_INTEGRATOR)
 251         select CPU_32v5
 252         select CPU_ABRT_EV5T # But need Jazelle, but EV5TJ ignores bit 10
 253         select CPU_CACHE_VIVT
 254         select CPU_COPY_V4WB if MMU # can probably do better
 255         select CPU_CP15_MMU
 256         select CPU_PABRT_LEGACY
 257         select CPU_TLB_V4WBI if MMU
 258         help
 259           The ARM1026EJ-S is an implementation of the ARMv5TEJ architecture
 260           based upon the ARM10 integer core.
 261
 262           Say Y if you want support for the ARM1026EJ-S processor.
 263           Otherwise, say N.
 264
 265 # SA110
 266 config CPU_SA110
 267         bool
 268         select CPU_32v3 if ARCH_RPC
 269         select CPU_32v4 if !ARCH_RPC
 270         select CPU_ABRT_EV4
 271         select CPU_CACHE_V4WB
 272         select CPU_CACHE_VIVT
 273         select CPU_COPY_V4WB if MMU
 274         select CPU_CP15_MMU
 275         select CPU_PABRT_LEGACY
 276         select CPU_TLB_V4WB if MMU
 277         help
 278           The Intel StrongARM(R) SA-110 is a 32-bit microprocessor and
 279           is available at five speeds ranging from 100 MHz to 233 MHz.
 280           More information is available at
 281           <http://developer.intel.com/design/strong/sa110.htm>.
 282
 283           Say Y if you want support for the SA-110 processor.
 284           Otherwise, say N.
 285
 286 # SA1100
 287 config CPU_SA1100
 288         bool
 289         select CPU_32v4
 290         select CPU_ABRT_EV4
 291         select CPU_CACHE_V4WB
 292         select CPU_CACHE_VIVT
 293         select CPU_CP15_MMU
 294         select CPU_PABRT_LEGACY
 295         select CPU_TLB_V4WB if MMU
 296
 297 # XScale
 298 config CPU_XSCALE
 299         bool
 300         select CPU_32v5
 301         select CPU_ABRT_EV5T
 302         select CPU_CACHE_VIVT
 303         select CPU_CP15_MMU
 304         select CPU_PABRT_LEGACY
 305         select CPU_TLB_V4WBI if MMU
 306
 307 # XScale Core Version 3
 308 config CPU_XSC3
 309         bool
 310         select CPU_32v5
 311         select CPU_ABRT_EV5T
 312         select CPU_CACHE_VIVT
 313         select CPU_CP15_MMU
 314         select CPU_PABRT_LEGACY
 315         select CPU_TLB_V4WBI if MMU
 316         select IO_36
 317
 318 # Marvell PJ1 (Mohawk)
 319 config CPU_MOHAWK
 320         bool
 321         select CPU_32v5
 322         select CPU_ABRT_EV5T
 323         select CPU_CACHE_VIVT
 324         select CPU_COPY_V4WB if MMU
 325         select CPU_CP15_MMU
 326         select CPU_PABRT_LEGACY
 327         select CPU_TLB_V4WBI if MMU
 328
 329 # Feroceon
 330 config CPU_FEROCEON
 331         bool
 332         select CPU_32v5
 333         select CPU_ABRT_EV5T
 334         select CPU_CACHE_VIVT
 335         select CPU_COPY_FEROCEON if MMU
 336         select CPU_CP15_MMU
 337         select CPU_PABRT_LEGACY
 338         select CPU_TLB_FEROCEON if MMU
 339
 340 config CPU_FEROCEON_OLD_ID
 341         bool "Accept early Feroceon cores with an ARM926 ID"
 342         depends on CPU_FEROCEON && !CPU_ARM926T
 343         default y
 344         help
 345           This enables the usage of some old Feroceon cores
 346           for which the CPU ID is equal to the ARM926 ID.
 347           Relevant for Feroceon-1850 and early Feroceon-2850.
 348
 349 # Marvell PJ4
 350 config CPU_PJ4
 351         bool
 352         select ARM_THUMBEE
 353         select CPU_V7
 354
 355 config CPU_PJ4B
 356         bool
 357         select CPU_V7
 358
 359 # ARMv6
 360 config CPU_V6
 361         bool "Support ARM V6 processor" if (!ARCH_MULTIPLATFORM || ARCH_MULTI_V6) && (ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX)
 362         select CPU_32v6
 363         select CPU_ABRT_EV6
 364         select CPU_CACHE_V6
 365         select CPU_CACHE_VIPT
 366         select CPU_COPY_V6 if MMU
 367         select CPU_CP15_MMU
 368         select CPU_HAS_ASID if MMU
 369         select CPU_PABRT_V6
 370         select CPU_TLB_V6 if MMU
 371
 372 # ARMv6k
 373 config CPU_V6K
 374         bool "Support ARM V6K processor" if (!ARCH_MULTIPLATFORM || ARCH_MULTI_V6) && (ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX)
 375         select CPU_32v6
 376         select CPU_32v6K
 377         select CPU_ABRT_EV6
 378         select CPU_CACHE_V6
 379         select CPU_CACHE_VIPT
 380         select CPU_COPY_V6 if MMU
 381         select CPU_CP15_MMU
 382         select CPU_HAS_ASID if MMU
 383         select CPU_PABRT_V6
 384         select CPU_TLB_V6 if MMU
 385
 386 # ARMv7
 387 config CPU_V7
 388         bool "Support ARM V7 processor" if (!ARCH_MULTIPLATFORM || ARCH_MULTI_V7) && (ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX)
 389         select CPU_32v6K
 390         select CPU_32v7
 391         select CPU_ABRT_EV7
 392         select CPU_CACHE_V7
 393         select CPU_CACHE_VIPT
 394         select CPU_COPY_V6 if MMU
 395         select CPU_CP15_MMU if MMU
 396         select CPU_CP15_MPU if !MMU
 397         select CPU_HAS_ASID if MMU
 398         select CPU_PABRT_V7
 399         select CPU_SPECTRE if MMU
 400         select CPU_TLB_V7 if MMU
 401
 402 # ARMv7M
 403 config CPU_V7M
 404         bool
 405         select CPU_32v7M
 406         select CPU_ABRT_NOMMU
 407         select CPU_CACHE_NOP
 408         select CPU_PABRT_LEGACY
 409         select CPU_THUMBONLY
 410
 411 config CPU_THUMBONLY
 412         bool
 413         # There are no CPUs available with MMU that don't implement an ARM ISA:
 414         depends on !MMU
 415         help
 416           Select this if your CPU doesn't support the 32 bit ARM instructions.
 417
 418 # Figure out what processor architecture version we should be using.
 419 # This defines the compiler instruction set which depends on the machine type.
 420 config CPU_32v3
 421         bool
 422         select CPU_USE_DOMAINS if MMU
 423         select NEED_KUSER_HELPERS
 424         select TLS_REG_EMUL if SMP || !MMU
 425
 426 config CPU_32v4
 427         bool
 428         select CPU_USE_DOMAINS if MMU
 429         select NEED_KUSER_HELPERS
 430         select TLS_REG_EMUL if SMP || !MMU
 431
 432 config CPU_32v4T
 433         bool
 434         select CPU_USE_DOMAINS if MMU
 435         select NEED_KUSER_HELPERS
 436         select TLS_REG_EMUL if SMP || !MMU
 437
 438 config CPU_32v5
 439         bool
 440         select CPU_USE_DOMAINS if MMU
 441         select NEED_KUSER_HELPERS
 442         select TLS_REG_EMUL if SMP || !MMU
 443
 444 config CPU_32v6
 445         bool
 446         select TLS_REG_EMUL if !CPU_32v6K && !MMU
 447
 448 config CPU_32v6K
 449         bool
 450
 451 config CPU_32v7
 452         bool
 453
 454 config CPU_32v7M
 455         bool
 456
 457 # The abort model
 458 config CPU_ABRT_NOMMU
 459         bool
 460
 461 config CPU_ABRT_EV4
 462         bool
 463
 464 config CPU_ABRT_EV4T
 465         bool
 466
 467 config CPU_ABRT_LV4T
 468         bool
 469
 470 config CPU_ABRT_EV5T
 471         bool
 472
 473 config CPU_ABRT_EV5TJ
 474         bool
 475
 476 config CPU_ABRT_EV6
 477         bool
 478
 479 config CPU_ABRT_EV7
 480         bool
 481
 482 config CPU_PABRT_LEGACY
 483         bool
 484
 485 config CPU_PABRT_V6
 486         bool
 487
 488 config CPU_PABRT_V7
 489         bool
 490
 491 # The cache model
 492 config CPU_CACHE_V4
 493         bool
 494
 495 config CPU_CACHE_V4WT
 496         bool
 497
 498 config CPU_CACHE_V4WB
 499         bool
 500
 501 config CPU_CACHE_V6
 502         bool
 503
 504 config CPU_CACHE_V7
 505         bool
 506
 507 config CPU_CACHE_NOP
 508         bool
 509
 510 config CPU_CACHE_VIVT
 511         bool
 512
 513 config CPU_CACHE_VIPT
 514         bool
 515
 516 config CPU_CACHE_FA
 517         bool
 518
 519 if MMU
 520 # The copy-page model
 521 config CPU_COPY_V4WT
 522         bool
 523
 524 config CPU_COPY_V4WB
 525         bool
 526
 527 config CPU_COPY_FEROCEON
 528         bool
 529
 530 config CPU_COPY_FA
 531         bool
 532
 533 config CPU_COPY_V6
 534         bool
 535
 536 # This selects the TLB model
 537 config CPU_TLB_V4WT
 538         bool
 539         help
 540           ARM Architecture Version 4 TLB with writethrough cache.
 541
 542 config CPU_TLB_V4WB
 543         bool
 544         help
 545           ARM Architecture Version 4 TLB with writeback cache.
 546
 547 config CPU_TLB_V4WBI
 548         bool
 549         help
 550           ARM Architecture Version 4 TLB with writeback cache and invalidate
 551           instruction cache entry.
 552
 553 config CPU_TLB_FEROCEON
 554         bool
 555         help
 556           Feroceon TLB (v4wbi with non-outer-cachable page table walks).
 557
 558 config CPU_TLB_FA
 559         bool
 560         help
 561           Faraday ARM FA526 architecture, unified TLB with writeback cache
 562           and invalidate instruction cache entry. Branch target buffer is
 563           also supported.
 564
 565 config CPU_TLB_V6
 566         bool
 567
 568 config CPU_TLB_V7
 569         bool
 570
 571 config VERIFY_PERMISSION_FAULT
 572         bool
 573 endif
 574
 575 config CPU_HAS_ASID
 576         bool
 577         help
 578           This indicates whether the CPU has the ASID register; used to
 579           tag TLB and possibly cache entries.
 580
 581 config CPU_CP15
 582         bool
 583         help
 584           Processor has the CP15 register.
 585
 586 config CPU_CP15_MMU
 587         bool
 588         select CPU_CP15
 589         help
 590           Processor has the CP15 register, which has MMU related registers.
 591
 592 config CPU_CP15_MPU
 593         bool
 594         select CPU_CP15
 595         help
 596           Processor has the CP15 register, which has MPU related registers.
 597
 598 config CPU_USE_DOMAINS
 599         bool
 600         help
 601           This option enables or disables the use of domain switching
 602           via the set_fs() function.
 603
 604 config CPU_V7M_NUM_IRQ
 605         int "Number of external interrupts connected to the NVIC"
 606         depends on CPU_V7M
 607         default 90 if ARCH_STM32
 608         default 38 if ARCH_EFM32
 609         default 112 if SOC_VF610
 610         default 240
 611         help
 612           This option indicates the number of interrupts connected to the NVIC.
 613           The value can be larger than the real number of interrupts supported
 614           by the system, but must not be lower.
 615           The default value is 240, corresponding to the maximum number of
 616           interrupts supported by the NVIC on Cortex-M family.
 617
 618           If unsure, keep default value.
 619
 620 #
 621 # CPU supports 36-bit I/O
 622 #
 623 config IO_36
 624         bool
 625
 626 comment "Processor Features"
 627
 628 config ARM_LPAE
 629         bool "Support for the Large Physical Address Extension"
 630         depends on MMU && CPU_32v7 && !CPU_32v6 && !CPU_32v5 && \
 631                 !CPU_32v4 && !CPU_32v3
 632         help
 633           Say Y if you have an ARMv7 processor supporting the LPAE page
 634           table format and you would like to access memory beyond the
 635           4GB limit. The resulting kernel image will not run on
 636           processors without the LPA extension.
 637
 638           If unsure, say N.
 639
 640 config ARM_PV_FIXUP
 641         def_bool y
 642         depends on ARM_LPAE && ARM_PATCH_PHYS_VIRT && ARCH_KEYSTONE
 643
 644 config ARCH_PHYS_ADDR_T_64BIT
 645         def_bool ARM_LPAE
 646
 647 config ARCH_DMA_ADDR_T_64BIT
 648         bool
 649
 650 config ARM_THUMB
 651         bool "Support Thumb user binaries" if !CPU_THUMBONLY
 652         depends on CPU_ARM720T || CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || \
 653                 CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || \
 654                 CPU_ARM1020 || CPU_ARM1020E || CPU_ARM1022 || CPU_ARM1026 || \
 655                 CPU_XSCALE || CPU_XSC3 || CPU_MOHAWK || CPU_V6 || CPU_V6K || \
 656                 CPU_V7 || CPU_FEROCEON || CPU_V7M
 657         default y
 658         help
 659           Say Y if you want to include kernel support for running user space
 660           Thumb binaries.
 661
 662           The Thumb instruction set is a compressed form of the standard ARM
 663           instruction set resulting in smaller binaries at the expense of
 664           slightly less efficient code.
 665
 666           If you don't know what this all is, saying Y is a safe choice.
 667
 668 config ARM_THUMBEE
 669         bool "Enable ThumbEE CPU extension"
 670         depends on CPU_V7
 671         help
 672           Say Y here if you have a CPU with the ThumbEE extension and code to
 673           make use of it. Say N for code that can run on CPUs without ThumbEE.
 674
 675 config ARM_VIRT_EXT
 676         bool
 677         depends on MMU
 678         default y if CPU_V7
 679         help
 680           Enable the kernel to make use of the ARM Virtualization
 681           Extensions to install hypervisors without run-time firmware
 682           assistance.
 683
 684           A compliant bootloader is required in order to make maximum
 685           use of this feature.  Refer to Documentation/arm/Booting for
 686           details.
 687
 688 config SWP_EMULATE
 689         bool "Emulate SWP/SWPB instructions" if !SMP
 690         depends on CPU_V7
 691         default y if SMP
 692         select HAVE_PROC_CPU if PROC_FS
 693         help
 694           ARMv6 architecture deprecates use of the SWP/SWPB instructions.
 695           ARMv7 multiprocessing extensions introduce the ability to disable
 696           these instructions, triggering an undefined instruction exception
 697           when executed. Say Y here to enable software emulation of these
 698           instructions for userspace (not kernel) using LDREX/STREX.
 699           Also creates /proc/cpu/swp_emulation for statistics.
 700
 701           In some older versions of glibc [<=2.8] SWP is used during futex
 702           trylock() operations with the assumption that the code will not
 703           be preempted. This invalid assumption may be more likely to fail
 704           with SWP emulation enabled, leading to deadlock of the user
 705           application.
 706
 707           NOTE: when accessing uncached shared regions, LDREX/STREX rely
 708           on an external transaction monitoring block called a global
 709           monitor to maintain update atomicity. If your system does not
 710           implement a global monitor, this option can cause programs that
 711           perform SWP operations to uncached memory to deadlock.
 712
 713           If unsure, say Y.
 714
 715 config CPU_BIG_ENDIAN
 716         bool "Build big-endian kernel"
 717         depends on ARCH_SUPPORTS_BIG_ENDIAN
 718         help
 719           Say Y if you plan on running a kernel in big-endian mode.
 720           Note that your board must be properly built and your board
 721           port must properly enable any big-endian related features
 722           of your chipset/board/processor.
 723
 724 config CPU_ENDIAN_BE8
 725         bool
 726         depends on CPU_BIG_ENDIAN
 727         default CPU_V6 || CPU_V6K || CPU_V7
 728         help
 729           Support for the BE-8 (big-endian) mode on ARMv6 and ARMv7 processors.
 730
 731 config CPU_ENDIAN_BE32
 732         bool
 733         depends on CPU_BIG_ENDIAN
 734         default !CPU_ENDIAN_BE8
 735         help
 736           Support for the BE-32 (big-endian) mode on pre-ARMv6 processors.
 737
 738 config CPU_HIGH_VECTOR
 739         depends on !MMU && CPU_CP15 && !CPU_ARM740T
 740         bool "Select the High exception vector"
 741         help
 742           Say Y here to select high exception vector(0xFFFF0000~).
 743           The exception vector can vary depending on the platform
 744           design in nommu mode. If your platform needs to select
 745           high exception vector, say Y.
 746           Otherwise or if you are unsure, say N, and the low exception
 747           vector (0x00000000~) will be used.
 748
 749 config CPU_ICACHE_DISABLE
 750         bool "Disable I-Cache (I-bit)"
 751         depends on CPU_CP15 && !(CPU_ARM720T || CPU_ARM740T || CPU_XSCALE || CPU_XSC3)
 752         help
 753           Say Y here to disable the processor instruction cache. Unless
 754           you have a reason not to or are unsure, say N.
 755
 756 config CPU_DCACHE_DISABLE
 757         bool "Disable D-Cache (C-bit)"
 758         depends on CPU_CP15 && !SMP
 759         help
 760           Say Y here to disable the processor data cache. Unless
 761           you have a reason not to or are unsure, say N.
 762
 763 config CPU_DCACHE_SIZE
 764         hex
 765         depends on CPU_ARM740T || CPU_ARM946E
 766         default 0x00001000 if CPU_ARM740T
 767         default 0x00002000 # default size for ARM946E-S
 768         help
 769           Some cores are synthesizable to have various sized cache. For
 770           ARM946E-S case, it can vary from 0KB to 1MB.
 771           To support such cache operations, it is efficient to know the size
 772           before compile time.
 773           If your SoC is configured to have a different size, define the value
 774           here with proper conditions.
 775
 776 config CPU_DCACHE_WRITETHROUGH
 777         bool "Force write through D-cache"
 778         depends on (CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_FA526) && !CPU_DCACHE_DISABLE
 779         default y if CPU_ARM925T
 780         help
 781           Say Y here to use the data cache in writethrough mode. Unless you
 782           specifically require this or are unsure, say N.
 783
 784 config CPU_CACHE_ROUND_ROBIN
 785         bool "Round robin I and D cache replacement algorithm"
 786         depends on (CPU_ARM926T || CPU_ARM946E || CPU_ARM1020) && (!CPU_ICACHE_DISABLE || !CPU_DCACHE_DISABLE)
 787         help
 788           Say Y here to use the predictable round-robin cache replacement
 789           policy.  Unless you specifically require this or are unsure, say N.
 790
 791 config CPU_BPREDICT_DISABLE
 792         bool "Disable branch prediction"
 793         depends on CPU_ARM1020 || CPU_V6 || CPU_V6K || CPU_MOHAWK || CPU_XSC3 || CPU_V7 || CPU_FA526
 794         help
 795           Say Y here to disable branch prediction.  If unsure, say N.
 796
 797 config CPU_SPECTRE
 798         bool
 799
 800 config HARDEN_BRANCH_PREDICTOR
 801         bool "Harden the branch predictor against aliasing attacks" if EXPERT
 802         depends on CPU_SPECTRE
 803         default y
 804         help
 805            Speculation attacks against some high-performance processors rely
 806            on being able to manipulate the branch predictor for a victim
 807            context by executing aliasing branches in the attacker context.
 808            Such attacks can be partially mitigated against by clearing
 809            internal branch predictor state and limiting the prediction
 810            logic in some situations.
 811
 812            This config option will take CPU-specific actions to harden
 813            the branch predictor against aliasing attacks and may rely on
 814            specific instruction sequences or control bits being set by
 815            the system firmware.
 816
 817            If unsure, say Y.
 818
 819 config TLS_REG_EMUL
 820         bool
 821         select NEED_KUSER_HELPERS
 822         help
 823           An SMP system using a pre-ARMv6 processor (there are apparently
 824           a few prototypes like that in existence) and therefore access to
 825           that required register must be emulated.
 826
 827 config NEED_KUSER_HELPERS
 828         bool
 829
 830 config KUSER_HELPERS
 831         bool "Enable kuser helpers in vector page" if !NEED_KUSER_HELPERS
 832         depends on MMU
 833         default y
 834         help
 835           Warning: disabling this option may break user programs.
 836
 837           Provide kuser helpers in the vector page.  The kernel provides
 838           helper code to userspace in read only form at a fixed location
 839           in the high vector page to allow userspace to be independent of
 840           the CPU type fitted to the system.  This permits binaries to be
 841           run on ARMv4 through to ARMv7 without modification.
 842
 843           See Documentation/arm/kernel_user_helpers.txt for details.
 844
 845           However, the fixed address nature of these helpers can be used
 846           by ROP (return orientated programming) authors when creating
 847           exploits.
 848
 849           If all of the binaries and libraries which run on your platform
 850           are built specifically for your platform, and make no use of
 851           these helpers, then you can turn this option off to hinder
 852           such exploits. However, in that case, if a binary or library
 853           relying on those helpers is run, it will receive a SIGILL signal,
 854           which will terminate the program.
 855
 856           Say N here only if you are absolutely certain that you do not
 857           need these helpers; otherwise, the safe option is to say Y.
 858
 859 config VDSO
 860         bool "Enable VDSO for acceleration of some system calls"
 861         depends on AEABI && MMU && CPU_V7
 862         default y if ARM_ARCH_TIMER
 863         select GENERIC_TIME_VSYSCALL
 864         help
 865           Place in the process address space an ELF shared object
 866           providing fast implementations of gettimeofday and
 867           clock_gettime.  Systems that implement the ARM architected
 868           timer will receive maximum benefit.
 869
 870           You must have glibc 2.22 or later for programs to seamlessly
 871           take advantage of this.
 872
 873 config DMA_CACHE_RWFO
 874         bool "Enable read/write for ownership DMA cache maintenance"
 875         depends on CPU_V6K && SMP
 876         default y
 877         help
 878           The Snoop Control Unit on ARM11MPCore does not detect the
 879           cache maintenance operations and the dma_{map,unmap}_area()
 880           functions may leave stale cache entries on other CPUs. By
 881           enabling this option, Read or Write For Ownership in the ARMv6
 882           DMA cache maintenance functions is performed. These LDR/STR
 883           instructions change the cache line state to shared or modified
 884           so that the cache operation has the desired effect.
 885
 886           Note that the workaround is only valid on processors that do
 887           not perform speculative loads into the D-cache. For such
 888           processors, if cache maintenance operations are not broadcast
 889           in hardware, other workarounds are needed (e.g. cache
 890           maintenance broadcasting in software via FIQ).
 891
 892 config OUTER_CACHE
 893         bool
 894
 895 config OUTER_CACHE_SYNC
 896         bool
 897         select ARM_HEAVY_MB
 898         help
 899           The outer cache has a outer_cache_fns.sync function pointer
 900           that can be used to drain the write buffer of the outer cache.
 901
 902 config CACHE_FEROCEON_L2
 903         bool "Enable the Feroceon L2 cache controller"
 904         depends on ARCH_MV78XX0 || ARCH_MVEBU
 905         default y
 906         select OUTER_CACHE
 907         help
 908           This option enables the Feroceon L2 cache controller.
 909
 910 config CACHE_FEROCEON_L2_WRITETHROUGH
 911         bool "Force Feroceon L2 cache write through"
 912         depends on CACHE_FEROCEON_L2
 913         help
 914           Say Y here to use the Feroceon L2 cache in writethrough mode.
 915           Unless you specifically require this, say N for writeback mode.
 916
 917 config MIGHT_HAVE_CACHE_L2X0
 918         bool
 919         help
 920           This option should be selected by machines which have a L2x0
 921           or PL310 cache controller, but where its use is optional.
 922
 923           The only effect of this option is to make CACHE_L2X0 and
 924           related options available to the user for configuration.
 925
 926           Boards or SoCs which always require the cache controller
 927           support to be present should select CACHE_L2X0 directly
 928           instead of this option, thus preventing the user from
 929           inadvertently configuring a broken kernel.
 930
 931 config CACHE_L2X0
 932         bool "Enable the L2x0 outer cache controller" if MIGHT_HAVE_CACHE_L2X0
 933         default MIGHT_HAVE_CACHE_L2X0
 934         select OUTER_CACHE
 935         select OUTER_CACHE_SYNC
 936         help
 937           This option enables the L2x0 PrimeCell.
 938
 939 if CACHE_L2X0
 940
 941 config PL310_ERRATA_588369
 942         bool "PL310 errata: Clean & Invalidate maintenance operations do not invalidate clean lines"
 943         help
 944            The PL310 L2 cache controller implements three types of Clean &
 945            Invalidate maintenance operations: by Physical Address
 946            (offset 0x7F0), by Index/Way (0x7F8) and by Way (0x7FC).
 947            They are architecturally defined to behave as the execution of a
 948            clean operation followed immediately by an invalidate operation,
 949            both performing to the same memory location. This functionality
 950            is not correctly implemented in PL310 prior to r2p0 (fixed in r2p0)
 951            as clean lines are not invalidated as a result of these operations.
 952
 953 config PL310_ERRATA_727915
 954         bool "PL310 errata: Background Clean & Invalidate by Way operation can cause data corruption"
 955         help
 956           PL310 implements the Clean & Invalidate by Way L2 cache maintenance
 957           operation (offset 0x7FC). This operation runs in background so that
 958           PL310 can handle normal accesses while it is in progress. Under very
 959           rare circumstances, due to this erratum, write data can be lost when
 960           PL310 treats a cacheable write transaction during a Clean &
 961           Invalidate by Way operation.  Revisions prior to r3p1 are affected by
 962           this errata (fixed in r3p1).
 963
 964 config PL310_ERRATA_753970
 965         bool "PL310 errata: cache sync operation may be faulty"
 966         help
 967           This option enables the workaround for the 753970 PL310 (r3p0) erratum.
 968
 969           Under some condition the effect of cache sync operation on
 970           the store buffer still remains when the operation completes.
 971           This means that the store buffer is always asked to drain and
 972           this prevents it from merging any further writes. The workaround
 973           is to replace the normal offset of cache sync operation (0x730)
 974           by another offset targeting an unmapped PL310 register 0x740.
 975           This has the same effect as the cache sync operation: store buffer
 976           drain and waiting for all buffers empty.
 977
 978 config PL310_ERRATA_769419
 979         bool "PL310 errata: no automatic Store Buffer drain"
 980         help
 981           On revisions of the PL310 prior to r3p2, the Store Buffer does
 982           not automatically drain. This can cause normal, non-cacheable
 983           writes to be retained when the memory system is idle, leading
 984           to suboptimal I/O performance for drivers using coherent DMA.
 985           This option adds a write barrier to the cpu_idle loop so that,
 986           on systems with an outer cache, the store buffer is drained
 987           explicitly.
 988
 989 endif
 990
 991 config CACHE_TAUROS2
 992         bool "Enable the Tauros2 L2 cache controller"
 993         depends on (ARCH_DOVE || ARCH_MMP || CPU_PJ4)
 994         default y
 995         select OUTER_CACHE
 996         help
 997           This option enables the Tauros2 L2 cache controller (as
 998           found on PJ1/PJ4).
 999
1000 config CACHE_UNIPHIER
1001         bool "Enable the UniPhier outer cache controller"
1002         depends on ARCH_UNIPHIER
1003         default y
1004         select OUTER_CACHE
1005         select OUTER_CACHE_SYNC
1006         help
1007           This option enables the UniPhier outer cache (system cache)
1008           controller.
1009
1010 config CACHE_XSC3L2
1011         bool "Enable the L2 cache on XScale3"
1012         depends on CPU_XSC3
1013         default y
1014         select OUTER_CACHE
1015         help
1016           This option enables the L2 cache on XScale3.
1017
1018 config ARM_L1_CACHE_SHIFT_6
1019         bool
1020         default y if CPU_V7
1021         help
1022           Setting ARM L1 cache line size to 64 Bytes.
1023
1024 config ARM_L1_CACHE_SHIFT
1025         int
1026         default 6 if ARM_L1_CACHE_SHIFT_6
1027         default 5
1028
1029 config ARM_DMA_MEM_BUFFERABLE
1030         bool "Use non-cacheable memory for DMA" if (CPU_V6 || CPU_V6K) && !CPU_V7
1031         depends on !(MACH_REALVIEW_PB1176 || REALVIEW_EB_ARM11MP || \
1032                      MACH_REALVIEW_PB11MP)
1033         default y if CPU_V6 || CPU_V6K || CPU_V7
1034         help
1035           Historically, the kernel has used strongly ordered mappings to
1036           provide DMA coherent memory.  With the advent of ARMv7, mapping
1037           memory with differing types results in unpredictable behaviour,
1038           so on these CPUs, this option is forced on.
1039
1040           Multiple mappings with differing attributes is also unpredictable
1041           on ARMv6 CPUs, but since they do not have aggressive speculative
1042           prefetch, no harm appears to occur.
1043
1044           However, drivers may be missing the necessary barriers for ARMv6,
1045           and therefore turning this on may result in unpredictable driver
1046           behaviour.  Therefore, we offer this as an option.
1047
1048           You are recommended say 'Y' here and debug any affected drivers.
1049
1050 config ARCH_HAS_BARRIERS
1051         bool
1052         help
1053           This option allows the use of custom mandatory barriers
1054           included via the mach/barriers.h file.
1055
1056 config ARM_HEAVY_MB
1057         bool
1058
1059 config ARCH_SUPPORTS_BIG_ENDIAN
1060         bool
1061         help
1062           This option specifies the architecture can support big endian
1063           operation.
1064
1065 config ARM_KERNMEM_PERMS
1066         bool "Restrict kernel memory permissions"
1067         depends on MMU
1068         help
1069           If this is set, kernel memory other than kernel text (and rodata)
1070           will be made non-executable. The tradeoff is that each region is
1071           padded to section-size (1MiB) boundaries (because their permissions
1072           are different and splitting the 1M pages into 4K ones causes TLB
1073           performance problems), wasting memory.
1074
1075 config DEBUG_RODATA
1076         bool "Make kernel text and rodata read-only"
1077         depends on ARM_KERNMEM_PERMS
1078         default y
1079         help
1080           If this is set, kernel text and rodata will be made read-only. This
1081           is to help catch accidental or malicious attempts to change the
1082           kernel's executable code. Additionally splits rodata from kernel
1083           text so it can be made explicitly non-executable. This creates
1084           another section-size padded region, so it can waste more memory
1085           space while gaining the read-only protections.