arch/powerpc/include/asm/barrier.h

   1 /*
   2  * Copyright (C) 1999 Cort Dougan <cort@cs.nmt.edu>
   3  */
   4 #ifndef _ASM_POWERPC_BARRIER_H
   5 #define _ASM_POWERPC_BARRIER_H
   6
   7 /*
   8  * Memory barrier.
   9  * The sync instruction guarantees that all memory accesses initiated
  10  * by this processor have been performed (with respect to all other
  11  * mechanisms that access memory).  The eieio instruction is a barrier
  12  * providing an ordering (separately) for (a) cacheable stores and (b)
  13  * loads and stores to non-cacheable memory (e.g. I/O devices).
  14  *
  15  * mb() prevents loads and stores being reordered across this point.
  16  * rmb() prevents loads being reordered across this point.
  17  * wmb() prevents stores being reordered across this point.
  18  * read_barrier_depends() prevents data-dependent loads being reordered
  19  *      across this point (nop on PPC).
  20  *
  21  * *mb() variants without smp_ prefix must order all types of memory
  22  * operations with one another. sync is the only instruction sufficient
  23  * to do this.
  24  *
  25  * For the smp_ barriers, ordering is for cacheable memory operations
  26  * only. We have to use the sync instruction for smp_mb(), since lwsync
  27  * doesn't order loads with respect to previous stores.  Lwsync can be
  28  * used for smp_rmb() and smp_wmb().
  29  *
  30  * However, on CPUs that don't support lwsync, lwsync actually maps to a
  31  * heavy-weight sync, so smp_wmb() can be a lighter-weight eieio.
  32  */
  33 #define mb()   __asm__ __volatile__ ("sync" : : : "memory")
  34 #define rmb()  __asm__ __volatile__ ("sync" : : : "memory")
  35 #define wmb()  __asm__ __volatile__ ("sync" : : : "memory")
  36
  37 /* The sub-arch has lwsync */
  38 #if defined(__powerpc64__) || defined(CONFIG_PPC_E500MC)
  39 #    define SMPWMB      LWSYNC
  40 #else
  41 #    define SMPWMB      eieio
  42 #endif
  43
  44 /* clang defines this macro for a builtin, which will not work with runtime patching */
  45 #undef __lwsync
  46 #define __lwsync()      __asm__ __volatile__ (stringify_in_c(LWSYNC) : : :"memory")
  47 #define dma_rmb()       __lwsync()
  48 #define dma_wmb()       __asm__ __volatile__ (stringify_in_c(SMPWMB) : : :"memory")
  49
  50 #define __smp_lwsync()  __lwsync()
  51
  52 #define __smp_mb()      mb()
  53 #define __smp_rmb()     __lwsync()
  54 #define __smp_wmb()     __asm__ __volatile__ (stringify_in_c(SMPWMB) : : :"memory")
  55
  56 /*
  57  * This is a barrier which prevents following instructions from being
  58  * started until the value of the argument x is known.  For example, if
  59  * x is a variable loaded from memory, this prevents following
  60  * instructions from being executed until the load has been performed.
  61  */
  62 #define data_barrier(x) \
  63         asm volatile("twi 0,%0,0; isync" : : "r" (x) : "memory");
  64
  65 #define __smp_store_release(p, v)                                               \
  66 do {                                                                    \
  67         compiletime_assert_atomic_type(*p);                             \
  68         __smp_lwsync();                                                 \
  69         WRITE_ONCE(*p, v);                                              \
  70 } while (0)
  71
  72 #define __smp_load_acquire(p)                                           \
  73 ({                                                                      \
  74         typeof(*p) ___p1 = READ_ONCE(*p);                               \
  75         compiletime_assert_atomic_type(*p);                             \
  76         __smp_lwsync();                                                 \
  77         ___p1;                                                          \
  78 })
  79
  80 #define smp_mb__before_spinlock()   smp_mb()
  81
  82 #ifdef CONFIG_PPC_BOOK3S_64
  83 #define NOSPEC_BARRIER_SLOT   nop
  84 #elif defined(CONFIG_PPC_FSL_BOOK3E)
  85 #define NOSPEC_BARRIER_SLOT   nop; nop
  86 #endif
  87
  88 #ifdef CONFIG_PPC_BARRIER_NOSPEC
  89 /*
  90  * Prevent execution of subsequent instructions until preceding branches have
  91  * been fully resolved and are no longer executing speculatively.
  92  */
  93 #define barrier_nospec_asm NOSPEC_BARRIER_FIXUP_SECTION; NOSPEC_BARRIER_SLOT
  94
  95 // This also acts as a compiler barrier due to the memory clobber.
  96 #define barrier_nospec() asm (stringify_in_c(barrier_nospec_asm) ::: "memory")
  97
  98 #else /* !CONFIG_PPC_BARRIER_NOSPEC */
  99 #define barrier_nospec_asm
 100 #define barrier_nospec()
 101 #endif /* CONFIG_PPC_BARRIER_NOSPEC */
 102
 103 #include <asm-generic/barrier.h>
 104
 105 #endif /* _ASM_POWERPC_BARRIER_H */