GNU Linux-libre 4.14.266-gnu1
[releases.git] / arch / powerpc / perf / core-book3s.c
1 /*
2  * Performance event support - powerpc architecture code
3  *
4  * Copyright 2008-2009 Paul Mackerras, IBM Corporation.
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License
8  * as published by the Free Software Foundation; either version
9  * 2 of the License, or (at your option) any later version.
10  */
11 #include <linux/kernel.h>
12 #include <linux/sched.h>
13 #include <linux/perf_event.h>
14 #include <linux/percpu.h>
15 #include <linux/hardirq.h>
16 #include <linux/uaccess.h>
17 #include <asm/reg.h>
18 #include <asm/pmc.h>
19 #include <asm/machdep.h>
20 #include <asm/firmware.h>
21 #include <asm/ptrace.h>
22 #include <asm/code-patching.h>
23
24 #define BHRB_MAX_ENTRIES        32
25 #define BHRB_TARGET             0x0000000000000002
26 #define BHRB_PREDICTION         0x0000000000000001
27 #define BHRB_EA                 0xFFFFFFFFFFFFFFFCUL
28
29 struct cpu_hw_events {
30         int n_events;
31         int n_percpu;
32         int disabled;
33         int n_added;
34         int n_limited;
35         u8  pmcs_enabled;
36         struct perf_event *event[MAX_HWEVENTS];
37         u64 events[MAX_HWEVENTS];
38         unsigned int flags[MAX_HWEVENTS];
39         /*
40          * The order of the MMCR array is:
41          *  - 64-bit, MMCR0, MMCR1, MMCRA, MMCR2
42          *  - 32-bit, MMCR0, MMCR1, MMCR2
43          */
44         unsigned long mmcr[4];
45         struct perf_event *limited_counter[MAX_LIMITED_HWCOUNTERS];
46         u8  limited_hwidx[MAX_LIMITED_HWCOUNTERS];
47         u64 alternatives[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
48         unsigned long amasks[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
49         unsigned long avalues[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
50
51         unsigned int txn_flags;
52         int n_txn_start;
53
54         /* BHRB bits */
55         u64                             bhrb_filter;    /* BHRB HW branch filter */
56         unsigned int                    bhrb_users;
57         void                            *bhrb_context;
58         struct  perf_branch_stack       bhrb_stack;
59         struct  perf_branch_entry       bhrb_entries[BHRB_MAX_ENTRIES];
60         u64                             ic_init;
61 };
62
63 static DEFINE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
64
65 static struct power_pmu *ppmu;
66
67 /*
68  * Normally, to ignore kernel events we set the FCS (freeze counters
69  * in supervisor mode) bit in MMCR0, but if the kernel runs with the
70  * hypervisor bit set in the MSR, or if we are running on a processor
71  * where the hypervisor bit is forced to 1 (as on Apple G5 processors),
72  * then we need to use the FCHV bit to ignore kernel events.
73  */
74 static unsigned int freeze_events_kernel = MMCR0_FCS;
75
76 /*
77  * 32-bit doesn't have MMCRA but does have an MMCR2,
78  * and a few other names are different.
79  */
80 #ifdef CONFIG_PPC32
81
82 #define MMCR0_FCHV              0
83 #define MMCR0_PMCjCE            MMCR0_PMCnCE
84 #define MMCR0_FC56              0
85 #define MMCR0_PMAO              0
86 #define MMCR0_EBE               0
87 #define MMCR0_BHRBA             0
88 #define MMCR0_PMCC              0
89 #define MMCR0_PMCC_U6           0
90
91 #define SPRN_MMCRA              SPRN_MMCR2
92 #define MMCRA_SAMPLE_ENABLE     0
93
94 static inline unsigned long perf_ip_adjust(struct pt_regs *regs)
95 {
96         return 0;
97 }
98 static inline void perf_get_data_addr(struct pt_regs *regs, u64 *addrp) { }
99 static inline u32 perf_get_misc_flags(struct pt_regs *regs)
100 {
101         return 0;
102 }
103 static inline void perf_read_regs(struct pt_regs *regs)
104 {
105         regs->result = 0;
106 }
107 static inline int perf_intr_is_nmi(struct pt_regs *regs)
108 {
109         return 0;
110 }
111
112 static inline int siar_valid(struct pt_regs *regs)
113 {
114         return 1;
115 }
116
117 static bool is_ebb_event(struct perf_event *event) { return false; }
118 static int ebb_event_check(struct perf_event *event) { return 0; }
119 static void ebb_event_add(struct perf_event *event) { }
120 static void ebb_switch_out(unsigned long mmcr0) { }
121 static unsigned long ebb_switch_in(bool ebb, struct cpu_hw_events *cpuhw)
122 {
123         return cpuhw->mmcr[0];
124 }
125
126 static inline void power_pmu_bhrb_enable(struct perf_event *event) {}
127 static inline void power_pmu_bhrb_disable(struct perf_event *event) {}
128 static void power_pmu_sched_task(struct perf_event_context *ctx, bool sched_in) {}
129 static inline void power_pmu_bhrb_read(struct cpu_hw_events *cpuhw) {}
130 static void pmao_restore_workaround(bool ebb) { }
131 static bool use_ic(u64 event)
132 {
133         return false;
134 }
135 #endif /* CONFIG_PPC32 */
136
137 static bool regs_use_siar(struct pt_regs *regs)
138 {
139         /*
140          * When we take a performance monitor exception the regs are setup
141          * using perf_read_regs() which overloads some fields, in particular
142          * regs->result to tell us whether to use SIAR.
143          *
144          * However if the regs are from another exception, eg. a syscall, then
145          * they have not been setup using perf_read_regs() and so regs->result
146          * is something random.
147          */
148         return ((TRAP(regs) == 0xf00) && regs->result);
149 }
150
151 /*
152  * Things that are specific to 64-bit implementations.
153  */
154 #ifdef CONFIG_PPC64
155
156 static inline unsigned long perf_ip_adjust(struct pt_regs *regs)
157 {
158         unsigned long mmcra = regs->dsisr;
159
160         if ((ppmu->flags & PPMU_HAS_SSLOT) && (mmcra & MMCRA_SAMPLE_ENABLE)) {
161                 unsigned long slot = (mmcra & MMCRA_SLOT) >> MMCRA_SLOT_SHIFT;
162                 if (slot > 1)
163                         return 4 * (slot - 1);
164         }
165
166         return 0;
167 }
168
169 /*
170  * The user wants a data address recorded.
171  * If we're not doing instruction sampling, give them the SDAR
172  * (sampled data address).  If we are doing instruction sampling, then
173  * only give them the SDAR if it corresponds to the instruction
174  * pointed to by SIAR; this is indicated by the [POWER6_]MMCRA_SDSYNC, the
175  * [POWER7P_]MMCRA_SDAR_VALID bit in MMCRA, or the SDAR_VALID bit in SIER.
176  */
177 static inline void perf_get_data_addr(struct pt_regs *regs, u64 *addrp)
178 {
179         unsigned long mmcra = regs->dsisr;
180         bool sdar_valid;
181
182         if (ppmu->flags & PPMU_HAS_SIER)
183                 sdar_valid = regs->dar & SIER_SDAR_VALID;
184         else {
185                 unsigned long sdsync;
186
187                 if (ppmu->flags & PPMU_SIAR_VALID)
188                         sdsync = POWER7P_MMCRA_SDAR_VALID;
189                 else if (ppmu->flags & PPMU_ALT_SIPR)
190                         sdsync = POWER6_MMCRA_SDSYNC;
191                 else if (ppmu->flags & PPMU_NO_SIAR)
192                         sdsync = MMCRA_SAMPLE_ENABLE;
193                 else
194                         sdsync = MMCRA_SDSYNC;
195
196                 sdar_valid = mmcra & sdsync;
197         }
198
199         if (!(mmcra & MMCRA_SAMPLE_ENABLE) || sdar_valid)
200                 *addrp = mfspr(SPRN_SDAR);
201 }
202
203 static bool regs_sihv(struct pt_regs *regs)
204 {
205         unsigned long sihv = MMCRA_SIHV;
206
207         if (ppmu->flags & PPMU_HAS_SIER)
208                 return !!(regs->dar & SIER_SIHV);
209
210         if (ppmu->flags & PPMU_ALT_SIPR)
211                 sihv = POWER6_MMCRA_SIHV;
212
213         return !!(regs->dsisr & sihv);
214 }
215
216 static bool regs_sipr(struct pt_regs *regs)
217 {
218         unsigned long sipr = MMCRA_SIPR;
219
220         if (ppmu->flags & PPMU_HAS_SIER)
221                 return !!(regs->dar & SIER_SIPR);
222
223         if (ppmu->flags & PPMU_ALT_SIPR)
224                 sipr = POWER6_MMCRA_SIPR;
225
226         return !!(regs->dsisr & sipr);
227 }
228
229 static inline u32 perf_flags_from_msr(struct pt_regs *regs)
230 {
231         if (regs->msr & MSR_PR)
232                 return PERF_RECORD_MISC_USER;
233         if ((regs->msr & MSR_HV) && freeze_events_kernel != MMCR0_FCHV)
234                 return PERF_RECORD_MISC_HYPERVISOR;
235         return PERF_RECORD_MISC_KERNEL;
236 }
237
238 static inline u32 perf_get_misc_flags(struct pt_regs *regs)
239 {
240         bool use_siar = regs_use_siar(regs);
241
242         if (!use_siar)
243                 return perf_flags_from_msr(regs);
244
245         /*
246          * If we don't have flags in MMCRA, rather than using
247          * the MSR, we intuit the flags from the address in
248          * SIAR which should give slightly more reliable
249          * results
250          */
251         if (ppmu->flags & PPMU_NO_SIPR) {
252                 unsigned long siar = mfspr(SPRN_SIAR);
253                 if (is_kernel_addr(siar))
254                         return PERF_RECORD_MISC_KERNEL;
255                 return PERF_RECORD_MISC_USER;
256         }
257
258         /* PR has priority over HV, so order below is important */
259         if (regs_sipr(regs))
260                 return PERF_RECORD_MISC_USER;
261
262         if (regs_sihv(regs) && (freeze_events_kernel != MMCR0_FCHV))
263                 return PERF_RECORD_MISC_HYPERVISOR;
264
265         return PERF_RECORD_MISC_KERNEL;
266 }
267
268 /*
269  * Overload regs->dsisr to store MMCRA so we only need to read it once
270  * on each interrupt.
271  * Overload regs->dar to store SIER if we have it.
272  * Overload regs->result to specify whether we should use the MSR (result
273  * is zero) or the SIAR (result is non zero).
274  */
275 static inline void perf_read_regs(struct pt_regs *regs)
276 {
277         unsigned long mmcra = mfspr(SPRN_MMCRA);
278         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
279         int use_siar;
280
281         regs->dsisr = mmcra;
282
283         if (ppmu->flags & PPMU_HAS_SIER)
284                 regs->dar = mfspr(SPRN_SIER);
285
286         /*
287          * If this isn't a PMU exception (eg a software event) the SIAR is
288          * not valid. Use pt_regs.
289          *
290          * If it is a marked event use the SIAR.
291          *
292          * If the PMU doesn't update the SIAR for non marked events use
293          * pt_regs.
294          *
295          * If the PMU has HV/PR flags then check to see if they
296          * place the exception in userspace. If so, use pt_regs. In
297          * continuous sampling mode the SIAR and the PMU exception are
298          * not synchronised, so they may be many instructions apart.
299          * This can result in confusing backtraces. We still want
300          * hypervisor samples as well as samples in the kernel with
301          * interrupts off hence the userspace check.
302          */
303         if (TRAP(regs) != 0xf00)
304                 use_siar = 0;
305         else if ((ppmu->flags & PPMU_NO_SIAR))
306                 use_siar = 0;
307         else if (marked)
308                 use_siar = 1;
309         else if ((ppmu->flags & PPMU_NO_CONT_SAMPLING))
310                 use_siar = 0;
311         else if (!(ppmu->flags & PPMU_NO_SIPR) && regs_sipr(regs))
312                 use_siar = 0;
313         else
314                 use_siar = 1;
315
316         regs->result = use_siar;
317 }
318
319 /*
320  * If interrupts were soft-disabled when a PMU interrupt occurs, treat
321  * it as an NMI.
322  */
323 static inline int perf_intr_is_nmi(struct pt_regs *regs)
324 {
325         return !regs->softe;
326 }
327
328 /*
329  * On processors like P7+ that have the SIAR-Valid bit, marked instructions
330  * must be sampled only if the SIAR-valid bit is set.
331  *
332  * For unmarked instructions and for processors that don't have the SIAR-Valid
333  * bit, assume that SIAR is valid.
334  */
335 static inline int siar_valid(struct pt_regs *regs)
336 {
337         unsigned long mmcra = regs->dsisr;
338         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
339
340         if (marked) {
341                 if (ppmu->flags & PPMU_HAS_SIER)
342                         return regs->dar & SIER_SIAR_VALID;
343
344                 if (ppmu->flags & PPMU_SIAR_VALID)
345                         return mmcra & POWER7P_MMCRA_SIAR_VALID;
346         }
347
348         return 1;
349 }
350
351
352 /* Reset all possible BHRB entries */
353 static void power_pmu_bhrb_reset(void)
354 {
355         asm volatile(PPC_CLRBHRB);
356 }
357
358 static void power_pmu_bhrb_enable(struct perf_event *event)
359 {
360         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
361
362         if (!ppmu->bhrb_nr)
363                 return;
364
365         /* Clear BHRB if we changed task context to avoid data leaks */
366         if (event->ctx->task && cpuhw->bhrb_context != event->ctx) {
367                 power_pmu_bhrb_reset();
368                 cpuhw->bhrb_context = event->ctx;
369         }
370         cpuhw->bhrb_users++;
371         perf_sched_cb_inc(event->ctx->pmu);
372 }
373
374 static void power_pmu_bhrb_disable(struct perf_event *event)
375 {
376         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
377
378         if (!ppmu->bhrb_nr)
379                 return;
380
381         WARN_ON_ONCE(!cpuhw->bhrb_users);
382         cpuhw->bhrb_users--;
383         perf_sched_cb_dec(event->ctx->pmu);
384
385         if (!cpuhw->disabled && !cpuhw->bhrb_users) {
386                 /* BHRB cannot be turned off when other
387                  * events are active on the PMU.
388                  */
389
390                 /* avoid stale pointer */
391                 cpuhw->bhrb_context = NULL;
392         }
393 }
394
395 /* Called from ctxsw to prevent one process's branch entries to
396  * mingle with the other process's entries during context switch.
397  */
398 static void power_pmu_sched_task(struct perf_event_context *ctx, bool sched_in)
399 {
400         if (!ppmu->bhrb_nr)
401                 return;
402
403         if (sched_in)
404                 power_pmu_bhrb_reset();
405 }
406 /* Calculate the to address for a branch */
407 static __u64 power_pmu_bhrb_to(u64 addr)
408 {
409         unsigned int instr;
410         int ret;
411         __u64 target;
412
413         if (is_kernel_addr(addr)) {
414                 if (probe_kernel_read(&instr, (void *)addr, sizeof(instr)))
415                         return 0;
416
417                 return branch_target(&instr);
418         }
419
420         /* Userspace: need copy instruction here then translate it */
421         pagefault_disable();
422         ret = __get_user_inatomic(instr, (unsigned int __user *)addr);
423         if (ret) {
424                 pagefault_enable();
425                 return 0;
426         }
427         pagefault_enable();
428
429         target = branch_target(&instr);
430         if ((!target) || (instr & BRANCH_ABSOLUTE))
431                 return target;
432
433         /* Translate relative branch target from kernel to user address */
434         return target - (unsigned long)&instr + addr;
435 }
436
437 /* Processing BHRB entries */
438 static void power_pmu_bhrb_read(struct cpu_hw_events *cpuhw)
439 {
440         u64 val;
441         u64 addr;
442         int r_index, u_index, pred;
443
444         r_index = 0;
445         u_index = 0;
446         while (r_index < ppmu->bhrb_nr) {
447                 /* Assembly read function */
448                 val = read_bhrb(r_index++);
449                 if (!val)
450                         /* Terminal marker: End of valid BHRB entries */
451                         break;
452                 else {
453                         addr = val & BHRB_EA;
454                         pred = val & BHRB_PREDICTION;
455
456                         if (!addr)
457                                 /* invalid entry */
458                                 continue;
459
460                         /*
461                          * BHRB rolling buffer could very much contain the kernel
462                          * addresses at this point. Check the privileges before
463                          * exporting it to userspace (avoid exposure of regions
464                          * where we could have speculative execution)
465                          */
466                         if (perf_paranoid_kernel() && !capable(CAP_SYS_ADMIN) &&
467                                 is_kernel_addr(addr))
468                                 continue;
469
470                         /* Branches are read most recent first (ie. mfbhrb 0 is
471                          * the most recent branch).
472                          * There are two types of valid entries:
473                          * 1) a target entry which is the to address of a
474                          *    computed goto like a blr,bctr,btar.  The next
475                          *    entry read from the bhrb will be branch
476                          *    corresponding to this target (ie. the actual
477                          *    blr/bctr/btar instruction).
478                          * 2) a from address which is an actual branch.  If a
479                          *    target entry proceeds this, then this is the
480                          *    matching branch for that target.  If this is not
481                          *    following a target entry, then this is a branch
482                          *    where the target is given as an immediate field
483                          *    in the instruction (ie. an i or b form branch).
484                          *    In this case we need to read the instruction from
485                          *    memory to determine the target/to address.
486                          */
487
488                         if (val & BHRB_TARGET) {
489                                 /* Target branches use two entries
490                                  * (ie. computed gotos/XL form)
491                                  */
492                                 cpuhw->bhrb_entries[u_index].to = addr;
493                                 cpuhw->bhrb_entries[u_index].mispred = pred;
494                                 cpuhw->bhrb_entries[u_index].predicted = ~pred;
495
496                                 /* Get from address in next entry */
497                                 val = read_bhrb(r_index++);
498                                 addr = val & BHRB_EA;
499                                 if (val & BHRB_TARGET) {
500                                         /* Shouldn't have two targets in a
501                                            row.. Reset index and try again */
502                                         r_index--;
503                                         addr = 0;
504                                 }
505                                 cpuhw->bhrb_entries[u_index].from = addr;
506                         } else {
507                                 /* Branches to immediate field 
508                                    (ie I or B form) */
509                                 cpuhw->bhrb_entries[u_index].from = addr;
510                                 cpuhw->bhrb_entries[u_index].to =
511                                         power_pmu_bhrb_to(addr);
512                                 cpuhw->bhrb_entries[u_index].mispred = pred;
513                                 cpuhw->bhrb_entries[u_index].predicted = ~pred;
514                         }
515                         u_index++;
516
517                 }
518         }
519         cpuhw->bhrb_stack.nr = u_index;
520         return;
521 }
522
523 static bool is_ebb_event(struct perf_event *event)
524 {
525         /*
526          * This could be a per-PMU callback, but we'd rather avoid the cost. We
527          * check that the PMU supports EBB, meaning those that don't can still
528          * use bit 63 of the event code for something else if they wish.
529          */
530         return (ppmu->flags & PPMU_ARCH_207S) &&
531                ((event->attr.config >> PERF_EVENT_CONFIG_EBB_SHIFT) & 1);
532 }
533
534 static int ebb_event_check(struct perf_event *event)
535 {
536         struct perf_event *leader = event->group_leader;
537
538         /* Event and group leader must agree on EBB */
539         if (is_ebb_event(leader) != is_ebb_event(event))
540                 return -EINVAL;
541
542         if (is_ebb_event(event)) {
543                 if (!(event->attach_state & PERF_ATTACH_TASK))
544                         return -EINVAL;
545
546                 if (!leader->attr.pinned || !leader->attr.exclusive)
547                         return -EINVAL;
548
549                 if (event->attr.freq ||
550                     event->attr.inherit ||
551                     event->attr.sample_type ||
552                     event->attr.sample_period ||
553                     event->attr.enable_on_exec)
554                         return -EINVAL;
555         }
556
557         return 0;
558 }
559
560 static void ebb_event_add(struct perf_event *event)
561 {
562         if (!is_ebb_event(event) || current->thread.used_ebb)
563                 return;
564
565         /*
566          * IFF this is the first time we've added an EBB event, set
567          * PMXE in the user MMCR0 so we can detect when it's cleared by
568          * userspace. We need this so that we can context switch while
569          * userspace is in the EBB handler (where PMXE is 0).
570          */
571         current->thread.used_ebb = 1;
572         current->thread.mmcr0 |= MMCR0_PMXE;
573 }
574
575 static void ebb_switch_out(unsigned long mmcr0)
576 {
577         if (!(mmcr0 & MMCR0_EBE))
578                 return;
579
580         current->thread.siar  = mfspr(SPRN_SIAR);
581         current->thread.sier  = mfspr(SPRN_SIER);
582         current->thread.sdar  = mfspr(SPRN_SDAR);
583         current->thread.mmcr0 = mmcr0 & MMCR0_USER_MASK;
584         current->thread.mmcr2 = mfspr(SPRN_MMCR2) & MMCR2_USER_MASK;
585 }
586
587 static unsigned long ebb_switch_in(bool ebb, struct cpu_hw_events *cpuhw)
588 {
589         unsigned long mmcr0 = cpuhw->mmcr[0];
590
591         if (!ebb)
592                 goto out;
593
594         /* Enable EBB and read/write to all 6 PMCs and BHRB for userspace */
595         mmcr0 |= MMCR0_EBE | MMCR0_BHRBA | MMCR0_PMCC_U6;
596
597         /*
598          * Add any bits from the user MMCR0, FC or PMAO. This is compatible
599          * with pmao_restore_workaround() because we may add PMAO but we never
600          * clear it here.
601          */
602         mmcr0 |= current->thread.mmcr0;
603
604         /*
605          * Be careful not to set PMXE if userspace had it cleared. This is also
606          * compatible with pmao_restore_workaround() because it has already
607          * cleared PMXE and we leave PMAO alone.
608          */
609         if (!(current->thread.mmcr0 & MMCR0_PMXE))
610                 mmcr0 &= ~MMCR0_PMXE;
611
612         mtspr(SPRN_SIAR, current->thread.siar);
613         mtspr(SPRN_SIER, current->thread.sier);
614         mtspr(SPRN_SDAR, current->thread.sdar);
615
616         /*
617          * Merge the kernel & user values of MMCR2. The semantics we implement
618          * are that the user MMCR2 can set bits, ie. cause counters to freeze,
619          * but not clear bits. If a task wants to be able to clear bits, ie.
620          * unfreeze counters, it should not set exclude_xxx in its events and
621          * instead manage the MMCR2 entirely by itself.
622          */
623         mtspr(SPRN_MMCR2, cpuhw->mmcr[3] | current->thread.mmcr2);
624 out:
625         return mmcr0;
626 }
627
628 static void pmao_restore_workaround(bool ebb)
629 {
630         unsigned pmcs[6];
631
632         if (!cpu_has_feature(CPU_FTR_PMAO_BUG))
633                 return;
634
635         /*
636          * On POWER8E there is a hardware defect which affects the PMU context
637          * switch logic, ie. power_pmu_disable/enable().
638          *
639          * When a counter overflows PMXE is cleared and FC/PMAO is set in MMCR0
640          * by the hardware. Sometime later the actual PMU exception is
641          * delivered.
642          *
643          * If we context switch, or simply disable/enable, the PMU prior to the
644          * exception arriving, the exception will be lost when we clear PMAO.
645          *
646          * When we reenable the PMU, we will write the saved MMCR0 with PMAO
647          * set, and this _should_ generate an exception. However because of the
648          * defect no exception is generated when we write PMAO, and we get
649          * stuck with no counters counting but no exception delivered.
650          *
651          * The workaround is to detect this case and tweak the hardware to
652          * create another pending PMU exception.
653          *
654          * We do that by setting up PMC6 (cycles) for an imminent overflow and
655          * enabling the PMU. That causes a new exception to be generated in the
656          * chip, but we don't take it yet because we have interrupts hard
657          * disabled. We then write back the PMU state as we want it to be seen
658          * by the exception handler. When we reenable interrupts the exception
659          * handler will be called and see the correct state.
660          *
661          * The logic is the same for EBB, except that the exception is gated by
662          * us having interrupts hard disabled as well as the fact that we are
663          * not in userspace. The exception is finally delivered when we return
664          * to userspace.
665          */
666
667         /* Only if PMAO is set and PMAO_SYNC is clear */
668         if ((current->thread.mmcr0 & (MMCR0_PMAO | MMCR0_PMAO_SYNC)) != MMCR0_PMAO)
669                 return;
670
671         /* If we're doing EBB, only if BESCR[GE] is set */
672         if (ebb && !(current->thread.bescr & BESCR_GE))
673                 return;
674
675         /*
676          * We are already soft-disabled in power_pmu_enable(). We need to hard
677          * disable to actually prevent the PMU exception from firing.
678          */
679         hard_irq_disable();
680
681         /*
682          * This is a bit gross, but we know we're on POWER8E and have 6 PMCs.
683          * Using read/write_pmc() in a for loop adds 12 function calls and
684          * almost doubles our code size.
685          */
686         pmcs[0] = mfspr(SPRN_PMC1);
687         pmcs[1] = mfspr(SPRN_PMC2);
688         pmcs[2] = mfspr(SPRN_PMC3);
689         pmcs[3] = mfspr(SPRN_PMC4);
690         pmcs[4] = mfspr(SPRN_PMC5);
691         pmcs[5] = mfspr(SPRN_PMC6);
692
693         /* Ensure all freeze bits are unset */
694         mtspr(SPRN_MMCR2, 0);
695
696         /* Set up PMC6 to overflow in one cycle */
697         mtspr(SPRN_PMC6, 0x7FFFFFFE);
698
699         /* Enable exceptions and unfreeze PMC6 */
700         mtspr(SPRN_MMCR0, MMCR0_PMXE | MMCR0_PMCjCE | MMCR0_PMAO);
701
702         /* Now we need to refreeze and restore the PMCs */
703         mtspr(SPRN_MMCR0, MMCR0_FC | MMCR0_PMAO);
704
705         mtspr(SPRN_PMC1, pmcs[0]);
706         mtspr(SPRN_PMC2, pmcs[1]);
707         mtspr(SPRN_PMC3, pmcs[2]);
708         mtspr(SPRN_PMC4, pmcs[3]);
709         mtspr(SPRN_PMC5, pmcs[4]);
710         mtspr(SPRN_PMC6, pmcs[5]);
711 }
712
713 static bool use_ic(u64 event)
714 {
715         if (cpu_has_feature(CPU_FTR_POWER9_DD1) &&
716                         (event == 0x200f2 || event == 0x300f2))
717                 return true;
718
719         return false;
720 }
721 #endif /* CONFIG_PPC64 */
722
723 static void perf_event_interrupt(struct pt_regs *regs);
724
725 /*
726  * Read one performance monitor counter (PMC).
727  */
728 static unsigned long read_pmc(int idx)
729 {
730         unsigned long val;
731
732         switch (idx) {
733         case 1:
734                 val = mfspr(SPRN_PMC1);
735                 break;
736         case 2:
737                 val = mfspr(SPRN_PMC2);
738                 break;
739         case 3:
740                 val = mfspr(SPRN_PMC3);
741                 break;
742         case 4:
743                 val = mfspr(SPRN_PMC4);
744                 break;
745         case 5:
746                 val = mfspr(SPRN_PMC5);
747                 break;
748         case 6:
749                 val = mfspr(SPRN_PMC6);
750                 break;
751 #ifdef CONFIG_PPC64
752         case 7:
753                 val = mfspr(SPRN_PMC7);
754                 break;
755         case 8:
756                 val = mfspr(SPRN_PMC8);
757                 break;
758 #endif /* CONFIG_PPC64 */
759         default:
760                 printk(KERN_ERR "oops trying to read PMC%d\n", idx);
761                 val = 0;
762         }
763         return val;
764 }
765
766 /*
767  * Write one PMC.
768  */
769 static void write_pmc(int idx, unsigned long val)
770 {
771         switch (idx) {
772         case 1:
773                 mtspr(SPRN_PMC1, val);
774                 break;
775         case 2:
776                 mtspr(SPRN_PMC2, val);
777                 break;
778         case 3:
779                 mtspr(SPRN_PMC3, val);
780                 break;
781         case 4:
782                 mtspr(SPRN_PMC4, val);
783                 break;
784         case 5:
785                 mtspr(SPRN_PMC5, val);
786                 break;
787         case 6:
788                 mtspr(SPRN_PMC6, val);
789                 break;
790 #ifdef CONFIG_PPC64
791         case 7:
792                 mtspr(SPRN_PMC7, val);
793                 break;
794         case 8:
795                 mtspr(SPRN_PMC8, val);
796                 break;
797 #endif /* CONFIG_PPC64 */
798         default:
799                 printk(KERN_ERR "oops trying to write PMC%d\n", idx);
800         }
801 }
802
803 /* Called from sysrq_handle_showregs() */
804 void perf_event_print_debug(void)
805 {
806         unsigned long sdar, sier, flags;
807         u32 pmcs[MAX_HWEVENTS];
808         int i;
809
810         if (!ppmu) {
811                 pr_info("Performance monitor hardware not registered.\n");
812                 return;
813         }
814
815         if (!ppmu->n_counter)
816                 return;
817
818         local_irq_save(flags);
819
820         pr_info("CPU: %d PMU registers, ppmu = %s n_counters = %d",
821                  smp_processor_id(), ppmu->name, ppmu->n_counter);
822
823         for (i = 0; i < ppmu->n_counter; i++)
824                 pmcs[i] = read_pmc(i + 1);
825
826         for (; i < MAX_HWEVENTS; i++)
827                 pmcs[i] = 0xdeadbeef;
828
829         pr_info("PMC1:  %08x PMC2: %08x PMC3: %08x PMC4: %08x\n",
830                  pmcs[0], pmcs[1], pmcs[2], pmcs[3]);
831
832         if (ppmu->n_counter > 4)
833                 pr_info("PMC5:  %08x PMC6: %08x PMC7: %08x PMC8: %08x\n",
834                          pmcs[4], pmcs[5], pmcs[6], pmcs[7]);
835
836         pr_info("MMCR0: %016lx MMCR1: %016lx MMCRA: %016lx\n",
837                 mfspr(SPRN_MMCR0), mfspr(SPRN_MMCR1), mfspr(SPRN_MMCRA));
838
839         sdar = sier = 0;
840 #ifdef CONFIG_PPC64
841         sdar = mfspr(SPRN_SDAR);
842
843         if (ppmu->flags & PPMU_HAS_SIER)
844                 sier = mfspr(SPRN_SIER);
845
846         if (ppmu->flags & PPMU_ARCH_207S) {
847                 pr_info("MMCR2: %016lx EBBHR: %016lx\n",
848                         mfspr(SPRN_MMCR2), mfspr(SPRN_EBBHR));
849                 pr_info("EBBRR: %016lx BESCR: %016lx\n",
850                         mfspr(SPRN_EBBRR), mfspr(SPRN_BESCR));
851         }
852 #endif
853         pr_info("SIAR:  %016lx SDAR:  %016lx SIER:  %016lx\n",
854                 mfspr(SPRN_SIAR), sdar, sier);
855
856         local_irq_restore(flags);
857 }
858
859 /*
860  * Check if a set of events can all go on the PMU at once.
861  * If they can't, this will look at alternative codes for the events
862  * and see if any combination of alternative codes is feasible.
863  * The feasible set is returned in event_id[].
864  */
865 static int power_check_constraints(struct cpu_hw_events *cpuhw,
866                                    u64 event_id[], unsigned int cflags[],
867                                    int n_ev)
868 {
869         unsigned long mask, value, nv;
870         unsigned long smasks[MAX_HWEVENTS], svalues[MAX_HWEVENTS];
871         int n_alt[MAX_HWEVENTS], choice[MAX_HWEVENTS];
872         int i, j;
873         unsigned long addf = ppmu->add_fields;
874         unsigned long tadd = ppmu->test_adder;
875
876         if (n_ev > ppmu->n_counter)
877                 return -1;
878
879         /* First see if the events will go on as-is */
880         for (i = 0; i < n_ev; ++i) {
881                 if ((cflags[i] & PPMU_LIMITED_PMC_REQD)
882                     && !ppmu->limited_pmc_event(event_id[i])) {
883                         ppmu->get_alternatives(event_id[i], cflags[i],
884                                                cpuhw->alternatives[i]);
885                         event_id[i] = cpuhw->alternatives[i][0];
886                 }
887                 if (ppmu->get_constraint(event_id[i], &cpuhw->amasks[i][0],
888                                          &cpuhw->avalues[i][0]))
889                         return -1;
890         }
891         value = mask = 0;
892         for (i = 0; i < n_ev; ++i) {
893                 nv = (value | cpuhw->avalues[i][0]) +
894                         (value & cpuhw->avalues[i][0] & addf);
895                 if ((((nv + tadd) ^ value) & mask) != 0 ||
896                     (((nv + tadd) ^ cpuhw->avalues[i][0]) &
897                      cpuhw->amasks[i][0]) != 0)
898                         break;
899                 value = nv;
900                 mask |= cpuhw->amasks[i][0];
901         }
902         if (i == n_ev)
903                 return 0;       /* all OK */
904
905         /* doesn't work, gather alternatives... */
906         if (!ppmu->get_alternatives)
907                 return -1;
908         for (i = 0; i < n_ev; ++i) {
909                 choice[i] = 0;
910                 n_alt[i] = ppmu->get_alternatives(event_id[i], cflags[i],
911                                                   cpuhw->alternatives[i]);
912                 for (j = 1; j < n_alt[i]; ++j)
913                         ppmu->get_constraint(cpuhw->alternatives[i][j],
914                                              &cpuhw->amasks[i][j],
915                                              &cpuhw->avalues[i][j]);
916         }
917
918         /* enumerate all possibilities and see if any will work */
919         i = 0;
920         j = -1;
921         value = mask = nv = 0;
922         while (i < n_ev) {
923                 if (j >= 0) {
924                         /* we're backtracking, restore context */
925                         value = svalues[i];
926                         mask = smasks[i];
927                         j = choice[i];
928                 }
929                 /*
930                  * See if any alternative k for event_id i,
931                  * where k > j, will satisfy the constraints.
932                  */
933                 while (++j < n_alt[i]) {
934                         nv = (value | cpuhw->avalues[i][j]) +
935                                 (value & cpuhw->avalues[i][j] & addf);
936                         if ((((nv + tadd) ^ value) & mask) == 0 &&
937                             (((nv + tadd) ^ cpuhw->avalues[i][j])
938                              & cpuhw->amasks[i][j]) == 0)
939                                 break;
940                 }
941                 if (j >= n_alt[i]) {
942                         /*
943                          * No feasible alternative, backtrack
944                          * to event_id i-1 and continue enumerating its
945                          * alternatives from where we got up to.
946                          */
947                         if (--i < 0)
948                                 return -1;
949                 } else {
950                         /*
951                          * Found a feasible alternative for event_id i,
952                          * remember where we got up to with this event_id,
953                          * go on to the next event_id, and start with
954                          * the first alternative for it.
955                          */
956                         choice[i] = j;
957                         svalues[i] = value;
958                         smasks[i] = mask;
959                         value = nv;
960                         mask |= cpuhw->amasks[i][j];
961                         ++i;
962                         j = -1;
963                 }
964         }
965
966         /* OK, we have a feasible combination, tell the caller the solution */
967         for (i = 0; i < n_ev; ++i)
968                 event_id[i] = cpuhw->alternatives[i][choice[i]];
969         return 0;
970 }
971
972 /*
973  * Check if newly-added events have consistent settings for
974  * exclude_{user,kernel,hv} with each other and any previously
975  * added events.
976  */
977 static int check_excludes(struct perf_event **ctrs, unsigned int cflags[],
978                           int n_prev, int n_new)
979 {
980         int eu = 0, ek = 0, eh = 0;
981         int i, n, first;
982         struct perf_event *event;
983
984         /*
985          * If the PMU we're on supports per event exclude settings then we
986          * don't need to do any of this logic. NB. This assumes no PMU has both
987          * per event exclude and limited PMCs.
988          */
989         if (ppmu->flags & PPMU_ARCH_207S)
990                 return 0;
991
992         n = n_prev + n_new;
993         if (n <= 1)
994                 return 0;
995
996         first = 1;
997         for (i = 0; i < n; ++i) {
998                 if (cflags[i] & PPMU_LIMITED_PMC_OK) {
999                         cflags[i] &= ~PPMU_LIMITED_PMC_REQD;
1000                         continue;
1001                 }
1002                 event = ctrs[i];
1003                 if (first) {
1004                         eu = event->attr.exclude_user;
1005                         ek = event->attr.exclude_kernel;
1006                         eh = event->attr.exclude_hv;
1007                         first = 0;
1008                 } else if (event->attr.exclude_user != eu ||
1009                            event->attr.exclude_kernel != ek ||
1010                            event->attr.exclude_hv != eh) {
1011                         return -EAGAIN;
1012                 }
1013         }
1014
1015         if (eu || ek || eh)
1016                 for (i = 0; i < n; ++i)
1017                         if (cflags[i] & PPMU_LIMITED_PMC_OK)
1018                                 cflags[i] |= PPMU_LIMITED_PMC_REQD;
1019
1020         return 0;
1021 }
1022
1023 static u64 check_and_compute_delta(u64 prev, u64 val)
1024 {
1025         u64 delta = (val - prev) & 0xfffffffful;
1026
1027         /*
1028          * POWER7 can roll back counter values, if the new value is smaller
1029          * than the previous value it will cause the delta and the counter to
1030          * have bogus values unless we rolled a counter over.  If a coutner is
1031          * rolled back, it will be smaller, but within 256, which is the maximum
1032          * number of events to rollback at once.  If we detect a rollback
1033          * return 0.  This can lead to a small lack of precision in the
1034          * counters.
1035          */
1036         if (prev > val && (prev - val) < 256)
1037                 delta = 0;
1038
1039         return delta;
1040 }
1041
1042 static void power_pmu_read(struct perf_event *event)
1043 {
1044         s64 val, delta, prev;
1045         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
1046
1047         if (event->hw.state & PERF_HES_STOPPED)
1048                 return;
1049
1050         if (!event->hw.idx)
1051                 return;
1052
1053         if (is_ebb_event(event)) {
1054                 val = read_pmc(event->hw.idx);
1055                 if (use_ic(event->attr.config)) {
1056                         val = mfspr(SPRN_IC);
1057                         if (val > cpuhw->ic_init)
1058                                 val = val - cpuhw->ic_init;
1059                         else
1060                                 val = val + (0 - cpuhw->ic_init);
1061                 }
1062                 local64_set(&event->hw.prev_count, val);
1063                 return;
1064         }
1065
1066         /*
1067          * Performance monitor interrupts come even when interrupts
1068          * are soft-disabled, as long as interrupts are hard-enabled.
1069          * Therefore we treat them like NMIs.
1070          */
1071         do {
1072                 prev = local64_read(&event->hw.prev_count);
1073                 barrier();
1074                 val = read_pmc(event->hw.idx);
1075                 if (use_ic(event->attr.config)) {
1076                         val = mfspr(SPRN_IC);
1077                         if (val > cpuhw->ic_init)
1078                                 val = val - cpuhw->ic_init;
1079                         else
1080                                 val = val + (0 - cpuhw->ic_init);
1081                 }
1082                 delta = check_and_compute_delta(prev, val);
1083                 if (!delta)
1084                         return;
1085         } while (local64_cmpxchg(&event->hw.prev_count, prev, val) != prev);
1086
1087         local64_add(delta, &event->count);
1088
1089         /*
1090          * A number of places program the PMC with (0x80000000 - period_left).
1091          * We never want period_left to be less than 1 because we will program
1092          * the PMC with a value >= 0x800000000 and an edge detected PMC will
1093          * roll around to 0 before taking an exception. We have seen this
1094          * on POWER8.
1095          *
1096          * To fix this, clamp the minimum value of period_left to 1.
1097          */
1098         do {
1099                 prev = local64_read(&event->hw.period_left);
1100                 val = prev - delta;
1101                 if (val < 1)
1102                         val = 1;
1103         } while (local64_cmpxchg(&event->hw.period_left, prev, val) != prev);
1104 }
1105
1106 /*
1107  * On some machines, PMC5 and PMC6 can't be written, don't respect
1108  * the freeze conditions, and don't generate interrupts.  This tells
1109  * us if `event' is using such a PMC.
1110  */
1111 static int is_limited_pmc(int pmcnum)
1112 {
1113         return (ppmu->flags & PPMU_LIMITED_PMC5_6)
1114                 && (pmcnum == 5 || pmcnum == 6);
1115 }
1116
1117 static void freeze_limited_counters(struct cpu_hw_events *cpuhw,
1118                                     unsigned long pmc5, unsigned long pmc6)
1119 {
1120         struct perf_event *event;
1121         u64 val, prev, delta;
1122         int i;
1123
1124         for (i = 0; i < cpuhw->n_limited; ++i) {
1125                 event = cpuhw->limited_counter[i];
1126                 if (!event->hw.idx)
1127                         continue;
1128                 val = (event->hw.idx == 5) ? pmc5 : pmc6;
1129                 prev = local64_read(&event->hw.prev_count);
1130                 event->hw.idx = 0;
1131                 delta = check_and_compute_delta(prev, val);
1132                 if (delta)
1133                         local64_add(delta, &event->count);
1134         }
1135 }
1136
1137 static void thaw_limited_counters(struct cpu_hw_events *cpuhw,
1138                                   unsigned long pmc5, unsigned long pmc6)
1139 {
1140         struct perf_event *event;
1141         u64 val, prev;
1142         int i;
1143
1144         for (i = 0; i < cpuhw->n_limited; ++i) {
1145                 event = cpuhw->limited_counter[i];
1146                 event->hw.idx = cpuhw->limited_hwidx[i];
1147                 val = (event->hw.idx == 5) ? pmc5 : pmc6;
1148                 prev = local64_read(&event->hw.prev_count);
1149                 if (check_and_compute_delta(prev, val))
1150                         local64_set(&event->hw.prev_count, val);
1151                 perf_event_update_userpage(event);
1152         }
1153 }
1154
1155 /*
1156  * Since limited events don't respect the freeze conditions, we
1157  * have to read them immediately after freezing or unfreezing the
1158  * other events.  We try to keep the values from the limited
1159  * events as consistent as possible by keeping the delay (in
1160  * cycles and instructions) between freezing/unfreezing and reading
1161  * the limited events as small and consistent as possible.
1162  * Therefore, if any limited events are in use, we read them
1163  * both, and always in the same order, to minimize variability,
1164  * and do it inside the same asm that writes MMCR0.
1165  */
1166 static void write_mmcr0(struct cpu_hw_events *cpuhw, unsigned long mmcr0)
1167 {
1168         unsigned long pmc5, pmc6;
1169
1170         if (!cpuhw->n_limited) {
1171                 mtspr(SPRN_MMCR0, mmcr0);
1172                 return;
1173         }
1174
1175         /*
1176          * Write MMCR0, then read PMC5 and PMC6 immediately.
1177          * To ensure we don't get a performance monitor interrupt
1178          * between writing MMCR0 and freezing/thawing the limited
1179          * events, we first write MMCR0 with the event overflow
1180          * interrupt enable bits turned off.
1181          */
1182         asm volatile("mtspr %3,%2; mfspr %0,%4; mfspr %1,%5"
1183                      : "=&r" (pmc5), "=&r" (pmc6)
1184                      : "r" (mmcr0 & ~(MMCR0_PMC1CE | MMCR0_PMCjCE)),
1185                        "i" (SPRN_MMCR0),
1186                        "i" (SPRN_PMC5), "i" (SPRN_PMC6));
1187
1188         if (mmcr0 & MMCR0_FC)
1189                 freeze_limited_counters(cpuhw, pmc5, pmc6);
1190         else
1191                 thaw_limited_counters(cpuhw, pmc5, pmc6);
1192
1193         /*
1194          * Write the full MMCR0 including the event overflow interrupt
1195          * enable bits, if necessary.
1196          */
1197         if (mmcr0 & (MMCR0_PMC1CE | MMCR0_PMCjCE))
1198                 mtspr(SPRN_MMCR0, mmcr0);
1199 }
1200
1201 /*
1202  * Disable all events to prevent PMU interrupts and to allow
1203  * events to be added or removed.
1204  */
1205 static void power_pmu_disable(struct pmu *pmu)
1206 {
1207         struct cpu_hw_events *cpuhw;
1208         unsigned long flags, mmcr0, val;
1209
1210         if (!ppmu)
1211                 return;
1212         local_irq_save(flags);
1213         cpuhw = this_cpu_ptr(&cpu_hw_events);
1214
1215         if (!cpuhw->disabled) {
1216                 /*
1217                  * Check if we ever enabled the PMU on this cpu.
1218                  */
1219                 if (!cpuhw->pmcs_enabled) {
1220                         ppc_enable_pmcs();
1221                         cpuhw->pmcs_enabled = 1;
1222                 }
1223
1224                 /*
1225                  * Set the 'freeze counters' bit, clear EBE/BHRBA/PMCC/PMAO/FC56
1226                  */
1227                 val  = mmcr0 = mfspr(SPRN_MMCR0);
1228                 val |= MMCR0_FC;
1229                 val &= ~(MMCR0_EBE | MMCR0_BHRBA | MMCR0_PMCC | MMCR0_PMAO |
1230                          MMCR0_FC56);
1231
1232                 /*
1233                  * The barrier is to make sure the mtspr has been
1234                  * executed and the PMU has frozen the events etc.
1235                  * before we return.
1236                  */
1237                 write_mmcr0(cpuhw, val);
1238                 mb();
1239                 isync();
1240
1241                 /*
1242                  * Disable instruction sampling if it was enabled
1243                  */
1244                 if (cpuhw->mmcr[2] & MMCRA_SAMPLE_ENABLE) {
1245                         mtspr(SPRN_MMCRA,
1246                               cpuhw->mmcr[2] & ~MMCRA_SAMPLE_ENABLE);
1247                         mb();
1248                         isync();
1249                 }
1250
1251                 cpuhw->disabled = 1;
1252                 cpuhw->n_added = 0;
1253
1254                 ebb_switch_out(mmcr0);
1255
1256 #ifdef CONFIG_PPC64
1257                 /*
1258                  * These are readable by userspace, may contain kernel
1259                  * addresses and are not switched by context switch, so clear
1260                  * them now to avoid leaking anything to userspace in general
1261                  * including to another process.
1262                  */
1263                 if (ppmu->flags & PPMU_ARCH_207S) {
1264                         mtspr(SPRN_SDAR, 0);
1265                         mtspr(SPRN_SIAR, 0);
1266                 }
1267 #endif
1268         }
1269
1270         local_irq_restore(flags);
1271 }
1272
1273 /*
1274  * Re-enable all events if disable == 0.
1275  * If we were previously disabled and events were added, then
1276  * put the new config on the PMU.
1277  */
1278 static void power_pmu_enable(struct pmu *pmu)
1279 {
1280         struct perf_event *event;
1281         struct cpu_hw_events *cpuhw;
1282         unsigned long flags;
1283         long i;
1284         unsigned long val, mmcr0;
1285         s64 left;
1286         unsigned int hwc_index[MAX_HWEVENTS];
1287         int n_lim;
1288         int idx;
1289         bool ebb;
1290
1291         if (!ppmu)
1292                 return;
1293         local_irq_save(flags);
1294
1295         cpuhw = this_cpu_ptr(&cpu_hw_events);
1296         if (!cpuhw->disabled)
1297                 goto out;
1298
1299         if (cpuhw->n_events == 0) {
1300                 ppc_set_pmu_inuse(0);
1301                 goto out;
1302         }
1303
1304         cpuhw->disabled = 0;
1305
1306         /*
1307          * EBB requires an exclusive group and all events must have the EBB
1308          * flag set, or not set, so we can just check a single event. Also we
1309          * know we have at least one event.
1310          */
1311         ebb = is_ebb_event(cpuhw->event[0]);
1312
1313         /*
1314          * If we didn't change anything, or only removed events,
1315          * no need to recalculate MMCR* settings and reset the PMCs.
1316          * Just reenable the PMU with the current MMCR* settings
1317          * (possibly updated for removal of events).
1318          */
1319         if (!cpuhw->n_added) {
1320                 mtspr(SPRN_MMCRA, cpuhw->mmcr[2] & ~MMCRA_SAMPLE_ENABLE);
1321                 mtspr(SPRN_MMCR1, cpuhw->mmcr[1]);
1322                 goto out_enable;
1323         }
1324
1325         /*
1326          * Clear all MMCR settings and recompute them for the new set of events.
1327          */
1328         memset(cpuhw->mmcr, 0, sizeof(cpuhw->mmcr));
1329
1330         if (ppmu->compute_mmcr(cpuhw->events, cpuhw->n_events, hwc_index,
1331                                cpuhw->mmcr, cpuhw->event)) {
1332                 /* shouldn't ever get here */
1333                 printk(KERN_ERR "oops compute_mmcr failed\n");
1334                 goto out;
1335         }
1336
1337         if (!(ppmu->flags & PPMU_ARCH_207S)) {
1338                 /*
1339                  * Add in MMCR0 freeze bits corresponding to the attr.exclude_*
1340                  * bits for the first event. We have already checked that all
1341                  * events have the same value for these bits as the first event.
1342                  */
1343                 event = cpuhw->event[0];
1344                 if (event->attr.exclude_user)
1345                         cpuhw->mmcr[0] |= MMCR0_FCP;
1346                 if (event->attr.exclude_kernel)
1347                         cpuhw->mmcr[0] |= freeze_events_kernel;
1348                 if (event->attr.exclude_hv)
1349                         cpuhw->mmcr[0] |= MMCR0_FCHV;
1350         }
1351
1352         /*
1353          * Write the new configuration to MMCR* with the freeze
1354          * bit set and set the hardware events to their initial values.
1355          * Then unfreeze the events.
1356          */
1357         ppc_set_pmu_inuse(1);
1358         mtspr(SPRN_MMCRA, cpuhw->mmcr[2] & ~MMCRA_SAMPLE_ENABLE);
1359         mtspr(SPRN_MMCR1, cpuhw->mmcr[1]);
1360         mtspr(SPRN_MMCR0, (cpuhw->mmcr[0] & ~(MMCR0_PMC1CE | MMCR0_PMCjCE))
1361                                 | MMCR0_FC);
1362         if (ppmu->flags & PPMU_ARCH_207S)
1363                 mtspr(SPRN_MMCR2, cpuhw->mmcr[3]);
1364
1365         /*
1366          * Read off any pre-existing events that need to move
1367          * to another PMC.
1368          */
1369         for (i = 0; i < cpuhw->n_events; ++i) {
1370                 event = cpuhw->event[i];
1371                 if (event->hw.idx && event->hw.idx != hwc_index[i] + 1) {
1372                         power_pmu_read(event);
1373                         write_pmc(event->hw.idx, 0);
1374                         event->hw.idx = 0;
1375                 }
1376         }
1377
1378         /*
1379          * Initialize the PMCs for all the new and moved events.
1380          */
1381         cpuhw->n_limited = n_lim = 0;
1382         for (i = 0; i < cpuhw->n_events; ++i) {
1383                 event = cpuhw->event[i];
1384                 if (event->hw.idx)
1385                         continue;
1386                 idx = hwc_index[i] + 1;
1387                 if (is_limited_pmc(idx)) {
1388                         cpuhw->limited_counter[n_lim] = event;
1389                         cpuhw->limited_hwidx[n_lim] = idx;
1390                         ++n_lim;
1391                         continue;
1392                 }
1393
1394                 if (ebb)
1395                         val = local64_read(&event->hw.prev_count);
1396                 else {
1397                         val = 0;
1398                         if (event->hw.sample_period) {
1399                                 left = local64_read(&event->hw.period_left);
1400                                 if (left < 0x80000000L)
1401                                         val = 0x80000000L - left;
1402                         }
1403                         local64_set(&event->hw.prev_count, val);
1404                 }
1405
1406                 event->hw.idx = idx;
1407                 if (event->hw.state & PERF_HES_STOPPED)
1408                         val = 0;
1409                 write_pmc(idx, val);
1410
1411                 perf_event_update_userpage(event);
1412         }
1413         cpuhw->n_limited = n_lim;
1414         cpuhw->mmcr[0] |= MMCR0_PMXE | MMCR0_FCECE;
1415
1416  out_enable:
1417         pmao_restore_workaround(ebb);
1418
1419         mmcr0 = ebb_switch_in(ebb, cpuhw);
1420
1421         mb();
1422         if (cpuhw->bhrb_users)
1423                 ppmu->config_bhrb(cpuhw->bhrb_filter);
1424
1425         write_mmcr0(cpuhw, mmcr0);
1426
1427         /*
1428          * Enable instruction sampling if necessary
1429          */
1430         if (cpuhw->mmcr[2] & MMCRA_SAMPLE_ENABLE) {
1431                 mb();
1432                 mtspr(SPRN_MMCRA, cpuhw->mmcr[2]);
1433         }
1434
1435  out:
1436
1437         local_irq_restore(flags);
1438 }
1439
1440 static int collect_events(struct perf_event *group, int max_count,
1441                           struct perf_event *ctrs[], u64 *events,
1442                           unsigned int *flags)
1443 {
1444         int n = 0;
1445         struct perf_event *event;
1446
1447         if (group->pmu->task_ctx_nr == perf_hw_context) {
1448                 if (n >= max_count)
1449                         return -1;
1450                 ctrs[n] = group;
1451                 flags[n] = group->hw.event_base;
1452                 events[n++] = group->hw.config;
1453         }
1454         list_for_each_entry(event, &group->sibling_list, group_entry) {
1455                 if (event->pmu->task_ctx_nr == perf_hw_context &&
1456                     event->state != PERF_EVENT_STATE_OFF) {
1457                         if (n >= max_count)
1458                                 return -1;
1459                         ctrs[n] = event;
1460                         flags[n] = event->hw.event_base;
1461                         events[n++] = event->hw.config;
1462                 }
1463         }
1464         return n;
1465 }
1466
1467 /*
1468  * Add a event to the PMU.
1469  * If all events are not already frozen, then we disable and
1470  * re-enable the PMU in order to get hw_perf_enable to do the
1471  * actual work of reconfiguring the PMU.
1472  */
1473 static int power_pmu_add(struct perf_event *event, int ef_flags)
1474 {
1475         struct cpu_hw_events *cpuhw;
1476         unsigned long flags;
1477         int n0;
1478         int ret = -EAGAIN;
1479
1480         local_irq_save(flags);
1481         perf_pmu_disable(event->pmu);
1482
1483         /*
1484          * Add the event to the list (if there is room)
1485          * and check whether the total set is still feasible.
1486          */
1487         cpuhw = this_cpu_ptr(&cpu_hw_events);
1488         n0 = cpuhw->n_events;
1489         if (n0 >= ppmu->n_counter)
1490                 goto out;
1491         cpuhw->event[n0] = event;
1492         cpuhw->events[n0] = event->hw.config;
1493         cpuhw->flags[n0] = event->hw.event_base;
1494
1495         /*
1496          * This event may have been disabled/stopped in record_and_restart()
1497          * because we exceeded the ->event_limit. If re-starting the event,
1498          * clear the ->hw.state (STOPPED and UPTODATE flags), so the user
1499          * notification is re-enabled.
1500          */
1501         if (!(ef_flags & PERF_EF_START))
1502                 event->hw.state = PERF_HES_STOPPED | PERF_HES_UPTODATE;
1503         else
1504                 event->hw.state = 0;
1505
1506         /*
1507          * If group events scheduling transaction was started,
1508          * skip the schedulability test here, it will be performed
1509          * at commit time(->commit_txn) as a whole
1510          */
1511         if (cpuhw->txn_flags & PERF_PMU_TXN_ADD)
1512                 goto nocheck;
1513
1514         if (check_excludes(cpuhw->event, cpuhw->flags, n0, 1))
1515                 goto out;
1516         if (power_check_constraints(cpuhw, cpuhw->events, cpuhw->flags, n0 + 1))
1517                 goto out;
1518         event->hw.config = cpuhw->events[n0];
1519
1520 nocheck:
1521         ebb_event_add(event);
1522
1523         ++cpuhw->n_events;
1524         ++cpuhw->n_added;
1525
1526         ret = 0;
1527  out:
1528         if (has_branch_stack(event)) {
1529                 power_pmu_bhrb_enable(event);
1530                 cpuhw->bhrb_filter = ppmu->bhrb_filter_map(
1531                                         event->attr.branch_sample_type);
1532         }
1533
1534         /*
1535          * Workaround for POWER9 DD1 to use the Instruction Counter
1536          * register value for instruction counting
1537          */
1538         if (use_ic(event->attr.config))
1539                 cpuhw->ic_init = mfspr(SPRN_IC);
1540
1541         perf_pmu_enable(event->pmu);
1542         local_irq_restore(flags);
1543         return ret;
1544 }
1545
1546 /*
1547  * Remove a event from the PMU.
1548  */
1549 static void power_pmu_del(struct perf_event *event, int ef_flags)
1550 {
1551         struct cpu_hw_events *cpuhw;
1552         long i;
1553         unsigned long flags;
1554
1555         local_irq_save(flags);
1556         perf_pmu_disable(event->pmu);
1557
1558         power_pmu_read(event);
1559
1560         cpuhw = this_cpu_ptr(&cpu_hw_events);
1561         for (i = 0; i < cpuhw->n_events; ++i) {
1562                 if (event == cpuhw->event[i]) {
1563                         while (++i < cpuhw->n_events) {
1564                                 cpuhw->event[i-1] = cpuhw->event[i];
1565                                 cpuhw->events[i-1] = cpuhw->events[i];
1566                                 cpuhw->flags[i-1] = cpuhw->flags[i];
1567                         }
1568                         --cpuhw->n_events;
1569                         ppmu->disable_pmc(event->hw.idx - 1, cpuhw->mmcr);
1570                         if (event->hw.idx) {
1571                                 write_pmc(event->hw.idx, 0);
1572                                 event->hw.idx = 0;
1573                         }
1574                         perf_event_update_userpage(event);
1575                         break;
1576                 }
1577         }
1578         for (i = 0; i < cpuhw->n_limited; ++i)
1579                 if (event == cpuhw->limited_counter[i])
1580                         break;
1581         if (i < cpuhw->n_limited) {
1582                 while (++i < cpuhw->n_limited) {
1583                         cpuhw->limited_counter[i-1] = cpuhw->limited_counter[i];
1584                         cpuhw->limited_hwidx[i-1] = cpuhw->limited_hwidx[i];
1585                 }
1586                 --cpuhw->n_limited;
1587         }
1588         if (cpuhw->n_events == 0) {
1589                 /* disable exceptions if no events are running */
1590                 cpuhw->mmcr[0] &= ~(MMCR0_PMXE | MMCR0_FCECE);
1591         }
1592
1593         if (has_branch_stack(event))
1594                 power_pmu_bhrb_disable(event);
1595
1596         perf_pmu_enable(event->pmu);
1597         local_irq_restore(flags);
1598 }
1599
1600 /*
1601  * POWER-PMU does not support disabling individual counters, hence
1602  * program their cycle counter to their max value and ignore the interrupts.
1603  */
1604
1605 static void power_pmu_start(struct perf_event *event, int ef_flags)
1606 {
1607         unsigned long flags;
1608         s64 left;
1609         unsigned long val;
1610
1611         if (!event->hw.idx || !event->hw.sample_period)
1612                 return;
1613
1614         if (!(event->hw.state & PERF_HES_STOPPED))
1615                 return;
1616
1617         if (ef_flags & PERF_EF_RELOAD)
1618                 WARN_ON_ONCE(!(event->hw.state & PERF_HES_UPTODATE));
1619
1620         local_irq_save(flags);
1621         perf_pmu_disable(event->pmu);
1622
1623         event->hw.state = 0;
1624         left = local64_read(&event->hw.period_left);
1625
1626         val = 0;
1627         if (left < 0x80000000L)
1628                 val = 0x80000000L - left;
1629
1630         write_pmc(event->hw.idx, val);
1631
1632         perf_event_update_userpage(event);
1633         perf_pmu_enable(event->pmu);
1634         local_irq_restore(flags);
1635 }
1636
1637 static void power_pmu_stop(struct perf_event *event, int ef_flags)
1638 {
1639         unsigned long flags;
1640
1641         if (!event->hw.idx || !event->hw.sample_period)
1642                 return;
1643
1644         if (event->hw.state & PERF_HES_STOPPED)
1645                 return;
1646
1647         local_irq_save(flags);
1648         perf_pmu_disable(event->pmu);
1649
1650         power_pmu_read(event);
1651         event->hw.state |= PERF_HES_STOPPED | PERF_HES_UPTODATE;
1652         write_pmc(event->hw.idx, 0);
1653
1654         perf_event_update_userpage(event);
1655         perf_pmu_enable(event->pmu);
1656         local_irq_restore(flags);
1657 }
1658
1659 /*
1660  * Start group events scheduling transaction
1661  * Set the flag to make pmu::enable() not perform the
1662  * schedulability test, it will be performed at commit time
1663  *
1664  * We only support PERF_PMU_TXN_ADD transactions. Save the
1665  * transaction flags but otherwise ignore non-PERF_PMU_TXN_ADD
1666  * transactions.
1667  */
1668 static void power_pmu_start_txn(struct pmu *pmu, unsigned int txn_flags)
1669 {
1670         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
1671
1672         WARN_ON_ONCE(cpuhw->txn_flags);         /* txn already in flight */
1673
1674         cpuhw->txn_flags = txn_flags;
1675         if (txn_flags & ~PERF_PMU_TXN_ADD)
1676                 return;
1677
1678         perf_pmu_disable(pmu);
1679         cpuhw->n_txn_start = cpuhw->n_events;
1680 }
1681
1682 /*
1683  * Stop group events scheduling transaction
1684  * Clear the flag and pmu::enable() will perform the
1685  * schedulability test.
1686  */
1687 static void power_pmu_cancel_txn(struct pmu *pmu)
1688 {
1689         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
1690         unsigned int txn_flags;
1691
1692         WARN_ON_ONCE(!cpuhw->txn_flags);        /* no txn in flight */
1693
1694         txn_flags = cpuhw->txn_flags;
1695         cpuhw->txn_flags = 0;
1696         if (txn_flags & ~PERF_PMU_TXN_ADD)
1697                 return;
1698
1699         perf_pmu_enable(pmu);
1700 }
1701
1702 /*
1703  * Commit group events scheduling transaction
1704  * Perform the group schedulability test as a whole
1705  * Return 0 if success
1706  */
1707 static int power_pmu_commit_txn(struct pmu *pmu)
1708 {
1709         struct cpu_hw_events *cpuhw;
1710         long i, n;
1711
1712         if (!ppmu)
1713                 return -EAGAIN;
1714
1715         cpuhw = this_cpu_ptr(&cpu_hw_events);
1716         WARN_ON_ONCE(!cpuhw->txn_flags);        /* no txn in flight */
1717
1718         if (cpuhw->txn_flags & ~PERF_PMU_TXN_ADD) {
1719                 cpuhw->txn_flags = 0;
1720                 return 0;
1721         }
1722
1723         n = cpuhw->n_events;
1724         if (check_excludes(cpuhw->event, cpuhw->flags, 0, n))
1725                 return -EAGAIN;
1726         i = power_check_constraints(cpuhw, cpuhw->events, cpuhw->flags, n);
1727         if (i < 0)
1728                 return -EAGAIN;
1729
1730         for (i = cpuhw->n_txn_start; i < n; ++i)
1731                 cpuhw->event[i]->hw.config = cpuhw->events[i];
1732
1733         cpuhw->txn_flags = 0;
1734         perf_pmu_enable(pmu);
1735         return 0;
1736 }
1737
1738 /*
1739  * Return 1 if we might be able to put event on a limited PMC,
1740  * or 0 if not.
1741  * A event can only go on a limited PMC if it counts something
1742  * that a limited PMC can count, doesn't require interrupts, and
1743  * doesn't exclude any processor mode.
1744  */
1745 static int can_go_on_limited_pmc(struct perf_event *event, u64 ev,
1746                                  unsigned int flags)
1747 {
1748         int n;
1749         u64 alt[MAX_EVENT_ALTERNATIVES];
1750
1751         if (event->attr.exclude_user
1752             || event->attr.exclude_kernel
1753             || event->attr.exclude_hv
1754             || event->attr.sample_period)
1755                 return 0;
1756
1757         if (ppmu->limited_pmc_event(ev))
1758                 return 1;
1759
1760         /*
1761          * The requested event_id isn't on a limited PMC already;
1762          * see if any alternative code goes on a limited PMC.
1763          */
1764         if (!ppmu->get_alternatives)
1765                 return 0;
1766
1767         flags |= PPMU_LIMITED_PMC_OK | PPMU_LIMITED_PMC_REQD;
1768         n = ppmu->get_alternatives(ev, flags, alt);
1769
1770         return n > 0;
1771 }
1772
1773 /*
1774  * Find an alternative event_id that goes on a normal PMC, if possible,
1775  * and return the event_id code, or 0 if there is no such alternative.
1776  * (Note: event_id code 0 is "don't count" on all machines.)
1777  */
1778 static u64 normal_pmc_alternative(u64 ev, unsigned long flags)
1779 {
1780         u64 alt[MAX_EVENT_ALTERNATIVES];
1781         int n;
1782
1783         flags &= ~(PPMU_LIMITED_PMC_OK | PPMU_LIMITED_PMC_REQD);
1784         n = ppmu->get_alternatives(ev, flags, alt);
1785         if (!n)
1786                 return 0;
1787         return alt[0];
1788 }
1789
1790 /* Number of perf_events counting hardware events */
1791 static atomic_t num_events;
1792 /* Used to avoid races in calling reserve/release_pmc_hardware */
1793 static DEFINE_MUTEX(pmc_reserve_mutex);
1794
1795 /*
1796  * Release the PMU if this is the last perf_event.
1797  */
1798 static void hw_perf_event_destroy(struct perf_event *event)
1799 {
1800         if (!atomic_add_unless(&num_events, -1, 1)) {
1801                 mutex_lock(&pmc_reserve_mutex);
1802                 if (atomic_dec_return(&num_events) == 0)
1803                         release_pmc_hardware();
1804                 mutex_unlock(&pmc_reserve_mutex);
1805         }
1806 }
1807
1808 /*
1809  * Translate a generic cache event_id config to a raw event_id code.
1810  */
1811 static int hw_perf_cache_event(u64 config, u64 *eventp)
1812 {
1813         unsigned long type, op, result;
1814         int ev;
1815
1816         if (!ppmu->cache_events)
1817                 return -EINVAL;
1818
1819         /* unpack config */
1820         type = config & 0xff;
1821         op = (config >> 8) & 0xff;
1822         result = (config >> 16) & 0xff;
1823
1824         if (type >= PERF_COUNT_HW_CACHE_MAX ||
1825             op >= PERF_COUNT_HW_CACHE_OP_MAX ||
1826             result >= PERF_COUNT_HW_CACHE_RESULT_MAX)
1827                 return -EINVAL;
1828
1829         ev = (*ppmu->cache_events)[type][op][result];
1830         if (ev == 0)
1831                 return -EOPNOTSUPP;
1832         if (ev == -1)
1833                 return -EINVAL;
1834         *eventp = ev;
1835         return 0;
1836 }
1837
1838 static int power_pmu_event_init(struct perf_event *event)
1839 {
1840         u64 ev;
1841         unsigned long flags;
1842         struct perf_event *ctrs[MAX_HWEVENTS];
1843         u64 events[MAX_HWEVENTS];
1844         unsigned int cflags[MAX_HWEVENTS];
1845         int n;
1846         int err;
1847         struct cpu_hw_events *cpuhw;
1848         u64 bhrb_filter;
1849
1850         if (!ppmu)
1851                 return -ENOENT;
1852
1853         if (has_branch_stack(event)) {
1854                 /* PMU has BHRB enabled */
1855                 if (!(ppmu->flags & PPMU_ARCH_207S))
1856                         return -EOPNOTSUPP;
1857         }
1858
1859         switch (event->attr.type) {
1860         case PERF_TYPE_HARDWARE:
1861                 ev = event->attr.config;
1862                 if (ev >= ppmu->n_generic || ppmu->generic_events[ev] == 0)
1863                         return -EOPNOTSUPP;
1864                 ev = ppmu->generic_events[ev];
1865                 break;
1866         case PERF_TYPE_HW_CACHE:
1867                 err = hw_perf_cache_event(event->attr.config, &ev);
1868                 if (err)
1869                         return err;
1870                 break;
1871         case PERF_TYPE_RAW:
1872                 ev = event->attr.config;
1873                 break;
1874         default:
1875                 return -ENOENT;
1876         }
1877
1878         event->hw.config_base = ev;
1879         event->hw.idx = 0;
1880
1881         /*
1882          * If we are not running on a hypervisor, force the
1883          * exclude_hv bit to 0 so that we don't care what
1884          * the user set it to.
1885          */
1886         if (!firmware_has_feature(FW_FEATURE_LPAR))
1887                 event->attr.exclude_hv = 0;
1888
1889         /*
1890          * If this is a per-task event, then we can use
1891          * PM_RUN_* events interchangeably with their non RUN_*
1892          * equivalents, e.g. PM_RUN_CYC instead of PM_CYC.
1893          * XXX we should check if the task is an idle task.
1894          */
1895         flags = 0;
1896         if (event->attach_state & PERF_ATTACH_TASK)
1897                 flags |= PPMU_ONLY_COUNT_RUN;
1898
1899         /*
1900          * If this machine has limited events, check whether this
1901          * event_id could go on a limited event.
1902          */
1903         if (ppmu->flags & PPMU_LIMITED_PMC5_6) {
1904                 if (can_go_on_limited_pmc(event, ev, flags)) {
1905                         flags |= PPMU_LIMITED_PMC_OK;
1906                 } else if (ppmu->limited_pmc_event(ev)) {
1907                         /*
1908                          * The requested event_id is on a limited PMC,
1909                          * but we can't use a limited PMC; see if any
1910                          * alternative goes on a normal PMC.
1911                          */
1912                         ev = normal_pmc_alternative(ev, flags);
1913                         if (!ev)
1914                                 return -EINVAL;
1915                 }
1916         }
1917
1918         /* Extra checks for EBB */
1919         err = ebb_event_check(event);
1920         if (err)
1921                 return err;
1922
1923         /*
1924          * If this is in a group, check if it can go on with all the
1925          * other hardware events in the group.  We assume the event
1926          * hasn't been linked into its leader's sibling list at this point.
1927          */
1928         n = 0;
1929         if (event->group_leader != event) {
1930                 n = collect_events(event->group_leader, ppmu->n_counter - 1,
1931                                    ctrs, events, cflags);
1932                 if (n < 0)
1933                         return -EINVAL;
1934         }
1935         events[n] = ev;
1936         ctrs[n] = event;
1937         cflags[n] = flags;
1938         if (check_excludes(ctrs, cflags, n, 1))
1939                 return -EINVAL;
1940
1941         cpuhw = &get_cpu_var(cpu_hw_events);
1942         err = power_check_constraints(cpuhw, events, cflags, n + 1);
1943
1944         if (has_branch_stack(event)) {
1945                 bhrb_filter = ppmu->bhrb_filter_map(
1946                                         event->attr.branch_sample_type);
1947
1948                 if (bhrb_filter == -1) {
1949                         put_cpu_var(cpu_hw_events);
1950                         return -EOPNOTSUPP;
1951                 }
1952                 cpuhw->bhrb_filter = bhrb_filter;
1953         }
1954
1955         put_cpu_var(cpu_hw_events);
1956         if (err)
1957                 return -EINVAL;
1958
1959         event->hw.config = events[n];
1960         event->hw.event_base = cflags[n];
1961         event->hw.last_period = event->hw.sample_period;
1962         local64_set(&event->hw.period_left, event->hw.last_period);
1963
1964         /*
1965          * For EBB events we just context switch the PMC value, we don't do any
1966          * of the sample_period logic. We use hw.prev_count for this.
1967          */
1968         if (is_ebb_event(event))
1969                 local64_set(&event->hw.prev_count, 0);
1970
1971         /*
1972          * See if we need to reserve the PMU.
1973          * If no events are currently in use, then we have to take a
1974          * mutex to ensure that we don't race with another task doing
1975          * reserve_pmc_hardware or release_pmc_hardware.
1976          */
1977         err = 0;
1978         if (!atomic_inc_not_zero(&num_events)) {
1979                 mutex_lock(&pmc_reserve_mutex);
1980                 if (atomic_read(&num_events) == 0 &&
1981                     reserve_pmc_hardware(perf_event_interrupt))
1982                         err = -EBUSY;
1983                 else
1984                         atomic_inc(&num_events);
1985                 mutex_unlock(&pmc_reserve_mutex);
1986         }
1987         event->destroy = hw_perf_event_destroy;
1988
1989         return err;
1990 }
1991
1992 static int power_pmu_event_idx(struct perf_event *event)
1993 {
1994         return event->hw.idx;
1995 }
1996
1997 ssize_t power_events_sysfs_show(struct device *dev,
1998                                 struct device_attribute *attr, char *page)
1999 {
2000         struct perf_pmu_events_attr *pmu_attr;
2001
2002         pmu_attr = container_of(attr, struct perf_pmu_events_attr, attr);
2003
2004         return sprintf(page, "event=0x%02llx\n", pmu_attr->id);
2005 }
2006
2007 static struct pmu power_pmu = {
2008         .pmu_enable     = power_pmu_enable,
2009         .pmu_disable    = power_pmu_disable,
2010         .event_init     = power_pmu_event_init,
2011         .add            = power_pmu_add,
2012         .del            = power_pmu_del,
2013         .start          = power_pmu_start,
2014         .stop           = power_pmu_stop,
2015         .read           = power_pmu_read,
2016         .start_txn      = power_pmu_start_txn,
2017         .cancel_txn     = power_pmu_cancel_txn,
2018         .commit_txn     = power_pmu_commit_txn,
2019         .event_idx      = power_pmu_event_idx,
2020         .sched_task     = power_pmu_sched_task,
2021 };
2022
2023 /*
2024  * A counter has overflowed; update its count and record
2025  * things if requested.  Note that interrupts are hard-disabled
2026  * here so there is no possibility of being interrupted.
2027  */
2028 static void record_and_restart(struct perf_event *event, unsigned long val,
2029                                struct pt_regs *regs)
2030 {
2031         u64 period = event->hw.sample_period;
2032         s64 prev, delta, left;
2033         int record = 0;
2034
2035         if (event->hw.state & PERF_HES_STOPPED) {
2036                 write_pmc(event->hw.idx, 0);
2037                 return;
2038         }
2039
2040         /* we don't have to worry about interrupts here */
2041         prev = local64_read(&event->hw.prev_count);
2042         delta = check_and_compute_delta(prev, val);
2043         local64_add(delta, &event->count);
2044
2045         /*
2046          * See if the total period for this event has expired,
2047          * and update for the next period.
2048          */
2049         val = 0;
2050         left = local64_read(&event->hw.period_left) - delta;
2051         if (delta == 0)
2052                 left++;
2053         if (period) {
2054                 if (left <= 0) {
2055                         left += period;
2056                         if (left <= 0)
2057                                 left = period;
2058
2059                         /*
2060                          * If address is not requested in the sample via
2061                          * PERF_SAMPLE_IP, just record that sample irrespective
2062                          * of SIAR valid check.
2063                          */
2064                         if (event->attr.sample_type & PERF_SAMPLE_IP)
2065                                 record = siar_valid(regs);
2066                         else
2067                                 record = 1;
2068
2069                         event->hw.last_period = event->hw.sample_period;
2070                 }
2071                 if (left < 0x80000000LL)
2072                         val = 0x80000000LL - left;
2073         }
2074
2075         write_pmc(event->hw.idx, val);
2076         local64_set(&event->hw.prev_count, val);
2077         local64_set(&event->hw.period_left, left);
2078         perf_event_update_userpage(event);
2079
2080         /*
2081          * Due to hardware limitation, sometimes SIAR could sample a kernel
2082          * address even when freeze on supervisor state (kernel) is set in
2083          * MMCR2. Check attr.exclude_kernel and address to drop the sample in
2084          * these cases.
2085          */
2086         if (event->attr.exclude_kernel &&
2087             (event->attr.sample_type & PERF_SAMPLE_IP) &&
2088             is_kernel_addr(mfspr(SPRN_SIAR)))
2089                 record = 0;
2090
2091         /*
2092          * Finally record data if requested.
2093          */
2094         if (record) {
2095                 struct perf_sample_data data;
2096
2097                 perf_sample_data_init(&data, ~0ULL, event->hw.last_period);
2098
2099                 if (event->attr.sample_type &
2100                     (PERF_SAMPLE_ADDR | PERF_SAMPLE_PHYS_ADDR))
2101                         perf_get_data_addr(regs, &data.addr);
2102
2103                 if (event->attr.sample_type & PERF_SAMPLE_BRANCH_STACK) {
2104                         struct cpu_hw_events *cpuhw;
2105                         cpuhw = this_cpu_ptr(&cpu_hw_events);
2106                         power_pmu_bhrb_read(cpuhw);
2107                         data.br_stack = &cpuhw->bhrb_stack;
2108                 }
2109
2110                 if (event->attr.sample_type & PERF_SAMPLE_DATA_SRC &&
2111                                                 ppmu->get_mem_data_src)
2112                         ppmu->get_mem_data_src(&data.data_src, ppmu->flags, regs);
2113
2114                 if (event->attr.sample_type & PERF_SAMPLE_WEIGHT &&
2115                                                 ppmu->get_mem_weight)
2116                         ppmu->get_mem_weight(&data.weight);
2117
2118                 if (perf_event_overflow(event, &data, regs))
2119                         power_pmu_stop(event, 0);
2120         } else if (period) {
2121                 /* Account for interrupt in case of invalid SIAR */
2122                 if (perf_event_account_interrupt(event))
2123                         power_pmu_stop(event, 0);
2124         }
2125 }
2126
2127 /*
2128  * Called from generic code to get the misc flags (i.e. processor mode)
2129  * for an event_id.
2130  */
2131 unsigned long perf_misc_flags(struct pt_regs *regs)
2132 {
2133         u32 flags = perf_get_misc_flags(regs);
2134
2135         if (flags)
2136                 return flags;
2137         return user_mode(regs) ? PERF_RECORD_MISC_USER :
2138                 PERF_RECORD_MISC_KERNEL;
2139 }
2140
2141 /*
2142  * Called from generic code to get the instruction pointer
2143  * for an event_id.
2144  */
2145 unsigned long perf_instruction_pointer(struct pt_regs *regs)
2146 {
2147         bool use_siar = regs_use_siar(regs);
2148
2149         if (use_siar && siar_valid(regs))
2150                 return mfspr(SPRN_SIAR) + perf_ip_adjust(regs);
2151         else if (use_siar)
2152                 return 0;               // no valid instruction pointer
2153         else
2154                 return regs->nip;
2155 }
2156
2157 static bool pmc_overflow_power7(unsigned long val)
2158 {
2159         /*
2160          * Events on POWER7 can roll back if a speculative event doesn't
2161          * eventually complete. Unfortunately in some rare cases they will
2162          * raise a performance monitor exception. We need to catch this to
2163          * ensure we reset the PMC. In all cases the PMC will be 256 or less
2164          * cycles from overflow.
2165          *
2166          * We only do this if the first pass fails to find any overflowing
2167          * PMCs because a user might set a period of less than 256 and we
2168          * don't want to mistakenly reset them.
2169          */
2170         if ((0x80000000 - val) <= 256)
2171                 return true;
2172
2173         return false;
2174 }
2175
2176 static bool pmc_overflow(unsigned long val)
2177 {
2178         if ((int)val < 0)
2179                 return true;
2180
2181         return false;
2182 }
2183
2184 /*
2185  * Performance monitor interrupt stuff
2186  */
2187 static void perf_event_interrupt(struct pt_regs *regs)
2188 {
2189         int i, j;
2190         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
2191         struct perf_event *event;
2192         unsigned long val[8];
2193         int found, active;
2194         int nmi;
2195
2196         if (cpuhw->n_limited)
2197                 freeze_limited_counters(cpuhw, mfspr(SPRN_PMC5),
2198                                         mfspr(SPRN_PMC6));
2199
2200         perf_read_regs(regs);
2201
2202         nmi = perf_intr_is_nmi(regs);
2203         if (nmi)
2204                 nmi_enter();
2205         else
2206                 irq_enter();
2207
2208         /* Read all the PMCs since we'll need them a bunch of times */
2209         for (i = 0; i < ppmu->n_counter; ++i)
2210                 val[i] = read_pmc(i + 1);
2211
2212         /* Try to find what caused the IRQ */
2213         found = 0;
2214         for (i = 0; i < ppmu->n_counter; ++i) {
2215                 if (!pmc_overflow(val[i]))
2216                         continue;
2217                 if (is_limited_pmc(i + 1))
2218                         continue; /* these won't generate IRQs */
2219                 /*
2220                  * We've found one that's overflowed.  For active
2221                  * counters we need to log this.  For inactive
2222                  * counters, we need to reset it anyway
2223                  */
2224                 found = 1;
2225                 active = 0;
2226                 for (j = 0; j < cpuhw->n_events; ++j) {
2227                         event = cpuhw->event[j];
2228                         if (event->hw.idx == (i + 1)) {
2229                                 active = 1;
2230                                 record_and_restart(event, val[i], regs);
2231                                 break;
2232                         }
2233                 }
2234                 if (!active)
2235                         /* reset non active counters that have overflowed */
2236                         write_pmc(i + 1, 0);
2237         }
2238         if (!found && pvr_version_is(PVR_POWER7)) {
2239                 /* check active counters for special buggy p7 overflow */
2240                 for (i = 0; i < cpuhw->n_events; ++i) {
2241                         event = cpuhw->event[i];
2242                         if (!event->hw.idx || is_limited_pmc(event->hw.idx))
2243                                 continue;
2244                         if (pmc_overflow_power7(val[event->hw.idx - 1])) {
2245                                 /* event has overflowed in a buggy way*/
2246                                 found = 1;
2247                                 record_and_restart(event,
2248                                                    val[event->hw.idx - 1],
2249                                                    regs);
2250                         }
2251                 }
2252         }
2253         if (!found && !nmi && printk_ratelimit())
2254                 printk(KERN_WARNING "Can't find PMC that caused IRQ\n");
2255
2256         /*
2257          * Reset MMCR0 to its normal value.  This will set PMXE and
2258          * clear FC (freeze counters) and PMAO (perf mon alert occurred)
2259          * and thus allow interrupts to occur again.
2260          * XXX might want to use MSR.PM to keep the events frozen until
2261          * we get back out of this interrupt.
2262          */
2263         write_mmcr0(cpuhw, cpuhw->mmcr[0]);
2264
2265         if (nmi)
2266                 nmi_exit();
2267         else
2268                 irq_exit();
2269 }
2270
2271 static int power_pmu_prepare_cpu(unsigned int cpu)
2272 {
2273         struct cpu_hw_events *cpuhw = &per_cpu(cpu_hw_events, cpu);
2274
2275         if (ppmu) {
2276                 memset(cpuhw, 0, sizeof(*cpuhw));
2277                 cpuhw->mmcr[0] = MMCR0_FC;
2278         }
2279         return 0;
2280 }
2281
2282 int register_power_pmu(struct power_pmu *pmu)
2283 {
2284         if (ppmu)
2285                 return -EBUSY;          /* something's already registered */
2286
2287         ppmu = pmu;
2288         pr_info("%s performance monitor hardware support registered\n",
2289                 pmu->name);
2290
2291         power_pmu.attr_groups = ppmu->attr_groups;
2292
2293 #ifdef MSR_HV
2294         /*
2295          * Use FCHV to ignore kernel events if MSR.HV is set.
2296          */
2297         if (mfmsr() & MSR_HV)
2298                 freeze_events_kernel = MMCR0_FCHV;
2299 #endif /* CONFIG_PPC64 */
2300
2301         perf_pmu_register(&power_pmu, "cpu", PERF_TYPE_RAW);
2302         cpuhp_setup_state(CPUHP_PERF_POWER, "perf/powerpc:prepare",
2303                           power_pmu_prepare_cpu, NULL);
2304         return 0;
2305 }