arch/powerpc/sysdev/fsl_pci.c

   1 /*
   2  * MPC83xx/85xx/86xx PCI/PCIE support routing.
   3  *
   4  * Copyright 2007-2012 Freescale Semiconductor, Inc.
   5  * Copyright 2008-2009 MontaVista Software, Inc.
   6  *
   7  * Initial author: Xianghua Xiao <x.xiao@freescale.com>
   8  * Recode: ZHANG WEI <wei.zhang@freescale.com>
   9  * Rewrite the routing for Frescale PCI and PCI Express
  10  *      Roy Zang <tie-fei.zang@freescale.com>
  11  * MPC83xx PCI-Express support:
  12  *      Tony Li <tony.li@freescale.com>
  13  *      Anton Vorontsov <avorontsov@ru.mvista.com>
  14  *
  15  * This program is free software; you can redistribute  it and/or modify it
  16  * under  the terms of  the GNU General  Public License as published by the
  17  * Free Software Foundation;  either version 2 of the  License, or (at your
  18  * option) any later version.
  19  */
  20 #include <linux/kernel.h>
  21 #include <linux/pci.h>
  22 #include <linux/delay.h>
  23 #include <linux/string.h>
  24 #include <linux/fsl/edac.h>
  25 #include <linux/init.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/memblock.h>
  28 #include <linux/log2.h>
  29 #include <linux/platform_device.h>
  30 #include <linux/slab.h>
  31 #include <linux/suspend.h>
  32 #include <linux/syscore_ops.h>
  33 #include <linux/uaccess.h>
  34
  35 #include <asm/io.h>
  36 #include <asm/prom.h>
  37 #include <asm/pci-bridge.h>
  38 #include <asm/ppc-pci.h>
  39 #include <asm/machdep.h>
  40 #include <asm/mpc85xx.h>
  41 #include <asm/disassemble.h>
  42 #include <asm/ppc-opcode.h>
  43 #include <sysdev/fsl_soc.h>
  44 #include <sysdev/fsl_pci.h>
  45
  46 static int fsl_pcie_bus_fixup, is_mpc83xx_pci;
  47
  48 static void quirk_fsl_pcie_early(struct pci_dev *dev)
  49 {
  50         u8 hdr_type;
  51
  52         /* if we aren't a PCIe don't bother */
  53         if (!pci_is_pcie(dev))
  54                 return;
  55
  56         /* if we aren't in host mode don't bother */
  57         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
  58         if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE)
  59                 return;
  60
  61         dev->class = PCI_CLASS_BRIDGE_PCI << 8;
  62         fsl_pcie_bus_fixup = 1;
  63         return;
  64 }
  65
  66 static int fsl_indirect_read_config(struct pci_bus *, unsigned int,
  67                                     int, int, u32 *);
  68
  69 static int fsl_pcie_check_link(struct pci_controller *hose)
  70 {
  71         u32 val = 0;
  72
  73         if (hose->indirect_type & PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK) {
  74                 if (hose->ops->read == fsl_indirect_read_config)
  75                         __indirect_read_config(hose, hose->first_busno, 0,
  76                                                PCIE_LTSSM, 4, &val);
  77                 else
  78                         early_read_config_dword(hose, 0, 0, PCIE_LTSSM, &val);
  79                 if (val < PCIE_LTSSM_L0)
  80                         return 1;
  81         } else {
  82                 struct ccsr_pci __iomem *pci = hose->private_data;
  83                 /* for PCIe IP rev 3.0 or greater use CSR0 for link state */
  84                 val = (in_be32(&pci->pex_csr0) & PEX_CSR0_LTSSM_MASK)
  85                                 >> PEX_CSR0_LTSSM_SHIFT;
  86                 if (val != PEX_CSR0_LTSSM_L0)
  87                         return 1;
  88         }
  89
  90         return 0;
  91 }
  92
  93 static int fsl_indirect_read_config(struct pci_bus *bus, unsigned int devfn,
  94                                     int offset, int len, u32 *val)
  95 {
  96         struct pci_controller *hose = pci_bus_to_host(bus);
  97
  98         if (fsl_pcie_check_link(hose))
  99                 hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 100         else
 101                 hose->indirect_type &= ~PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 102
 103         return indirect_read_config(bus, devfn, offset, len, val);
 104 }
 105
 106 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 107
 108 static struct pci_ops fsl_indirect_pcie_ops =
 109 {
 110         .read = fsl_indirect_read_config,
 111         .write = indirect_write_config,
 112 };
 113
 114 static u64 pci64_dma_offset;
 115
 116 #ifdef CONFIG_SWIOTLB
 117 static void setup_swiotlb_ops(struct pci_controller *hose)
 118 {
 119         if (ppc_swiotlb_enable) {
 120                 hose->controller_ops.dma_dev_setup = pci_dma_dev_setup_swiotlb;
 121                 set_pci_dma_ops(&powerpc_swiotlb_dma_ops);
 122         }
 123 }
 124 #else
 125 static inline void setup_swiotlb_ops(struct pci_controller *hose) {}
 126 #endif
 127
 128 static int fsl_pci_dma_set_mask(struct device *dev, u64 dma_mask)
 129 {
 130         if (!dev->dma_mask || !dma_supported(dev, dma_mask))
 131                 return -EIO;
 132
 133         /*
 134          * Fix up PCI devices that are able to DMA to the large inbound
 135          * mapping that allows addressing any RAM address from across PCI.
 136          */
 137         if (dev_is_pci(dev) && dma_mask >= pci64_dma_offset * 2 - 1) {
 138                 set_dma_ops(dev, &dma_nommu_ops);
 139                 set_dma_offset(dev, pci64_dma_offset);
 140         }
 141
 142         *dev->dma_mask = dma_mask;
 143         return 0;
 144 }
 145
 146 static int setup_one_atmu(struct ccsr_pci __iomem *pci,
 147         unsigned int index, const struct resource *res,
 148         resource_size_t offset)
 149 {
 150         resource_size_t pci_addr = res->start - offset;
 151         resource_size_t phys_addr = res->start;
 152         resource_size_t size = resource_size(res);
 153         u32 flags = 0x80044000; /* enable & mem R/W */
 154         unsigned int i;
 155
 156         pr_debug("PCI MEM resource start 0x%016llx, size 0x%016llx.\n",
 157                 (u64)res->start, (u64)size);
 158
 159         if (res->flags & IORESOURCE_PREFETCH)
 160                 flags |= 0x10000000; /* enable relaxed ordering */
 161
 162         for (i = 0; size > 0; i++) {
 163                 unsigned int bits = min_t(u32, ilog2(size),
 164                                         __ffs(pci_addr | phys_addr));
 165
 166                 if (index + i >= 5)
 167                         return -1;
 168
 169                 out_be32(&pci->pow[index + i].potar, pci_addr >> 12);
 170                 out_be32(&pci->pow[index + i].potear, (u64)pci_addr >> 44);
 171                 out_be32(&pci->pow[index + i].powbar, phys_addr >> 12);
 172                 out_be32(&pci->pow[index + i].powar, flags | (bits - 1));
 173
 174                 pci_addr += (resource_size_t)1U << bits;
 175                 phys_addr += (resource_size_t)1U << bits;
 176                 size -= (resource_size_t)1U << bits;
 177         }
 178
 179         return i;
 180 }
 181
 182 static bool is_kdump(void)
 183 {
 184         struct device_node *node;
 185
 186         node = of_find_node_by_type(NULL, "memory");
 187         if (!node) {
 188                 WARN_ON_ONCE(1);
 189                 return false;
 190         }
 191
 192         return of_property_read_bool(node, "linux,usable-memory");
 193 }
 194
 195 /* atmu setup for fsl pci/pcie controller */
 196 static void setup_pci_atmu(struct pci_controller *hose)
 197 {
 198         struct ccsr_pci __iomem *pci = hose->private_data;
 199         int i, j, n, mem_log, win_idx = 3, start_idx = 1, end_idx = 4;
 200         u64 mem, sz, paddr_hi = 0;
 201         u64 offset = 0, paddr_lo = ULLONG_MAX;
 202         u32 pcicsrbar = 0, pcicsrbar_sz;
 203         u32 piwar = PIWAR_EN | PIWAR_PF | PIWAR_TGI_LOCAL |
 204                         PIWAR_READ_SNOOP | PIWAR_WRITE_SNOOP;
 205         const u64 *reg;
 206         int len;
 207         bool setup_inbound;
 208
 209         /*
 210          * If this is kdump, we don't want to trigger a bunch of PCI
 211          * errors by closing the window on in-flight DMA.
 212          *
 213          * We still run most of the function's logic so that things like
 214          * hose->dma_window_size still get set.
 215          */
 216         setup_inbound = !is_kdump();
 217
 218         if (of_device_is_compatible(hose->dn, "fsl,bsc9132-pcie")) {
 219                 /*
 220                  * BSC9132 Rev1.0 has an issue where all the PEX inbound
 221                  * windows have implemented the default target value as 0xf
 222                  * for CCSR space.In all Freescale legacy devices the target
 223                  * of 0xf is reserved for local memory space. 9132 Rev1.0
 224                  * now has local mempry space mapped to target 0x0 instead of
 225                  * 0xf. Hence adding a workaround to remove the target 0xf
 226                  * defined for memory space from Inbound window attributes.
 227                  */
 228                 piwar &= ~PIWAR_TGI_LOCAL;
 229         }
 230
 231         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 232                 if (in_be32(&pci->block_rev1) >= PCIE_IP_REV_2_2) {
 233                         win_idx = 2;
 234                         start_idx = 0;
 235                         end_idx = 3;
 236                 }
 237         }
 238
 239         /* Disable all windows (except powar0 since it's ignored) */
 240         for(i = 1; i < 5; i++)
 241                 out_be32(&pci->pow[i].powar, 0);
 242
 243         if (setup_inbound) {
 244                 for (i = start_idx; i < end_idx; i++)
 245                         out_be32(&pci->piw[i].piwar, 0);
 246         }
 247
 248         /* Setup outbound MEM window */
 249         for(i = 0, j = 1; i < 3; i++) {
 250                 if (!(hose->mem_resources[i].flags & IORESOURCE_MEM))
 251                         continue;
 252
 253                 paddr_lo = min(paddr_lo, (u64)hose->mem_resources[i].start);
 254                 paddr_hi = max(paddr_hi, (u64)hose->mem_resources[i].end);
 255
 256                 /* We assume all memory resources have the same offset */
 257                 offset = hose->mem_offset[i];
 258                 n = setup_one_atmu(pci, j, &hose->mem_resources[i], offset);
 259
 260                 if (n < 0 || j >= 5) {
 261                         pr_err("Ran out of outbound PCI ATMUs for resource %d!\n", i);
 262                         hose->mem_resources[i].flags |= IORESOURCE_DISABLED;
 263                 } else
 264                         j += n;
 265         }
 266
 267         /* Setup outbound IO window */
 268         if (hose->io_resource.flags & IORESOURCE_IO) {
 269                 if (j >= 5) {
 270                         pr_err("Ran out of outbound PCI ATMUs for IO resource\n");
 271                 } else {
 272                         pr_debug("PCI IO resource start 0x%016llx, size 0x%016llx, "
 273                                  "phy base 0x%016llx.\n",
 274                                  (u64)hose->io_resource.start,
 275                                  (u64)resource_size(&hose->io_resource),
 276                                  (u64)hose->io_base_phys);
 277                         out_be32(&pci->pow[j].potar, (hose->io_resource.start >> 12));
 278                         out_be32(&pci->pow[j].potear, 0);
 279                         out_be32(&pci->pow[j].powbar, (hose->io_base_phys >> 12));
 280                         /* Enable, IO R/W */
 281                         out_be32(&pci->pow[j].powar, 0x80088000
 282                                 | (ilog2(hose->io_resource.end
 283                                 - hose->io_resource.start + 1) - 1));
 284                 }
 285         }
 286
 287         /* convert to pci address space */
 288         paddr_hi -= offset;
 289         paddr_lo -= offset;
 290
 291         if (paddr_hi == paddr_lo) {
 292                 pr_err("%pOF: No outbound window space\n", hose->dn);
 293                 return;
 294         }
 295
 296         if (paddr_lo == 0) {
 297                 pr_err("%pOF: No space for inbound window\n", hose->dn);
 298                 return;
 299         }
 300
 301         /* setup PCSRBAR/PEXCSRBAR */
 302         early_write_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, 0xffffffff);
 303         early_read_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, &pcicsrbar_sz);
 304         pcicsrbar_sz = ~pcicsrbar_sz + 1;
 305
 306         if (paddr_hi < (0x100000000ull - pcicsrbar_sz) ||
 307                 (paddr_lo > 0x100000000ull))
 308                 pcicsrbar = 0x100000000ull - pcicsrbar_sz;
 309         else
 310                 pcicsrbar = (paddr_lo - pcicsrbar_sz) & -pcicsrbar_sz;
 311         early_write_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, pcicsrbar);
 312
 313         paddr_lo = min(paddr_lo, (u64)pcicsrbar);
 314
 315         pr_info("%pOF: PCICSRBAR @ 0x%x\n", hose->dn, pcicsrbar);
 316
 317         /* Setup inbound mem window */
 318         mem = memblock_end_of_DRAM();
 319         pr_info("%s: end of DRAM %llx\n", __func__, mem);
 320
 321         /*
 322          * The msi-address-64 property, if it exists, indicates the physical
 323          * address of the MSIIR register.  Normally, this register is located
 324          * inside CCSR, so the ATMU that covers all of CCSR is used. But if
 325          * this property exists, then we normally need to create a new ATMU
 326          * for it.  For now, however, we cheat.  The only entity that creates
 327          * this property is the Freescale hypervisor, and the address is
 328          * specified in the partition configuration.  Typically, the address
 329          * is located in the page immediately after the end of DDR.  If so, we
 330          * can avoid allocating a new ATMU by extending the DDR ATMU by one
 331          * page.
 332          */
 333         reg = of_get_property(hose->dn, "msi-address-64", &len);
 334         if (reg && (len == sizeof(u64))) {
 335                 u64 address = be64_to_cpup(reg);
 336
 337                 if ((address >= mem) && (address < (mem + PAGE_SIZE))) {
 338                         pr_info("%pOF: extending DDR ATMU to cover MSIIR", hose->dn);
 339                         mem += PAGE_SIZE;
 340                 } else {
 341                         /* TODO: Create a new ATMU for MSIIR */
 342                         pr_warn("%pOF: msi-address-64 address of %llx is "
 343                                 "unsupported\n", hose->dn, address);
 344                 }
 345         }
 346
 347         sz = min(mem, paddr_lo);
 348         mem_log = ilog2(sz);
 349
 350         /* PCIe can overmap inbound & outbound since RX & TX are separated */
 351         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 352                 /* Size window to exact size if power-of-two or one size up */
 353                 if ((1ull << mem_log) != mem) {
 354                         mem_log++;
 355                         if ((1ull << mem_log) > mem)
 356                                 pr_info("%pOF: Setting PCI inbound window "
 357                                         "greater than memory size\n", hose->dn);
 358                 }
 359
 360                 piwar |= ((mem_log - 1) & PIWAR_SZ_MASK);
 361
 362                 if (setup_inbound) {
 363                         /* Setup inbound memory window */
 364                         out_be32(&pci->piw[win_idx].pitar,  0x00000000);
 365                         out_be32(&pci->piw[win_idx].piwbar, 0x00000000);
 366                         out_be32(&pci->piw[win_idx].piwar,  piwar);
 367                 }
 368
 369                 win_idx--;
 370                 hose->dma_window_base_cur = 0x00000000;
 371                 hose->dma_window_size = (resource_size_t)sz;
 372
 373                 /*
 374                  * if we have >4G of memory setup second PCI inbound window to
 375                  * let devices that are 64-bit address capable to work w/o
 376                  * SWIOTLB and access the full range of memory
 377                  */
 378                 if (sz != mem) {
 379                         mem_log = ilog2(mem);
 380
 381                         /* Size window up if we dont fit in exact power-of-2 */
 382                         if ((1ull << mem_log) != mem)
 383                                 mem_log++;
 384
 385                         piwar = (piwar & ~PIWAR_SZ_MASK) | (mem_log - 1);
 386                         pci64_dma_offset = 1ULL << mem_log;
 387
 388                         if (setup_inbound) {
 389                                 /* Setup inbound memory window */
 390                                 out_be32(&pci->piw[win_idx].pitar,  0x00000000);
 391                                 out_be32(&pci->piw[win_idx].piwbear,
 392                                                 pci64_dma_offset >> 44);
 393                                 out_be32(&pci->piw[win_idx].piwbar,
 394                                                 pci64_dma_offset >> 12);
 395                                 out_be32(&pci->piw[win_idx].piwar,  piwar);
 396                         }
 397
 398                         /*
 399                          * install our own dma_set_mask handler to fixup dma_ops
 400                          * and dma_offset
 401                          */
 402                         ppc_md.dma_set_mask = fsl_pci_dma_set_mask;
 403
 404                         pr_info("%pOF: Setup 64-bit PCI DMA window\n", hose->dn);
 405                 }
 406         } else {
 407                 u64 paddr = 0;
 408
 409                 if (setup_inbound) {
 410                         /* Setup inbound memory window */
 411                         out_be32(&pci->piw[win_idx].pitar,  paddr >> 12);
 412                         out_be32(&pci->piw[win_idx].piwbar, paddr >> 12);
 413                         out_be32(&pci->piw[win_idx].piwar,
 414                                  (piwar | (mem_log - 1)));
 415                 }
 416
 417                 win_idx--;
 418                 paddr += 1ull << mem_log;
 419                 sz -= 1ull << mem_log;
 420
 421                 if (sz) {
 422                         mem_log = ilog2(sz);
 423                         piwar |= (mem_log - 1);
 424
 425                         if (setup_inbound) {
 426                                 out_be32(&pci->piw[win_idx].pitar,
 427                                          paddr >> 12);
 428                                 out_be32(&pci->piw[win_idx].piwbar,
 429                                          paddr >> 12);
 430                                 out_be32(&pci->piw[win_idx].piwar, piwar);
 431                         }
 432
 433                         win_idx--;
 434                         paddr += 1ull << mem_log;
 435                 }
 436
 437                 hose->dma_window_base_cur = 0x00000000;
 438                 hose->dma_window_size = (resource_size_t)paddr;
 439         }
 440
 441         if (hose->dma_window_size < mem) {
 442 #ifdef CONFIG_SWIOTLB
 443                 ppc_swiotlb_enable = 1;
 444 #else
 445                 pr_err("%pOF: ERROR: Memory size exceeds PCI ATMU ability to "
 446                         "map - enable CONFIG_SWIOTLB to avoid dma errors.\n",
 447                          hose->dn);
 448 #endif
 449                 /* adjusting outbound windows could reclaim space in mem map */
 450                 if (paddr_hi < 0xffffffffull)
 451                         pr_warn("%pOF: WARNING: Outbound window cfg leaves "
 452                                 "gaps in memory map. Adjusting the memory map "
 453                                 "could reduce unnecessary bounce buffering.\n",
 454                                 hose->dn);
 455
 456                 pr_info("%pOF: DMA window size is 0x%llx\n", hose->dn,
 457                         (u64)hose->dma_window_size);
 458         }
 459 }
 460
 461 static void __init setup_pci_cmd(struct pci_controller *hose)
 462 {
 463         u16 cmd;
 464         int cap_x;
 465
 466         early_read_config_word(hose, 0, 0, PCI_COMMAND, &cmd);
 467         cmd |= PCI_COMMAND_SERR | PCI_COMMAND_MASTER | PCI_COMMAND_MEMORY
 468                 | PCI_COMMAND_IO;
 469         early_write_config_word(hose, 0, 0, PCI_COMMAND, cmd);
 470
 471         cap_x = early_find_capability(hose, 0, 0, PCI_CAP_ID_PCIX);
 472         if (cap_x) {
 473                 int pci_x_cmd = cap_x + PCI_X_CMD;
 474                 cmd = PCI_X_CMD_MAX_SPLIT | PCI_X_CMD_MAX_READ
 475                         | PCI_X_CMD_ERO | PCI_X_CMD_DPERR_E;
 476                 early_write_config_word(hose, 0, 0, pci_x_cmd, cmd);
 477         } else {
 478                 early_write_config_byte(hose, 0, 0, PCI_LATENCY_TIMER, 0x80);
 479         }
 480 }
 481
 482 void fsl_pcibios_fixup_bus(struct pci_bus *bus)
 483 {
 484         struct pci_controller *hose = pci_bus_to_host(bus);
 485         int i, is_pcie = 0, no_link;
 486
 487         /* The root complex bridge comes up with bogus resources,
 488          * we copy the PHB ones in.
 489          *
 490          * With the current generic PCI code, the PHB bus no longer
 491          * has bus->resource[0..4] set, so things are a bit more
 492          * tricky.
 493          */
 494
 495         if (fsl_pcie_bus_fixup)
 496                 is_pcie = early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP);
 497         no_link = !!(hose->indirect_type & PPC_INDIRECT_TYPE_NO_PCIE_LINK);
 498
 499         if (bus->parent == hose->bus && (is_pcie || no_link)) {
 500                 for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; ++i) {
 501                         struct resource *res = bus->resource[i];
 502                         struct resource *par;
 503
 504                         if (!res)
 505                                 continue;
 506                         if (i == 0)
 507                                 par = &hose->io_resource;
 508                         else if (i < 4)
 509                                 par = &hose->mem_resources[i-1];
 510                         else par = NULL;
 511
 512                         res->start = par ? par->start : 0;
 513                         res->end   = par ? par->end   : 0;
 514                         res->flags = par ? par->flags : 0;
 515                 }
 516         }
 517 }
 518
 519 int fsl_add_bridge(struct platform_device *pdev, int is_primary)
 520 {
 521         int len;
 522         struct pci_controller *hose;
 523         struct resource rsrc;
 524         const int *bus_range;
 525         u8 hdr_type, progif;
 526         u32 class_code;
 527         struct device_node *dev;
 528         struct ccsr_pci __iomem *pci;
 529         u16 temp;
 530         u32 svr = mfspr(SPRN_SVR);
 531
 532         dev = pdev->dev.of_node;
 533
 534         if (!of_device_is_available(dev)) {
 535                 pr_warn("%pOF: disabled\n", dev);
 536                 return -ENODEV;
 537         }
 538
 539         pr_debug("Adding PCI host bridge %pOF\n", dev);
 540
 541         /* Fetch host bridge registers address */
 542         if (of_address_to_resource(dev, 0, &rsrc)) {
 543                 printk(KERN_WARNING "Can't get pci register base!");
 544                 return -ENOMEM;
 545         }
 546
 547         /* Get bus range if any */
 548         bus_range = of_get_property(dev, "bus-range", &len);
 549         if (bus_range == NULL || len < 2 * sizeof(int))
 550                 printk(KERN_WARNING "Can't get bus-range for %pOF, assume"
 551                         " bus 0\n", dev);
 552
 553         pci_add_flags(PCI_REASSIGN_ALL_BUS);
 554         hose = pcibios_alloc_controller(dev);
 555         if (!hose)
 556                 return -ENOMEM;
 557
 558         /* set platform device as the parent */
 559         hose->parent = &pdev->dev;
 560         hose->first_busno = bus_range ? bus_range[0] : 0x0;
 561         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 562
 563         pr_debug("PCI memory map start 0x%016llx, size 0x%016llx\n",
 564                  (u64)rsrc.start, (u64)resource_size(&rsrc));
 565
 566         pci = hose->private_data = ioremap(rsrc.start, resource_size(&rsrc));
 567         if (!hose->private_data)
 568                 goto no_bridge;
 569
 570         setup_indirect_pci(hose, rsrc.start, rsrc.start + 0x4,
 571                            PPC_INDIRECT_TYPE_BIG_ENDIAN);
 572
 573         if (in_be32(&pci->block_rev1) < PCIE_IP_REV_3_0)
 574                 hose->indirect_type |= PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK;
 575
 576         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 577                 /* use fsl_indirect_read_config for PCIe */
 578                 hose->ops = &fsl_indirect_pcie_ops;
 579                 /* For PCIE read HEADER_TYPE to identify controller mode */
 580                 early_read_config_byte(hose, 0, 0, PCI_HEADER_TYPE, &hdr_type);
 581                 if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE)
 582                         goto no_bridge;
 583
 584         } else {
 585                 /* For PCI read PROG to identify controller mode */
 586                 early_read_config_byte(hose, 0, 0, PCI_CLASS_PROG, &progif);
 587                 if ((progif & 1) &&
 588                     !of_property_read_bool(dev, "fsl,pci-agent-force-enum"))
 589                         goto no_bridge;
 590         }
 591
 592         setup_pci_cmd(hose);
 593
 594         /* check PCI express link status */
 595         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 596                 hose->indirect_type |= PPC_INDIRECT_TYPE_EXT_REG |
 597                         PPC_INDIRECT_TYPE_SURPRESS_PRIMARY_BUS;
 598                 if (fsl_pcie_check_link(hose))
 599                         hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 600                 /* Fix Class Code to PCI_CLASS_BRIDGE_PCI_NORMAL for pre-3.0 controller */
 601                 if (in_be32(&pci->block_rev1) < PCIE_IP_REV_3_0) {
 602                         early_read_config_dword(hose, 0, 0, PCIE_FSL_CSR_CLASSCODE, &class_code);
 603                         class_code &= 0xff;
 604                         class_code |= PCI_CLASS_BRIDGE_PCI_NORMAL << 8;
 605                         early_write_config_dword(hose, 0, 0, PCIE_FSL_CSR_CLASSCODE, class_code);
 606                 }
 607         } else {
 608                 /*
 609                  * Set PBFR(PCI Bus Function Register)[10] = 1 to
 610                  * disable the combining of crossing cacheline
 611                  * boundary requests into one burst transaction.
 612                  * PCI-X operation is not affected.
 613                  * Fix erratum PCI 5 on MPC8548
 614                  */
 615 #define PCI_BUS_FUNCTION 0x44
 616 #define PCI_BUS_FUNCTION_MDS 0x400      /* Master disable streaming */
 617                 if (((SVR_SOC_VER(svr) == SVR_8543) ||
 618                      (SVR_SOC_VER(svr) == SVR_8545) ||
 619                      (SVR_SOC_VER(svr) == SVR_8547) ||
 620                      (SVR_SOC_VER(svr) == SVR_8548)) &&
 621                     !early_find_capability(hose, 0, 0, PCI_CAP_ID_PCIX)) {
 622                         early_read_config_word(hose, 0, 0,
 623                                         PCI_BUS_FUNCTION, &temp);
 624                         temp |= PCI_BUS_FUNCTION_MDS;
 625                         early_write_config_word(hose, 0, 0,
 626                                         PCI_BUS_FUNCTION, temp);
 627                 }
 628         }
 629
 630         printk(KERN_INFO "Found FSL PCI host bridge at 0x%016llx. "
 631                 "Firmware bus number: %d->%d\n",
 632                 (unsigned long long)rsrc.start, hose->first_busno,
 633                 hose->last_busno);
 634
 635         pr_debug(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 636                 hose, hose->cfg_addr, hose->cfg_data);
 637
 638         /* Interpret the "ranges" property */
 639         /* This also maps the I/O region and sets isa_io/mem_base */
 640         pci_process_bridge_OF_ranges(hose, dev, is_primary);
 641
 642         /* Setup PEX window registers */
 643         setup_pci_atmu(hose);
 644
 645         /* Set up controller operations */
 646         setup_swiotlb_ops(hose);
 647
 648         return 0;
 649
 650 no_bridge:
 651         iounmap(hose->private_data);
 652         /* unmap cfg_data & cfg_addr separately if not on same page */
 653         if (((unsigned long)hose->cfg_data & PAGE_MASK) !=
 654             ((unsigned long)hose->cfg_addr & PAGE_MASK))
 655                 iounmap(hose->cfg_data);
 656         iounmap(hose->cfg_addr);
 657         pcibios_free_controller(hose);
 658         return -ENODEV;
 659 }
 660 #endif /* CONFIG_FSL_SOC_BOOKE || CONFIG_PPC_86xx */
 661
 662 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_FREESCALE, PCI_ANY_ID,
 663                         quirk_fsl_pcie_early);
 664
 665 #if defined(CONFIG_PPC_83xx) || defined(CONFIG_PPC_MPC512x)
 666 struct mpc83xx_pcie_priv {
 667         void __iomem *cfg_type0;
 668         void __iomem *cfg_type1;
 669         u32 dev_base;
 670 };
 671
 672 struct pex_inbound_window {
 673         u32 ar;
 674         u32 tar;
 675         u32 barl;
 676         u32 barh;
 677 };
 678
 679 /*
 680  * With the convention of u-boot, the PCIE outbound window 0 serves
 681  * as configuration transactions outbound.
 682  */
 683 #define PEX_OUTWIN0_BAR         0xCA4
 684 #define PEX_OUTWIN0_TAL         0xCA8
 685 #define PEX_OUTWIN0_TAH         0xCAC
 686 #define PEX_RC_INWIN_BASE       0xE60
 687 #define PEX_RCIWARn_EN          0x1
 688
 689 static int mpc83xx_pcie_exclude_device(struct pci_bus *bus, unsigned int devfn)
 690 {
 691         struct pci_controller *hose = pci_bus_to_host(bus);
 692
 693         if (hose->indirect_type & PPC_INDIRECT_TYPE_NO_PCIE_LINK)
 694                 return PCIBIOS_DEVICE_NOT_FOUND;
 695         /*
 696          * Workaround for the HW bug: for Type 0 configure transactions the
 697          * PCI-E controller does not check the device number bits and just
 698          * assumes that the device number bits are 0.
 699          */
 700         if (bus->number == hose->first_busno ||
 701                         bus->primary == hose->first_busno) {
 702                 if (devfn & 0xf8)
 703                         return PCIBIOS_DEVICE_NOT_FOUND;
 704         }
 705
 706         if (ppc_md.pci_exclude_device) {
 707                 if (ppc_md.pci_exclude_device(hose, bus->number, devfn))
 708                         return PCIBIOS_DEVICE_NOT_FOUND;
 709         }
 710
 711         return PCIBIOS_SUCCESSFUL;
 712 }
 713
 714 static void __iomem *mpc83xx_pcie_remap_cfg(struct pci_bus *bus,
 715                                             unsigned int devfn, int offset)
 716 {
 717         struct pci_controller *hose = pci_bus_to_host(bus);
 718         struct mpc83xx_pcie_priv *pcie = hose->dn->data;
 719         u32 dev_base = bus->number << 24 | devfn << 16;
 720         int ret;
 721
 722         ret = mpc83xx_pcie_exclude_device(bus, devfn);
 723         if (ret)
 724                 return NULL;
 725
 726         offset &= 0xfff;
 727
 728         /* Type 0 */
 729         if (bus->number == hose->first_busno)
 730                 return pcie->cfg_type0 + offset;
 731
 732         if (pcie->dev_base == dev_base)
 733                 goto mapped;
 734
 735         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAL, dev_base);
 736
 737         pcie->dev_base = dev_base;
 738 mapped:
 739         return pcie->cfg_type1 + offset;
 740 }
 741
 742 static int mpc83xx_pcie_write_config(struct pci_bus *bus, unsigned int devfn,
 743                                      int offset, int len, u32 val)
 744 {
 745         struct pci_controller *hose = pci_bus_to_host(bus);
 746
 747         /* PPC_INDIRECT_TYPE_SURPRESS_PRIMARY_BUS */
 748         if (offset == PCI_PRIMARY_BUS && bus->number == hose->first_busno)
 749                 val &= 0xffffff00;
 750
 751         return pci_generic_config_write(bus, devfn, offset, len, val);
 752 }
 753
 754 static struct pci_ops mpc83xx_pcie_ops = {
 755         .map_bus = mpc83xx_pcie_remap_cfg,
 756         .read = pci_generic_config_read,
 757         .write = mpc83xx_pcie_write_config,
 758 };
 759
 760 static int __init mpc83xx_pcie_setup(struct pci_controller *hose,
 761                                      struct resource *reg)
 762 {
 763         struct mpc83xx_pcie_priv *pcie;
 764         u32 cfg_bar;
 765         int ret = -ENOMEM;
 766
 767         pcie = zalloc_maybe_bootmem(sizeof(*pcie), GFP_KERNEL);
 768         if (!pcie)
 769                 return ret;
 770
 771         pcie->cfg_type0 = ioremap(reg->start, resource_size(reg));
 772         if (!pcie->cfg_type0)
 773                 goto err0;
 774
 775         cfg_bar = in_le32(pcie->cfg_type0 + PEX_OUTWIN0_BAR);
 776         if (!cfg_bar) {
 777                 /* PCI-E isn't configured. */
 778                 ret = -ENODEV;
 779                 goto err1;
 780         }
 781
 782         pcie->cfg_type1 = ioremap(cfg_bar, 0x1000);
 783         if (!pcie->cfg_type1)
 784                 goto err1;
 785
 786         WARN_ON(hose->dn->data);
 787         hose->dn->data = pcie;
 788         hose->ops = &mpc83xx_pcie_ops;
 789         hose->indirect_type |= PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK;
 790
 791         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAH, 0);
 792         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAL, 0);
 793
 794         if (fsl_pcie_check_link(hose))
 795                 hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 796
 797         return 0;
 798 err1:
 799         iounmap(pcie->cfg_type0);
 800 err0:
 801         kfree(pcie);
 802         return ret;
 803
 804 }
 805
 806 int __init mpc83xx_add_bridge(struct device_node *dev)
 807 {
 808         int ret;
 809         int len;
 810         struct pci_controller *hose;
 811         struct resource rsrc_reg;
 812         struct resource rsrc_cfg;
 813         const int *bus_range;
 814         int primary;
 815
 816         is_mpc83xx_pci = 1;
 817
 818         if (!of_device_is_available(dev)) {
 819                 pr_warn("%pOF: disabled by the firmware.\n",
 820                         dev);
 821                 return -ENODEV;
 822         }
 823         pr_debug("Adding PCI host bridge %pOF\n", dev);
 824
 825         /* Fetch host bridge registers address */
 826         if (of_address_to_resource(dev, 0, &rsrc_reg)) {
 827                 printk(KERN_WARNING "Can't get pci register base!\n");
 828                 return -ENOMEM;
 829         }
 830
 831         memset(&rsrc_cfg, 0, sizeof(rsrc_cfg));
 832
 833         if (of_address_to_resource(dev, 1, &rsrc_cfg)) {
 834                 printk(KERN_WARNING
 835                         "No pci config register base in dev tree, "
 836                         "using default\n");
 837                 /*
 838                  * MPC83xx supports up to two host controllers
 839                  *      one at 0x8500 has config space registers at 0x8300
 840                  *      one at 0x8600 has config space registers at 0x8380
 841                  */
 842                 if ((rsrc_reg.start & 0xfffff) == 0x8500)
 843                         rsrc_cfg.start = (rsrc_reg.start & 0xfff00000) + 0x8300;
 844                 else if ((rsrc_reg.start & 0xfffff) == 0x8600)
 845                         rsrc_cfg.start = (rsrc_reg.start & 0xfff00000) + 0x8380;
 846         }
 847         /*
 848          * Controller at offset 0x8500 is primary
 849          */
 850         if ((rsrc_reg.start & 0xfffff) == 0x8500)
 851                 primary = 1;
 852         else
 853                 primary = 0;
 854
 855         /* Get bus range if any */
 856         bus_range = of_get_property(dev, "bus-range", &len);
 857         if (bus_range == NULL || len < 2 * sizeof(int)) {
 858                 printk(KERN_WARNING "Can't get bus-range for %pOF, assume"
 859                        " bus 0\n", dev);
 860         }
 861
 862         pci_add_flags(PCI_REASSIGN_ALL_BUS);
 863         hose = pcibios_alloc_controller(dev);
 864         if (!hose)
 865                 return -ENOMEM;
 866
 867         hose->first_busno = bus_range ? bus_range[0] : 0;
 868         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 869
 870         if (of_device_is_compatible(dev, "fsl,mpc8314-pcie")) {
 871                 ret = mpc83xx_pcie_setup(hose, &rsrc_reg);
 872                 if (ret)
 873                         goto err0;
 874         } else {
 875                 setup_indirect_pci(hose, rsrc_cfg.start,
 876                                    rsrc_cfg.start + 4, 0);
 877         }
 878
 879         printk(KERN_INFO "Found FSL PCI host bridge at 0x%016llx. "
 880                "Firmware bus number: %d->%d\n",
 881                (unsigned long long)rsrc_reg.start, hose->first_busno,
 882                hose->last_busno);
 883
 884         pr_debug(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 885             hose, hose->cfg_addr, hose->cfg_data);
 886
 887         /* Interpret the "ranges" property */
 888         /* This also maps the I/O region and sets isa_io/mem_base */
 889         pci_process_bridge_OF_ranges(hose, dev, primary);
 890
 891         return 0;
 892 err0:
 893         pcibios_free_controller(hose);
 894         return ret;
 895 }
 896 #endif /* CONFIG_PPC_83xx */
 897
 898 u64 fsl_pci_immrbar_base(struct pci_controller *hose)
 899 {
 900 #ifdef CONFIG_PPC_83xx
 901         if (is_mpc83xx_pci) {
 902                 struct mpc83xx_pcie_priv *pcie = hose->dn->data;
 903                 struct pex_inbound_window *in;
 904                 int i;
 905
 906                 /* Walk the Root Complex Inbound windows to match IMMR base */
 907                 in = pcie->cfg_type0 + PEX_RC_INWIN_BASE;
 908                 for (i = 0; i < 4; i++) {
 909                         /* not enabled, skip */
 910                         if (!(in_le32(&in[i].ar) & PEX_RCIWARn_EN))
 911                                 continue;
 912
 913                         if (get_immrbase() == in_le32(&in[i].tar))
 914                                 return (u64)in_le32(&in[i].barh) << 32 |
 915                                             in_le32(&in[i].barl);
 916                 }
 917
 918                 printk(KERN_WARNING "could not find PCI BAR matching IMMR\n");
 919         }
 920 #endif
 921
 922 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 923         if (!is_mpc83xx_pci) {
 924                 u32 base;
 925
 926                 pci_bus_read_config_dword(hose->bus,
 927                         PCI_DEVFN(0, 0), PCI_BASE_ADDRESS_0, &base);
 928
 929                 /*
 930                  * For PEXCSRBAR, bit 3-0 indicate prefetchable and
 931                  * address type. So when getting base address, these
 932                  * bits should be masked
 933                  */
 934                 base &= PCI_BASE_ADDRESS_MEM_MASK;
 935
 936                 return base;
 937         }
 938 #endif
 939
 940         return 0;
 941 }
 942
 943 #ifdef CONFIG_E500
 944 static int mcheck_handle_load(struct pt_regs *regs, u32 inst)
 945 {
 946         unsigned int rd, ra, rb, d;
 947
 948         rd = get_rt(inst);
 949         ra = get_ra(inst);
 950         rb = get_rb(inst);
 951         d = get_d(inst);
 952
 953         switch (get_op(inst)) {
 954         case 31:
 955                 switch (get_xop(inst)) {
 956                 case OP_31_XOP_LWZX:
 957                 case OP_31_XOP_LWBRX:
 958                         regs->gpr[rd] = 0xffffffff;
 959                         break;
 960
 961                 case OP_31_XOP_LWZUX:
 962                         regs->gpr[rd] = 0xffffffff;
 963                         regs->gpr[ra] += regs->gpr[rb];
 964                         break;
 965
 966                 case OP_31_XOP_LBZX:
 967                         regs->gpr[rd] = 0xff;
 968                         break;
 969
 970                 case OP_31_XOP_LBZUX:
 971                         regs->gpr[rd] = 0xff;
 972                         regs->gpr[ra] += regs->gpr[rb];
 973                         break;
 974
 975                 case OP_31_XOP_LHZX:
 976                 case OP_31_XOP_LHBRX:
 977                         regs->gpr[rd] = 0xffff;
 978                         break;
 979
 980                 case OP_31_XOP_LHZUX:
 981                         regs->gpr[rd] = 0xffff;
 982                         regs->gpr[ra] += regs->gpr[rb];
 983                         break;
 984
 985                 case OP_31_XOP_LHAX:
 986                         regs->gpr[rd] = ~0UL;
 987                         break;
 988
 989                 case OP_31_XOP_LHAUX:
 990                         regs->gpr[rd] = ~0UL;
 991                         regs->gpr[ra] += regs->gpr[rb];
 992                         break;
 993
 994                 default:
 995                         return 0;
 996                 }
 997                 break;
 998
 999         case OP_LWZ:
1000                 regs->gpr[rd] = 0xffffffff;
1001                 break;
1002
1003         case OP_LWZU:
1004                 regs->gpr[rd] = 0xffffffff;
1005                 regs->gpr[ra] += (s16)d;
1006                 break;
1007
1008         case OP_LBZ:
1009                 regs->gpr[rd] = 0xff;
1010                 break;
1011
1012         case OP_LBZU:
1013                 regs->gpr[rd] = 0xff;
1014                 regs->gpr[ra] += (s16)d;
1015                 break;
1016
1017         case OP_LHZ:
1018                 regs->gpr[rd] = 0xffff;
1019                 break;
1020
1021         case OP_LHZU:
1022                 regs->gpr[rd] = 0xffff;
1023                 regs->gpr[ra] += (s16)d;
1024                 break;
1025
1026         case OP_LHA:
1027                 regs->gpr[rd] = ~0UL;
1028                 break;
1029
1030         case OP_LHAU:
1031                 regs->gpr[rd] = ~0UL;
1032                 regs->gpr[ra] += (s16)d;
1033                 break;
1034
1035         default:
1036                 return 0;
1037         }
1038
1039         return 1;
1040 }
1041
1042 static int is_in_pci_mem_space(phys_addr_t addr)
1043 {
1044         struct pci_controller *hose;
1045         struct resource *res;
1046         int i;
1047
1048         list_for_each_entry(hose, &hose_list, list_node) {
1049                 if (!(hose->indirect_type & PPC_INDIRECT_TYPE_EXT_REG))
1050                         continue;
1051
1052                 for (i = 0; i < 3; i++) {
1053                         res = &hose->mem_resources[i];
1054                         if ((res->flags & IORESOURCE_MEM) &&
1055                                 addr >= res->start && addr <= res->end)
1056                                 return 1;
1057                 }
1058         }
1059         return 0;
1060 }
1061
1062 int fsl_pci_mcheck_exception(struct pt_regs *regs)
1063 {
1064         u32 inst;
1065         int ret;
1066         phys_addr_t addr = 0;
1067
1068         /* Let KVM/QEMU deal with the exception */
1069         if (regs->msr & MSR_GS)
1070                 return 0;
1071
1072 #ifdef CONFIG_PHYS_64BIT
1073         addr = mfspr(SPRN_MCARU);
1074         addr <<= 32;
1075 #endif
1076         addr += mfspr(SPRN_MCAR);
1077
1078         if (is_in_pci_mem_space(addr)) {
1079                 if (user_mode(regs)) {
1080                         pagefault_disable();
1081                         ret = get_user(inst, (__u32 __user *)regs->nip);
1082                         pagefault_enable();
1083                 } else {
1084                         ret = probe_kernel_address((void *)regs->nip, inst);
1085                 }
1086
1087                 if (!ret && mcheck_handle_load(regs, inst)) {
1088                         regs->nip += 4;
1089                         return 1;
1090                 }
1091         }
1092
1093         return 0;
1094 }
1095 #endif
1096
1097 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
1098 static const struct of_device_id pci_ids[] = {
1099         { .compatible = "fsl,mpc8540-pci", },
1100         { .compatible = "fsl,mpc8548-pcie", },
1101         { .compatible = "fsl,mpc8610-pci", },
1102         { .compatible = "fsl,mpc8641-pcie", },
1103         { .compatible = "fsl,qoriq-pcie", },
1104         { .compatible = "fsl,qoriq-pcie-v2.1", },
1105         { .compatible = "fsl,qoriq-pcie-v2.2", },
1106         { .compatible = "fsl,qoriq-pcie-v2.3", },
1107         { .compatible = "fsl,qoriq-pcie-v2.4", },
1108         { .compatible = "fsl,qoriq-pcie-v3.0", },
1109
1110         /*
1111          * The following entries are for compatibility with older device
1112          * trees.
1113          */
1114         { .compatible = "fsl,p1022-pcie", },
1115         { .compatible = "fsl,p4080-pcie", },
1116
1117         {},
1118 };
1119
1120 struct device_node *fsl_pci_primary;
1121
1122 void fsl_pci_assign_primary(void)
1123 {
1124         struct device_node *np;
1125
1126         /* Callers can specify the primary bus using other means. */
1127         if (fsl_pci_primary)
1128                 return;
1129
1130         /* If a PCI host bridge contains an ISA node, it's primary. */
1131         np = of_find_node_by_type(NULL, "isa");
1132         while ((fsl_pci_primary = of_get_parent(np))) {
1133                 of_node_put(np);
1134                 np = fsl_pci_primary;
1135
1136                 if (of_match_node(pci_ids, np) && of_device_is_available(np))
1137                         return;
1138         }
1139
1140         /*
1141          * If there's no PCI host bridge with ISA, arbitrarily
1142          * designate one as primary.  This can go away once
1143          * various bugs with primary-less systems are fixed.
1144          */
1145         for_each_matching_node(np, pci_ids) {
1146                 if (of_device_is_available(np)) {
1147                         fsl_pci_primary = np;
1148                         of_node_put(np);
1149                         return;
1150                 }
1151         }
1152 }
1153
1154 #ifdef CONFIG_PM_SLEEP
1155 static irqreturn_t fsl_pci_pme_handle(int irq, void *dev_id)
1156 {
1157         struct pci_controller *hose = dev_id;
1158         struct ccsr_pci __iomem *pci = hose->private_data;
1159         u32 dr;
1160
1161         dr = in_be32(&pci->pex_pme_mes_dr);
1162         if (!dr)
1163                 return IRQ_NONE;
1164
1165         out_be32(&pci->pex_pme_mes_dr, dr);
1166
1167         return IRQ_HANDLED;
1168 }
1169
1170 static int fsl_pci_pme_probe(struct pci_controller *hose)
1171 {
1172         struct ccsr_pci __iomem *pci;
1173         struct pci_dev *dev;
1174         int pme_irq;
1175         int res;
1176         u16 pms;
1177
1178         /* Get hose's pci_dev */
1179         dev = list_first_entry(&hose->bus->devices, typeof(*dev), bus_list);
1180
1181         /* PME Disable */
1182         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pms);
1183         pms &= ~PCI_PM_CTRL_PME_ENABLE;
1184         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pms);
1185
1186         pme_irq = irq_of_parse_and_map(hose->dn, 0);
1187         if (!pme_irq) {
1188                 dev_err(&dev->dev, "Failed to map PME interrupt.\n");
1189
1190                 return -ENXIO;
1191         }
1192
1193         res = devm_request_irq(hose->parent, pme_irq,
1194                         fsl_pci_pme_handle,
1195                         IRQF_SHARED,
1196                         "[PCI] PME", hose);
1197         if (res < 0) {
1198                 dev_err(&dev->dev, "Unable to request irq %d for PME\n", pme_irq);
1199                 irq_dispose_mapping(pme_irq);
1200
1201                 return -ENODEV;
1202         }
1203
1204         pci = hose->private_data;
1205
1206         /* Enable PTOD, ENL23D & EXL23D */
1207         clrbits32(&pci->pex_pme_mes_disr,
1208                   PME_DISR_EN_PTOD | PME_DISR_EN_ENL23D | PME_DISR_EN_EXL23D);
1209
1210         out_be32(&pci->pex_pme_mes_ier, 0);
1211         setbits32(&pci->pex_pme_mes_ier,
1212                   PME_DISR_EN_PTOD | PME_DISR_EN_ENL23D | PME_DISR_EN_EXL23D);
1213
1214         /* PME Enable */
1215         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pms);
1216         pms |= PCI_PM_CTRL_PME_ENABLE;
1217         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pms);
1218
1219         return 0;
1220 }
1221
1222 static void send_pme_turnoff_message(struct pci_controller *hose)
1223 {
1224         struct ccsr_pci __iomem *pci = hose->private_data;
1225         u32 dr;
1226         int i;
1227
1228         /* Send PME_Turn_Off Message Request */
1229         setbits32(&pci->pex_pmcr, PEX_PMCR_PTOMR);
1230
1231         /* Wait trun off done */
1232         for (i = 0; i < 150; i++) {
1233                 dr = in_be32(&pci->pex_pme_mes_dr);
1234                 if (dr) {
1235                         out_be32(&pci->pex_pme_mes_dr, dr);
1236                         break;
1237                 }
1238
1239                 udelay(1000);
1240         }
1241 }
1242
1243 static void fsl_pci_syscore_do_suspend(struct pci_controller *hose)
1244 {
1245         send_pme_turnoff_message(hose);
1246 }
1247
1248 static int fsl_pci_syscore_suspend(void)
1249 {
1250         struct pci_controller *hose, *tmp;
1251
1252         list_for_each_entry_safe(hose, tmp, &hose_list, list_node)
1253                 fsl_pci_syscore_do_suspend(hose);
1254
1255         return 0;
1256 }
1257
1258 static void fsl_pci_syscore_do_resume(struct pci_controller *hose)
1259 {
1260         struct ccsr_pci __iomem *pci = hose->private_data;
1261         u32 dr;
1262         int i;
1263
1264         /* Send Exit L2 State Message */
1265         setbits32(&pci->pex_pmcr, PEX_PMCR_EXL2S);
1266
1267         /* Wait exit done */
1268         for (i = 0; i < 150; i++) {
1269                 dr = in_be32(&pci->pex_pme_mes_dr);
1270                 if (dr) {
1271                         out_be32(&pci->pex_pme_mes_dr, dr);
1272                         break;
1273                 }
1274
1275                 udelay(1000);
1276         }
1277
1278         setup_pci_atmu(hose);
1279 }
1280
1281 static void fsl_pci_syscore_resume(void)
1282 {
1283         struct pci_controller *hose, *tmp;
1284
1285         list_for_each_entry_safe(hose, tmp, &hose_list, list_node)
1286                 fsl_pci_syscore_do_resume(hose);
1287 }
1288
1289 static struct syscore_ops pci_syscore_pm_ops = {
1290         .suspend = fsl_pci_syscore_suspend,
1291         .resume = fsl_pci_syscore_resume,
1292 };
1293 #endif
1294
1295 void fsl_pcibios_fixup_phb(struct pci_controller *phb)
1296 {
1297 #ifdef CONFIG_PM_SLEEP
1298         fsl_pci_pme_probe(phb);
1299 #endif
1300 }
1301
1302 static int add_err_dev(struct platform_device *pdev)
1303 {
1304         struct platform_device *errdev;
1305         struct mpc85xx_edac_pci_plat_data pd = {
1306                 .of_node = pdev->dev.of_node
1307         };
1308
1309         errdev = platform_device_register_resndata(&pdev->dev,
1310                                                    "mpc85xx-pci-edac",
1311                                                    PLATFORM_DEVID_AUTO,
1312                                                    pdev->resource,
1313                                                    pdev->num_resources,
1314                                                    &pd, sizeof(pd));
1315
1316         return PTR_ERR_OR_ZERO(errdev);
1317 }
1318
1319 static int fsl_pci_probe(struct platform_device *pdev)
1320 {
1321         struct device_node *node;
1322         int ret;
1323
1324         node = pdev->dev.of_node;
1325         ret = fsl_add_bridge(pdev, fsl_pci_primary == node);
1326         if (ret)
1327                 return ret;
1328
1329         ret = add_err_dev(pdev);
1330         if (ret)
1331                 dev_err(&pdev->dev, "couldn't register error device: %d\n",
1332                         ret);
1333
1334         return 0;
1335 }
1336
1337 static struct platform_driver fsl_pci_driver = {
1338         .driver = {
1339                 .name = "fsl-pci",
1340                 .of_match_table = pci_ids,
1341         },
1342         .probe = fsl_pci_probe,
1343 };
1344
1345 static int __init fsl_pci_init(void)
1346 {
1347 #ifdef CONFIG_PM_SLEEP
1348         register_syscore_ops(&pci_syscore_pm_ops);
1349 #endif
1350         return platform_driver_register(&fsl_pci_driver);
1351 }
1352 arch_initcall(fsl_pci_init);
1353 #endif