arch/x86/events/amd/ibs.c

   1 /*
   2  * Performance events - AMD IBS
   3  *
   4  *  Copyright (C) 2011 Advanced Micro Devices, Inc., Robert Richter
   5  *
   6  *  For licencing details see kernel-base/COPYING
   7  */
   8
   9 #include <linux/perf_event.h>
  10 #include <linux/init.h>
  11 #include <linux/export.h>
  12 #include <linux/pci.h>
  13 #include <linux/ptrace.h>
  14 #include <linux/syscore_ops.h>
  15 #include <linux/sched/clock.h>
  16
  17 #include <asm/apic.h>
  18
  19 #include "../perf_event.h"
  20
  21 static u32 ibs_caps;
  22
  23 #if defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD)
  24
  25 #include <linux/kprobes.h>
  26 #include <linux/hardirq.h>
  27
  28 #include <asm/nmi.h>
  29
  30 #define IBS_FETCH_CONFIG_MASK   (IBS_FETCH_RAND_EN | IBS_FETCH_MAX_CNT)
  31 #define IBS_OP_CONFIG_MASK      IBS_OP_MAX_CNT
  32
  33
  34 /*
  35  * IBS states:
  36  *
  37  * ENABLED; tracks the pmu::add(), pmu::del() state, when set the counter is taken
  38  * and any further add()s must fail.
  39  *
  40  * STARTED/STOPPING/STOPPED; deal with pmu::start(), pmu::stop() state but are
  41  * complicated by the fact that the IBS hardware can send late NMIs (ie. after
  42  * we've cleared the EN bit).
  43  *
  44  * In order to consume these late NMIs we have the STOPPED state, any NMI that
  45  * happens after we've cleared the EN state will clear this bit and report the
  46  * NMI handled (this is fundamentally racy in the face or multiple NMI sources,
  47  * someone else can consume our BIT and our NMI will go unhandled).
  48  *
  49  * And since we cannot set/clear this separate bit together with the EN bit,
  50  * there are races; if we cleared STARTED early, an NMI could land in
  51  * between clearing STARTED and clearing the EN bit (in fact multiple NMIs
  52  * could happen if the period is small enough), and consume our STOPPED bit
  53  * and trigger streams of unhandled NMIs.
  54  *
  55  * If, however, we clear STARTED late, an NMI can hit between clearing the
  56  * EN bit and clearing STARTED, still see STARTED set and process the event.
  57  * If this event will have the VALID bit clear, we bail properly, but this
  58  * is not a given. With VALID set we can end up calling pmu::stop() again
  59  * (the throttle logic) and trigger the WARNs in there.
  60  *
  61  * So what we do is set STOPPING before clearing EN to avoid the pmu::stop()
  62  * nesting, and clear STARTED late, so that we have a well defined state over
  63  * the clearing of the EN bit.
  64  *
  65  * XXX: we could probably be using !atomic bitops for all this.
  66  */
  67
  68 enum ibs_states {
  69         IBS_ENABLED     = 0,
  70         IBS_STARTED     = 1,
  71         IBS_STOPPING    = 2,
  72         IBS_STOPPED     = 3,
  73
  74         IBS_MAX_STATES,
  75 };
  76
  77 struct cpu_perf_ibs {
  78         struct perf_event       *event;
  79         unsigned long           state[BITS_TO_LONGS(IBS_MAX_STATES)];
  80 };
  81
  82 struct perf_ibs {
  83         struct pmu                      pmu;
  84         unsigned int                    msr;
  85         u64                             config_mask;
  86         u64                             cnt_mask;
  87         u64                             enable_mask;
  88         u64                             valid_mask;
  89         u64                             max_period;
  90         unsigned long                   offset_mask[1];
  91         int                             offset_max;
  92         unsigned int                    fetch_count_reset_broken : 1;
  93         unsigned int                    fetch_ignore_if_zero_rip : 1;
  94         struct cpu_perf_ibs __percpu    *pcpu;
  95
  96         struct attribute                **format_attrs;
  97         struct attribute_group          format_group;
  98         const struct attribute_group    *attr_groups[2];
  99
 100         u64                             (*get_count)(u64 config);
 101 };
 102
 103 struct perf_ibs_data {
 104         u32             size;
 105         union {
 106                 u32     data[0];        /* data buffer starts here */
 107                 u32     caps;
 108         };
 109         u64             regs[MSR_AMD64_IBS_REG_COUNT_MAX];
 110 };
 111
 112 static int
 113 perf_event_set_period(struct hw_perf_event *hwc, u64 min, u64 max, u64 *hw_period)
 114 {
 115         s64 left = local64_read(&hwc->period_left);
 116         s64 period = hwc->sample_period;
 117         int overflow = 0;
 118
 119         /*
 120          * If we are way outside a reasonable range then just skip forward:
 121          */
 122         if (unlikely(left <= -period)) {
 123                 left = period;
 124                 local64_set(&hwc->period_left, left);
 125                 hwc->last_period = period;
 126                 overflow = 1;
 127         }
 128
 129         if (unlikely(left < (s64)min)) {
 130                 left += period;
 131                 local64_set(&hwc->period_left, left);
 132                 hwc->last_period = period;
 133                 overflow = 1;
 134         }
 135
 136         /*
 137          * If the hw period that triggers the sw overflow is too short
 138          * we might hit the irq handler. This biases the results.
 139          * Thus we shorten the next-to-last period and set the last
 140          * period to the max period.
 141          */
 142         if (left > max) {
 143                 left -= max;
 144                 if (left > max)
 145                         left = max;
 146                 else if (left < min)
 147                         left = min;
 148         }
 149
 150         *hw_period = (u64)left;
 151
 152         return overflow;
 153 }
 154
 155 static  int
 156 perf_event_try_update(struct perf_event *event, u64 new_raw_count, int width)
 157 {
 158         struct hw_perf_event *hwc = &event->hw;
 159         int shift = 64 - width;
 160         u64 prev_raw_count;
 161         u64 delta;
 162
 163         /*
 164          * Careful: an NMI might modify the previous event value.
 165          *
 166          * Our tactic to handle this is to first atomically read and
 167          * exchange a new raw count - then add that new-prev delta
 168          * count to the generic event atomically:
 169          */
 170         prev_raw_count = local64_read(&hwc->prev_count);
 171         if (local64_cmpxchg(&hwc->prev_count, prev_raw_count,
 172                                         new_raw_count) != prev_raw_count)
 173                 return 0;
 174
 175         /*
 176          * Now we have the new raw value and have updated the prev
 177          * timestamp already. We can now calculate the elapsed delta
 178          * (event-)time and add that to the generic event.
 179          *
 180          * Careful, not all hw sign-extends above the physical width
 181          * of the count.
 182          */
 183         delta = (new_raw_count << shift) - (prev_raw_count << shift);
 184         delta >>= shift;
 185
 186         local64_add(delta, &event->count);
 187         local64_sub(delta, &hwc->period_left);
 188
 189         return 1;
 190 }
 191
 192 static struct perf_ibs perf_ibs_fetch;
 193 static struct perf_ibs perf_ibs_op;
 194
 195 static struct perf_ibs *get_ibs_pmu(int type)
 196 {
 197         if (perf_ibs_fetch.pmu.type == type)
 198                 return &perf_ibs_fetch;
 199         if (perf_ibs_op.pmu.type == type)
 200                 return &perf_ibs_op;
 201         return NULL;
 202 }
 203
 204 /*
 205  * Use IBS for precise event sampling:
 206  *
 207  *  perf record -a -e cpu-cycles:p ...    # use ibs op counting cycle count
 208  *  perf record -a -e r076:p ...          # same as -e cpu-cycles:p
 209  *  perf record -a -e r0C1:p ...          # use ibs op counting micro-ops
 210  *
 211  * IbsOpCntCtl (bit 19) of IBS Execution Control Register (IbsOpCtl,
 212  * MSRC001_1033) is used to select either cycle or micro-ops counting
 213  * mode.
 214  *
 215  * The rip of IBS samples has skid 0. Thus, IBS supports precise
 216  * levels 1 and 2 and the PERF_EFLAGS_EXACT is set. In rare cases the
 217  * rip is invalid when IBS was not able to record the rip correctly.
 218  * We clear PERF_EFLAGS_EXACT and take the rip from pt_regs then.
 219  *
 220  */
 221 static int perf_ibs_precise_event(struct perf_event *event, u64 *config)
 222 {
 223         switch (event->attr.precise_ip) {
 224         case 0:
 225                 return -ENOENT;
 226         case 1:
 227         case 2:
 228                 break;
 229         default:
 230                 return -EOPNOTSUPP;
 231         }
 232
 233         switch (event->attr.type) {
 234         case PERF_TYPE_HARDWARE:
 235                 switch (event->attr.config) {
 236                 case PERF_COUNT_HW_CPU_CYCLES:
 237                         *config = 0;
 238                         return 0;
 239                 }
 240                 break;
 241         case PERF_TYPE_RAW:
 242                 switch (event->attr.config) {
 243                 case 0x0076:
 244                         *config = 0;
 245                         return 0;
 246                 case 0x00C1:
 247                         *config = IBS_OP_CNT_CTL;
 248                         return 0;
 249                 }
 250                 break;
 251         default:
 252                 return -ENOENT;
 253         }
 254
 255         return -EOPNOTSUPP;
 256 }
 257
 258 static const struct perf_event_attr ibs_notsupp = {
 259         .exclude_user   = 1,
 260         .exclude_kernel = 1,
 261         .exclude_hv     = 1,
 262         .exclude_idle   = 1,
 263         .exclude_host   = 1,
 264         .exclude_guest  = 1,
 265 };
 266
 267 static int perf_ibs_init(struct perf_event *event)
 268 {
 269         struct hw_perf_event *hwc = &event->hw;
 270         struct perf_ibs *perf_ibs;
 271         u64 max_cnt, config;
 272         int ret;
 273
 274         perf_ibs = get_ibs_pmu(event->attr.type);
 275         if (perf_ibs) {
 276                 config = event->attr.config;
 277         } else {
 278                 perf_ibs = &perf_ibs_op;
 279                 ret = perf_ibs_precise_event(event, &config);
 280                 if (ret)
 281                         return ret;
 282         }
 283
 284         if (event->pmu != &perf_ibs->pmu)
 285                 return -ENOENT;
 286
 287         if (perf_flags(&event->attr) & perf_flags(&ibs_notsupp))
 288                 return -EINVAL;
 289
 290         if (config & ~perf_ibs->config_mask)
 291                 return -EINVAL;
 292
 293         if (hwc->sample_period) {
 294                 if (config & perf_ibs->cnt_mask)
 295                         /* raw max_cnt may not be set */
 296                         return -EINVAL;
 297                 if (!event->attr.sample_freq && hwc->sample_period & 0x0f)
 298                         /*
 299                          * lower 4 bits can not be set in ibs max cnt,
 300                          * but allowing it in case we adjust the
 301                          * sample period to set a frequency.
 302                          */
 303                         return -EINVAL;
 304                 hwc->sample_period &= ~0x0FULL;
 305                 if (!hwc->sample_period)
 306                         hwc->sample_period = 0x10;
 307         } else {
 308                 max_cnt = config & perf_ibs->cnt_mask;
 309                 config &= ~perf_ibs->cnt_mask;
 310                 event->attr.sample_period = max_cnt << 4;
 311                 hwc->sample_period = event->attr.sample_period;
 312         }
 313
 314         if (!hwc->sample_period)
 315                 return -EINVAL;
 316
 317         /*
 318          * If we modify hwc->sample_period, we also need to update
 319          * hwc->last_period and hwc->period_left.
 320          */
 321         hwc->last_period = hwc->sample_period;
 322         local64_set(&hwc->period_left, hwc->sample_period);
 323
 324         hwc->config_base = perf_ibs->msr;
 325         hwc->config = config;
 326
 327         return 0;
 328 }
 329
 330 static int perf_ibs_set_period(struct perf_ibs *perf_ibs,
 331                                struct hw_perf_event *hwc, u64 *period)
 332 {
 333         int overflow;
 334
 335         /* ignore lower 4 bits in min count: */
 336         overflow = perf_event_set_period(hwc, 1<<4, perf_ibs->max_period, period);
 337         local64_set(&hwc->prev_count, 0);
 338
 339         return overflow;
 340 }
 341
 342 static u64 get_ibs_fetch_count(u64 config)
 343 {
 344         return (config & IBS_FETCH_CNT) >> 12;
 345 }
 346
 347 static u64 get_ibs_op_count(u64 config)
 348 {
 349         u64 count = 0;
 350
 351         /*
 352          * If the internal 27-bit counter rolled over, the count is MaxCnt
 353          * and the lower 7 bits of CurCnt are randomized.
 354          * Otherwise CurCnt has the full 27-bit current counter value.
 355          */
 356         if (config & IBS_OP_VAL)
 357                 count = (config & IBS_OP_MAX_CNT) << 4;
 358         else if (ibs_caps & IBS_CAPS_RDWROPCNT)
 359                 count = (config & IBS_OP_CUR_CNT) >> 32;
 360
 361         return count;
 362 }
 363
 364 static void
 365 perf_ibs_event_update(struct perf_ibs *perf_ibs, struct perf_event *event,
 366                       u64 *config)
 367 {
 368         u64 count = perf_ibs->get_count(*config);
 369
 370         /*
 371          * Set width to 64 since we do not overflow on max width but
 372          * instead on max count. In perf_ibs_set_period() we clear
 373          * prev count manually on overflow.
 374          */
 375         while (!perf_event_try_update(event, count, 64)) {
 376                 rdmsrl(event->hw.config_base, *config);
 377                 count = perf_ibs->get_count(*config);
 378         }
 379 }
 380
 381 static inline void perf_ibs_enable_event(struct perf_ibs *perf_ibs,
 382                                          struct hw_perf_event *hwc, u64 config)
 383 {
 384         u64 tmp = hwc->config | config;
 385
 386         if (perf_ibs->fetch_count_reset_broken)
 387                 wrmsrl(hwc->config_base, tmp & ~perf_ibs->enable_mask);
 388
 389         wrmsrl(hwc->config_base, tmp | perf_ibs->enable_mask);
 390 }
 391
 392 /*
 393  * Erratum #420 Instruction-Based Sampling Engine May Generate
 394  * Interrupt that Cannot Be Cleared:
 395  *
 396  * Must clear counter mask first, then clear the enable bit. See
 397  * Revision Guide for AMD Family 10h Processors, Publication #41322.
 398  */
 399 static inline void perf_ibs_disable_event(struct perf_ibs *perf_ibs,
 400                                           struct hw_perf_event *hwc, u64 config)
 401 {
 402         config &= ~perf_ibs->cnt_mask;
 403         if (boot_cpu_data.x86 == 0x10)
 404                 wrmsrl(hwc->config_base, config);
 405         config &= ~perf_ibs->enable_mask;
 406         wrmsrl(hwc->config_base, config);
 407 }
 408
 409 /*
 410  * We cannot restore the ibs pmu state, so we always needs to update
 411  * the event while stopping it and then reset the state when starting
 412  * again. Thus, ignoring PERF_EF_RELOAD and PERF_EF_UPDATE flags in
 413  * perf_ibs_start()/perf_ibs_stop() and instead always do it.
 414  */
 415 static void perf_ibs_start(struct perf_event *event, int flags)
 416 {
 417         struct hw_perf_event *hwc = &event->hw;
 418         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 419         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 420         u64 period;
 421
 422         if (WARN_ON_ONCE(!(hwc->state & PERF_HES_STOPPED)))
 423                 return;
 424
 425         WARN_ON_ONCE(!(hwc->state & PERF_HES_UPTODATE));
 426         hwc->state = 0;
 427
 428         perf_ibs_set_period(perf_ibs, hwc, &period);
 429         /*
 430          * Set STARTED before enabling the hardware, such that a subsequent NMI
 431          * must observe it.
 432          */
 433         set_bit(IBS_STARTED,    pcpu->state);
 434         clear_bit(IBS_STOPPING, pcpu->state);
 435         perf_ibs_enable_event(perf_ibs, hwc, period >> 4);
 436
 437         perf_event_update_userpage(event);
 438 }
 439
 440 static void perf_ibs_stop(struct perf_event *event, int flags)
 441 {
 442         struct hw_perf_event *hwc = &event->hw;
 443         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 444         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 445         u64 config;
 446         int stopping;
 447
 448         if (test_and_set_bit(IBS_STOPPING, pcpu->state))
 449                 return;
 450
 451         stopping = test_bit(IBS_STARTED, pcpu->state);
 452
 453         if (!stopping && (hwc->state & PERF_HES_UPTODATE))
 454                 return;
 455
 456         rdmsrl(hwc->config_base, config);
 457
 458         if (stopping) {
 459                 /*
 460                  * Set STOPPED before disabling the hardware, such that it
 461                  * must be visible to NMIs the moment we clear the EN bit,
 462                  * at which point we can generate an !VALID sample which
 463                  * we need to consume.
 464                  */
 465                 set_bit(IBS_STOPPED, pcpu->state);
 466                 perf_ibs_disable_event(perf_ibs, hwc, config);
 467                 /*
 468                  * Clear STARTED after disabling the hardware; if it were
 469                  * cleared before an NMI hitting after the clear but before
 470                  * clearing the EN bit might think it a spurious NMI and not
 471                  * handle it.
 472                  *
 473                  * Clearing it after, however, creates the problem of the NMI
 474                  * handler seeing STARTED but not having a valid sample.
 475                  */
 476                 clear_bit(IBS_STARTED, pcpu->state);
 477                 WARN_ON_ONCE(hwc->state & PERF_HES_STOPPED);
 478                 hwc->state |= PERF_HES_STOPPED;
 479         }
 480
 481         if (hwc->state & PERF_HES_UPTODATE)
 482                 return;
 483
 484         /*
 485          * Clear valid bit to not count rollovers on update, rollovers
 486          * are only updated in the irq handler.
 487          */
 488         config &= ~perf_ibs->valid_mask;
 489
 490         perf_ibs_event_update(perf_ibs, event, &config);
 491         hwc->state |= PERF_HES_UPTODATE;
 492 }
 493
 494 static int perf_ibs_add(struct perf_event *event, int flags)
 495 {
 496         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 497         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 498
 499         if (test_and_set_bit(IBS_ENABLED, pcpu->state))
 500                 return -ENOSPC;
 501
 502         event->hw.state = PERF_HES_UPTODATE | PERF_HES_STOPPED;
 503
 504         pcpu->event = event;
 505
 506         if (flags & PERF_EF_START)
 507                 perf_ibs_start(event, PERF_EF_RELOAD);
 508
 509         return 0;
 510 }
 511
 512 static void perf_ibs_del(struct perf_event *event, int flags)
 513 {
 514         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 515         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 516
 517         if (!test_and_clear_bit(IBS_ENABLED, pcpu->state))
 518                 return;
 519
 520         perf_ibs_stop(event, PERF_EF_UPDATE);
 521
 522         pcpu->event = NULL;
 523
 524         perf_event_update_userpage(event);
 525 }
 526
 527 static void perf_ibs_read(struct perf_event *event) { }
 528
 529 PMU_FORMAT_ATTR(rand_en,        "config:57");
 530 PMU_FORMAT_ATTR(cnt_ctl,        "config:19");
 531
 532 static struct attribute *ibs_fetch_format_attrs[] = {
 533         &format_attr_rand_en.attr,
 534         NULL,
 535 };
 536
 537 static struct attribute *ibs_op_format_attrs[] = {
 538         NULL,   /* &format_attr_cnt_ctl.attr if IBS_CAPS_OPCNT */
 539         NULL,
 540 };
 541
 542 static struct perf_ibs perf_ibs_fetch = {
 543         .pmu = {
 544                 .task_ctx_nr    = perf_invalid_context,
 545
 546                 .event_init     = perf_ibs_init,
 547                 .add            = perf_ibs_add,
 548                 .del            = perf_ibs_del,
 549                 .start          = perf_ibs_start,
 550                 .stop           = perf_ibs_stop,
 551                 .read           = perf_ibs_read,
 552         },
 553         .msr                    = MSR_AMD64_IBSFETCHCTL,
 554         .config_mask            = IBS_FETCH_CONFIG_MASK,
 555         .cnt_mask               = IBS_FETCH_MAX_CNT,
 556         .enable_mask            = IBS_FETCH_ENABLE,
 557         .valid_mask             = IBS_FETCH_VAL,
 558         .max_period             = IBS_FETCH_MAX_CNT << 4,
 559         .offset_mask            = { MSR_AMD64_IBSFETCH_REG_MASK },
 560         .offset_max             = MSR_AMD64_IBSFETCH_REG_COUNT,
 561         .format_attrs           = ibs_fetch_format_attrs,
 562
 563         .get_count              = get_ibs_fetch_count,
 564 };
 565
 566 static struct perf_ibs perf_ibs_op = {
 567         .pmu = {
 568                 .task_ctx_nr    = perf_invalid_context,
 569
 570                 .event_init     = perf_ibs_init,
 571                 .add            = perf_ibs_add,
 572                 .del            = perf_ibs_del,
 573                 .start          = perf_ibs_start,
 574                 .stop           = perf_ibs_stop,
 575                 .read           = perf_ibs_read,
 576         },
 577         .msr                    = MSR_AMD64_IBSOPCTL,
 578         .config_mask            = IBS_OP_CONFIG_MASK,
 579         .cnt_mask               = IBS_OP_MAX_CNT | IBS_OP_CUR_CNT |
 580                                   IBS_OP_CUR_CNT_RAND,
 581         .enable_mask            = IBS_OP_ENABLE,
 582         .valid_mask             = IBS_OP_VAL,
 583         .max_period             = IBS_OP_MAX_CNT << 4,
 584         .offset_mask            = { MSR_AMD64_IBSOP_REG_MASK },
 585         .offset_max             = MSR_AMD64_IBSOP_REG_COUNT,
 586         .format_attrs           = ibs_op_format_attrs,
 587
 588         .get_count              = get_ibs_op_count,
 589 };
 590
 591 static int perf_ibs_handle_irq(struct perf_ibs *perf_ibs, struct pt_regs *iregs)
 592 {
 593         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 594         struct perf_event *event = pcpu->event;
 595         struct hw_perf_event *hwc;
 596         struct perf_sample_data data;
 597         struct perf_raw_record raw;
 598         struct pt_regs regs;
 599         struct perf_ibs_data ibs_data;
 600         int offset, size, check_rip, offset_max, throttle = 0;
 601         unsigned int msr;
 602         u64 *buf, *config, period;
 603
 604         if (!test_bit(IBS_STARTED, pcpu->state)) {
 605 fail:
 606                 /*
 607                  * Catch spurious interrupts after stopping IBS: After
 608                  * disabling IBS there could be still incoming NMIs
 609                  * with samples that even have the valid bit cleared.
 610                  * Mark all this NMIs as handled.
 611                  */
 612                 if (test_and_clear_bit(IBS_STOPPED, pcpu->state))
 613                         return 1;
 614
 615                 return 0;
 616         }
 617
 618         if (WARN_ON_ONCE(!event))
 619                 goto fail;
 620
 621         hwc = &event->hw;
 622         msr = hwc->config_base;
 623         buf = ibs_data.regs;
 624         rdmsrl(msr, *buf);
 625         if (!(*buf++ & perf_ibs->valid_mask))
 626                 goto fail;
 627
 628         config = &ibs_data.regs[0];
 629         perf_ibs_event_update(perf_ibs, event, config);
 630         perf_sample_data_init(&data, 0, hwc->last_period);
 631         if (!perf_ibs_set_period(perf_ibs, hwc, &period))
 632                 goto out;       /* no sw counter overflow */
 633
 634         ibs_data.caps = ibs_caps;
 635         size = 1;
 636         offset = 1;
 637         check_rip = (perf_ibs == &perf_ibs_op && (ibs_caps & IBS_CAPS_RIPINVALIDCHK));
 638         if (event->attr.sample_type & PERF_SAMPLE_RAW)
 639                 offset_max = perf_ibs->offset_max;
 640         else if (check_rip)
 641                 offset_max = 3;
 642         else
 643                 offset_max = 1;
 644         do {
 645                 rdmsrl(msr + offset, *buf++);
 646                 size++;
 647                 offset = find_next_bit(perf_ibs->offset_mask,
 648                                        perf_ibs->offset_max,
 649                                        offset + 1);
 650         } while (offset < offset_max);
 651         /*
 652          * Read IbsBrTarget, IbsOpData4, and IbsExtdCtl separately
 653          * depending on their availability.
 654          * Can't add to offset_max as they are staggered
 655          */
 656         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 657                 if (perf_ibs == &perf_ibs_op) {
 658                         if (ibs_caps & IBS_CAPS_BRNTRGT) {
 659                                 rdmsrl(MSR_AMD64_IBSBRTARGET, *buf++);
 660                                 size++;
 661                         }
 662                         if (ibs_caps & IBS_CAPS_OPDATA4) {
 663                                 rdmsrl(MSR_AMD64_IBSOPDATA4, *buf++);
 664                                 size++;
 665                         }
 666                 }
 667                 if (perf_ibs == &perf_ibs_fetch && (ibs_caps & IBS_CAPS_FETCHCTLEXTD)) {
 668                         rdmsrl(MSR_AMD64_ICIBSEXTDCTL, *buf++);
 669                         size++;
 670                 }
 671         }
 672         ibs_data.size = sizeof(u64) * size;
 673
 674         regs = *iregs;
 675         if (check_rip && (ibs_data.regs[2] & IBS_RIP_INVALID)) {
 676                 regs.flags &= ~PERF_EFLAGS_EXACT;
 677         } else {
 678                 /* Workaround for erratum #1197 */
 679                 if (perf_ibs->fetch_ignore_if_zero_rip && !(ibs_data.regs[1]))
 680                         goto out;
 681
 682                 set_linear_ip(&regs, ibs_data.regs[1]);
 683                 regs.flags |= PERF_EFLAGS_EXACT;
 684         }
 685
 686         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 687                 raw = (struct perf_raw_record){
 688                         .frag = {
 689                                 .size = sizeof(u32) + ibs_data.size,
 690                                 .data = ibs_data.data,
 691                         },
 692                 };
 693                 data.raw = &raw;
 694         }
 695
 696         throttle = perf_event_overflow(event, &data, &regs);
 697 out:
 698         if (throttle) {
 699                 perf_ibs_stop(event, 0);
 700         } else {
 701                 period >>= 4;
 702
 703                 if ((ibs_caps & IBS_CAPS_RDWROPCNT) &&
 704                     (*config & IBS_OP_CNT_CTL))
 705                         period |= *config & IBS_OP_CUR_CNT_RAND;
 706
 707                 perf_ibs_enable_event(perf_ibs, hwc, period);
 708         }
 709
 710         perf_event_update_userpage(event);
 711
 712         return 1;
 713 }
 714
 715 static int
 716 perf_ibs_nmi_handler(unsigned int cmd, struct pt_regs *regs)
 717 {
 718         u64 stamp = sched_clock();
 719         int handled = 0;
 720
 721         handled += perf_ibs_handle_irq(&perf_ibs_fetch, regs);
 722         handled += perf_ibs_handle_irq(&perf_ibs_op, regs);
 723
 724         if (handled)
 725                 inc_irq_stat(apic_perf_irqs);
 726
 727         perf_sample_event_took(sched_clock() - stamp);
 728
 729         return handled;
 730 }
 731 NOKPROBE_SYMBOL(perf_ibs_nmi_handler);
 732
 733 static __init int perf_ibs_pmu_init(struct perf_ibs *perf_ibs, char *name)
 734 {
 735         struct cpu_perf_ibs __percpu *pcpu;
 736         int ret;
 737
 738         pcpu = alloc_percpu(struct cpu_perf_ibs);
 739         if (!pcpu)
 740                 return -ENOMEM;
 741
 742         perf_ibs->pcpu = pcpu;
 743
 744         /* register attributes */
 745         if (perf_ibs->format_attrs[0]) {
 746                 memset(&perf_ibs->format_group, 0, sizeof(perf_ibs->format_group));
 747                 perf_ibs->format_group.name     = "format";
 748                 perf_ibs->format_group.attrs    = perf_ibs->format_attrs;
 749
 750                 memset(&perf_ibs->attr_groups, 0, sizeof(perf_ibs->attr_groups));
 751                 perf_ibs->attr_groups[0]        = &perf_ibs->format_group;
 752                 perf_ibs->pmu.attr_groups       = perf_ibs->attr_groups;
 753         }
 754
 755         ret = perf_pmu_register(&perf_ibs->pmu, name, -1);
 756         if (ret) {
 757                 perf_ibs->pcpu = NULL;
 758                 free_percpu(pcpu);
 759         }
 760
 761         return ret;
 762 }
 763
 764 static __init void perf_event_ibs_init(void)
 765 {
 766         struct attribute **attr = ibs_op_format_attrs;
 767
 768         /*
 769          * Some chips fail to reset the fetch count when it is written; instead
 770          * they need a 0-1 transition of IbsFetchEn.
 771          */
 772         if (boot_cpu_data.x86 >= 0x16 && boot_cpu_data.x86 <= 0x18)
 773                 perf_ibs_fetch.fetch_count_reset_broken = 1;
 774
 775         if (boot_cpu_data.x86 == 0x19 && boot_cpu_data.x86_model < 0x10)
 776                 perf_ibs_fetch.fetch_ignore_if_zero_rip = 1;
 777
 778         perf_ibs_pmu_init(&perf_ibs_fetch, "ibs_fetch");
 779
 780         if (ibs_caps & IBS_CAPS_OPCNT) {
 781                 perf_ibs_op.config_mask |= IBS_OP_CNT_CTL;
 782                 *attr++ = &format_attr_cnt_ctl.attr;
 783         }
 784         perf_ibs_pmu_init(&perf_ibs_op, "ibs_op");
 785
 786         register_nmi_handler(NMI_LOCAL, perf_ibs_nmi_handler, 0, "perf_ibs");
 787         pr_info("perf: AMD IBS detected (0x%08x)\n", ibs_caps);
 788 }
 789
 790 #else /* defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD) */
 791
 792 static __init void perf_event_ibs_init(void) { }
 793
 794 #endif
 795
 796 /* IBS - apic initialization, for perf and oprofile */
 797
 798 static __init u32 __get_ibs_caps(void)
 799 {
 800         u32 caps;
 801         unsigned int max_level;
 802
 803         if (!boot_cpu_has(X86_FEATURE_IBS))
 804                 return 0;
 805
 806         /* check IBS cpuid feature flags */
 807         max_level = cpuid_eax(0x80000000);
 808         if (max_level < IBS_CPUID_FEATURES)
 809                 return IBS_CAPS_DEFAULT;
 810
 811         caps = cpuid_eax(IBS_CPUID_FEATURES);
 812         if (!(caps & IBS_CAPS_AVAIL))
 813                 /* cpuid flags not valid */
 814                 return IBS_CAPS_DEFAULT;
 815
 816         return caps;
 817 }
 818
 819 u32 get_ibs_caps(void)
 820 {
 821         return ibs_caps;
 822 }
 823
 824 EXPORT_SYMBOL(get_ibs_caps);
 825
 826 static inline int get_eilvt(int offset)
 827 {
 828         return !setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 1);
 829 }
 830
 831 static inline int put_eilvt(int offset)
 832 {
 833         return !setup_APIC_eilvt(offset, 0, 0, 1);
 834 }
 835
 836 /*
 837  * Check and reserve APIC extended interrupt LVT offset for IBS if available.
 838  */
 839 static inline int ibs_eilvt_valid(void)
 840 {
 841         int offset;
 842         u64 val;
 843         int valid = 0;
 844
 845         preempt_disable();
 846
 847         rdmsrl(MSR_AMD64_IBSCTL, val);
 848         offset = val & IBSCTL_LVT_OFFSET_MASK;
 849
 850         if (!(val & IBSCTL_LVT_OFFSET_VALID)) {
 851                 pr_err(FW_BUG "cpu %d, invalid IBS interrupt offset %d (MSR%08X=0x%016llx)\n",
 852                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 853                 goto out;
 854         }
 855
 856         if (!get_eilvt(offset)) {
 857                 pr_err(FW_BUG "cpu %d, IBS interrupt offset %d not available (MSR%08X=0x%016llx)\n",
 858                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 859                 goto out;
 860         }
 861
 862         valid = 1;
 863 out:
 864         preempt_enable();
 865
 866         return valid;
 867 }
 868
 869 static int setup_ibs_ctl(int ibs_eilvt_off)
 870 {
 871         struct pci_dev *cpu_cfg;
 872         int nodes;
 873         u32 value = 0;
 874
 875         nodes = 0;
 876         cpu_cfg = NULL;
 877         do {
 878                 cpu_cfg = pci_get_device(PCI_VENDOR_ID_AMD,
 879                                          PCI_DEVICE_ID_AMD_10H_NB_MISC,
 880                                          cpu_cfg);
 881                 if (!cpu_cfg)
 882                         break;
 883                 ++nodes;
 884                 pci_write_config_dword(cpu_cfg, IBSCTL, ibs_eilvt_off
 885                                        | IBSCTL_LVT_OFFSET_VALID);
 886                 pci_read_config_dword(cpu_cfg, IBSCTL, &value);
 887                 if (value != (ibs_eilvt_off | IBSCTL_LVT_OFFSET_VALID)) {
 888                         pci_dev_put(cpu_cfg);
 889                         pr_debug("Failed to setup IBS LVT offset, IBSCTL = 0x%08x\n",
 890                                  value);
 891                         return -EINVAL;
 892                 }
 893         } while (1);
 894
 895         if (!nodes) {
 896                 pr_debug("No CPU node configured for IBS\n");
 897                 return -ENODEV;
 898         }
 899
 900         return 0;
 901 }
 902
 903 /*
 904  * This runs only on the current cpu. We try to find an LVT offset and
 905  * setup the local APIC. For this we must disable preemption. On
 906  * success we initialize all nodes with this offset. This updates then
 907  * the offset in the IBS_CTL per-node msr. The per-core APIC setup of
 908  * the IBS interrupt vector is handled by perf_ibs_cpu_notifier that
 909  * is using the new offset.
 910  */
 911 static void force_ibs_eilvt_setup(void)
 912 {
 913         int offset;
 914         int ret;
 915
 916         preempt_disable();
 917         /* find the next free available EILVT entry, skip offset 0 */
 918         for (offset = 1; offset < APIC_EILVT_NR_MAX; offset++) {
 919                 if (get_eilvt(offset))
 920                         break;
 921         }
 922         preempt_enable();
 923
 924         if (offset == APIC_EILVT_NR_MAX) {
 925                 pr_debug("No EILVT entry available\n");
 926                 return;
 927         }
 928
 929         ret = setup_ibs_ctl(offset);
 930         if (ret)
 931                 goto out;
 932
 933         if (!ibs_eilvt_valid())
 934                 goto out;
 935
 936         pr_info("IBS: LVT offset %d assigned\n", offset);
 937
 938         return;
 939 out:
 940         preempt_disable();
 941         put_eilvt(offset);
 942         preempt_enable();
 943         return;
 944 }
 945
 946 static void ibs_eilvt_setup(void)
 947 {
 948         /*
 949          * Force LVT offset assignment for family 10h: The offsets are
 950          * not assigned by the BIOS for this family, so the OS is
 951          * responsible for doing it. If the OS assignment fails, fall
 952          * back to BIOS settings and try to setup this.
 953          */
 954         if (boot_cpu_data.x86 == 0x10)
 955                 force_ibs_eilvt_setup();
 956 }
 957
 958 static inline int get_ibs_lvt_offset(void)
 959 {
 960         u64 val;
 961
 962         rdmsrl(MSR_AMD64_IBSCTL, val);
 963         if (!(val & IBSCTL_LVT_OFFSET_VALID))
 964                 return -EINVAL;
 965
 966         return val & IBSCTL_LVT_OFFSET_MASK;
 967 }
 968
 969 static void setup_APIC_ibs(void)
 970 {
 971         int offset;
 972
 973         offset = get_ibs_lvt_offset();
 974         if (offset < 0)
 975                 goto failed;
 976
 977         if (!setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 0))
 978                 return;
 979 failed:
 980         pr_warn("perf: IBS APIC setup failed on cpu #%d\n",
 981                 smp_processor_id());
 982 }
 983
 984 static void clear_APIC_ibs(void)
 985 {
 986         int offset;
 987
 988         offset = get_ibs_lvt_offset();
 989         if (offset >= 0)
 990                 setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_FIX, 1);
 991 }
 992
 993 static int x86_pmu_amd_ibs_starting_cpu(unsigned int cpu)
 994 {
 995         setup_APIC_ibs();
 996         return 0;
 997 }
 998
 999 #ifdef CONFIG_PM
1000
1001 static int perf_ibs_suspend(void)
1002 {
1003         clear_APIC_ibs();
1004         return 0;
1005 }
1006
1007 static void perf_ibs_resume(void)
1008 {
1009         ibs_eilvt_setup();
1010         setup_APIC_ibs();
1011 }
1012
1013 static struct syscore_ops perf_ibs_syscore_ops = {
1014         .resume         = perf_ibs_resume,
1015         .suspend        = perf_ibs_suspend,
1016 };
1017
1018 static void perf_ibs_pm_init(void)
1019 {
1020         register_syscore_ops(&perf_ibs_syscore_ops);
1021 }
1022
1023 #else
1024
1025 static inline void perf_ibs_pm_init(void) { }
1026
1027 #endif
1028
1029 static int x86_pmu_amd_ibs_dying_cpu(unsigned int cpu)
1030 {
1031         clear_APIC_ibs();
1032         return 0;
1033 }
1034
1035 static __init int amd_ibs_init(void)
1036 {
1037         u32 caps;
1038
1039         caps = __get_ibs_caps();
1040         if (!caps)
1041                 return -ENODEV; /* ibs not supported by the cpu */
1042
1043         ibs_eilvt_setup();
1044
1045         if (!ibs_eilvt_valid())
1046                 return -EINVAL;
1047
1048         perf_ibs_pm_init();
1049
1050         ibs_caps = caps;
1051         /* make ibs_caps visible to other cpus: */
1052         smp_mb();
1053         /*
1054          * x86_pmu_amd_ibs_starting_cpu will be called from core on
1055          * all online cpus.
1056          */
1057         cpuhp_setup_state(CPUHP_AP_PERF_X86_AMD_IBS_STARTING,
1058                           "perf/x86/amd/ibs:starting",
1059                           x86_pmu_amd_ibs_starting_cpu,
1060                           x86_pmu_amd_ibs_dying_cpu);
1061
1062         perf_event_ibs_init();
1063
1064         return 0;
1065 }
1066
1067 /* Since we need the pci subsystem to init ibs we can't do this earlier: */
1068 device_initcall(amd_ibs_init);