arch/x86/events/amd/ibs.c

   1 /*
   2  * Performance events - AMD IBS
   3  *
   4  *  Copyright (C) 2011 Advanced Micro Devices, Inc., Robert Richter
   5  *
   6  *  For licencing details see kernel-base/COPYING
   7  */
   8
   9 #include <linux/perf_event.h>
  10 #include <linux/init.h>
  11 #include <linux/export.h>
  12 #include <linux/pci.h>
  13 #include <linux/ptrace.h>
  14 #include <linux/syscore_ops.h>
  15 #include <linux/sched/clock.h>
  16
  17 #include <asm/apic.h>
  18
  19 #include "../perf_event.h"
  20
  21 static u32 ibs_caps;
  22
  23 #if defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD)
  24
  25 #include <linux/kprobes.h>
  26 #include <linux/hardirq.h>
  27
  28 #include <asm/nmi.h>
  29
  30 #define IBS_FETCH_CONFIG_MASK   (IBS_FETCH_RAND_EN | IBS_FETCH_MAX_CNT)
  31 #define IBS_OP_CONFIG_MASK      IBS_OP_MAX_CNT
  32
  33
  34 /*
  35  * IBS states:
  36  *
  37  * ENABLED; tracks the pmu::add(), pmu::del() state, when set the counter is taken
  38  * and any further add()s must fail.
  39  *
  40  * STARTED/STOPPING/STOPPED; deal with pmu::start(), pmu::stop() state but are
  41  * complicated by the fact that the IBS hardware can send late NMIs (ie. after
  42  * we've cleared the EN bit).
  43  *
  44  * In order to consume these late NMIs we have the STOPPED state, any NMI that
  45  * happens after we've cleared the EN state will clear this bit and report the
  46  * NMI handled (this is fundamentally racy in the face or multiple NMI sources,
  47  * someone else can consume our BIT and our NMI will go unhandled).
  48  *
  49  * And since we cannot set/clear this separate bit together with the EN bit,
  50  * there are races; if we cleared STARTED early, an NMI could land in
  51  * between clearing STARTED and clearing the EN bit (in fact multiple NMIs
  52  * could happen if the period is small enough), and consume our STOPPED bit
  53  * and trigger streams of unhandled NMIs.
  54  *
  55  * If, however, we clear STARTED late, an NMI can hit between clearing the
  56  * EN bit and clearing STARTED, still see STARTED set and process the event.
  57  * If this event will have the VALID bit clear, we bail properly, but this
  58  * is not a given. With VALID set we can end up calling pmu::stop() again
  59  * (the throttle logic) and trigger the WARNs in there.
  60  *
  61  * So what we do is set STOPPING before clearing EN to avoid the pmu::stop()
  62  * nesting, and clear STARTED late, so that we have a well defined state over
  63  * the clearing of the EN bit.
  64  *
  65  * XXX: we could probably be using !atomic bitops for all this.
  66  */
  67
  68 enum ibs_states {
  69         IBS_ENABLED     = 0,
  70         IBS_STARTED     = 1,
  71         IBS_STOPPING    = 2,
  72         IBS_STOPPED     = 3,
  73
  74         IBS_MAX_STATES,
  75 };
  76
  77 struct cpu_perf_ibs {
  78         struct perf_event       *event;
  79         unsigned long           state[BITS_TO_LONGS(IBS_MAX_STATES)];
  80 };
  81
  82 struct perf_ibs {
  83         struct pmu                      pmu;
  84         unsigned int                    msr;
  85         u64                             config_mask;
  86         u64                             cnt_mask;
  87         u64                             enable_mask;
  88         u64                             valid_mask;
  89         u64                             max_period;
  90         unsigned long                   offset_mask[1];
  91         int                             offset_max;
  92         unsigned int                    fetch_count_reset_broken : 1;
  93         unsigned int                    fetch_ignore_if_zero_rip : 1;
  94         struct cpu_perf_ibs __percpu    *pcpu;
  95
  96         struct attribute                **format_attrs;
  97         struct attribute_group          format_group;
  98         const struct attribute_group    *attr_groups[2];
  99
 100         u64                             (*get_count)(u64 config);
 101 };
 102
 103 struct perf_ibs_data {
 104         u32             size;
 105         union {
 106                 u32     data[0];        /* data buffer starts here */
 107                 u32     caps;
 108         };
 109         u64             regs[MSR_AMD64_IBS_REG_COUNT_MAX];
 110 };
 111
 112 static int
 113 perf_event_set_period(struct hw_perf_event *hwc, u64 min, u64 max, u64 *hw_period)
 114 {
 115         s64 left = local64_read(&hwc->period_left);
 116         s64 period = hwc->sample_period;
 117         int overflow = 0;
 118
 119         /*
 120          * If we are way outside a reasonable range then just skip forward:
 121          */
 122         if (unlikely(left <= -period)) {
 123                 left = period;
 124                 local64_set(&hwc->period_left, left);
 125                 hwc->last_period = period;
 126                 overflow = 1;
 127         }
 128
 129         if (unlikely(left < (s64)min)) {
 130                 left += period;
 131                 local64_set(&hwc->period_left, left);
 132                 hwc->last_period = period;
 133                 overflow = 1;
 134         }
 135
 136         /*
 137          * If the hw period that triggers the sw overflow is too short
 138          * we might hit the irq handler. This biases the results.
 139          * Thus we shorten the next-to-last period and set the last
 140          * period to the max period.
 141          */
 142         if (left > max) {
 143                 left -= max;
 144                 if (left > max)
 145                         left = max;
 146                 else if (left < min)
 147                         left = min;
 148         }
 149
 150         *hw_period = (u64)left;
 151
 152         return overflow;
 153 }
 154
 155 static  int
 156 perf_event_try_update(struct perf_event *event, u64 new_raw_count, int width)
 157 {
 158         struct hw_perf_event *hwc = &event->hw;
 159         int shift = 64 - width;
 160         u64 prev_raw_count;
 161         u64 delta;
 162
 163         /*
 164          * Careful: an NMI might modify the previous event value.
 165          *
 166          * Our tactic to handle this is to first atomically read and
 167          * exchange a new raw count - then add that new-prev delta
 168          * count to the generic event atomically:
 169          */
 170         prev_raw_count = local64_read(&hwc->prev_count);
 171         if (local64_cmpxchg(&hwc->prev_count, prev_raw_count,
 172                                         new_raw_count) != prev_raw_count)
 173                 return 0;
 174
 175         /*
 176          * Now we have the new raw value and have updated the prev
 177          * timestamp already. We can now calculate the elapsed delta
 178          * (event-)time and add that to the generic event.
 179          *
 180          * Careful, not all hw sign-extends above the physical width
 181          * of the count.
 182          */
 183         delta = (new_raw_count << shift) - (prev_raw_count << shift);
 184         delta >>= shift;
 185
 186         local64_add(delta, &event->count);
 187         local64_sub(delta, &hwc->period_left);
 188
 189         return 1;
 190 }
 191
 192 static struct perf_ibs perf_ibs_fetch;
 193 static struct perf_ibs perf_ibs_op;
 194
 195 static struct perf_ibs *get_ibs_pmu(int type)
 196 {
 197         if (perf_ibs_fetch.pmu.type == type)
 198                 return &perf_ibs_fetch;
 199         if (perf_ibs_op.pmu.type == type)
 200                 return &perf_ibs_op;
 201         return NULL;
 202 }
 203
 204 /*
 205  * Use IBS for precise event sampling:
 206  *
 207  *  perf record -a -e cpu-cycles:p ...    # use ibs op counting cycle count
 208  *  perf record -a -e r076:p ...          # same as -e cpu-cycles:p
 209  *  perf record -a -e r0C1:p ...          # use ibs op counting micro-ops
 210  *
 211  * IbsOpCntCtl (bit 19) of IBS Execution Control Register (IbsOpCtl,
 212  * MSRC001_1033) is used to select either cycle or micro-ops counting
 213  * mode.
 214  *
 215  * The rip of IBS samples has skid 0. Thus, IBS supports precise
 216  * levels 1 and 2 and the PERF_EFLAGS_EXACT is set. In rare cases the
 217  * rip is invalid when IBS was not able to record the rip correctly.
 218  * We clear PERF_EFLAGS_EXACT and take the rip from pt_regs then.
 219  *
 220  */
 221 static int perf_ibs_precise_event(struct perf_event *event, u64 *config)
 222 {
 223         switch (event->attr.precise_ip) {
 224         case 0:
 225                 return -ENOENT;
 226         case 1:
 227         case 2:
 228                 break;
 229         default:
 230                 return -EOPNOTSUPP;
 231         }
 232
 233         switch (event->attr.type) {
 234         case PERF_TYPE_HARDWARE:
 235                 switch (event->attr.config) {
 236                 case PERF_COUNT_HW_CPU_CYCLES:
 237                         *config = 0;
 238                         return 0;
 239                 }
 240                 break;
 241         case PERF_TYPE_RAW:
 242                 switch (event->attr.config) {
 243                 case 0x0076:
 244                         *config = 0;
 245                         return 0;
 246                 case 0x00C1:
 247                         *config = IBS_OP_CNT_CTL;
 248                         return 0;
 249                 }
 250                 break;
 251         default:
 252                 return -ENOENT;
 253         }
 254
 255         return -EOPNOTSUPP;
 256 }
 257
 258 static const struct perf_event_attr ibs_notsupp = {
 259         .exclude_user   = 1,
 260         .exclude_kernel = 1,
 261         .exclude_hv     = 1,
 262         .exclude_idle   = 1,
 263         .exclude_host   = 1,
 264         .exclude_guest  = 1,
 265 };
 266
 267 static int perf_ibs_init(struct perf_event *event)
 268 {
 269         struct hw_perf_event *hwc = &event->hw;
 270         struct perf_ibs *perf_ibs;
 271         u64 max_cnt, config;
 272         int ret;
 273
 274         perf_ibs = get_ibs_pmu(event->attr.type);
 275         if (perf_ibs) {
 276                 config = event->attr.config;
 277         } else {
 278                 perf_ibs = &perf_ibs_op;
 279                 ret = perf_ibs_precise_event(event, &config);
 280                 if (ret)
 281                         return ret;
 282         }
 283
 284         if (event->pmu != &perf_ibs->pmu)
 285                 return -ENOENT;
 286
 287         if (perf_flags(&event->attr) & perf_flags(&ibs_notsupp))
 288                 return -EINVAL;
 289
 290         if (config & ~perf_ibs->config_mask)
 291                 return -EINVAL;
 292
 293         if (hwc->sample_period) {
 294                 if (config & perf_ibs->cnt_mask)
 295                         /* raw max_cnt may not be set */
 296                         return -EINVAL;
 297                 if (!event->attr.sample_freq && hwc->sample_period & 0x0f)
 298                         /*
 299                          * lower 4 bits can not be set in ibs max cnt,
 300                          * but allowing it in case we adjust the
 301                          * sample period to set a frequency.
 302                          */
 303                         return -EINVAL;
 304                 hwc->sample_period &= ~0x0FULL;
 305                 if (!hwc->sample_period)
 306                         hwc->sample_period = 0x10;
 307         } else {
 308                 max_cnt = config & perf_ibs->cnt_mask;
 309                 config &= ~perf_ibs->cnt_mask;
 310                 event->attr.sample_period = max_cnt << 4;
 311                 hwc->sample_period = event->attr.sample_period;
 312         }
 313
 314         if (!hwc->sample_period)
 315                 return -EINVAL;
 316
 317         /*
 318          * If we modify hwc->sample_period, we also need to update
 319          * hwc->last_period and hwc->period_left.
 320          */
 321         hwc->last_period = hwc->sample_period;
 322         local64_set(&hwc->period_left, hwc->sample_period);
 323
 324         hwc->config_base = perf_ibs->msr;
 325         hwc->config = config;
 326
 327         /*
 328          * rip recorded by IbsOpRip will not be consistent with rsp and rbp
 329          * recorded as part of interrupt regs. Thus we need to use rip from
 330          * interrupt regs while unwinding call stack. Setting _EARLY flag
 331          * makes sure we unwind call-stack before perf sample rip is set to
 332          * IbsOpRip.
 333          */
 334         if (event->attr.sample_type & PERF_SAMPLE_CALLCHAIN)
 335                 event->attr.sample_type |= __PERF_SAMPLE_CALLCHAIN_EARLY;
 336
 337         return 0;
 338 }
 339
 340 static int perf_ibs_set_period(struct perf_ibs *perf_ibs,
 341                                struct hw_perf_event *hwc, u64 *period)
 342 {
 343         int overflow;
 344
 345         /* ignore lower 4 bits in min count: */
 346         overflow = perf_event_set_period(hwc, 1<<4, perf_ibs->max_period, period);
 347         local64_set(&hwc->prev_count, 0);
 348
 349         return overflow;
 350 }
 351
 352 static u64 get_ibs_fetch_count(u64 config)
 353 {
 354         return (config & IBS_FETCH_CNT) >> 12;
 355 }
 356
 357 static u64 get_ibs_op_count(u64 config)
 358 {
 359         u64 count = 0;
 360
 361         /*
 362          * If the internal 27-bit counter rolled over, the count is MaxCnt
 363          * and the lower 7 bits of CurCnt are randomized.
 364          * Otherwise CurCnt has the full 27-bit current counter value.
 365          */
 366         if (config & IBS_OP_VAL)
 367                 count = (config & IBS_OP_MAX_CNT) << 4;
 368         else if (ibs_caps & IBS_CAPS_RDWROPCNT)
 369                 count = (config & IBS_OP_CUR_CNT) >> 32;
 370
 371         return count;
 372 }
 373
 374 static void
 375 perf_ibs_event_update(struct perf_ibs *perf_ibs, struct perf_event *event,
 376                       u64 *config)
 377 {
 378         u64 count = perf_ibs->get_count(*config);
 379
 380         /*
 381          * Set width to 64 since we do not overflow on max width but
 382          * instead on max count. In perf_ibs_set_period() we clear
 383          * prev count manually on overflow.
 384          */
 385         while (!perf_event_try_update(event, count, 64)) {
 386                 rdmsrl(event->hw.config_base, *config);
 387                 count = perf_ibs->get_count(*config);
 388         }
 389 }
 390
 391 static inline void perf_ibs_enable_event(struct perf_ibs *perf_ibs,
 392                                          struct hw_perf_event *hwc, u64 config)
 393 {
 394         u64 tmp = hwc->config | config;
 395
 396         if (perf_ibs->fetch_count_reset_broken)
 397                 wrmsrl(hwc->config_base, tmp & ~perf_ibs->enable_mask);
 398
 399         wrmsrl(hwc->config_base, tmp | perf_ibs->enable_mask);
 400 }
 401
 402 /*
 403  * Erratum #420 Instruction-Based Sampling Engine May Generate
 404  * Interrupt that Cannot Be Cleared:
 405  *
 406  * Must clear counter mask first, then clear the enable bit. See
 407  * Revision Guide for AMD Family 10h Processors, Publication #41322.
 408  */
 409 static inline void perf_ibs_disable_event(struct perf_ibs *perf_ibs,
 410                                           struct hw_perf_event *hwc, u64 config)
 411 {
 412         config &= ~perf_ibs->cnt_mask;
 413         if (boot_cpu_data.x86 == 0x10)
 414                 wrmsrl(hwc->config_base, config);
 415         config &= ~perf_ibs->enable_mask;
 416         wrmsrl(hwc->config_base, config);
 417 }
 418
 419 /*
 420  * We cannot restore the ibs pmu state, so we always needs to update
 421  * the event while stopping it and then reset the state when starting
 422  * again. Thus, ignoring PERF_EF_RELOAD and PERF_EF_UPDATE flags in
 423  * perf_ibs_start()/perf_ibs_stop() and instead always do it.
 424  */
 425 static void perf_ibs_start(struct perf_event *event, int flags)
 426 {
 427         struct hw_perf_event *hwc = &event->hw;
 428         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 429         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 430         u64 period;
 431
 432         if (WARN_ON_ONCE(!(hwc->state & PERF_HES_STOPPED)))
 433                 return;
 434
 435         WARN_ON_ONCE(!(hwc->state & PERF_HES_UPTODATE));
 436         hwc->state = 0;
 437
 438         perf_ibs_set_period(perf_ibs, hwc, &period);
 439         /*
 440          * Set STARTED before enabling the hardware, such that a subsequent NMI
 441          * must observe it.
 442          */
 443         set_bit(IBS_STARTED,    pcpu->state);
 444         clear_bit(IBS_STOPPING, pcpu->state);
 445         perf_ibs_enable_event(perf_ibs, hwc, period >> 4);
 446
 447         perf_event_update_userpage(event);
 448 }
 449
 450 static void perf_ibs_stop(struct perf_event *event, int flags)
 451 {
 452         struct hw_perf_event *hwc = &event->hw;
 453         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 454         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 455         u64 config;
 456         int stopping;
 457
 458         if (test_and_set_bit(IBS_STOPPING, pcpu->state))
 459                 return;
 460
 461         stopping = test_bit(IBS_STARTED, pcpu->state);
 462
 463         if (!stopping && (hwc->state & PERF_HES_UPTODATE))
 464                 return;
 465
 466         rdmsrl(hwc->config_base, config);
 467
 468         if (stopping) {
 469                 /*
 470                  * Set STOPPED before disabling the hardware, such that it
 471                  * must be visible to NMIs the moment we clear the EN bit,
 472                  * at which point we can generate an !VALID sample which
 473                  * we need to consume.
 474                  */
 475                 set_bit(IBS_STOPPED, pcpu->state);
 476                 perf_ibs_disable_event(perf_ibs, hwc, config);
 477                 /*
 478                  * Clear STARTED after disabling the hardware; if it were
 479                  * cleared before an NMI hitting after the clear but before
 480                  * clearing the EN bit might think it a spurious NMI and not
 481                  * handle it.
 482                  *
 483                  * Clearing it after, however, creates the problem of the NMI
 484                  * handler seeing STARTED but not having a valid sample.
 485                  */
 486                 clear_bit(IBS_STARTED, pcpu->state);
 487                 WARN_ON_ONCE(hwc->state & PERF_HES_STOPPED);
 488                 hwc->state |= PERF_HES_STOPPED;
 489         }
 490
 491         if (hwc->state & PERF_HES_UPTODATE)
 492                 return;
 493
 494         /*
 495          * Clear valid bit to not count rollovers on update, rollovers
 496          * are only updated in the irq handler.
 497          */
 498         config &= ~perf_ibs->valid_mask;
 499
 500         perf_ibs_event_update(perf_ibs, event, &config);
 501         hwc->state |= PERF_HES_UPTODATE;
 502 }
 503
 504 static int perf_ibs_add(struct perf_event *event, int flags)
 505 {
 506         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 507         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 508
 509         if (test_and_set_bit(IBS_ENABLED, pcpu->state))
 510                 return -ENOSPC;
 511
 512         event->hw.state = PERF_HES_UPTODATE | PERF_HES_STOPPED;
 513
 514         pcpu->event = event;
 515
 516         if (flags & PERF_EF_START)
 517                 perf_ibs_start(event, PERF_EF_RELOAD);
 518
 519         return 0;
 520 }
 521
 522 static void perf_ibs_del(struct perf_event *event, int flags)
 523 {
 524         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 525         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 526
 527         if (!test_and_clear_bit(IBS_ENABLED, pcpu->state))
 528                 return;
 529
 530         perf_ibs_stop(event, PERF_EF_UPDATE);
 531
 532         pcpu->event = NULL;
 533
 534         perf_event_update_userpage(event);
 535 }
 536
 537 static void perf_ibs_read(struct perf_event *event) { }
 538
 539 PMU_FORMAT_ATTR(rand_en,        "config:57");
 540 PMU_FORMAT_ATTR(cnt_ctl,        "config:19");
 541
 542 static struct attribute *ibs_fetch_format_attrs[] = {
 543         &format_attr_rand_en.attr,
 544         NULL,
 545 };
 546
 547 static struct attribute *ibs_op_format_attrs[] = {
 548         NULL,   /* &format_attr_cnt_ctl.attr if IBS_CAPS_OPCNT */
 549         NULL,
 550 };
 551
 552 static struct perf_ibs perf_ibs_fetch = {
 553         .pmu = {
 554                 .task_ctx_nr    = perf_invalid_context,
 555
 556                 .event_init     = perf_ibs_init,
 557                 .add            = perf_ibs_add,
 558                 .del            = perf_ibs_del,
 559                 .start          = perf_ibs_start,
 560                 .stop           = perf_ibs_stop,
 561                 .read           = perf_ibs_read,
 562         },
 563         .msr                    = MSR_AMD64_IBSFETCHCTL,
 564         .config_mask            = IBS_FETCH_CONFIG_MASK,
 565         .cnt_mask               = IBS_FETCH_MAX_CNT,
 566         .enable_mask            = IBS_FETCH_ENABLE,
 567         .valid_mask             = IBS_FETCH_VAL,
 568         .max_period             = IBS_FETCH_MAX_CNT << 4,
 569         .offset_mask            = { MSR_AMD64_IBSFETCH_REG_MASK },
 570         .offset_max             = MSR_AMD64_IBSFETCH_REG_COUNT,
 571         .format_attrs           = ibs_fetch_format_attrs,
 572
 573         .get_count              = get_ibs_fetch_count,
 574 };
 575
 576 static struct perf_ibs perf_ibs_op = {
 577         .pmu = {
 578                 .task_ctx_nr    = perf_invalid_context,
 579
 580                 .event_init     = perf_ibs_init,
 581                 .add            = perf_ibs_add,
 582                 .del            = perf_ibs_del,
 583                 .start          = perf_ibs_start,
 584                 .stop           = perf_ibs_stop,
 585                 .read           = perf_ibs_read,
 586         },
 587         .msr                    = MSR_AMD64_IBSOPCTL,
 588         .config_mask            = IBS_OP_CONFIG_MASK,
 589         .cnt_mask               = IBS_OP_MAX_CNT | IBS_OP_CUR_CNT |
 590                                   IBS_OP_CUR_CNT_RAND,
 591         .enable_mask            = IBS_OP_ENABLE,
 592         .valid_mask             = IBS_OP_VAL,
 593         .max_period             = IBS_OP_MAX_CNT << 4,
 594         .offset_mask            = { MSR_AMD64_IBSOP_REG_MASK },
 595         .offset_max             = MSR_AMD64_IBSOP_REG_COUNT,
 596         .format_attrs           = ibs_op_format_attrs,
 597
 598         .get_count              = get_ibs_op_count,
 599 };
 600
 601 static int perf_ibs_handle_irq(struct perf_ibs *perf_ibs, struct pt_regs *iregs)
 602 {
 603         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 604         struct perf_event *event = pcpu->event;
 605         struct hw_perf_event *hwc;
 606         struct perf_sample_data data;
 607         struct perf_raw_record raw;
 608         struct pt_regs regs;
 609         struct perf_ibs_data ibs_data;
 610         int offset, size, check_rip, offset_max, throttle = 0;
 611         unsigned int msr;
 612         u64 *buf, *config, period;
 613
 614         if (!test_bit(IBS_STARTED, pcpu->state)) {
 615 fail:
 616                 /*
 617                  * Catch spurious interrupts after stopping IBS: After
 618                  * disabling IBS there could be still incoming NMIs
 619                  * with samples that even have the valid bit cleared.
 620                  * Mark all this NMIs as handled.
 621                  */
 622                 if (test_and_clear_bit(IBS_STOPPED, pcpu->state))
 623                         return 1;
 624
 625                 return 0;
 626         }
 627
 628         if (WARN_ON_ONCE(!event))
 629                 goto fail;
 630
 631         hwc = &event->hw;
 632         msr = hwc->config_base;
 633         buf = ibs_data.regs;
 634         rdmsrl(msr, *buf);
 635         if (!(*buf++ & perf_ibs->valid_mask))
 636                 goto fail;
 637
 638         config = &ibs_data.regs[0];
 639         perf_ibs_event_update(perf_ibs, event, config);
 640         perf_sample_data_init(&data, 0, hwc->last_period);
 641         if (!perf_ibs_set_period(perf_ibs, hwc, &period))
 642                 goto out;       /* no sw counter overflow */
 643
 644         ibs_data.caps = ibs_caps;
 645         size = 1;
 646         offset = 1;
 647         check_rip = (perf_ibs == &perf_ibs_op && (ibs_caps & IBS_CAPS_RIPINVALIDCHK));
 648         if (event->attr.sample_type & PERF_SAMPLE_RAW)
 649                 offset_max = perf_ibs->offset_max;
 650         else if (check_rip)
 651                 offset_max = 3;
 652         else
 653                 offset_max = 1;
 654         do {
 655                 rdmsrl(msr + offset, *buf++);
 656                 size++;
 657                 offset = find_next_bit(perf_ibs->offset_mask,
 658                                        perf_ibs->offset_max,
 659                                        offset + 1);
 660         } while (offset < offset_max);
 661         /*
 662          * Read IbsBrTarget, IbsOpData4, and IbsExtdCtl separately
 663          * depending on their availability.
 664          * Can't add to offset_max as they are staggered
 665          */
 666         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 667                 if (perf_ibs == &perf_ibs_op) {
 668                         if (ibs_caps & IBS_CAPS_BRNTRGT) {
 669                                 rdmsrl(MSR_AMD64_IBSBRTARGET, *buf++);
 670                                 size++;
 671                         }
 672                         if (ibs_caps & IBS_CAPS_OPDATA4) {
 673                                 rdmsrl(MSR_AMD64_IBSOPDATA4, *buf++);
 674                                 size++;
 675                         }
 676                 }
 677                 if (perf_ibs == &perf_ibs_fetch && (ibs_caps & IBS_CAPS_FETCHCTLEXTD)) {
 678                         rdmsrl(MSR_AMD64_ICIBSEXTDCTL, *buf++);
 679                         size++;
 680                 }
 681         }
 682         ibs_data.size = sizeof(u64) * size;
 683
 684         regs = *iregs;
 685         if (check_rip && (ibs_data.regs[2] & IBS_RIP_INVALID)) {
 686                 regs.flags &= ~PERF_EFLAGS_EXACT;
 687         } else {
 688                 /* Workaround for erratum #1197 */
 689                 if (perf_ibs->fetch_ignore_if_zero_rip && !(ibs_data.regs[1]))
 690                         goto out;
 691
 692                 set_linear_ip(&regs, ibs_data.regs[1]);
 693                 regs.flags |= PERF_EFLAGS_EXACT;
 694         }
 695
 696         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 697                 raw = (struct perf_raw_record){
 698                         .frag = {
 699                                 .size = sizeof(u32) + ibs_data.size,
 700                                 .data = ibs_data.data,
 701                         },
 702                 };
 703                 data.raw = &raw;
 704         }
 705
 706         /*
 707          * rip recorded by IbsOpRip will not be consistent with rsp and rbp
 708          * recorded as part of interrupt regs. Thus we need to use rip from
 709          * interrupt regs while unwinding call stack.
 710          */
 711         if (event->attr.sample_type & PERF_SAMPLE_CALLCHAIN)
 712                 data.callchain = perf_callchain(event, iregs);
 713
 714         throttle = perf_event_overflow(event, &data, &regs);
 715 out:
 716         if (throttle) {
 717                 perf_ibs_stop(event, 0);
 718         } else {
 719                 period >>= 4;
 720
 721                 if ((ibs_caps & IBS_CAPS_RDWROPCNT) &&
 722                     (*config & IBS_OP_CNT_CTL))
 723                         period |= *config & IBS_OP_CUR_CNT_RAND;
 724
 725                 perf_ibs_enable_event(perf_ibs, hwc, period);
 726         }
 727
 728         perf_event_update_userpage(event);
 729
 730         return 1;
 731 }
 732
 733 static int
 734 perf_ibs_nmi_handler(unsigned int cmd, struct pt_regs *regs)
 735 {
 736         u64 stamp = sched_clock();
 737         int handled = 0;
 738
 739         handled += perf_ibs_handle_irq(&perf_ibs_fetch, regs);
 740         handled += perf_ibs_handle_irq(&perf_ibs_op, regs);
 741
 742         if (handled)
 743                 inc_irq_stat(apic_perf_irqs);
 744
 745         perf_sample_event_took(sched_clock() - stamp);
 746
 747         return handled;
 748 }
 749 NOKPROBE_SYMBOL(perf_ibs_nmi_handler);
 750
 751 static __init int perf_ibs_pmu_init(struct perf_ibs *perf_ibs, char *name)
 752 {
 753         struct cpu_perf_ibs __percpu *pcpu;
 754         int ret;
 755
 756         pcpu = alloc_percpu(struct cpu_perf_ibs);
 757         if (!pcpu)
 758                 return -ENOMEM;
 759
 760         perf_ibs->pcpu = pcpu;
 761
 762         /* register attributes */
 763         if (perf_ibs->format_attrs[0]) {
 764                 memset(&perf_ibs->format_group, 0, sizeof(perf_ibs->format_group));
 765                 perf_ibs->format_group.name     = "format";
 766                 perf_ibs->format_group.attrs    = perf_ibs->format_attrs;
 767
 768                 memset(&perf_ibs->attr_groups, 0, sizeof(perf_ibs->attr_groups));
 769                 perf_ibs->attr_groups[0]        = &perf_ibs->format_group;
 770                 perf_ibs->pmu.attr_groups       = perf_ibs->attr_groups;
 771         }
 772
 773         ret = perf_pmu_register(&perf_ibs->pmu, name, -1);
 774         if (ret) {
 775                 perf_ibs->pcpu = NULL;
 776                 free_percpu(pcpu);
 777         }
 778
 779         return ret;
 780 }
 781
 782 static __init void perf_event_ibs_init(void)
 783 {
 784         struct attribute **attr = ibs_op_format_attrs;
 785
 786         /*
 787          * Some chips fail to reset the fetch count when it is written; instead
 788          * they need a 0-1 transition of IbsFetchEn.
 789          */
 790         if (boot_cpu_data.x86 >= 0x16 && boot_cpu_data.x86 <= 0x18)
 791                 perf_ibs_fetch.fetch_count_reset_broken = 1;
 792
 793         if (boot_cpu_data.x86 == 0x19 && boot_cpu_data.x86_model < 0x10)
 794                 perf_ibs_fetch.fetch_ignore_if_zero_rip = 1;
 795
 796         perf_ibs_pmu_init(&perf_ibs_fetch, "ibs_fetch");
 797
 798         if (ibs_caps & IBS_CAPS_OPCNT) {
 799                 perf_ibs_op.config_mask |= IBS_OP_CNT_CTL;
 800                 *attr++ = &format_attr_cnt_ctl.attr;
 801         }
 802         perf_ibs_pmu_init(&perf_ibs_op, "ibs_op");
 803
 804         register_nmi_handler(NMI_LOCAL, perf_ibs_nmi_handler, 0, "perf_ibs");
 805         pr_info("perf: AMD IBS detected (0x%08x)\n", ibs_caps);
 806 }
 807
 808 #else /* defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD) */
 809
 810 static __init void perf_event_ibs_init(void) { }
 811
 812 #endif
 813
 814 /* IBS - apic initialization, for perf and oprofile */
 815
 816 static __init u32 __get_ibs_caps(void)
 817 {
 818         u32 caps;
 819         unsigned int max_level;
 820
 821         if (!boot_cpu_has(X86_FEATURE_IBS))
 822                 return 0;
 823
 824         /* check IBS cpuid feature flags */
 825         max_level = cpuid_eax(0x80000000);
 826         if (max_level < IBS_CPUID_FEATURES)
 827                 return IBS_CAPS_DEFAULT;
 828
 829         caps = cpuid_eax(IBS_CPUID_FEATURES);
 830         if (!(caps & IBS_CAPS_AVAIL))
 831                 /* cpuid flags not valid */
 832                 return IBS_CAPS_DEFAULT;
 833
 834         return caps;
 835 }
 836
 837 u32 get_ibs_caps(void)
 838 {
 839         return ibs_caps;
 840 }
 841
 842 EXPORT_SYMBOL(get_ibs_caps);
 843
 844 static inline int get_eilvt(int offset)
 845 {
 846         return !setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 1);
 847 }
 848
 849 static inline int put_eilvt(int offset)
 850 {
 851         return !setup_APIC_eilvt(offset, 0, 0, 1);
 852 }
 853
 854 /*
 855  * Check and reserve APIC extended interrupt LVT offset for IBS if available.
 856  */
 857 static inline int ibs_eilvt_valid(void)
 858 {
 859         int offset;
 860         u64 val;
 861         int valid = 0;
 862
 863         preempt_disable();
 864
 865         rdmsrl(MSR_AMD64_IBSCTL, val);
 866         offset = val & IBSCTL_LVT_OFFSET_MASK;
 867
 868         if (!(val & IBSCTL_LVT_OFFSET_VALID)) {
 869                 pr_err(FW_BUG "cpu %d, invalid IBS interrupt offset %d (MSR%08X=0x%016llx)\n",
 870                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 871                 goto out;
 872         }
 873
 874         if (!get_eilvt(offset)) {
 875                 pr_err(FW_BUG "cpu %d, IBS interrupt offset %d not available (MSR%08X=0x%016llx)\n",
 876                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 877                 goto out;
 878         }
 879
 880         valid = 1;
 881 out:
 882         preempt_enable();
 883
 884         return valid;
 885 }
 886
 887 static int setup_ibs_ctl(int ibs_eilvt_off)
 888 {
 889         struct pci_dev *cpu_cfg;
 890         int nodes;
 891         u32 value = 0;
 892
 893         nodes = 0;
 894         cpu_cfg = NULL;
 895         do {
 896                 cpu_cfg = pci_get_device(PCI_VENDOR_ID_AMD,
 897                                          PCI_DEVICE_ID_AMD_10H_NB_MISC,
 898                                          cpu_cfg);
 899                 if (!cpu_cfg)
 900                         break;
 901                 ++nodes;
 902                 pci_write_config_dword(cpu_cfg, IBSCTL, ibs_eilvt_off
 903                                        | IBSCTL_LVT_OFFSET_VALID);
 904                 pci_read_config_dword(cpu_cfg, IBSCTL, &value);
 905                 if (value != (ibs_eilvt_off | IBSCTL_LVT_OFFSET_VALID)) {
 906                         pci_dev_put(cpu_cfg);
 907                         pr_debug("Failed to setup IBS LVT offset, IBSCTL = 0x%08x\n",
 908                                  value);
 909                         return -EINVAL;
 910                 }
 911         } while (1);
 912
 913         if (!nodes) {
 914                 pr_debug("No CPU node configured for IBS\n");
 915                 return -ENODEV;
 916         }
 917
 918         return 0;
 919 }
 920
 921 /*
 922  * This runs only on the current cpu. We try to find an LVT offset and
 923  * setup the local APIC. For this we must disable preemption. On
 924  * success we initialize all nodes with this offset. This updates then
 925  * the offset in the IBS_CTL per-node msr. The per-core APIC setup of
 926  * the IBS interrupt vector is handled by perf_ibs_cpu_notifier that
 927  * is using the new offset.
 928  */
 929 static void force_ibs_eilvt_setup(void)
 930 {
 931         int offset;
 932         int ret;
 933
 934         preempt_disable();
 935         /* find the next free available EILVT entry, skip offset 0 */
 936         for (offset = 1; offset < APIC_EILVT_NR_MAX; offset++) {
 937                 if (get_eilvt(offset))
 938                         break;
 939         }
 940         preempt_enable();
 941
 942         if (offset == APIC_EILVT_NR_MAX) {
 943                 pr_debug("No EILVT entry available\n");
 944                 return;
 945         }
 946
 947         ret = setup_ibs_ctl(offset);
 948         if (ret)
 949                 goto out;
 950
 951         if (!ibs_eilvt_valid())
 952                 goto out;
 953
 954         pr_info("LVT offset %d assigned\n", offset);
 955
 956         return;
 957 out:
 958         preempt_disable();
 959         put_eilvt(offset);
 960         preempt_enable();
 961         return;
 962 }
 963
 964 static void ibs_eilvt_setup(void)
 965 {
 966         /*
 967          * Force LVT offset assignment for family 10h: The offsets are
 968          * not assigned by the BIOS for this family, so the OS is
 969          * responsible for doing it. If the OS assignment fails, fall
 970          * back to BIOS settings and try to setup this.
 971          */
 972         if (boot_cpu_data.x86 == 0x10)
 973                 force_ibs_eilvt_setup();
 974 }
 975
 976 static inline int get_ibs_lvt_offset(void)
 977 {
 978         u64 val;
 979
 980         rdmsrl(MSR_AMD64_IBSCTL, val);
 981         if (!(val & IBSCTL_LVT_OFFSET_VALID))
 982                 return -EINVAL;
 983
 984         return val & IBSCTL_LVT_OFFSET_MASK;
 985 }
 986
 987 static void setup_APIC_ibs(void)
 988 {
 989         int offset;
 990
 991         offset = get_ibs_lvt_offset();
 992         if (offset < 0)
 993                 goto failed;
 994
 995         if (!setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 0))
 996                 return;
 997 failed:
 998         pr_warn("perf: IBS APIC setup failed on cpu #%d\n",
 999                 smp_processor_id());
1000 }
1001
1002 static void clear_APIC_ibs(void)
1003 {
1004         int offset;
1005
1006         offset = get_ibs_lvt_offset();
1007         if (offset >= 0)
1008                 setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_FIX, 1);
1009 }
1010
1011 static int x86_pmu_amd_ibs_starting_cpu(unsigned int cpu)
1012 {
1013         setup_APIC_ibs();
1014         return 0;
1015 }
1016
1017 #ifdef CONFIG_PM
1018
1019 static int perf_ibs_suspend(void)
1020 {
1021         clear_APIC_ibs();
1022         return 0;
1023 }
1024
1025 static void perf_ibs_resume(void)
1026 {
1027         ibs_eilvt_setup();
1028         setup_APIC_ibs();
1029 }
1030
1031 static struct syscore_ops perf_ibs_syscore_ops = {
1032         .resume         = perf_ibs_resume,
1033         .suspend        = perf_ibs_suspend,
1034 };
1035
1036 static void perf_ibs_pm_init(void)
1037 {
1038         register_syscore_ops(&perf_ibs_syscore_ops);
1039 }
1040
1041 #else
1042
1043 static inline void perf_ibs_pm_init(void) { }
1044
1045 #endif
1046
1047 static int x86_pmu_amd_ibs_dying_cpu(unsigned int cpu)
1048 {
1049         clear_APIC_ibs();
1050         return 0;
1051 }
1052
1053 static __init int amd_ibs_init(void)
1054 {
1055         u32 caps;
1056
1057         caps = __get_ibs_caps();
1058         if (!caps)
1059                 return -ENODEV; /* ibs not supported by the cpu */
1060
1061         ibs_eilvt_setup();
1062
1063         if (!ibs_eilvt_valid())
1064                 return -EINVAL;
1065
1066         perf_ibs_pm_init();
1067
1068         ibs_caps = caps;
1069         /* make ibs_caps visible to other cpus: */
1070         smp_mb();
1071         /*
1072          * x86_pmu_amd_ibs_starting_cpu will be called from core on
1073          * all online cpus.
1074          */
1075         cpuhp_setup_state(CPUHP_AP_PERF_X86_AMD_IBS_STARTING,
1076                           "perf/x86/amd/ibs:starting",
1077                           x86_pmu_amd_ibs_starting_cpu,
1078                           x86_pmu_amd_ibs_dying_cpu);
1079
1080         perf_event_ibs_init();
1081
1082         return 0;
1083 }
1084
1085 /* Since we need the pci subsystem to init ibs we can't do this earlier: */
1086 device_initcall(amd_ibs_init);