arch/x86/events/intel/lbr.c

   1 #include <linux/perf_event.h>
   2 #include <linux/types.h>
   3
   4 #include <asm/perf_event.h>
   5 #include <asm/msr.h>
   6 #include <asm/insn.h>
   7
   8 #include "../perf_event.h"
   9
  10 enum {
  11         LBR_FORMAT_32           = 0x00,
  12         LBR_FORMAT_LIP          = 0x01,
  13         LBR_FORMAT_EIP          = 0x02,
  14         LBR_FORMAT_EIP_FLAGS    = 0x03,
  15         LBR_FORMAT_EIP_FLAGS2   = 0x04,
  16         LBR_FORMAT_INFO         = 0x05,
  17         LBR_FORMAT_TIME         = 0x06,
  18         LBR_FORMAT_MAX_KNOWN    = LBR_FORMAT_TIME,
  19 };
  20
  21 static enum {
  22         LBR_EIP_FLAGS           = 1,
  23         LBR_TSX                 = 2,
  24 } lbr_desc[LBR_FORMAT_MAX_KNOWN + 1] = {
  25         [LBR_FORMAT_EIP_FLAGS]  = LBR_EIP_FLAGS,
  26         [LBR_FORMAT_EIP_FLAGS2] = LBR_EIP_FLAGS | LBR_TSX,
  27 };
  28
  29 /*
  30  * Intel LBR_SELECT bits
  31  * Intel Vol3a, April 2011, Section 16.7 Table 16-10
  32  *
  33  * Hardware branch filter (not available on all CPUs)
  34  */
  35 #define LBR_KERNEL_BIT          0 /* do not capture at ring0 */
  36 #define LBR_USER_BIT            1 /* do not capture at ring > 0 */
  37 #define LBR_JCC_BIT             2 /* do not capture conditional branches */
  38 #define LBR_REL_CALL_BIT        3 /* do not capture relative calls */
  39 #define LBR_IND_CALL_BIT        4 /* do not capture indirect calls */
  40 #define LBR_RETURN_BIT          5 /* do not capture near returns */
  41 #define LBR_IND_JMP_BIT         6 /* do not capture indirect jumps */
  42 #define LBR_REL_JMP_BIT         7 /* do not capture relative jumps */
  43 #define LBR_FAR_BIT             8 /* do not capture far branches */
  44 #define LBR_CALL_STACK_BIT      9 /* enable call stack */
  45
  46 /*
  47  * Following bit only exists in Linux; we mask it out before writing it to
  48  * the actual MSR. But it helps the constraint perf code to understand
  49  * that this is a separate configuration.
  50  */
  51 #define LBR_NO_INFO_BIT        63 /* don't read LBR_INFO. */
  52
  53 #define LBR_KERNEL      (1 << LBR_KERNEL_BIT)
  54 #define LBR_USER        (1 << LBR_USER_BIT)
  55 #define LBR_JCC         (1 << LBR_JCC_BIT)
  56 #define LBR_REL_CALL    (1 << LBR_REL_CALL_BIT)
  57 #define LBR_IND_CALL    (1 << LBR_IND_CALL_BIT)
  58 #define LBR_RETURN      (1 << LBR_RETURN_BIT)
  59 #define LBR_REL_JMP     (1 << LBR_REL_JMP_BIT)
  60 #define LBR_IND_JMP     (1 << LBR_IND_JMP_BIT)
  61 #define LBR_FAR         (1 << LBR_FAR_BIT)
  62 #define LBR_CALL_STACK  (1 << LBR_CALL_STACK_BIT)
  63 #define LBR_NO_INFO     (1ULL << LBR_NO_INFO_BIT)
  64
  65 #define LBR_PLM (LBR_KERNEL | LBR_USER)
  66
  67 #define LBR_SEL_MASK    0x3ff   /* valid bits in LBR_SELECT */
  68 #define LBR_NOT_SUPP    -1      /* LBR filter not supported */
  69 #define LBR_IGN         0       /* ignored */
  70
  71 #define LBR_ANY          \
  72         (LBR_JCC        |\
  73          LBR_REL_CALL   |\
  74          LBR_IND_CALL   |\
  75          LBR_RETURN     |\
  76          LBR_REL_JMP    |\
  77          LBR_IND_JMP    |\
  78          LBR_FAR)
  79
  80 #define LBR_FROM_FLAG_MISPRED   BIT_ULL(63)
  81 #define LBR_FROM_FLAG_IN_TX     BIT_ULL(62)
  82 #define LBR_FROM_FLAG_ABORT     BIT_ULL(61)
  83
  84 #define LBR_FROM_SIGNEXT_2MSB   (BIT_ULL(60) | BIT_ULL(59))
  85
  86 /*
  87  * x86control flow change classification
  88  * x86control flow changes include branches, interrupts, traps, faults
  89  */
  90 enum {
  91         X86_BR_NONE             = 0,      /* unknown */
  92
  93         X86_BR_USER             = 1 << 0, /* branch target is user */
  94         X86_BR_KERNEL           = 1 << 1, /* branch target is kernel */
  95
  96         X86_BR_CALL             = 1 << 2, /* call */
  97         X86_BR_RET              = 1 << 3, /* return */
  98         X86_BR_SYSCALL          = 1 << 4, /* syscall */
  99         X86_BR_SYSRET           = 1 << 5, /* syscall return */
 100         X86_BR_INT              = 1 << 6, /* sw interrupt */
 101         X86_BR_IRET             = 1 << 7, /* return from interrupt */
 102         X86_BR_JCC              = 1 << 8, /* conditional */
 103         X86_BR_JMP              = 1 << 9, /* jump */
 104         X86_BR_IRQ              = 1 << 10,/* hw interrupt or trap or fault */
 105         X86_BR_IND_CALL         = 1 << 11,/* indirect calls */
 106         X86_BR_ABORT            = 1 << 12,/* transaction abort */
 107         X86_BR_IN_TX            = 1 << 13,/* in transaction */
 108         X86_BR_NO_TX            = 1 << 14,/* not in transaction */
 109         X86_BR_ZERO_CALL        = 1 << 15,/* zero length call */
 110         X86_BR_CALL_STACK       = 1 << 16,/* call stack */
 111         X86_BR_IND_JMP          = 1 << 17,/* indirect jump */
 112 };
 113
 114 #define X86_BR_PLM (X86_BR_USER | X86_BR_KERNEL)
 115 #define X86_BR_ANYTX (X86_BR_NO_TX | X86_BR_IN_TX)
 116
 117 #define X86_BR_ANY       \
 118         (X86_BR_CALL    |\
 119          X86_BR_RET     |\
 120          X86_BR_SYSCALL |\
 121          X86_BR_SYSRET  |\
 122          X86_BR_INT     |\
 123          X86_BR_IRET    |\
 124          X86_BR_JCC     |\
 125          X86_BR_JMP      |\
 126          X86_BR_IRQ      |\
 127          X86_BR_ABORT    |\
 128          X86_BR_IND_CALL |\
 129          X86_BR_IND_JMP  |\
 130          X86_BR_ZERO_CALL)
 131
 132 #define X86_BR_ALL (X86_BR_PLM | X86_BR_ANY)
 133
 134 #define X86_BR_ANY_CALL          \
 135         (X86_BR_CALL            |\
 136          X86_BR_IND_CALL        |\
 137          X86_BR_ZERO_CALL       |\
 138          X86_BR_SYSCALL         |\
 139          X86_BR_IRQ             |\
 140          X86_BR_INT)
 141
 142 static void intel_pmu_lbr_filter(struct cpu_hw_events *cpuc);
 143
 144 /*
 145  * We only support LBR implementations that have FREEZE_LBRS_ON_PMI
 146  * otherwise it becomes near impossible to get a reliable stack.
 147  */
 148
 149 static void __intel_pmu_lbr_enable(bool pmi)
 150 {
 151         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 152         u64 debugctl, lbr_select = 0, orig_debugctl;
 153
 154         /*
 155          * No need to unfreeze manually, as v4 can do that as part
 156          * of the GLOBAL_STATUS ack.
 157          */
 158         if (pmi && x86_pmu.version >= 4)
 159                 return;
 160
 161         /*
 162          * No need to reprogram LBR_SELECT in a PMI, as it
 163          * did not change.
 164          */
 165         if (cpuc->lbr_sel)
 166                 lbr_select = cpuc->lbr_sel->config & x86_pmu.lbr_sel_mask;
 167         if (!pmi && cpuc->lbr_sel)
 168                 wrmsrl(MSR_LBR_SELECT, lbr_select);
 169
 170         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 171         orig_debugctl = debugctl;
 172         debugctl |= DEBUGCTLMSR_LBR;
 173         /*
 174          * LBR callstack does not work well with FREEZE_LBRS_ON_PMI.
 175          * If FREEZE_LBRS_ON_PMI is set, PMI near call/return instructions
 176          * may cause superfluous increase/decrease of LBR_TOS.
 177          */
 178         if (!(lbr_select & LBR_CALL_STACK))
 179                 debugctl |= DEBUGCTLMSR_FREEZE_LBRS_ON_PMI;
 180         if (orig_debugctl != debugctl)
 181                 wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 182 }
 183
 184 static void __intel_pmu_lbr_disable(void)
 185 {
 186         u64 debugctl;
 187
 188         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 189         debugctl &= ~(DEBUGCTLMSR_LBR | DEBUGCTLMSR_FREEZE_LBRS_ON_PMI);
 190         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 191 }
 192
 193 static void intel_pmu_lbr_reset_32(void)
 194 {
 195         int i;
 196
 197         for (i = 0; i < x86_pmu.lbr_nr; i++)
 198                 wrmsrl(x86_pmu.lbr_from + i, 0);
 199 }
 200
 201 static void intel_pmu_lbr_reset_64(void)
 202 {
 203         int i;
 204
 205         for (i = 0; i < x86_pmu.lbr_nr; i++) {
 206                 wrmsrl(x86_pmu.lbr_from + i, 0);
 207                 wrmsrl(x86_pmu.lbr_to   + i, 0);
 208                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 209                         wrmsrl(MSR_LBR_INFO_0 + i, 0);
 210         }
 211 }
 212
 213 void intel_pmu_lbr_reset(void)
 214 {
 215         if (!x86_pmu.lbr_nr)
 216                 return;
 217
 218         if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_32)
 219                 intel_pmu_lbr_reset_32();
 220         else
 221                 intel_pmu_lbr_reset_64();
 222 }
 223
 224 /*
 225  * TOS = most recently recorded branch
 226  */
 227 static inline u64 intel_pmu_lbr_tos(void)
 228 {
 229         u64 tos;
 230
 231         rdmsrl(x86_pmu.lbr_tos, tos);
 232         return tos;
 233 }
 234
 235 enum {
 236         LBR_NONE,
 237         LBR_VALID,
 238 };
 239
 240 /*
 241  * For formats with LBR_TSX flags (e.g. LBR_FORMAT_EIP_FLAGS2), bits 61:62 in
 242  * MSR_LAST_BRANCH_FROM_x are the TSX flags when TSX is supported, but when
 243  * TSX is not supported they have no consistent behavior:
 244  *
 245  *   - For wrmsr(), bits 61:62 are considered part of the sign extension.
 246  *   - For HW updates (branch captures) bits 61:62 are always OFF and are not
 247  *     part of the sign extension.
 248  *
 249  * Therefore, if:
 250  *
 251  *   1) LBR has TSX format
 252  *   2) CPU has no TSX support enabled
 253  *
 254  * ... then any value passed to wrmsr() must be sign extended to 63 bits and any
 255  * value from rdmsr() must be converted to have a 61 bits sign extension,
 256  * ignoring the TSX flags.
 257  */
 258 static inline bool lbr_from_signext_quirk_needed(void)
 259 {
 260         int lbr_format = x86_pmu.intel_cap.lbr_format;
 261         bool tsx_support = boot_cpu_has(X86_FEATURE_HLE) ||
 262                            boot_cpu_has(X86_FEATURE_RTM);
 263
 264         return !tsx_support && (lbr_desc[lbr_format] & LBR_TSX);
 265 }
 266
 267 DEFINE_STATIC_KEY_FALSE(lbr_from_quirk_key);
 268
 269 /* If quirk is enabled, ensure sign extension is 63 bits: */
 270 inline u64 lbr_from_signext_quirk_wr(u64 val)
 271 {
 272         if (static_branch_unlikely(&lbr_from_quirk_key)) {
 273                 /*
 274                  * Sign extend into bits 61:62 while preserving bit 63.
 275                  *
 276                  * Quirk is enabled when TSX is disabled. Therefore TSX bits
 277                  * in val are always OFF and must be changed to be sign
 278                  * extension bits. Since bits 59:60 are guaranteed to be
 279                  * part of the sign extension bits, we can just copy them
 280                  * to 61:62.
 281                  */
 282                 val |= (LBR_FROM_SIGNEXT_2MSB & val) << 2;
 283         }
 284         return val;
 285 }
 286
 287 /*
 288  * If quirk is needed, ensure sign extension is 61 bits:
 289  */
 290 u64 lbr_from_signext_quirk_rd(u64 val)
 291 {
 292         if (static_branch_unlikely(&lbr_from_quirk_key)) {
 293                 /*
 294                  * Quirk is on when TSX is not enabled. Therefore TSX
 295                  * flags must be read as OFF.
 296                  */
 297                 val &= ~(LBR_FROM_FLAG_IN_TX | LBR_FROM_FLAG_ABORT);
 298         }
 299         return val;
 300 }
 301
 302 static inline void wrlbr_from(unsigned int idx, u64 val)
 303 {
 304         val = lbr_from_signext_quirk_wr(val);
 305         wrmsrl(x86_pmu.lbr_from + idx, val);
 306 }
 307
 308 static inline void wrlbr_to(unsigned int idx, u64 val)
 309 {
 310         wrmsrl(x86_pmu.lbr_to + idx, val);
 311 }
 312
 313 static inline u64 rdlbr_from(unsigned int idx)
 314 {
 315         u64 val;
 316
 317         rdmsrl(x86_pmu.lbr_from + idx, val);
 318
 319         return lbr_from_signext_quirk_rd(val);
 320 }
 321
 322 static inline u64 rdlbr_to(unsigned int idx)
 323 {
 324         u64 val;
 325
 326         rdmsrl(x86_pmu.lbr_to + idx, val);
 327
 328         return val;
 329 }
 330
 331 static void __intel_pmu_lbr_restore(struct x86_perf_task_context *task_ctx)
 332 {
 333         int i;
 334         unsigned lbr_idx, mask;
 335         u64 tos;
 336
 337         if (task_ctx->lbr_callstack_users == 0 ||
 338             task_ctx->lbr_stack_state == LBR_NONE) {
 339                 intel_pmu_lbr_reset();
 340                 return;
 341         }
 342
 343         mask = x86_pmu.lbr_nr - 1;
 344         tos = task_ctx->tos;
 345         for (i = 0; i < task_ctx->valid_lbrs; i++) {
 346                 lbr_idx = (tos - i) & mask;
 347                 wrlbr_from(lbr_idx, task_ctx->lbr_from[i]);
 348                 wrlbr_to  (lbr_idx, task_ctx->lbr_to[i]);
 349
 350                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 351                         wrmsrl(MSR_LBR_INFO_0 + lbr_idx, task_ctx->lbr_info[i]);
 352         }
 353
 354         for (; i < x86_pmu.lbr_nr; i++) {
 355                 lbr_idx = (tos - i) & mask;
 356                 wrlbr_from(lbr_idx, 0);
 357                 wrlbr_to(lbr_idx, 0);
 358                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 359                         wrmsrl(MSR_LBR_INFO_0 + lbr_idx, 0);
 360         }
 361
 362         wrmsrl(x86_pmu.lbr_tos, tos);
 363         task_ctx->lbr_stack_state = LBR_NONE;
 364 }
 365
 366 static void __intel_pmu_lbr_save(struct x86_perf_task_context *task_ctx)
 367 {
 368         unsigned lbr_idx, mask;
 369         u64 tos, from;
 370         int i;
 371
 372         if (task_ctx->lbr_callstack_users == 0) {
 373                 task_ctx->lbr_stack_state = LBR_NONE;
 374                 return;
 375         }
 376
 377         mask = x86_pmu.lbr_nr - 1;
 378         tos = intel_pmu_lbr_tos();
 379         for (i = 0; i < x86_pmu.lbr_nr; i++) {
 380                 lbr_idx = (tos - i) & mask;
 381                 from = rdlbr_from(lbr_idx);
 382                 if (!from)
 383                         break;
 384                 task_ctx->lbr_from[i] = from;
 385                 task_ctx->lbr_to[i]   = rdlbr_to(lbr_idx);
 386                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 387                         rdmsrl(MSR_LBR_INFO_0 + lbr_idx, task_ctx->lbr_info[i]);
 388         }
 389         task_ctx->valid_lbrs = i;
 390         task_ctx->tos = tos;
 391         task_ctx->lbr_stack_state = LBR_VALID;
 392 }
 393
 394 void intel_pmu_lbr_sched_task(struct perf_event_context *ctx, bool sched_in)
 395 {
 396         struct x86_perf_task_context *task_ctx;
 397
 398         /*
 399          * If LBR callstack feature is enabled and the stack was saved when
 400          * the task was scheduled out, restore the stack. Otherwise flush
 401          * the LBR stack.
 402          */
 403         task_ctx = ctx ? ctx->task_ctx_data : NULL;
 404         if (task_ctx) {
 405                 if (sched_in)
 406                         __intel_pmu_lbr_restore(task_ctx);
 407                 else
 408                         __intel_pmu_lbr_save(task_ctx);
 409                 return;
 410         }
 411
 412         /*
 413          * Since a context switch can flip the address space and LBR entries
 414          * are not tagged with an identifier, we need to wipe the LBR, even for
 415          * per-cpu events. You simply cannot resolve the branches from the old
 416          * address space.
 417          */
 418         if (sched_in)
 419                 intel_pmu_lbr_reset();
 420 }
 421
 422 static inline bool branch_user_callstack(unsigned br_sel)
 423 {
 424         return (br_sel & X86_BR_USER) && (br_sel & X86_BR_CALL_STACK);
 425 }
 426
 427 void intel_pmu_lbr_add(struct perf_event *event)
 428 {
 429         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 430         struct x86_perf_task_context *task_ctx;
 431
 432         if (!x86_pmu.lbr_nr)
 433                 return;
 434
 435         cpuc->br_sel = event->hw.branch_reg.reg;
 436
 437         if (branch_user_callstack(cpuc->br_sel) && event->ctx->task_ctx_data) {
 438                 task_ctx = event->ctx->task_ctx_data;
 439                 task_ctx->lbr_callstack_users++;
 440         }
 441
 442         /*
 443          * Request pmu::sched_task() callback, which will fire inside the
 444          * regular perf event scheduling, so that call will:
 445          *
 446          *  - restore or wipe; when LBR-callstack,
 447          *  - wipe; otherwise,
 448          *
 449          * when this is from __perf_event_task_sched_in().
 450          *
 451          * However, if this is from perf_install_in_context(), no such callback
 452          * will follow and we'll need to reset the LBR here if this is the
 453          * first LBR event.
 454          *
 455          * The problem is, we cannot tell these cases apart... but we can
 456          * exclude the biggest chunk of cases by looking at
 457          * event->total_time_running. An event that has accrued runtime cannot
 458          * be 'new'. Conversely, a new event can get installed through the
 459          * context switch path for the first time.
 460          */
 461         perf_sched_cb_inc(event->ctx->pmu);
 462         if (!cpuc->lbr_users++ && !event->total_time_running)
 463                 intel_pmu_lbr_reset();
 464 }
 465
 466 void intel_pmu_lbr_del(struct perf_event *event)
 467 {
 468         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 469         struct x86_perf_task_context *task_ctx;
 470
 471         if (!x86_pmu.lbr_nr)
 472                 return;
 473
 474         if (branch_user_callstack(cpuc->br_sel) &&
 475             event->ctx->task_ctx_data) {
 476                 task_ctx = event->ctx->task_ctx_data;
 477                 task_ctx->lbr_callstack_users--;
 478         }
 479
 480         cpuc->lbr_users--;
 481         WARN_ON_ONCE(cpuc->lbr_users < 0);
 482         perf_sched_cb_dec(event->ctx->pmu);
 483 }
 484
 485 void intel_pmu_lbr_enable_all(bool pmi)
 486 {
 487         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 488
 489         if (cpuc->lbr_users)
 490                 __intel_pmu_lbr_enable(pmi);
 491 }
 492
 493 void intel_pmu_lbr_disable_all(void)
 494 {
 495         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 496
 497         if (cpuc->lbr_users)
 498                 __intel_pmu_lbr_disable();
 499 }
 500
 501 static void intel_pmu_lbr_read_32(struct cpu_hw_events *cpuc)
 502 {
 503         unsigned long mask = x86_pmu.lbr_nr - 1;
 504         u64 tos = intel_pmu_lbr_tos();
 505         int i;
 506
 507         for (i = 0; i < x86_pmu.lbr_nr; i++) {
 508                 unsigned long lbr_idx = (tos - i) & mask;
 509                 union {
 510                         struct {
 511                                 u32 from;
 512                                 u32 to;
 513                         };
 514                         u64     lbr;
 515                 } msr_lastbranch;
 516
 517                 rdmsrl(x86_pmu.lbr_from + lbr_idx, msr_lastbranch.lbr);
 518
 519                 cpuc->lbr_entries[i].from       = msr_lastbranch.from;
 520                 cpuc->lbr_entries[i].to         = msr_lastbranch.to;
 521                 cpuc->lbr_entries[i].mispred    = 0;
 522                 cpuc->lbr_entries[i].predicted  = 0;
 523                 cpuc->lbr_entries[i].in_tx      = 0;
 524                 cpuc->lbr_entries[i].abort      = 0;
 525                 cpuc->lbr_entries[i].cycles     = 0;
 526                 cpuc->lbr_entries[i].reserved   = 0;
 527         }
 528         cpuc->lbr_stack.nr = i;
 529 }
 530
 531 /*
 532  * Due to lack of segmentation in Linux the effective address (offset)
 533  * is the same as the linear address, allowing us to merge the LIP and EIP
 534  * LBR formats.
 535  */
 536 static void intel_pmu_lbr_read_64(struct cpu_hw_events *cpuc)
 537 {
 538         bool need_info = false, call_stack = false;
 539         unsigned long mask = x86_pmu.lbr_nr - 1;
 540         int lbr_format = x86_pmu.intel_cap.lbr_format;
 541         u64 tos = intel_pmu_lbr_tos();
 542         int i;
 543         int out = 0;
 544         int num = x86_pmu.lbr_nr;
 545
 546         if (cpuc->lbr_sel) {
 547                 need_info = !(cpuc->lbr_sel->config & LBR_NO_INFO);
 548                 if (cpuc->lbr_sel->config & LBR_CALL_STACK)
 549                         call_stack = true;
 550         }
 551
 552         for (i = 0; i < num; i++) {
 553                 unsigned long lbr_idx = (tos - i) & mask;
 554                 u64 from, to, mis = 0, pred = 0, in_tx = 0, abort = 0;
 555                 int skip = 0;
 556                 u16 cycles = 0;
 557                 int lbr_flags = lbr_desc[lbr_format];
 558
 559                 from = rdlbr_from(lbr_idx);
 560                 to   = rdlbr_to(lbr_idx);
 561
 562                 /*
 563                  * Read LBR call stack entries
 564                  * until invalid entry (0s) is detected.
 565                  */
 566                 if (call_stack && !from)
 567                         break;
 568
 569                 if (lbr_format == LBR_FORMAT_INFO && need_info) {
 570                         u64 info;
 571
 572                         rdmsrl(MSR_LBR_INFO_0 + lbr_idx, info);
 573                         mis = !!(info & LBR_INFO_MISPRED);
 574                         pred = !mis;
 575                         in_tx = !!(info & LBR_INFO_IN_TX);
 576                         abort = !!(info & LBR_INFO_ABORT);
 577                         cycles = (info & LBR_INFO_CYCLES);
 578                 }
 579
 580                 if (lbr_format == LBR_FORMAT_TIME) {
 581                         mis = !!(from & LBR_FROM_FLAG_MISPRED);
 582                         pred = !mis;
 583                         skip = 1;
 584                         cycles = ((to >> 48) & LBR_INFO_CYCLES);
 585
 586                         to = (u64)((((s64)to) << 16) >> 16);
 587                 }
 588
 589                 if (lbr_flags & LBR_EIP_FLAGS) {
 590                         mis = !!(from & LBR_FROM_FLAG_MISPRED);
 591                         pred = !mis;
 592                         skip = 1;
 593                 }
 594                 if (lbr_flags & LBR_TSX) {
 595                         in_tx = !!(from & LBR_FROM_FLAG_IN_TX);
 596                         abort = !!(from & LBR_FROM_FLAG_ABORT);
 597                         skip = 3;
 598                 }
 599                 from = (u64)((((s64)from) << skip) >> skip);
 600
 601                 /*
 602                  * Some CPUs report duplicated abort records,
 603                  * with the second entry not having an abort bit set.
 604                  * Skip them here. This loop runs backwards,
 605                  * so we need to undo the previous record.
 606                  * If the abort just happened outside the window
 607                  * the extra entry cannot be removed.
 608                  */
 609                 if (abort && x86_pmu.lbr_double_abort && out > 0)
 610                         out--;
 611
 612                 cpuc->lbr_entries[out].from      = from;
 613                 cpuc->lbr_entries[out].to        = to;
 614                 cpuc->lbr_entries[out].mispred   = mis;
 615                 cpuc->lbr_entries[out].predicted = pred;
 616                 cpuc->lbr_entries[out].in_tx     = in_tx;
 617                 cpuc->lbr_entries[out].abort     = abort;
 618                 cpuc->lbr_entries[out].cycles    = cycles;
 619                 cpuc->lbr_entries[out].reserved  = 0;
 620                 out++;
 621         }
 622         cpuc->lbr_stack.nr = out;
 623 }
 624
 625 void intel_pmu_lbr_read(void)
 626 {
 627         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 628
 629         if (!cpuc->lbr_users)
 630                 return;
 631
 632         if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_32)
 633                 intel_pmu_lbr_read_32(cpuc);
 634         else
 635                 intel_pmu_lbr_read_64(cpuc);
 636
 637         intel_pmu_lbr_filter(cpuc);
 638 }
 639
 640 /*
 641  * SW filter is used:
 642  * - in case there is no HW filter
 643  * - in case the HW filter has errata or limitations
 644  */
 645 static int intel_pmu_setup_sw_lbr_filter(struct perf_event *event)
 646 {
 647         u64 br_type = event->attr.branch_sample_type;
 648         int mask = 0;
 649
 650         if (br_type & PERF_SAMPLE_BRANCH_USER)
 651                 mask |= X86_BR_USER;
 652
 653         if (br_type & PERF_SAMPLE_BRANCH_KERNEL)
 654                 mask |= X86_BR_KERNEL;
 655
 656         /* we ignore BRANCH_HV here */
 657
 658         if (br_type & PERF_SAMPLE_BRANCH_ANY)
 659                 mask |= X86_BR_ANY;
 660
 661         if (br_type & PERF_SAMPLE_BRANCH_ANY_CALL)
 662                 mask |= X86_BR_ANY_CALL;
 663
 664         if (br_type & PERF_SAMPLE_BRANCH_ANY_RETURN)
 665                 mask |= X86_BR_RET | X86_BR_IRET | X86_BR_SYSRET;
 666
 667         if (br_type & PERF_SAMPLE_BRANCH_IND_CALL)
 668                 mask |= X86_BR_IND_CALL;
 669
 670         if (br_type & PERF_SAMPLE_BRANCH_ABORT_TX)
 671                 mask |= X86_BR_ABORT;
 672
 673         if (br_type & PERF_SAMPLE_BRANCH_IN_TX)
 674                 mask |= X86_BR_IN_TX;
 675
 676         if (br_type & PERF_SAMPLE_BRANCH_NO_TX)
 677                 mask |= X86_BR_NO_TX;
 678
 679         if (br_type & PERF_SAMPLE_BRANCH_COND)
 680                 mask |= X86_BR_JCC;
 681
 682         if (br_type & PERF_SAMPLE_BRANCH_CALL_STACK) {
 683                 if (!x86_pmu_has_lbr_callstack())
 684                         return -EOPNOTSUPP;
 685                 if (mask & ~(X86_BR_USER | X86_BR_KERNEL))
 686                         return -EINVAL;
 687                 mask |= X86_BR_CALL | X86_BR_IND_CALL | X86_BR_RET |
 688                         X86_BR_CALL_STACK;
 689         }
 690
 691         if (br_type & PERF_SAMPLE_BRANCH_IND_JUMP)
 692                 mask |= X86_BR_IND_JMP;
 693
 694         if (br_type & PERF_SAMPLE_BRANCH_CALL)
 695                 mask |= X86_BR_CALL | X86_BR_ZERO_CALL;
 696         /*
 697          * stash actual user request into reg, it may
 698          * be used by fixup code for some CPU
 699          */
 700         event->hw.branch_reg.reg = mask;
 701         return 0;
 702 }
 703
 704 /*
 705  * setup the HW LBR filter
 706  * Used only when available, may not be enough to disambiguate
 707  * all branches, may need the help of the SW filter
 708  */
 709 static int intel_pmu_setup_hw_lbr_filter(struct perf_event *event)
 710 {
 711         struct hw_perf_event_extra *reg;
 712         u64 br_type = event->attr.branch_sample_type;
 713         u64 mask = 0, v;
 714         int i;
 715
 716         for (i = 0; i < PERF_SAMPLE_BRANCH_MAX_SHIFT; i++) {
 717                 if (!(br_type & (1ULL << i)))
 718                         continue;
 719
 720                 v = x86_pmu.lbr_sel_map[i];
 721                 if (v == LBR_NOT_SUPP)
 722                         return -EOPNOTSUPP;
 723
 724                 if (v != LBR_IGN)
 725                         mask |= v;
 726         }
 727
 728         reg = &event->hw.branch_reg;
 729         reg->idx = EXTRA_REG_LBR;
 730
 731         /*
 732          * The first 9 bits (LBR_SEL_MASK) in LBR_SELECT operate
 733          * in suppress mode. So LBR_SELECT should be set to
 734          * (~mask & LBR_SEL_MASK) | (mask & ~LBR_SEL_MASK)
 735          * But the 10th bit LBR_CALL_STACK does not operate
 736          * in suppress mode.
 737          */
 738         reg->config = mask ^ (x86_pmu.lbr_sel_mask & ~LBR_CALL_STACK);
 739
 740         if ((br_type & PERF_SAMPLE_BRANCH_NO_CYCLES) &&
 741             (br_type & PERF_SAMPLE_BRANCH_NO_FLAGS) &&
 742             (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO))
 743                 reg->config |= LBR_NO_INFO;
 744
 745         return 0;
 746 }
 747
 748 int intel_pmu_setup_lbr_filter(struct perf_event *event)
 749 {
 750         int ret = 0;
 751
 752         /*
 753          * no LBR on this PMU
 754          */
 755         if (!x86_pmu.lbr_nr)
 756                 return -EOPNOTSUPP;
 757
 758         /*
 759          * setup SW LBR filter
 760          */
 761         ret = intel_pmu_setup_sw_lbr_filter(event);
 762         if (ret)
 763                 return ret;
 764
 765         /*
 766          * setup HW LBR filter, if any
 767          */
 768         if (x86_pmu.lbr_sel_map)
 769                 ret = intel_pmu_setup_hw_lbr_filter(event);
 770
 771         return ret;
 772 }
 773
 774 /*
 775  * return the type of control flow change at address "from"
 776  * instruction is not necessarily a branch (in case of interrupt).
 777  *
 778  * The branch type returned also includes the priv level of the
 779  * target of the control flow change (X86_BR_USER, X86_BR_KERNEL).
 780  *
 781  * If a branch type is unknown OR the instruction cannot be
 782  * decoded (e.g., text page not present), then X86_BR_NONE is
 783  * returned.
 784  */
 785 static int branch_type(unsigned long from, unsigned long to, int abort)
 786 {
 787         struct insn insn;
 788         void *addr;
 789         int bytes_read, bytes_left;
 790         int ret = X86_BR_NONE;
 791         int ext, to_plm, from_plm;
 792         u8 buf[MAX_INSN_SIZE];
 793         int is64 = 0;
 794
 795         to_plm = kernel_ip(to) ? X86_BR_KERNEL : X86_BR_USER;
 796         from_plm = kernel_ip(from) ? X86_BR_KERNEL : X86_BR_USER;
 797
 798         /*
 799          * maybe zero if lbr did not fill up after a reset by the time
 800          * we get a PMU interrupt
 801          */
 802         if (from == 0 || to == 0)
 803                 return X86_BR_NONE;
 804
 805         if (abort)
 806                 return X86_BR_ABORT | to_plm;
 807
 808         if (from_plm == X86_BR_USER) {
 809                 /*
 810                  * can happen if measuring at the user level only
 811                  * and we interrupt in a kernel thread, e.g., idle.
 812                  */
 813                 if (!current->mm)
 814                         return X86_BR_NONE;
 815
 816                 /* may fail if text not present */
 817                 bytes_left = copy_from_user_nmi(buf, (void __user *)from,
 818                                                 MAX_INSN_SIZE);
 819                 bytes_read = MAX_INSN_SIZE - bytes_left;
 820                 if (!bytes_read)
 821                         return X86_BR_NONE;
 822
 823                 addr = buf;
 824         } else {
 825                 /*
 826                  * The LBR logs any address in the IP, even if the IP just
 827                  * faulted. This means userspace can control the from address.
 828                  * Ensure we don't blindy read any address by validating it is
 829                  * a known text address.
 830                  */
 831                 if (kernel_text_address(from)) {
 832                         addr = (void *)from;
 833                         /*
 834                          * Assume we can get the maximum possible size
 835                          * when grabbing kernel data.  This is not
 836                          * _strictly_ true since we could possibly be
 837                          * executing up next to a memory hole, but
 838                          * it is very unlikely to be a problem.
 839                          */
 840                         bytes_read = MAX_INSN_SIZE;
 841                 } else {
 842                         return X86_BR_NONE;
 843                 }
 844         }
 845
 846         /*
 847          * decoder needs to know the ABI especially
 848          * on 64-bit systems running 32-bit apps
 849          */
 850 #ifdef CONFIG_X86_64
 851         is64 = kernel_ip((unsigned long)addr) || !test_thread_flag(TIF_IA32);
 852 #endif
 853         insn_init(&insn, addr, bytes_read, is64);
 854         insn_get_opcode(&insn);
 855         if (!insn.opcode.got)
 856                 return X86_BR_ABORT;
 857
 858         switch (insn.opcode.bytes[0]) {
 859         case 0xf:
 860                 switch (insn.opcode.bytes[1]) {
 861                 case 0x05: /* syscall */
 862                 case 0x34: /* sysenter */
 863                         ret = X86_BR_SYSCALL;
 864                         break;
 865                 case 0x07: /* sysret */
 866                 case 0x35: /* sysexit */
 867                         ret = X86_BR_SYSRET;
 868                         break;
 869                 case 0x80 ... 0x8f: /* conditional */
 870                         ret = X86_BR_JCC;
 871                         break;
 872                 default:
 873                         ret = X86_BR_NONE;
 874                 }
 875                 break;
 876         case 0x70 ... 0x7f: /* conditional */
 877                 ret = X86_BR_JCC;
 878                 break;
 879         case 0xc2: /* near ret */
 880         case 0xc3: /* near ret */
 881         case 0xca: /* far ret */
 882         case 0xcb: /* far ret */
 883                 ret = X86_BR_RET;
 884                 break;
 885         case 0xcf: /* iret */
 886                 ret = X86_BR_IRET;
 887                 break;
 888         case 0xcc ... 0xce: /* int */
 889                 ret = X86_BR_INT;
 890                 break;
 891         case 0xe8: /* call near rel */
 892                 insn_get_immediate(&insn);
 893                 if (insn.immediate1.value == 0) {
 894                         /* zero length call */
 895                         ret = X86_BR_ZERO_CALL;
 896                         break;
 897                 }
 898         case 0x9a: /* call far absolute */
 899                 ret = X86_BR_CALL;
 900                 break;
 901         case 0xe0 ... 0xe3: /* loop jmp */
 902                 ret = X86_BR_JCC;
 903                 break;
 904         case 0xe9 ... 0xeb: /* jmp */
 905                 ret = X86_BR_JMP;
 906                 break;
 907         case 0xff: /* call near absolute, call far absolute ind */
 908                 insn_get_modrm(&insn);
 909                 ext = (insn.modrm.bytes[0] >> 3) & 0x7;
 910                 switch (ext) {
 911                 case 2: /* near ind call */
 912                 case 3: /* far ind call */
 913                         ret = X86_BR_IND_CALL;
 914                         break;
 915                 case 4:
 916                 case 5:
 917                         ret = X86_BR_IND_JMP;
 918                         break;
 919                 }
 920                 break;
 921         default:
 922                 ret = X86_BR_NONE;
 923         }
 924         /*
 925          * interrupts, traps, faults (and thus ring transition) may
 926          * occur on any instructions. Thus, to classify them correctly,
 927          * we need to first look at the from and to priv levels. If they
 928          * are different and to is in the kernel, then it indicates
 929          * a ring transition. If the from instruction is not a ring
 930          * transition instr (syscall, systenter, int), then it means
 931          * it was a irq, trap or fault.
 932          *
 933          * we have no way of detecting kernel to kernel faults.
 934          */
 935         if (from_plm == X86_BR_USER && to_plm == X86_BR_KERNEL
 936             && ret != X86_BR_SYSCALL && ret != X86_BR_INT)
 937                 ret = X86_BR_IRQ;
 938
 939         /*
 940          * branch priv level determined by target as
 941          * is done by HW when LBR_SELECT is implemented
 942          */
 943         if (ret != X86_BR_NONE)
 944                 ret |= to_plm;
 945
 946         return ret;
 947 }
 948
 949 /*
 950  * implement actual branch filter based on user demand.
 951  * Hardware may not exactly satisfy that request, thus
 952  * we need to inspect opcodes. Mismatched branches are
 953  * discarded. Therefore, the number of branches returned
 954  * in PERF_SAMPLE_BRANCH_STACK sample may vary.
 955  */
 956 static void
 957 intel_pmu_lbr_filter(struct cpu_hw_events *cpuc)
 958 {
 959         u64 from, to;
 960         int br_sel = cpuc->br_sel;
 961         int i, j, type;
 962         bool compress = false;
 963
 964         /* if sampling all branches, then nothing to filter */
 965         if ((br_sel & X86_BR_ALL) == X86_BR_ALL)
 966                 return;
 967
 968         for (i = 0; i < cpuc->lbr_stack.nr; i++) {
 969
 970                 from = cpuc->lbr_entries[i].from;
 971                 to = cpuc->lbr_entries[i].to;
 972
 973                 type = branch_type(from, to, cpuc->lbr_entries[i].abort);
 974                 if (type != X86_BR_NONE && (br_sel & X86_BR_ANYTX)) {
 975                         if (cpuc->lbr_entries[i].in_tx)
 976                                 type |= X86_BR_IN_TX;
 977                         else
 978                                 type |= X86_BR_NO_TX;
 979                 }
 980
 981                 /* if type does not correspond, then discard */
 982                 if (type == X86_BR_NONE || (br_sel & type) != type) {
 983                         cpuc->lbr_entries[i].from = 0;
 984                         compress = true;
 985                 }
 986         }
 987
 988         if (!compress)
 989                 return;
 990
 991         /* remove all entries with from=0 */
 992         for (i = 0; i < cpuc->lbr_stack.nr; ) {
 993                 if (!cpuc->lbr_entries[i].from) {
 994                         j = i;
 995                         while (++j < cpuc->lbr_stack.nr)
 996                                 cpuc->lbr_entries[j-1] = cpuc->lbr_entries[j];
 997                         cpuc->lbr_stack.nr--;
 998                         if (!cpuc->lbr_entries[i].from)
 999                                 continue;
1000                 }
1001                 i++;
1002         }
1003 }
1004
1005 /*
1006  * Map interface branch filters onto LBR filters
1007  */
1008 static const int nhm_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
1009         [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
1010         [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
1011         [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
1012         [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
1013         [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_REL_JMP
1014                                                 | LBR_IND_JMP | LBR_FAR,
1015         /*
1016          * NHM/WSM erratum: must include REL_JMP+IND_JMP to get CALL branches
1017          */
1018         [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT] =
1019          LBR_REL_CALL | LBR_IND_CALL | LBR_REL_JMP | LBR_IND_JMP | LBR_FAR,
1020         /*
1021          * NHM/WSM erratum: must include IND_JMP to capture IND_CALL
1022          */
1023         [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT] = LBR_IND_CALL | LBR_IND_JMP,
1024         [PERF_SAMPLE_BRANCH_COND_SHIFT]     = LBR_JCC,
1025         [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT] = LBR_IND_JMP,
1026 };
1027
1028 static const int snb_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
1029         [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
1030         [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
1031         [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
1032         [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
1033         [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_FAR,
1034         [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT]     = LBR_REL_CALL | LBR_IND_CALL
1035                                                 | LBR_FAR,
1036         [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT]     = LBR_IND_CALL,
1037         [PERF_SAMPLE_BRANCH_COND_SHIFT]         = LBR_JCC,
1038         [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT]     = LBR_IND_JMP,
1039         [PERF_SAMPLE_BRANCH_CALL_SHIFT]         = LBR_REL_CALL,
1040 };
1041
1042 static const int hsw_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
1043         [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
1044         [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
1045         [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
1046         [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
1047         [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_FAR,
1048         [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT]     = LBR_REL_CALL | LBR_IND_CALL
1049                                                 | LBR_FAR,
1050         [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT]     = LBR_IND_CALL,
1051         [PERF_SAMPLE_BRANCH_COND_SHIFT]         = LBR_JCC,
1052         [PERF_SAMPLE_BRANCH_CALL_STACK_SHIFT]   = LBR_REL_CALL | LBR_IND_CALL
1053                                                 | LBR_RETURN | LBR_CALL_STACK,
1054         [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT]     = LBR_IND_JMP,
1055         [PERF_SAMPLE_BRANCH_CALL_SHIFT]         = LBR_REL_CALL,
1056 };
1057
1058 /* core */
1059 void __init intel_pmu_lbr_init_core(void)
1060 {
1061         x86_pmu.lbr_nr     = 4;
1062         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1063         x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1064         x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1065
1066         /*
1067          * SW branch filter usage:
1068          * - compensate for lack of HW filter
1069          */
1070 }
1071
1072 /* nehalem/westmere */
1073 void __init intel_pmu_lbr_init_nhm(void)
1074 {
1075         x86_pmu.lbr_nr     = 16;
1076         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1077         x86_pmu.lbr_from   = MSR_LBR_NHM_FROM;
1078         x86_pmu.lbr_to     = MSR_LBR_NHM_TO;
1079
1080         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1081         x86_pmu.lbr_sel_map  = nhm_lbr_sel_map;
1082
1083         /*
1084          * SW branch filter usage:
1085          * - workaround LBR_SEL errata (see above)
1086          * - support syscall, sysret capture.
1087          *   That requires LBR_FAR but that means far
1088          *   jmp need to be filtered out
1089          */
1090 }
1091
1092 /* sandy bridge */
1093 void __init intel_pmu_lbr_init_snb(void)
1094 {
1095         x86_pmu.lbr_nr   = 16;
1096         x86_pmu.lbr_tos  = MSR_LBR_TOS;
1097         x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
1098         x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
1099
1100         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1101         x86_pmu.lbr_sel_map  = snb_lbr_sel_map;
1102
1103         /*
1104          * SW branch filter usage:
1105          * - support syscall, sysret capture.
1106          *   That requires LBR_FAR but that means far
1107          *   jmp need to be filtered out
1108          */
1109 }
1110
1111 /* haswell */
1112 void intel_pmu_lbr_init_hsw(void)
1113 {
1114         x86_pmu.lbr_nr   = 16;
1115         x86_pmu.lbr_tos  = MSR_LBR_TOS;
1116         x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
1117         x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
1118
1119         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1120         x86_pmu.lbr_sel_map  = hsw_lbr_sel_map;
1121
1122         if (lbr_from_signext_quirk_needed())
1123                 static_branch_enable(&lbr_from_quirk_key);
1124 }
1125
1126 /* skylake */
1127 __init void intel_pmu_lbr_init_skl(void)
1128 {
1129         x86_pmu.lbr_nr   = 32;
1130         x86_pmu.lbr_tos  = MSR_LBR_TOS;
1131         x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
1132         x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
1133
1134         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1135         x86_pmu.lbr_sel_map  = hsw_lbr_sel_map;
1136
1137         /*
1138          * SW branch filter usage:
1139          * - support syscall, sysret capture.
1140          *   That requires LBR_FAR but that means far
1141          *   jmp need to be filtered out
1142          */
1143 }
1144
1145 /* atom */
1146 void __init intel_pmu_lbr_init_atom(void)
1147 {
1148         /*
1149          * only models starting at stepping 10 seems
1150          * to have an operational LBR which can freeze
1151          * on PMU interrupt
1152          */
1153         if (boot_cpu_data.x86_model == 28
1154             && boot_cpu_data.x86_stepping < 10) {
1155                 pr_cont("LBR disabled due to erratum");
1156                 return;
1157         }
1158
1159         x86_pmu.lbr_nr     = 8;
1160         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1161         x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1162         x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1163
1164         /*
1165          * SW branch filter usage:
1166          * - compensate for lack of HW filter
1167          */
1168 }
1169
1170 /* slm */
1171 void __init intel_pmu_lbr_init_slm(void)
1172 {
1173         x86_pmu.lbr_nr     = 8;
1174         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1175         x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1176         x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1177
1178         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1179         x86_pmu.lbr_sel_map  = nhm_lbr_sel_map;
1180
1181         /*
1182          * SW branch filter usage:
1183          * - compensate for lack of HW filter
1184          */
1185         pr_cont("8-deep LBR, ");
1186 }
1187
1188 /* Knights Landing */
1189 void intel_pmu_lbr_init_knl(void)
1190 {
1191         x86_pmu.lbr_nr     = 8;
1192         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1193         x86_pmu.lbr_from   = MSR_LBR_NHM_FROM;
1194         x86_pmu.lbr_to     = MSR_LBR_NHM_TO;
1195
1196         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1197         x86_pmu.lbr_sel_map  = snb_lbr_sel_map;
1198
1199         /* Knights Landing does have MISPREDICT bit */
1200         if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_LIP)
1201                 x86_pmu.intel_cap.lbr_format = LBR_FORMAT_EIP_FLAGS;
1202 }