arch/x86/events/intel/lbr.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 #include <linux/perf_event.h>
   3 #include <linux/types.h>
   4
   5 #include <asm/perf_event.h>
   6 #include <asm/msr.h>
   7 #include <asm/insn.h>
   8
   9 #include "../perf_event.h"
  10
  11 enum {
  12         LBR_FORMAT_32           = 0x00,
  13         LBR_FORMAT_LIP          = 0x01,
  14         LBR_FORMAT_EIP          = 0x02,
  15         LBR_FORMAT_EIP_FLAGS    = 0x03,
  16         LBR_FORMAT_EIP_FLAGS2   = 0x04,
  17         LBR_FORMAT_INFO         = 0x05,
  18         LBR_FORMAT_TIME         = 0x06,
  19         LBR_FORMAT_MAX_KNOWN    = LBR_FORMAT_TIME,
  20 };
  21
  22 static const enum {
  23         LBR_EIP_FLAGS           = 1,
  24         LBR_TSX                 = 2,
  25 } lbr_desc[LBR_FORMAT_MAX_KNOWN + 1] = {
  26         [LBR_FORMAT_EIP_FLAGS]  = LBR_EIP_FLAGS,
  27         [LBR_FORMAT_EIP_FLAGS2] = LBR_EIP_FLAGS | LBR_TSX,
  28 };
  29
  30 /*
  31  * Intel LBR_SELECT bits
  32  * Intel Vol3a, April 2011, Section 16.7 Table 16-10
  33  *
  34  * Hardware branch filter (not available on all CPUs)
  35  */
  36 #define LBR_KERNEL_BIT          0 /* do not capture at ring0 */
  37 #define LBR_USER_BIT            1 /* do not capture at ring > 0 */
  38 #define LBR_JCC_BIT             2 /* do not capture conditional branches */
  39 #define LBR_REL_CALL_BIT        3 /* do not capture relative calls */
  40 #define LBR_IND_CALL_BIT        4 /* do not capture indirect calls */
  41 #define LBR_RETURN_BIT          5 /* do not capture near returns */
  42 #define LBR_IND_JMP_BIT         6 /* do not capture indirect jumps */
  43 #define LBR_REL_JMP_BIT         7 /* do not capture relative jumps */
  44 #define LBR_FAR_BIT             8 /* do not capture far branches */
  45 #define LBR_CALL_STACK_BIT      9 /* enable call stack */
  46
  47 /*
  48  * Following bit only exists in Linux; we mask it out before writing it to
  49  * the actual MSR. But it helps the constraint perf code to understand
  50  * that this is a separate configuration.
  51  */
  52 #define LBR_NO_INFO_BIT        63 /* don't read LBR_INFO. */
  53
  54 #define LBR_KERNEL      (1 << LBR_KERNEL_BIT)
  55 #define LBR_USER        (1 << LBR_USER_BIT)
  56 #define LBR_JCC         (1 << LBR_JCC_BIT)
  57 #define LBR_REL_CALL    (1 << LBR_REL_CALL_BIT)
  58 #define LBR_IND_CALL    (1 << LBR_IND_CALL_BIT)
  59 #define LBR_RETURN      (1 << LBR_RETURN_BIT)
  60 #define LBR_REL_JMP     (1 << LBR_REL_JMP_BIT)
  61 #define LBR_IND_JMP     (1 << LBR_IND_JMP_BIT)
  62 #define LBR_FAR         (1 << LBR_FAR_BIT)
  63 #define LBR_CALL_STACK  (1 << LBR_CALL_STACK_BIT)
  64 #define LBR_NO_INFO     (1ULL << LBR_NO_INFO_BIT)
  65
  66 #define LBR_PLM (LBR_KERNEL | LBR_USER)
  67
  68 #define LBR_SEL_MASK    0x3ff   /* valid bits in LBR_SELECT */
  69 #define LBR_NOT_SUPP    -1      /* LBR filter not supported */
  70 #define LBR_IGN         0       /* ignored */
  71
  72 #define LBR_ANY          \
  73         (LBR_JCC        |\
  74          LBR_REL_CALL   |\
  75          LBR_IND_CALL   |\
  76          LBR_RETURN     |\
  77          LBR_REL_JMP    |\
  78          LBR_IND_JMP    |\
  79          LBR_FAR)
  80
  81 #define LBR_FROM_FLAG_MISPRED   BIT_ULL(63)
  82 #define LBR_FROM_FLAG_IN_TX     BIT_ULL(62)
  83 #define LBR_FROM_FLAG_ABORT     BIT_ULL(61)
  84
  85 #define LBR_FROM_SIGNEXT_2MSB   (BIT_ULL(60) | BIT_ULL(59))
  86
  87 /*
  88  * x86control flow change classification
  89  * x86control flow changes include branches, interrupts, traps, faults
  90  */
  91 enum {
  92         X86_BR_NONE             = 0,      /* unknown */
  93
  94         X86_BR_USER             = 1 << 0, /* branch target is user */
  95         X86_BR_KERNEL           = 1 << 1, /* branch target is kernel */
  96
  97         X86_BR_CALL             = 1 << 2, /* call */
  98         X86_BR_RET              = 1 << 3, /* return */
  99         X86_BR_SYSCALL          = 1 << 4, /* syscall */
 100         X86_BR_SYSRET           = 1 << 5, /* syscall return */
 101         X86_BR_INT              = 1 << 6, /* sw interrupt */
 102         X86_BR_IRET             = 1 << 7, /* return from interrupt */
 103         X86_BR_JCC              = 1 << 8, /* conditional */
 104         X86_BR_JMP              = 1 << 9, /* jump */
 105         X86_BR_IRQ              = 1 << 10,/* hw interrupt or trap or fault */
 106         X86_BR_IND_CALL         = 1 << 11,/* indirect calls */
 107         X86_BR_ABORT            = 1 << 12,/* transaction abort */
 108         X86_BR_IN_TX            = 1 << 13,/* in transaction */
 109         X86_BR_NO_TX            = 1 << 14,/* not in transaction */
 110         X86_BR_ZERO_CALL        = 1 << 15,/* zero length call */
 111         X86_BR_CALL_STACK       = 1 << 16,/* call stack */
 112         X86_BR_IND_JMP          = 1 << 17,/* indirect jump */
 113
 114         X86_BR_TYPE_SAVE        = 1 << 18,/* indicate to save branch type */
 115
 116 };
 117
 118 #define X86_BR_PLM (X86_BR_USER | X86_BR_KERNEL)
 119 #define X86_BR_ANYTX (X86_BR_NO_TX | X86_BR_IN_TX)
 120
 121 #define X86_BR_ANY       \
 122         (X86_BR_CALL    |\
 123          X86_BR_RET     |\
 124          X86_BR_SYSCALL |\
 125          X86_BR_SYSRET  |\
 126          X86_BR_INT     |\
 127          X86_BR_IRET    |\
 128          X86_BR_JCC     |\
 129          X86_BR_JMP      |\
 130          X86_BR_IRQ      |\
 131          X86_BR_ABORT    |\
 132          X86_BR_IND_CALL |\
 133          X86_BR_IND_JMP  |\
 134          X86_BR_ZERO_CALL)
 135
 136 #define X86_BR_ALL (X86_BR_PLM | X86_BR_ANY)
 137
 138 #define X86_BR_ANY_CALL          \
 139         (X86_BR_CALL            |\
 140          X86_BR_IND_CALL        |\
 141          X86_BR_ZERO_CALL       |\
 142          X86_BR_SYSCALL         |\
 143          X86_BR_IRQ             |\
 144          X86_BR_INT)
 145
 146 static void intel_pmu_lbr_filter(struct cpu_hw_events *cpuc);
 147
 148 /*
 149  * We only support LBR implementations that have FREEZE_LBRS_ON_PMI
 150  * otherwise it becomes near impossible to get a reliable stack.
 151  */
 152
 153 static void __intel_pmu_lbr_enable(bool pmi)
 154 {
 155         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 156         u64 debugctl, lbr_select = 0, orig_debugctl;
 157
 158         /*
 159          * No need to unfreeze manually, as v4 can do that as part
 160          * of the GLOBAL_STATUS ack.
 161          */
 162         if (pmi && x86_pmu.version >= 4)
 163                 return;
 164
 165         /*
 166          * No need to reprogram LBR_SELECT in a PMI, as it
 167          * did not change.
 168          */
 169         if (cpuc->lbr_sel)
 170                 lbr_select = cpuc->lbr_sel->config & x86_pmu.lbr_sel_mask;
 171         if (!pmi && cpuc->lbr_sel)
 172                 wrmsrl(MSR_LBR_SELECT, lbr_select);
 173
 174         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 175         orig_debugctl = debugctl;
 176         debugctl |= DEBUGCTLMSR_LBR;
 177         /*
 178          * LBR callstack does not work well with FREEZE_LBRS_ON_PMI.
 179          * If FREEZE_LBRS_ON_PMI is set, PMI near call/return instructions
 180          * may cause superfluous increase/decrease of LBR_TOS.
 181          */
 182         if (!(lbr_select & LBR_CALL_STACK))
 183                 debugctl |= DEBUGCTLMSR_FREEZE_LBRS_ON_PMI;
 184         if (orig_debugctl != debugctl)
 185                 wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 186 }
 187
 188 static void __intel_pmu_lbr_disable(void)
 189 {
 190         u64 debugctl;
 191
 192         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 193         debugctl &= ~(DEBUGCTLMSR_LBR | DEBUGCTLMSR_FREEZE_LBRS_ON_PMI);
 194         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 195 }
 196
 197 static void intel_pmu_lbr_reset_32(void)
 198 {
 199         int i;
 200
 201         for (i = 0; i < x86_pmu.lbr_nr; i++)
 202                 wrmsrl(x86_pmu.lbr_from + i, 0);
 203 }
 204
 205 static void intel_pmu_lbr_reset_64(void)
 206 {
 207         int i;
 208
 209         for (i = 0; i < x86_pmu.lbr_nr; i++) {
 210                 wrmsrl(x86_pmu.lbr_from + i, 0);
 211                 wrmsrl(x86_pmu.lbr_to   + i, 0);
 212                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 213                         wrmsrl(MSR_LBR_INFO_0 + i, 0);
 214         }
 215 }
 216
 217 void intel_pmu_lbr_reset(void)
 218 {
 219         if (!x86_pmu.lbr_nr)
 220                 return;
 221
 222         if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_32)
 223                 intel_pmu_lbr_reset_32();
 224         else
 225                 intel_pmu_lbr_reset_64();
 226 }
 227
 228 /*
 229  * TOS = most recently recorded branch
 230  */
 231 static inline u64 intel_pmu_lbr_tos(void)
 232 {
 233         u64 tos;
 234
 235         rdmsrl(x86_pmu.lbr_tos, tos);
 236         return tos;
 237 }
 238
 239 enum {
 240         LBR_NONE,
 241         LBR_VALID,
 242 };
 243
 244 /*
 245  * For formats with LBR_TSX flags (e.g. LBR_FORMAT_EIP_FLAGS2), bits 61:62 in
 246  * MSR_LAST_BRANCH_FROM_x are the TSX flags when TSX is supported, but when
 247  * TSX is not supported they have no consistent behavior:
 248  *
 249  *   - For wrmsr(), bits 61:62 are considered part of the sign extension.
 250  *   - For HW updates (branch captures) bits 61:62 are always OFF and are not
 251  *     part of the sign extension.
 252  *
 253  * Therefore, if:
 254  *
 255  *   1) LBR has TSX format
 256  *   2) CPU has no TSX support enabled
 257  *
 258  * ... then any value passed to wrmsr() must be sign extended to 63 bits and any
 259  * value from rdmsr() must be converted to have a 61 bits sign extension,
 260  * ignoring the TSX flags.
 261  */
 262 static inline bool lbr_from_signext_quirk_needed(void)
 263 {
 264         int lbr_format = x86_pmu.intel_cap.lbr_format;
 265         bool tsx_support = boot_cpu_has(X86_FEATURE_HLE) ||
 266                            boot_cpu_has(X86_FEATURE_RTM);
 267
 268         return !tsx_support && (lbr_desc[lbr_format] & LBR_TSX);
 269 }
 270
 271 DEFINE_STATIC_KEY_FALSE(lbr_from_quirk_key);
 272
 273 /* If quirk is enabled, ensure sign extension is 63 bits: */
 274 inline u64 lbr_from_signext_quirk_wr(u64 val)
 275 {
 276         if (static_branch_unlikely(&lbr_from_quirk_key)) {
 277                 /*
 278                  * Sign extend into bits 61:62 while preserving bit 63.
 279                  *
 280                  * Quirk is enabled when TSX is disabled. Therefore TSX bits
 281                  * in val are always OFF and must be changed to be sign
 282                  * extension bits. Since bits 59:60 are guaranteed to be
 283                  * part of the sign extension bits, we can just copy them
 284                  * to 61:62.
 285                  */
 286                 val |= (LBR_FROM_SIGNEXT_2MSB & val) << 2;
 287         }
 288         return val;
 289 }
 290
 291 /*
 292  * If quirk is needed, ensure sign extension is 61 bits:
 293  */
 294 static u64 lbr_from_signext_quirk_rd(u64 val)
 295 {
 296         if (static_branch_unlikely(&lbr_from_quirk_key)) {
 297                 /*
 298                  * Quirk is on when TSX is not enabled. Therefore TSX
 299                  * flags must be read as OFF.
 300                  */
 301                 val &= ~(LBR_FROM_FLAG_IN_TX | LBR_FROM_FLAG_ABORT);
 302         }
 303         return val;
 304 }
 305
 306 static inline void wrlbr_from(unsigned int idx, u64 val)
 307 {
 308         val = lbr_from_signext_quirk_wr(val);
 309         wrmsrl(x86_pmu.lbr_from + idx, val);
 310 }
 311
 312 static inline void wrlbr_to(unsigned int idx, u64 val)
 313 {
 314         wrmsrl(x86_pmu.lbr_to + idx, val);
 315 }
 316
 317 static inline u64 rdlbr_from(unsigned int idx)
 318 {
 319         u64 val;
 320
 321         rdmsrl(x86_pmu.lbr_from + idx, val);
 322
 323         return lbr_from_signext_quirk_rd(val);
 324 }
 325
 326 static inline u64 rdlbr_to(unsigned int idx)
 327 {
 328         u64 val;
 329
 330         rdmsrl(x86_pmu.lbr_to + idx, val);
 331
 332         return val;
 333 }
 334
 335 static void __intel_pmu_lbr_restore(struct x86_perf_task_context *task_ctx)
 336 {
 337         int i;
 338         unsigned lbr_idx, mask;
 339         u64 tos;
 340
 341         if (task_ctx->lbr_callstack_users == 0 ||
 342             task_ctx->lbr_stack_state == LBR_NONE) {
 343                 intel_pmu_lbr_reset();
 344                 return;
 345         }
 346
 347         mask = x86_pmu.lbr_nr - 1;
 348         tos = task_ctx->tos;
 349         for (i = 0; i < task_ctx->valid_lbrs; i++) {
 350                 lbr_idx = (tos - i) & mask;
 351                 wrlbr_from(lbr_idx, task_ctx->lbr_from[i]);
 352                 wrlbr_to  (lbr_idx, task_ctx->lbr_to[i]);
 353
 354                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 355                         wrmsrl(MSR_LBR_INFO_0 + lbr_idx, task_ctx->lbr_info[i]);
 356         }
 357
 358         for (; i < x86_pmu.lbr_nr; i++) {
 359                 lbr_idx = (tos - i) & mask;
 360                 wrlbr_from(lbr_idx, 0);
 361                 wrlbr_to(lbr_idx, 0);
 362                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 363                         wrmsrl(MSR_LBR_INFO_0 + lbr_idx, 0);
 364         }
 365
 366         wrmsrl(x86_pmu.lbr_tos, tos);
 367         task_ctx->lbr_stack_state = LBR_NONE;
 368 }
 369
 370 static void __intel_pmu_lbr_save(struct x86_perf_task_context *task_ctx)
 371 {
 372         unsigned lbr_idx, mask;
 373         u64 tos, from;
 374         int i;
 375
 376         if (task_ctx->lbr_callstack_users == 0) {
 377                 task_ctx->lbr_stack_state = LBR_NONE;
 378                 return;
 379         }
 380
 381         mask = x86_pmu.lbr_nr - 1;
 382         tos = intel_pmu_lbr_tos();
 383         for (i = 0; i < x86_pmu.lbr_nr; i++) {
 384                 lbr_idx = (tos - i) & mask;
 385                 from = rdlbr_from(lbr_idx);
 386                 if (!from)
 387                         break;
 388                 task_ctx->lbr_from[i] = from;
 389                 task_ctx->lbr_to[i]   = rdlbr_to(lbr_idx);
 390                 if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
 391                         rdmsrl(MSR_LBR_INFO_0 + lbr_idx, task_ctx->lbr_info[i]);
 392         }
 393         task_ctx->valid_lbrs = i;
 394         task_ctx->tos = tos;
 395         task_ctx->lbr_stack_state = LBR_VALID;
 396 }
 397
 398 void intel_pmu_lbr_sched_task(struct perf_event_context *ctx, bool sched_in)
 399 {
 400         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 401         struct x86_perf_task_context *task_ctx;
 402
 403         if (!cpuc->lbr_users)
 404                 return;
 405
 406         /*
 407          * If LBR callstack feature is enabled and the stack was saved when
 408          * the task was scheduled out, restore the stack. Otherwise flush
 409          * the LBR stack.
 410          */
 411         task_ctx = ctx ? ctx->task_ctx_data : NULL;
 412         if (task_ctx) {
 413                 if (sched_in)
 414                         __intel_pmu_lbr_restore(task_ctx);
 415                 else
 416                         __intel_pmu_lbr_save(task_ctx);
 417                 return;
 418         }
 419
 420         /*
 421          * Since a context switch can flip the address space and LBR entries
 422          * are not tagged with an identifier, we need to wipe the LBR, even for
 423          * per-cpu events. You simply cannot resolve the branches from the old
 424          * address space.
 425          */
 426         if (sched_in)
 427                 intel_pmu_lbr_reset();
 428 }
 429
 430 static inline bool branch_user_callstack(unsigned br_sel)
 431 {
 432         return (br_sel & X86_BR_USER) && (br_sel & X86_BR_CALL_STACK);
 433 }
 434
 435 void intel_pmu_lbr_add(struct perf_event *event)
 436 {
 437         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 438         struct x86_perf_task_context *task_ctx;
 439
 440         if (!x86_pmu.lbr_nr)
 441                 return;
 442
 443         cpuc->br_sel = event->hw.branch_reg.reg;
 444
 445         if (branch_user_callstack(cpuc->br_sel) && event->ctx->task_ctx_data) {
 446                 task_ctx = event->ctx->task_ctx_data;
 447                 task_ctx->lbr_callstack_users++;
 448         }
 449
 450         /*
 451          * Request pmu::sched_task() callback, which will fire inside the
 452          * regular perf event scheduling, so that call will:
 453          *
 454          *  - restore or wipe; when LBR-callstack,
 455          *  - wipe; otherwise,
 456          *
 457          * when this is from __perf_event_task_sched_in().
 458          *
 459          * However, if this is from perf_install_in_context(), no such callback
 460          * will follow and we'll need to reset the LBR here if this is the
 461          * first LBR event.
 462          *
 463          * The problem is, we cannot tell these cases apart... but we can
 464          * exclude the biggest chunk of cases by looking at
 465          * event->total_time_running. An event that has accrued runtime cannot
 466          * be 'new'. Conversely, a new event can get installed through the
 467          * context switch path for the first time.
 468          */
 469         perf_sched_cb_inc(event->ctx->pmu);
 470         if (!cpuc->lbr_users++ && !event->total_time_running)
 471                 intel_pmu_lbr_reset();
 472 }
 473
 474 void intel_pmu_lbr_del(struct perf_event *event)
 475 {
 476         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 477         struct x86_perf_task_context *task_ctx;
 478
 479         if (!x86_pmu.lbr_nr)
 480                 return;
 481
 482         if (branch_user_callstack(cpuc->br_sel) &&
 483             event->ctx->task_ctx_data) {
 484                 task_ctx = event->ctx->task_ctx_data;
 485                 task_ctx->lbr_callstack_users--;
 486         }
 487
 488         cpuc->lbr_users--;
 489         WARN_ON_ONCE(cpuc->lbr_users < 0);
 490         perf_sched_cb_dec(event->ctx->pmu);
 491 }
 492
 493 void intel_pmu_lbr_enable_all(bool pmi)
 494 {
 495         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 496
 497         if (cpuc->lbr_users)
 498                 __intel_pmu_lbr_enable(pmi);
 499 }
 500
 501 void intel_pmu_lbr_disable_all(void)
 502 {
 503         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 504
 505         if (cpuc->lbr_users)
 506                 __intel_pmu_lbr_disable();
 507 }
 508
 509 static void intel_pmu_lbr_read_32(struct cpu_hw_events *cpuc)
 510 {
 511         unsigned long mask = x86_pmu.lbr_nr - 1;
 512         u64 tos = intel_pmu_lbr_tos();
 513         int i;
 514
 515         for (i = 0; i < x86_pmu.lbr_nr; i++) {
 516                 unsigned long lbr_idx = (tos - i) & mask;
 517                 union {
 518                         struct {
 519                                 u32 from;
 520                                 u32 to;
 521                         };
 522                         u64     lbr;
 523                 } msr_lastbranch;
 524
 525                 rdmsrl(x86_pmu.lbr_from + lbr_idx, msr_lastbranch.lbr);
 526
 527                 cpuc->lbr_entries[i].from       = msr_lastbranch.from;
 528                 cpuc->lbr_entries[i].to         = msr_lastbranch.to;
 529                 cpuc->lbr_entries[i].mispred    = 0;
 530                 cpuc->lbr_entries[i].predicted  = 0;
 531                 cpuc->lbr_entries[i].in_tx      = 0;
 532                 cpuc->lbr_entries[i].abort      = 0;
 533                 cpuc->lbr_entries[i].cycles     = 0;
 534                 cpuc->lbr_entries[i].type       = 0;
 535                 cpuc->lbr_entries[i].reserved   = 0;
 536         }
 537         cpuc->lbr_stack.nr = i;
 538 }
 539
 540 /*
 541  * Due to lack of segmentation in Linux the effective address (offset)
 542  * is the same as the linear address, allowing us to merge the LIP and EIP
 543  * LBR formats.
 544  */
 545 static void intel_pmu_lbr_read_64(struct cpu_hw_events *cpuc)
 546 {
 547         bool need_info = false, call_stack = false;
 548         unsigned long mask = x86_pmu.lbr_nr - 1;
 549         int lbr_format = x86_pmu.intel_cap.lbr_format;
 550         u64 tos = intel_pmu_lbr_tos();
 551         int i;
 552         int out = 0;
 553         int num = x86_pmu.lbr_nr;
 554
 555         if (cpuc->lbr_sel) {
 556                 need_info = !(cpuc->lbr_sel->config & LBR_NO_INFO);
 557                 if (cpuc->lbr_sel->config & LBR_CALL_STACK)
 558                         call_stack = true;
 559         }
 560
 561         for (i = 0; i < num; i++) {
 562                 unsigned long lbr_idx = (tos - i) & mask;
 563                 u64 from, to, mis = 0, pred = 0, in_tx = 0, abort = 0;
 564                 int skip = 0;
 565                 u16 cycles = 0;
 566                 int lbr_flags = lbr_desc[lbr_format];
 567
 568                 from = rdlbr_from(lbr_idx);
 569                 to   = rdlbr_to(lbr_idx);
 570
 571                 /*
 572                  * Read LBR call stack entries
 573                  * until invalid entry (0s) is detected.
 574                  */
 575                 if (call_stack && !from)
 576                         break;
 577
 578                 if (lbr_format == LBR_FORMAT_INFO && need_info) {
 579                         u64 info;
 580
 581                         rdmsrl(MSR_LBR_INFO_0 + lbr_idx, info);
 582                         mis = !!(info & LBR_INFO_MISPRED);
 583                         pred = !mis;
 584                         in_tx = !!(info & LBR_INFO_IN_TX);
 585                         abort = !!(info & LBR_INFO_ABORT);
 586                         cycles = (info & LBR_INFO_CYCLES);
 587                 }
 588
 589                 if (lbr_format == LBR_FORMAT_TIME) {
 590                         mis = !!(from & LBR_FROM_FLAG_MISPRED);
 591                         pred = !mis;
 592                         skip = 1;
 593                         cycles = ((to >> 48) & LBR_INFO_CYCLES);
 594
 595                         to = (u64)((((s64)to) << 16) >> 16);
 596                 }
 597
 598                 if (lbr_flags & LBR_EIP_FLAGS) {
 599                         mis = !!(from & LBR_FROM_FLAG_MISPRED);
 600                         pred = !mis;
 601                         skip = 1;
 602                 }
 603                 if (lbr_flags & LBR_TSX) {
 604                         in_tx = !!(from & LBR_FROM_FLAG_IN_TX);
 605                         abort = !!(from & LBR_FROM_FLAG_ABORT);
 606                         skip = 3;
 607                 }
 608                 from = (u64)((((s64)from) << skip) >> skip);
 609
 610                 /*
 611                  * Some CPUs report duplicated abort records,
 612                  * with the second entry not having an abort bit set.
 613                  * Skip them here. This loop runs backwards,
 614                  * so we need to undo the previous record.
 615                  * If the abort just happened outside the window
 616                  * the extra entry cannot be removed.
 617                  */
 618                 if (abort && x86_pmu.lbr_double_abort && out > 0)
 619                         out--;
 620
 621                 cpuc->lbr_entries[out].from      = from;
 622                 cpuc->lbr_entries[out].to        = to;
 623                 cpuc->lbr_entries[out].mispred   = mis;
 624                 cpuc->lbr_entries[out].predicted = pred;
 625                 cpuc->lbr_entries[out].in_tx     = in_tx;
 626                 cpuc->lbr_entries[out].abort     = abort;
 627                 cpuc->lbr_entries[out].cycles    = cycles;
 628                 cpuc->lbr_entries[out].type      = 0;
 629                 cpuc->lbr_entries[out].reserved  = 0;
 630                 out++;
 631         }
 632         cpuc->lbr_stack.nr = out;
 633 }
 634
 635 void intel_pmu_lbr_read(void)
 636 {
 637         struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
 638
 639         if (!cpuc->lbr_users)
 640                 return;
 641
 642         if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_32)
 643                 intel_pmu_lbr_read_32(cpuc);
 644         else
 645                 intel_pmu_lbr_read_64(cpuc);
 646
 647         intel_pmu_lbr_filter(cpuc);
 648 }
 649
 650 /*
 651  * SW filter is used:
 652  * - in case there is no HW filter
 653  * - in case the HW filter has errata or limitations
 654  */
 655 static int intel_pmu_setup_sw_lbr_filter(struct perf_event *event)
 656 {
 657         u64 br_type = event->attr.branch_sample_type;
 658         int mask = 0;
 659
 660         if (br_type & PERF_SAMPLE_BRANCH_USER)
 661                 mask |= X86_BR_USER;
 662
 663         if (br_type & PERF_SAMPLE_BRANCH_KERNEL)
 664                 mask |= X86_BR_KERNEL;
 665
 666         /* we ignore BRANCH_HV here */
 667
 668         if (br_type & PERF_SAMPLE_BRANCH_ANY)
 669                 mask |= X86_BR_ANY;
 670
 671         if (br_type & PERF_SAMPLE_BRANCH_ANY_CALL)
 672                 mask |= X86_BR_ANY_CALL;
 673
 674         if (br_type & PERF_SAMPLE_BRANCH_ANY_RETURN)
 675                 mask |= X86_BR_RET | X86_BR_IRET | X86_BR_SYSRET;
 676
 677         if (br_type & PERF_SAMPLE_BRANCH_IND_CALL)
 678                 mask |= X86_BR_IND_CALL;
 679
 680         if (br_type & PERF_SAMPLE_BRANCH_ABORT_TX)
 681                 mask |= X86_BR_ABORT;
 682
 683         if (br_type & PERF_SAMPLE_BRANCH_IN_TX)
 684                 mask |= X86_BR_IN_TX;
 685
 686         if (br_type & PERF_SAMPLE_BRANCH_NO_TX)
 687                 mask |= X86_BR_NO_TX;
 688
 689         if (br_type & PERF_SAMPLE_BRANCH_COND)
 690                 mask |= X86_BR_JCC;
 691
 692         if (br_type & PERF_SAMPLE_BRANCH_CALL_STACK) {
 693                 if (!x86_pmu_has_lbr_callstack())
 694                         return -EOPNOTSUPP;
 695                 if (mask & ~(X86_BR_USER | X86_BR_KERNEL))
 696                         return -EINVAL;
 697                 mask |= X86_BR_CALL | X86_BR_IND_CALL | X86_BR_RET |
 698                         X86_BR_CALL_STACK;
 699         }
 700
 701         if (br_type & PERF_SAMPLE_BRANCH_IND_JUMP)
 702                 mask |= X86_BR_IND_JMP;
 703
 704         if (br_type & PERF_SAMPLE_BRANCH_CALL)
 705                 mask |= X86_BR_CALL | X86_BR_ZERO_CALL;
 706
 707         if (br_type & PERF_SAMPLE_BRANCH_TYPE_SAVE)
 708                 mask |= X86_BR_TYPE_SAVE;
 709
 710         /*
 711          * stash actual user request into reg, it may
 712          * be used by fixup code for some CPU
 713          */
 714         event->hw.branch_reg.reg = mask;
 715         return 0;
 716 }
 717
 718 /*
 719  * setup the HW LBR filter
 720  * Used only when available, may not be enough to disambiguate
 721  * all branches, may need the help of the SW filter
 722  */
 723 static int intel_pmu_setup_hw_lbr_filter(struct perf_event *event)
 724 {
 725         struct hw_perf_event_extra *reg;
 726         u64 br_type = event->attr.branch_sample_type;
 727         u64 mask = 0, v;
 728         int i;
 729
 730         for (i = 0; i < PERF_SAMPLE_BRANCH_MAX_SHIFT; i++) {
 731                 if (!(br_type & (1ULL << i)))
 732                         continue;
 733
 734                 v = x86_pmu.lbr_sel_map[i];
 735                 if (v == LBR_NOT_SUPP)
 736                         return -EOPNOTSUPP;
 737
 738                 if (v != LBR_IGN)
 739                         mask |= v;
 740         }
 741
 742         reg = &event->hw.branch_reg;
 743         reg->idx = EXTRA_REG_LBR;
 744
 745         /*
 746          * The first 9 bits (LBR_SEL_MASK) in LBR_SELECT operate
 747          * in suppress mode. So LBR_SELECT should be set to
 748          * (~mask & LBR_SEL_MASK) | (mask & ~LBR_SEL_MASK)
 749          * But the 10th bit LBR_CALL_STACK does not operate
 750          * in suppress mode.
 751          */
 752         reg->config = mask ^ (x86_pmu.lbr_sel_mask & ~LBR_CALL_STACK);
 753
 754         if ((br_type & PERF_SAMPLE_BRANCH_NO_CYCLES) &&
 755             (br_type & PERF_SAMPLE_BRANCH_NO_FLAGS) &&
 756             (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO))
 757                 reg->config |= LBR_NO_INFO;
 758
 759         return 0;
 760 }
 761
 762 int intel_pmu_setup_lbr_filter(struct perf_event *event)
 763 {
 764         int ret = 0;
 765
 766         /*
 767          * no LBR on this PMU
 768          */
 769         if (!x86_pmu.lbr_nr)
 770                 return -EOPNOTSUPP;
 771
 772         /*
 773          * setup SW LBR filter
 774          */
 775         ret = intel_pmu_setup_sw_lbr_filter(event);
 776         if (ret)
 777                 return ret;
 778
 779         /*
 780          * setup HW LBR filter, if any
 781          */
 782         if (x86_pmu.lbr_sel_map)
 783                 ret = intel_pmu_setup_hw_lbr_filter(event);
 784
 785         return ret;
 786 }
 787
 788 /*
 789  * return the type of control flow change at address "from"
 790  * instruction is not necessarily a branch (in case of interrupt).
 791  *
 792  * The branch type returned also includes the priv level of the
 793  * target of the control flow change (X86_BR_USER, X86_BR_KERNEL).
 794  *
 795  * If a branch type is unknown OR the instruction cannot be
 796  * decoded (e.g., text page not present), then X86_BR_NONE is
 797  * returned.
 798  */
 799 static int branch_type(unsigned long from, unsigned long to, int abort)
 800 {
 801         struct insn insn;
 802         void *addr;
 803         int bytes_read, bytes_left;
 804         int ret = X86_BR_NONE;
 805         int ext, to_plm, from_plm;
 806         u8 buf[MAX_INSN_SIZE];
 807         int is64 = 0;
 808
 809         to_plm = kernel_ip(to) ? X86_BR_KERNEL : X86_BR_USER;
 810         from_plm = kernel_ip(from) ? X86_BR_KERNEL : X86_BR_USER;
 811
 812         /*
 813          * maybe zero if lbr did not fill up after a reset by the time
 814          * we get a PMU interrupt
 815          */
 816         if (from == 0 || to == 0)
 817                 return X86_BR_NONE;
 818
 819         if (abort)
 820                 return X86_BR_ABORT | to_plm;
 821
 822         if (from_plm == X86_BR_USER) {
 823                 /*
 824                  * can happen if measuring at the user level only
 825                  * and we interrupt in a kernel thread, e.g., idle.
 826                  */
 827                 if (!current->mm)
 828                         return X86_BR_NONE;
 829
 830                 /* may fail if text not present */
 831                 bytes_left = copy_from_user_nmi(buf, (void __user *)from,
 832                                                 MAX_INSN_SIZE);
 833                 bytes_read = MAX_INSN_SIZE - bytes_left;
 834                 if (!bytes_read)
 835                         return X86_BR_NONE;
 836
 837                 addr = buf;
 838         } else {
 839                 /*
 840                  * The LBR logs any address in the IP, even if the IP just
 841                  * faulted. This means userspace can control the from address.
 842                  * Ensure we don't blindy read any address by validating it is
 843                  * a known text address.
 844                  */
 845                 if (kernel_text_address(from)) {
 846                         addr = (void *)from;
 847                         /*
 848                          * Assume we can get the maximum possible size
 849                          * when grabbing kernel data.  This is not
 850                          * _strictly_ true since we could possibly be
 851                          * executing up next to a memory hole, but
 852                          * it is very unlikely to be a problem.
 853                          */
 854                         bytes_read = MAX_INSN_SIZE;
 855                 } else {
 856                         return X86_BR_NONE;
 857                 }
 858         }
 859
 860         /*
 861          * decoder needs to know the ABI especially
 862          * on 64-bit systems running 32-bit apps
 863          */
 864 #ifdef CONFIG_X86_64
 865         is64 = kernel_ip((unsigned long)addr) || !test_thread_flag(TIF_IA32);
 866 #endif
 867         insn_init(&insn, addr, bytes_read, is64);
 868         insn_get_opcode(&insn);
 869         if (!insn.opcode.got)
 870                 return X86_BR_ABORT;
 871
 872         switch (insn.opcode.bytes[0]) {
 873         case 0xf:
 874                 switch (insn.opcode.bytes[1]) {
 875                 case 0x05: /* syscall */
 876                 case 0x34: /* sysenter */
 877                         ret = X86_BR_SYSCALL;
 878                         break;
 879                 case 0x07: /* sysret */
 880                 case 0x35: /* sysexit */
 881                         ret = X86_BR_SYSRET;
 882                         break;
 883                 case 0x80 ... 0x8f: /* conditional */
 884                         ret = X86_BR_JCC;
 885                         break;
 886                 default:
 887                         ret = X86_BR_NONE;
 888                 }
 889                 break;
 890         case 0x70 ... 0x7f: /* conditional */
 891                 ret = X86_BR_JCC;
 892                 break;
 893         case 0xc2: /* near ret */
 894         case 0xc3: /* near ret */
 895         case 0xca: /* far ret */
 896         case 0xcb: /* far ret */
 897                 ret = X86_BR_RET;
 898                 break;
 899         case 0xcf: /* iret */
 900                 ret = X86_BR_IRET;
 901                 break;
 902         case 0xcc ... 0xce: /* int */
 903                 ret = X86_BR_INT;
 904                 break;
 905         case 0xe8: /* call near rel */
 906                 insn_get_immediate(&insn);
 907                 if (insn.immediate1.value == 0) {
 908                         /* zero length call */
 909                         ret = X86_BR_ZERO_CALL;
 910                         break;
 911                 }
 912         case 0x9a: /* call far absolute */
 913                 ret = X86_BR_CALL;
 914                 break;
 915         case 0xe0 ... 0xe3: /* loop jmp */
 916                 ret = X86_BR_JCC;
 917                 break;
 918         case 0xe9 ... 0xeb: /* jmp */
 919                 ret = X86_BR_JMP;
 920                 break;
 921         case 0xff: /* call near absolute, call far absolute ind */
 922                 insn_get_modrm(&insn);
 923                 ext = (insn.modrm.bytes[0] >> 3) & 0x7;
 924                 switch (ext) {
 925                 case 2: /* near ind call */
 926                 case 3: /* far ind call */
 927                         ret = X86_BR_IND_CALL;
 928                         break;
 929                 case 4:
 930                 case 5:
 931                         ret = X86_BR_IND_JMP;
 932                         break;
 933                 }
 934                 break;
 935         default:
 936                 ret = X86_BR_NONE;
 937         }
 938         /*
 939          * interrupts, traps, faults (and thus ring transition) may
 940          * occur on any instructions. Thus, to classify them correctly,
 941          * we need to first look at the from and to priv levels. If they
 942          * are different and to is in the kernel, then it indicates
 943          * a ring transition. If the from instruction is not a ring
 944          * transition instr (syscall, systenter, int), then it means
 945          * it was a irq, trap or fault.
 946          *
 947          * we have no way of detecting kernel to kernel faults.
 948          */
 949         if (from_plm == X86_BR_USER && to_plm == X86_BR_KERNEL
 950             && ret != X86_BR_SYSCALL && ret != X86_BR_INT)
 951                 ret = X86_BR_IRQ;
 952
 953         /*
 954          * branch priv level determined by target as
 955          * is done by HW when LBR_SELECT is implemented
 956          */
 957         if (ret != X86_BR_NONE)
 958                 ret |= to_plm;
 959
 960         return ret;
 961 }
 962
 963 #define X86_BR_TYPE_MAP_MAX     16
 964
 965 static int branch_map[X86_BR_TYPE_MAP_MAX] = {
 966         PERF_BR_CALL,           /* X86_BR_CALL */
 967         PERF_BR_RET,            /* X86_BR_RET */
 968         PERF_BR_SYSCALL,        /* X86_BR_SYSCALL */
 969         PERF_BR_SYSRET,         /* X86_BR_SYSRET */
 970         PERF_BR_UNKNOWN,        /* X86_BR_INT */
 971         PERF_BR_UNKNOWN,        /* X86_BR_IRET */
 972         PERF_BR_COND,           /* X86_BR_JCC */
 973         PERF_BR_UNCOND,         /* X86_BR_JMP */
 974         PERF_BR_UNKNOWN,        /* X86_BR_IRQ */
 975         PERF_BR_IND_CALL,       /* X86_BR_IND_CALL */
 976         PERF_BR_UNKNOWN,        /* X86_BR_ABORT */
 977         PERF_BR_UNKNOWN,        /* X86_BR_IN_TX */
 978         PERF_BR_UNKNOWN,        /* X86_BR_NO_TX */
 979         PERF_BR_CALL,           /* X86_BR_ZERO_CALL */
 980         PERF_BR_UNKNOWN,        /* X86_BR_CALL_STACK */
 981         PERF_BR_IND,            /* X86_BR_IND_JMP */
 982 };
 983
 984 static int
 985 common_branch_type(int type)
 986 {
 987         int i;
 988
 989         type >>= 2; /* skip X86_BR_USER and X86_BR_KERNEL */
 990
 991         if (type) {
 992                 i = __ffs(type);
 993                 if (i < X86_BR_TYPE_MAP_MAX)
 994                         return branch_map[i];
 995         }
 996
 997         return PERF_BR_UNKNOWN;
 998 }
 999
1000 /*
1001  * implement actual branch filter based on user demand.
1002  * Hardware may not exactly satisfy that request, thus
1003  * we need to inspect opcodes. Mismatched branches are
1004  * discarded. Therefore, the number of branches returned
1005  * in PERF_SAMPLE_BRANCH_STACK sample may vary.
1006  */
1007 static void
1008 intel_pmu_lbr_filter(struct cpu_hw_events *cpuc)
1009 {
1010         u64 from, to;
1011         int br_sel = cpuc->br_sel;
1012         int i, j, type;
1013         bool compress = false;
1014
1015         /* if sampling all branches, then nothing to filter */
1016         if (((br_sel & X86_BR_ALL) == X86_BR_ALL) &&
1017             ((br_sel & X86_BR_TYPE_SAVE) != X86_BR_TYPE_SAVE))
1018                 return;
1019
1020         for (i = 0; i < cpuc->lbr_stack.nr; i++) {
1021
1022                 from = cpuc->lbr_entries[i].from;
1023                 to = cpuc->lbr_entries[i].to;
1024
1025                 type = branch_type(from, to, cpuc->lbr_entries[i].abort);
1026                 if (type != X86_BR_NONE && (br_sel & X86_BR_ANYTX)) {
1027                         if (cpuc->lbr_entries[i].in_tx)
1028                                 type |= X86_BR_IN_TX;
1029                         else
1030                                 type |= X86_BR_NO_TX;
1031                 }
1032
1033                 /* if type does not correspond, then discard */
1034                 if (type == X86_BR_NONE || (br_sel & type) != type) {
1035                         cpuc->lbr_entries[i].from = 0;
1036                         compress = true;
1037                 }
1038
1039                 if ((br_sel & X86_BR_TYPE_SAVE) == X86_BR_TYPE_SAVE)
1040                         cpuc->lbr_entries[i].type = common_branch_type(type);
1041         }
1042
1043         if (!compress)
1044                 return;
1045
1046         /* remove all entries with from=0 */
1047         for (i = 0; i < cpuc->lbr_stack.nr; ) {
1048                 if (!cpuc->lbr_entries[i].from) {
1049                         j = i;
1050                         while (++j < cpuc->lbr_stack.nr)
1051                                 cpuc->lbr_entries[j-1] = cpuc->lbr_entries[j];
1052                         cpuc->lbr_stack.nr--;
1053                         if (!cpuc->lbr_entries[i].from)
1054                                 continue;
1055                 }
1056                 i++;
1057         }
1058 }
1059
1060 /*
1061  * Map interface branch filters onto LBR filters
1062  */
1063 static const int nhm_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
1064         [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
1065         [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
1066         [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
1067         [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
1068         [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_REL_JMP
1069                                                 | LBR_IND_JMP | LBR_FAR,
1070         /*
1071          * NHM/WSM erratum: must include REL_JMP+IND_JMP to get CALL branches
1072          */
1073         [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT] =
1074          LBR_REL_CALL | LBR_IND_CALL | LBR_REL_JMP | LBR_IND_JMP | LBR_FAR,
1075         /*
1076          * NHM/WSM erratum: must include IND_JMP to capture IND_CALL
1077          */
1078         [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT] = LBR_IND_CALL | LBR_IND_JMP,
1079         [PERF_SAMPLE_BRANCH_COND_SHIFT]     = LBR_JCC,
1080         [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT] = LBR_IND_JMP,
1081 };
1082
1083 static const int snb_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
1084         [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
1085         [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
1086         [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
1087         [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
1088         [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_FAR,
1089         [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT]     = LBR_REL_CALL | LBR_IND_CALL
1090                                                 | LBR_FAR,
1091         [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT]     = LBR_IND_CALL,
1092         [PERF_SAMPLE_BRANCH_COND_SHIFT]         = LBR_JCC,
1093         [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT]     = LBR_IND_JMP,
1094         [PERF_SAMPLE_BRANCH_CALL_SHIFT]         = LBR_REL_CALL,
1095 };
1096
1097 static const int hsw_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
1098         [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
1099         [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
1100         [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
1101         [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
1102         [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_FAR,
1103         [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT]     = LBR_REL_CALL | LBR_IND_CALL
1104                                                 | LBR_FAR,
1105         [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT]     = LBR_IND_CALL,
1106         [PERF_SAMPLE_BRANCH_COND_SHIFT]         = LBR_JCC,
1107         [PERF_SAMPLE_BRANCH_CALL_STACK_SHIFT]   = LBR_REL_CALL | LBR_IND_CALL
1108                                                 | LBR_RETURN | LBR_CALL_STACK,
1109         [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT]     = LBR_IND_JMP,
1110         [PERF_SAMPLE_BRANCH_CALL_SHIFT]         = LBR_REL_CALL,
1111 };
1112
1113 /* core */
1114 void __init intel_pmu_lbr_init_core(void)
1115 {
1116         x86_pmu.lbr_nr     = 4;
1117         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1118         x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1119         x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1120
1121         /*
1122          * SW branch filter usage:
1123          * - compensate for lack of HW filter
1124          */
1125 }
1126
1127 /* nehalem/westmere */
1128 void __init intel_pmu_lbr_init_nhm(void)
1129 {
1130         x86_pmu.lbr_nr     = 16;
1131         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1132         x86_pmu.lbr_from   = MSR_LBR_NHM_FROM;
1133         x86_pmu.lbr_to     = MSR_LBR_NHM_TO;
1134
1135         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1136         x86_pmu.lbr_sel_map  = nhm_lbr_sel_map;
1137
1138         /*
1139          * SW branch filter usage:
1140          * - workaround LBR_SEL errata (see above)
1141          * - support syscall, sysret capture.
1142          *   That requires LBR_FAR but that means far
1143          *   jmp need to be filtered out
1144          */
1145 }
1146
1147 /* sandy bridge */
1148 void __init intel_pmu_lbr_init_snb(void)
1149 {
1150         x86_pmu.lbr_nr   = 16;
1151         x86_pmu.lbr_tos  = MSR_LBR_TOS;
1152         x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
1153         x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
1154
1155         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1156         x86_pmu.lbr_sel_map  = snb_lbr_sel_map;
1157
1158         /*
1159          * SW branch filter usage:
1160          * - support syscall, sysret capture.
1161          *   That requires LBR_FAR but that means far
1162          *   jmp need to be filtered out
1163          */
1164 }
1165
1166 /* haswell */
1167 void intel_pmu_lbr_init_hsw(void)
1168 {
1169         x86_pmu.lbr_nr   = 16;
1170         x86_pmu.lbr_tos  = MSR_LBR_TOS;
1171         x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
1172         x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
1173
1174         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1175         x86_pmu.lbr_sel_map  = hsw_lbr_sel_map;
1176
1177         if (lbr_from_signext_quirk_needed())
1178                 static_branch_enable(&lbr_from_quirk_key);
1179 }
1180
1181 /* skylake */
1182 __init void intel_pmu_lbr_init_skl(void)
1183 {
1184         x86_pmu.lbr_nr   = 32;
1185         x86_pmu.lbr_tos  = MSR_LBR_TOS;
1186         x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
1187         x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
1188
1189         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1190         x86_pmu.lbr_sel_map  = hsw_lbr_sel_map;
1191
1192         /*
1193          * SW branch filter usage:
1194          * - support syscall, sysret capture.
1195          *   That requires LBR_FAR but that means far
1196          *   jmp need to be filtered out
1197          */
1198 }
1199
1200 /* atom */
1201 void __init intel_pmu_lbr_init_atom(void)
1202 {
1203         /*
1204          * only models starting at stepping 10 seems
1205          * to have an operational LBR which can freeze
1206          * on PMU interrupt
1207          */
1208         if (boot_cpu_data.x86_model == 28
1209             && boot_cpu_data.x86_stepping < 10) {
1210                 pr_cont("LBR disabled due to erratum");
1211                 return;
1212         }
1213
1214         x86_pmu.lbr_nr     = 8;
1215         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1216         x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1217         x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1218
1219         /*
1220          * SW branch filter usage:
1221          * - compensate for lack of HW filter
1222          */
1223 }
1224
1225 /* slm */
1226 void __init intel_pmu_lbr_init_slm(void)
1227 {
1228         x86_pmu.lbr_nr     = 8;
1229         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1230         x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1231         x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1232
1233         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1234         x86_pmu.lbr_sel_map  = nhm_lbr_sel_map;
1235
1236         /*
1237          * SW branch filter usage:
1238          * - compensate for lack of HW filter
1239          */
1240         pr_cont("8-deep LBR, ");
1241 }
1242
1243 /* Knights Landing */
1244 void intel_pmu_lbr_init_knl(void)
1245 {
1246         x86_pmu.lbr_nr     = 8;
1247         x86_pmu.lbr_tos    = MSR_LBR_TOS;
1248         x86_pmu.lbr_from   = MSR_LBR_NHM_FROM;
1249         x86_pmu.lbr_to     = MSR_LBR_NHM_TO;
1250
1251         x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
1252         x86_pmu.lbr_sel_map  = snb_lbr_sel_map;
1253
1254         /* Knights Landing does have MISPREDICT bit */
1255         if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_LIP)
1256                 x86_pmu.intel_cap.lbr_format = LBR_FORMAT_EIP_FLAGS;
1257 }