arch/x86/include/asm/processor.h

   1 #ifndef _ASM_X86_PROCESSOR_H
   2 #define _ASM_X86_PROCESSOR_H
   3
   4 #include <asm/processor-flags.h>
   5
   6 /* Forward declaration, a strange C thing */
   7 struct task_struct;
   8 struct mm_struct;
   9 struct vm86;
  10
  11 #include <asm/math_emu.h>
  12 #include <asm/segment.h>
  13 #include <asm/types.h>
  14 #include <uapi/asm/sigcontext.h>
  15 #include <asm/current.h>
  16 #include <asm/cpufeatures.h>
  17 #include <asm/page.h>
  18 #include <asm/pgtable_types.h>
  19 #include <asm/percpu.h>
  20 #include <asm/msr.h>
  21 #include <asm/desc_defs.h>
  22 #include <asm/nops.h>
  23 #include <asm/special_insns.h>
  24 #include <asm/fpu/types.h>
  25
  26 #include <linux/personality.h>
  27 #include <linux/cache.h>
  28 #include <linux/threads.h>
  29 #include <linux/math64.h>
  30 #include <linux/err.h>
  31 #include <linux/irqflags.h>
  32
  33 /*
  34  * We handle most unaligned accesses in hardware.  On the other hand
  35  * unaligned DMA can be quite expensive on some Nehalem processors.
  36  *
  37  * Based on this we disable the IP header alignment in network drivers.
  38  */
  39 #define NET_IP_ALIGN    0
  40
  41 #define HBP_NUM 4
  42 /*
  43  * Default implementation of macro that returns current
  44  * instruction pointer ("program counter").
  45  */
  46 static inline void *current_text_addr(void)
  47 {
  48         void *pc;
  49
  50         asm volatile("mov $1f, %0; 1:":"=r" (pc));
  51
  52         return pc;
  53 }
  54
  55 /*
  56  * These alignment constraints are for performance in the vSMP case,
  57  * but in the task_struct case we must also meet hardware imposed
  58  * alignment requirements of the FPU state:
  59  */
  60 #ifdef CONFIG_X86_VSMP
  61 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
  62 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
  63 #else
  64 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
  65 # define ARCH_MIN_MMSTRUCT_ALIGN        0
  66 #endif
  67
  68 enum tlb_infos {
  69         ENTRIES,
  70         NR_INFO
  71 };
  72
  73 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
  74 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
  75 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
  76 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
  77 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
  78 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
  79 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
  80
  81 /*
  82  *  CPU type and hardware bug flags. Kept separately for each CPU.
  83  *  Members of this structure are referenced in head.S, so think twice
  84  *  before touching them. [mj]
  85  */
  86
  87 struct cpuinfo_x86 {
  88         __u8                    x86;            /* CPU family */
  89         __u8                    x86_vendor;     /* CPU vendor */
  90         __u8                    x86_model;
  91         __u8                    x86_stepping;
  92 #ifdef CONFIG_X86_32
  93         char                    wp_works_ok;    /* It doesn't on 386's */
  94
  95         /* Problems on some 486Dx4's and old 386's: */
  96         char                    rfu;
  97         char                    pad0;
  98         char                    pad1;
  99 #else
 100         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
 101         int                     x86_tlbsize;
 102 #endif
 103         __u8                    x86_virt_bits;
 104         __u8                    x86_phys_bits;
 105         /* CPUID returned core id bits: */
 106         __u8                    x86_coreid_bits;
 107         __u8                    cu_id;
 108         /* Max extended CPUID function supported: */
 109         __u32                   extended_cpuid_level;
 110         /* Maximum supported CPUID level, -1=no CPUID: */
 111         int                     cpuid_level;
 112         __u32                   x86_capability[NCAPINTS + NBUGINTS];
 113         char                    x86_vendor_id[16];
 114         char                    x86_model_id[64];
 115         /* in KB - valid for CPUS which support this call: */
 116         unsigned int            x86_cache_size;
 117         int                     x86_cache_alignment;    /* In bytes */
 118         /* Cache QoS architectural values: */
 119         int                     x86_cache_max_rmid;     /* max index */
 120         int                     x86_cache_occ_scale;    /* scale to bytes */
 121         int                     x86_power;
 122         unsigned long           loops_per_jiffy;
 123         /* cpuid returned max cores value: */
 124         u16                      x86_max_cores;
 125         u16                     apicid;
 126         u16                     initial_apicid;
 127         u16                     x86_clflush_size;
 128         /* number of cores as seen by the OS: */
 129         u16                     booted_cores;
 130         /* Physical processor id: */
 131         u16                     phys_proc_id;
 132         /* Logical processor id: */
 133         u16                     logical_proc_id;
 134         /* Core id: */
 135         u16                     cpu_core_id;
 136         /* Index into per_cpu list: */
 137         u16                     cpu_index;
 138         u32                     microcode;
 139         /* Address space bits used by the cache internally */
 140         u8                      x86_cache_bits;
 141 };
 142
 143 #define X86_VENDOR_INTEL        0
 144 #define X86_VENDOR_CYRIX        1
 145 #define X86_VENDOR_AMD          2
 146 #define X86_VENDOR_UMC          3
 147 #define X86_VENDOR_CENTAUR      5
 148 #define X86_VENDOR_TRANSMETA    7
 149 #define X86_VENDOR_NSC          8
 150 #define X86_VENDOR_NUM          9
 151
 152 #define X86_VENDOR_UNKNOWN      0xff
 153
 154 /*
 155  * capabilities of CPUs
 156  */
 157 extern struct cpuinfo_x86       boot_cpu_data;
 158 extern struct cpuinfo_x86       new_cpu_data;
 159
 160 extern struct tss_struct        doublefault_tss;
 161 extern __u32                    cpu_caps_cleared[NCAPINTS + NBUGINTS];
 162 extern __u32                    cpu_caps_set[NCAPINTS + NBUGINTS];
 163
 164 #ifdef CONFIG_SMP
 165 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
 166 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
 167 #else
 168 #define cpu_info                boot_cpu_data
 169 #define cpu_data(cpu)           boot_cpu_data
 170 #endif
 171
 172 extern const struct seq_operations cpuinfo_op;
 173
 174 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
 175
 176 extern void cpu_detect(struct cpuinfo_x86 *c);
 177
 178 static inline unsigned long long l1tf_pfn_limit(void)
 179 {
 180         return BIT_ULL(boot_cpu_data.x86_cache_bits - 1 - PAGE_SHIFT);
 181 }
 182
 183 extern void early_cpu_init(void);
 184 extern void identify_boot_cpu(void);
 185 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
 186 extern void print_cpu_info(struct cpuinfo_x86 *);
 187 void print_cpu_msr(struct cpuinfo_x86 *);
 188 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
 189 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
 190 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
 191
 192 extern void detect_extended_topology(struct cpuinfo_x86 *c);
 193 extern void detect_ht(struct cpuinfo_x86 *c);
 194
 195 #ifdef CONFIG_X86_32
 196 extern int have_cpuid_p(void);
 197 #else
 198 static inline int have_cpuid_p(void)
 199 {
 200         return 1;
 201 }
 202 #endif
 203 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
 204                                 unsigned int *ecx, unsigned int *edx)
 205 {
 206         /* ecx is often an input as well as an output. */
 207         asm volatile("cpuid"
 208             : "=a" (*eax),
 209               "=b" (*ebx),
 210               "=c" (*ecx),
 211               "=d" (*edx)
 212             : "0" (*eax), "2" (*ecx)
 213             : "memory");
 214 }
 215
 216 #define native_cpuid_reg(reg)                                   \
 217 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
 218 {                                                               \
 219         unsigned int eax = op, ebx, ecx = 0, edx;               \
 220                                                                 \
 221         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
 222                                                                 \
 223         return reg;                                             \
 224 }
 225
 226 /*
 227  * Native CPUID functions returning a single datum.
 228  */
 229 native_cpuid_reg(eax)
 230 native_cpuid_reg(ebx)
 231 native_cpuid_reg(ecx)
 232 native_cpuid_reg(edx)
 233
 234 static inline void load_cr3(pgd_t *pgdir)
 235 {
 236         write_cr3(__pa(pgdir));
 237 }
 238
 239 #ifdef CONFIG_X86_32
 240 /* This is the TSS defined by the hardware. */
 241 struct x86_hw_tss {
 242         unsigned short          back_link, __blh;
 243         unsigned long           sp0;
 244         unsigned short          ss0, __ss0h;
 245         unsigned long           sp1;
 246
 247         /*
 248          * We don't use ring 1, so ss1 is a convenient scratch space in
 249          * the same cacheline as sp0.  We use ss1 to cache the value in
 250          * MSR_IA32_SYSENTER_CS.  When we context switch
 251          * MSR_IA32_SYSENTER_CS, we first check if the new value being
 252          * written matches ss1, and, if it's not, then we wrmsr the new
 253          * value and update ss1.
 254          *
 255          * The only reason we context switch MSR_IA32_SYSENTER_CS is
 256          * that we set it to zero in vm86 tasks to avoid corrupting the
 257          * stack if we were to go through the sysenter path from vm86
 258          * mode.
 259          */
 260         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
 261
 262         unsigned short          __ss1h;
 263         unsigned long           sp2;
 264         unsigned short          ss2, __ss2h;
 265         unsigned long           __cr3;
 266         unsigned long           ip;
 267         unsigned long           flags;
 268         unsigned long           ax;
 269         unsigned long           cx;
 270         unsigned long           dx;
 271         unsigned long           bx;
 272         unsigned long           sp;
 273         unsigned long           bp;
 274         unsigned long           si;
 275         unsigned long           di;
 276         unsigned short          es, __esh;
 277         unsigned short          cs, __csh;
 278         unsigned short          ss, __ssh;
 279         unsigned short          ds, __dsh;
 280         unsigned short          fs, __fsh;
 281         unsigned short          gs, __gsh;
 282         unsigned short          ldt, __ldth;
 283         unsigned short          trace;
 284         unsigned short          io_bitmap_base;
 285
 286 } __attribute__((packed));
 287 #else
 288 struct x86_hw_tss {
 289         u32                     reserved1;
 290         u64                     sp0;
 291         u64                     sp1;
 292         u64                     sp2;
 293         u64                     reserved2;
 294         u64                     ist[7];
 295         u32                     reserved3;
 296         u32                     reserved4;
 297         u16                     reserved5;
 298         u16                     io_bitmap_base;
 299
 300 } __attribute__((packed)) ____cacheline_aligned;
 301 #endif
 302
 303 /*
 304  * IO-bitmap sizes:
 305  */
 306 #define IO_BITMAP_BITS                  65536
 307 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
 308 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
 309 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
 310 #define INVALID_IO_BITMAP_OFFSET        0x8000
 311
 312 struct tss_struct {
 313         /*
 314          * The hardware state:
 315          */
 316         struct x86_hw_tss       x86_tss;
 317
 318         /*
 319          * The extra 1 is there because the CPU will access an
 320          * additional byte beyond the end of the IO permission
 321          * bitmap. The extra byte must be all 1 bits, and must
 322          * be within the limit.
 323          */
 324         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
 325
 326 #ifdef CONFIG_X86_32
 327         /*
 328          * Space for the temporary SYSENTER stack.
 329          */
 330         unsigned long           SYSENTER_stack_canary;
 331         unsigned long           SYSENTER_stack[64];
 332 #endif
 333
 334 } ____cacheline_aligned;
 335
 336 DECLARE_PER_CPU_SHARED_ALIGNED_USER_MAPPED(struct tss_struct, cpu_tss);
 337
 338 #ifdef CONFIG_X86_32
 339 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
 340 #endif
 341
 342 /*
 343  * Save the original ist values for checking stack pointers during debugging
 344  */
 345 struct orig_ist {
 346         unsigned long           ist[7];
 347 };
 348
 349 #ifdef CONFIG_X86_64
 350 DECLARE_PER_CPU(struct orig_ist, orig_ist);
 351
 352 union irq_stack_union {
 353         char irq_stack[IRQ_STACK_SIZE];
 354         /*
 355          * GCC hardcodes the stack canary as %gs:40.  Since the
 356          * irq_stack is the object at %gs:0, we reserve the bottom
 357          * 48 bytes of the irq stack for the canary.
 358          */
 359         struct {
 360                 char gs_base[40];
 361                 unsigned long stack_canary;
 362         };
 363 };
 364
 365 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
 366 DECLARE_INIT_PER_CPU(irq_stack_union);
 367
 368 DECLARE_PER_CPU(char *, irq_stack_ptr);
 369 DECLARE_PER_CPU(unsigned int, irq_count);
 370 extern asmlinkage void ignore_sysret(void);
 371 #else   /* X86_64 */
 372 #ifdef CONFIG_CC_STACKPROTECTOR
 373 /*
 374  * Make sure stack canary segment base is cached-aligned:
 375  *   "For Intel Atom processors, avoid non zero segment base address
 376  *    that is not aligned to cache line boundary at all cost."
 377  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
 378  */
 379 struct stack_canary {
 380         char __pad[20];         /* canary at %gs:20 */
 381         unsigned long canary;
 382 };
 383 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
 384 #endif
 385 /*
 386  * per-CPU IRQ handling stacks
 387  */
 388 struct irq_stack {
 389         u32                     stack[THREAD_SIZE/sizeof(u32)];
 390 } __aligned(THREAD_SIZE);
 391
 392 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
 393 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
 394 #endif  /* X86_64 */
 395
 396 extern unsigned int fpu_kernel_xstate_size;
 397 extern unsigned int fpu_user_xstate_size;
 398
 399 struct perf_event;
 400
 401 typedef struct {
 402         unsigned long           seg;
 403 } mm_segment_t;
 404
 405 struct thread_struct {
 406         /* Cached TLS descriptors: */
 407         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
 408         unsigned long           sp0;
 409         unsigned long           sp;
 410 #ifdef CONFIG_X86_32
 411         unsigned long           sysenter_cs;
 412 #else
 413         unsigned short          es;
 414         unsigned short          ds;
 415         unsigned short          fsindex;
 416         unsigned short          gsindex;
 417 #endif
 418
 419 #ifdef CONFIG_X86_64
 420         unsigned long           fsbase;
 421         unsigned long           gsbase;
 422 #else
 423         /*
 424          * XXX: this could presumably be unsigned short.  Alternatively,
 425          * 32-bit kernels could be taught to use fsindex instead.
 426          */
 427         unsigned long fs;
 428         unsigned long gs;
 429 #endif
 430
 431         /* Save middle states of ptrace breakpoints */
 432         struct perf_event       *ptrace_bps[HBP_NUM];
 433         /* Debug status used for traps, single steps, etc... */
 434         unsigned long           debugreg6;
 435         /* Keep track of the exact dr7 value set by the user */
 436         unsigned long           ptrace_dr7;
 437         /* Fault info: */
 438         unsigned long           cr2;
 439         unsigned long           trap_nr;
 440         unsigned long           error_code;
 441 #ifdef CONFIG_VM86
 442         /* Virtual 86 mode info */
 443         struct vm86             *vm86;
 444 #endif
 445         /* IO permissions: */
 446         unsigned long           *io_bitmap_ptr;
 447         unsigned long           iopl;
 448         /* Max allowed port in the bitmap, in bytes: */
 449         unsigned                io_bitmap_max;
 450
 451         mm_segment_t            addr_limit;
 452
 453         unsigned int            sig_on_uaccess_err:1;
 454         unsigned int            uaccess_err:1;  /* uaccess failed */
 455
 456         /* Floating point and extended processor state */
 457         struct fpu              fpu;
 458         /*
 459          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
 460          * the end.
 461          */
 462 };
 463
 464 /*
 465  * Set IOPL bits in EFLAGS from given mask
 466  */
 467 static inline void native_set_iopl_mask(unsigned mask)
 468 {
 469 #ifdef CONFIG_X86_32
 470         unsigned int reg;
 471
 472         asm volatile ("pushfl;"
 473                       "popl %0;"
 474                       "andl %1, %0;"
 475                       "orl %2, %0;"
 476                       "pushl %0;"
 477                       "popfl"
 478                       : "=&r" (reg)
 479                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
 480 #endif
 481 }
 482
 483 static inline void
 484 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
 485 {
 486         tss->x86_tss.sp0 = thread->sp0;
 487 #ifdef CONFIG_X86_32
 488         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
 489         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
 490                 tss->x86_tss.ss1 = thread->sysenter_cs;
 491                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
 492         }
 493 #endif
 494 }
 495
 496 static inline void native_swapgs(void)
 497 {
 498 #ifdef CONFIG_X86_64
 499         asm volatile("swapgs" ::: "memory");
 500 #endif
 501 }
 502
 503 static inline unsigned long current_top_of_stack(void)
 504 {
 505 #ifdef CONFIG_X86_64
 506         return this_cpu_read_stable(cpu_tss.x86_tss.sp0);
 507 #else
 508         /* sp0 on x86_32 is special in and around vm86 mode. */
 509         return this_cpu_read_stable(cpu_current_top_of_stack);
 510 #endif
 511 }
 512
 513 #ifdef CONFIG_PARAVIRT
 514 #include <asm/paravirt.h>
 515 #else
 516 #define __cpuid                 native_cpuid
 517
 518 static inline void load_sp0(struct tss_struct *tss,
 519                             struct thread_struct *thread)
 520 {
 521         native_load_sp0(tss, thread);
 522 }
 523
 524 #define set_iopl_mask native_set_iopl_mask
 525 #endif /* CONFIG_PARAVIRT */
 526
 527 /* Free all resources held by a thread. */
 528 extern void release_thread(struct task_struct *);
 529
 530 unsigned long get_wchan(struct task_struct *p);
 531
 532 /*
 533  * Generic CPUID function
 534  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
 535  * resulting in stale register contents being returned.
 536  */
 537 static inline void cpuid(unsigned int op,
 538                          unsigned int *eax, unsigned int *ebx,
 539                          unsigned int *ecx, unsigned int *edx)
 540 {
 541         *eax = op;
 542         *ecx = 0;
 543         __cpuid(eax, ebx, ecx, edx);
 544 }
 545
 546 /* Some CPUID calls want 'count' to be placed in ecx */
 547 static inline void cpuid_count(unsigned int op, int count,
 548                                unsigned int *eax, unsigned int *ebx,
 549                                unsigned int *ecx, unsigned int *edx)
 550 {
 551         *eax = op;
 552         *ecx = count;
 553         __cpuid(eax, ebx, ecx, edx);
 554 }
 555
 556 /*
 557  * CPUID functions returning a single datum
 558  */
 559 static inline unsigned int cpuid_eax(unsigned int op)
 560 {
 561         unsigned int eax, ebx, ecx, edx;
 562
 563         cpuid(op, &eax, &ebx, &ecx, &edx);
 564
 565         return eax;
 566 }
 567
 568 static inline unsigned int cpuid_ebx(unsigned int op)
 569 {
 570         unsigned int eax, ebx, ecx, edx;
 571
 572         cpuid(op, &eax, &ebx, &ecx, &edx);
 573
 574         return ebx;
 575 }
 576
 577 static inline unsigned int cpuid_ecx(unsigned int op)
 578 {
 579         unsigned int eax, ebx, ecx, edx;
 580
 581         cpuid(op, &eax, &ebx, &ecx, &edx);
 582
 583         return ecx;
 584 }
 585
 586 static inline unsigned int cpuid_edx(unsigned int op)
 587 {
 588         unsigned int eax, ebx, ecx, edx;
 589
 590         cpuid(op, &eax, &ebx, &ecx, &edx);
 591
 592         return edx;
 593 }
 594
 595 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
 596 static __always_inline void rep_nop(void)
 597 {
 598         asm volatile("rep; nop" ::: "memory");
 599 }
 600
 601 static __always_inline void cpu_relax(void)
 602 {
 603         rep_nop();
 604 }
 605
 606 #define cpu_relax_lowlatency() cpu_relax()
 607
 608 /* Stop speculative execution and prefetching of modified code. */
 609 static inline void sync_core(void)
 610 {
 611         int tmp;
 612
 613 #ifdef CONFIG_X86_32
 614         /*
 615          * Do a CPUID if available, otherwise do a jump.  The jump
 616          * can conveniently enough be the jump around CPUID.
 617          */
 618         asm volatile("cmpl %2,%1\n\t"
 619                      "jl 1f\n\t"
 620                      "cpuid\n"
 621                      "1:"
 622                      : "=a" (tmp)
 623                      : "rm" (boot_cpu_data.cpuid_level), "ri" (0), "0" (1)
 624                      : "ebx", "ecx", "edx", "memory");
 625 #else
 626         /*
 627          * CPUID is a barrier to speculative execution.
 628          * Prefetched instructions are automatically
 629          * invalidated when modified.
 630          */
 631         asm volatile("cpuid"
 632                      : "=a" (tmp)
 633                      : "0" (1)
 634                      : "ebx", "ecx", "edx", "memory");
 635 #endif
 636 }
 637
 638 extern void select_idle_routine(const struct cpuinfo_x86 *c);
 639 extern void init_amd_e400_c1e_mask(void);
 640
 641 extern unsigned long            boot_option_idle_override;
 642 extern bool                     amd_e400_c1e_detected;
 643
 644 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
 645                          IDLE_POLL};
 646
 647 extern void enable_sep_cpu(void);
 648 extern int sysenter_setup(void);
 649
 650 extern void early_trap_init(void);
 651 void early_trap_pf_init(void);
 652
 653 /* Defined in head.S */
 654 extern struct desc_ptr          early_gdt_descr;
 655
 656 extern void cpu_set_gdt(int);
 657 extern void switch_to_new_gdt(int);
 658 extern void load_percpu_segment(int);
 659 extern void cpu_init(void);
 660
 661 static inline unsigned long get_debugctlmsr(void)
 662 {
 663         unsigned long debugctlmsr = 0;
 664
 665 #ifndef CONFIG_X86_DEBUGCTLMSR
 666         if (boot_cpu_data.x86 < 6)
 667                 return 0;
 668 #endif
 669         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 670
 671         return debugctlmsr;
 672 }
 673
 674 static inline void update_debugctlmsr(unsigned long debugctlmsr)
 675 {
 676 #ifndef CONFIG_X86_DEBUGCTLMSR
 677         if (boot_cpu_data.x86 < 6)
 678                 return;
 679 #endif
 680         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 681 }
 682
 683 extern void set_task_blockstep(struct task_struct *task, bool on);
 684
 685 /* Boot loader type from the setup header: */
 686 extern int                      bootloader_type;
 687 extern int                      bootloader_version;
 688
 689 extern char                     ignore_fpu_irq;
 690
 691 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
 692 #define ARCH_HAS_PREFETCHW
 693 #define ARCH_HAS_SPINLOCK_PREFETCH
 694
 695 #ifdef CONFIG_X86_32
 696 # define BASE_PREFETCH          ""
 697 # define ARCH_HAS_PREFETCH
 698 #else
 699 # define BASE_PREFETCH          "prefetcht0 %P1"
 700 #endif
 701
 702 /*
 703  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
 704  *
 705  * It's not worth to care about 3dnow prefetches for the K6
 706  * because they are microcoded there and very slow.
 707  */
 708 static inline void prefetch(const void *x)
 709 {
 710         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
 711                           X86_FEATURE_XMM,
 712                           "m" (*(const char *)x));
 713 }
 714
 715 /*
 716  * 3dnow prefetch to get an exclusive cache line.
 717  * Useful for spinlocks to avoid one state transition in the
 718  * cache coherency protocol:
 719  */
 720 static inline void prefetchw(const void *x)
 721 {
 722         alternative_input(BASE_PREFETCH, "prefetchw %P1",
 723                           X86_FEATURE_3DNOWPREFETCH,
 724                           "m" (*(const char *)x));
 725 }
 726
 727 static inline void spin_lock_prefetch(const void *x)
 728 {
 729         prefetchw(x);
 730 }
 731
 732 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
 733                            TOP_OF_KERNEL_STACK_PADDING)
 734
 735 #ifdef CONFIG_X86_32
 736 /*
 737  * User space process size: 3GB (default).
 738  */
 739 #define TASK_SIZE               PAGE_OFFSET
 740 #define TASK_SIZE_MAX           TASK_SIZE
 741 #define STACK_TOP               TASK_SIZE
 742 #define STACK_TOP_MAX           STACK_TOP
 743
 744 #define INIT_THREAD  {                                                    \
 745         .sp0                    = TOP_OF_INIT_STACK,                      \
 746         .sysenter_cs            = __KERNEL_CS,                            \
 747         .io_bitmap_ptr          = NULL,                                   \
 748         .addr_limit             = KERNEL_DS,                              \
 749 }
 750
 751 /*
 752  * TOP_OF_KERNEL_STACK_PADDING reserves 8 bytes on top of the ring0 stack.
 753  * This is necessary to guarantee that the entire "struct pt_regs"
 754  * is accessible even if the CPU haven't stored the SS/ESP registers
 755  * on the stack (interrupt gate does not save these registers
 756  * when switching to the same priv ring).
 757  * Therefore beware: accessing the ss/esp fields of the
 758  * "struct pt_regs" is possible, but they may contain the
 759  * completely wrong values.
 760  */
 761 #define task_pt_regs(task) \
 762 ({                                                                      \
 763         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
 764         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
 765         ((struct pt_regs *)__ptr) - 1;                                  \
 766 })
 767
 768 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
 769
 770 #else
 771 /*
 772  * User space process size. 47bits minus one guard page.  The guard
 773  * page is necessary on Intel CPUs: if a SYSCALL instruction is at
 774  * the highest possible canonical userspace address, then that
 775  * syscall will enter the kernel with a non-canonical return
 776  * address, and SYSRET will explode dangerously.  We avoid this
 777  * particular problem by preventing anything from being mapped
 778  * at the maximum canonical address.
 779  */
 780 #define TASK_SIZE_MAX   ((1UL << 47) - PAGE_SIZE)
 781
 782 /* This decides where the kernel will search for a free chunk of vm
 783  * space during mmap's.
 784  */
 785 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
 786                                         0xc0000000 : 0xFFFFe000)
 787
 788 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
 789                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 790 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
 791                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 792
 793 #define STACK_TOP               TASK_SIZE
 794 #define STACK_TOP_MAX           TASK_SIZE_MAX
 795
 796 #define INIT_THREAD  {                                          \
 797         .sp0                    = TOP_OF_INIT_STACK,            \
 798         .addr_limit             = KERNEL_DS,                    \
 799 }
 800
 801 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
 802 extern unsigned long KSTK_ESP(struct task_struct *task);
 803
 804 #endif /* CONFIG_X86_64 */
 805
 806 extern unsigned long thread_saved_pc(struct task_struct *tsk);
 807
 808 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
 809                                                unsigned long new_sp);
 810
 811 /*
 812  * This decides where the kernel will search for a free chunk of vm
 813  * space during mmap's.
 814  */
 815 #define TASK_UNMAPPED_BASE      (PAGE_ALIGN(TASK_SIZE / 3))
 816
 817 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
 818
 819 /* Get/set a process' ability to use the timestamp counter instruction */
 820 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
 821 #define SET_TSC_CTL(val)        set_tsc_mode((val))
 822
 823 extern int get_tsc_mode(unsigned long adr);
 824 extern int set_tsc_mode(unsigned int val);
 825
 826 /* Register/unregister a process' MPX related resource */
 827 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
 828 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
 829
 830 #ifdef CONFIG_X86_INTEL_MPX
 831 extern int mpx_enable_management(void);
 832 extern int mpx_disable_management(void);
 833 #else
 834 static inline int mpx_enable_management(void)
 835 {
 836         return -EINVAL;
 837 }
 838 static inline int mpx_disable_management(void)
 839 {
 840         return -EINVAL;
 841 }
 842 #endif /* CONFIG_X86_INTEL_MPX */
 843
 844 extern u16 amd_get_nb_id(int cpu);
 845 extern u32 amd_get_nodes_per_socket(void);
 846
 847 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
 848 {
 849         uint32_t base, eax, signature[3];
 850
 851         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
 852                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
 853
 854                 if (!memcmp(sig, signature, 12) &&
 855                     (leaves == 0 || ((eax - base) >= leaves)))
 856                         return base;
 857         }
 858
 859         return 0;
 860 }
 861
 862 extern unsigned long arch_align_stack(unsigned long sp);
 863 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
 864
 865 void default_idle(void);
 866 #ifdef  CONFIG_XEN
 867 bool xen_set_default_idle(void);
 868 #else
 869 #define xen_set_default_idle 0
 870 #endif
 871
 872 void stop_this_cpu(void *dummy);
 873 void df_debug(struct pt_regs *regs, long error_code);
 874
 875 enum l1tf_mitigations {
 876         L1TF_MITIGATION_OFF,
 877         L1TF_MITIGATION_FLUSH_NOWARN,
 878         L1TF_MITIGATION_FLUSH,
 879         L1TF_MITIGATION_FLUSH_NOSMT,
 880         L1TF_MITIGATION_FULL,
 881         L1TF_MITIGATION_FULL_FORCE
 882 };
 883
 884 extern enum l1tf_mitigations l1tf_mitigation;
 885
 886 enum mds_mitigations {
 887         MDS_MITIGATION_OFF,
 888         MDS_MITIGATION_FULL,
 889         MDS_MITIGATION_VMWERV,
 890 };
 891
 892 enum taa_mitigations {
 893         TAA_MITIGATION_OFF,
 894         TAA_MITIGATION_UCODE_NEEDED,
 895         TAA_MITIGATION_VERW,
 896         TAA_MITIGATION_TSX_DISABLED,
 897 };
 898
 899 #endif /* _ASM_X86_PROCESSOR_H */