arch/x86/kernel/cpu/intel.c

   1 #include <linux/kernel.h>
   2
   3 #include <linux/string.h>
   4 #include <linux/bitops.h>
   5 #include <linux/smp.h>
   6 #include <linux/sched.h>
   7 #include <linux/thread_info.h>
   8 #include <linux/init.h>
   9 #include <linux/uaccess.h>
  10
  11 #include <asm/cpufeature.h>
  12 #include <asm/pgtable.h>
  13 #include <asm/msr.h>
  14 #include <asm/bugs.h>
  15 #include <asm/cpu.h>
  16 #include <asm/intel-family.h>
  17 #include <asm/microcode_intel.h>
  18
  19 #ifdef CONFIG_X86_64
  20 #include <linux/topology.h>
  21 #endif
  22
  23 #include "cpu.h"
  24
  25 #ifdef CONFIG_X86_LOCAL_APIC
  26 #include <asm/mpspec.h>
  27 #include <asm/apic.h>
  28 #endif
  29
  30 /*
  31  * Just in case our CPU detection goes bad, or you have a weird system,
  32  * allow a way to override the automatic disabling of MPX.
  33  */
  34 static int forcempx;
  35
  36 static int __init forcempx_setup(char *__unused)
  37 {
  38         forcempx = 1;
  39
  40         return 1;
  41 }
  42 __setup("intel-skd-046-workaround=disable", forcempx_setup);
  43
  44 void check_mpx_erratum(struct cpuinfo_x86 *c)
  45 {
  46         if (forcempx)
  47                 return;
  48         /*
  49          * Turn off the MPX feature on CPUs where SMEP is not
  50          * available or disabled.
  51          *
  52          * Works around Intel Erratum SKD046: "Branch Instructions
  53          * May Initialize MPX Bound Registers Incorrectly".
  54          *
  55          * This might falsely disable MPX on systems without
  56          * SMEP, like Atom processors without SMEP.  But there
  57          * is no such hardware known at the moment.
  58          */
  59         if (cpu_has(c, X86_FEATURE_MPX) && !cpu_has(c, X86_FEATURE_SMEP)) {
  60                 setup_clear_cpu_cap(X86_FEATURE_MPX);
  61                 pr_warn("x86/mpx: Disabling MPX since SMEP not present\n");
  62         }
  63 }
  64
  65 /*
  66  * Early microcode releases for the Spectre v2 mitigation were broken.
  67  * Information taken from;
  68  * - https://newsroom.intel.com/wp-content/uploads/sites/11/2018/03/microcode-update-guidance.pdf
  69  * - https://kb.vmware.com/s/article/52345
  70  * - Microcode revisions observed in the wild
  71  * - Release note from 20180108 microcode release
  72  */
  73 struct sku_microcode {
  74         u8 model;
  75         u8 stepping;
  76         u32 microcode;
  77 };
  78 static const struct sku_microcode spectre_bad_microcodes[] = {
  79         { INTEL_FAM6_KABYLAKE_DESKTOP,  0x0B,   0x80 },
  80         { INTEL_FAM6_KABYLAKE_DESKTOP,  0x0A,   0x80 },
  81         { INTEL_FAM6_KABYLAKE_DESKTOP,  0x09,   0x80 },
  82         { INTEL_FAM6_KABYLAKE_MOBILE,   0x0A,   0x80 },
  83         { INTEL_FAM6_KABYLAKE_MOBILE,   0x09,   0x80 },
  84         { INTEL_FAM6_SKYLAKE_X,         0x03,   0x0100013e },
  85         { INTEL_FAM6_SKYLAKE_X,         0x04,   0x0200003c },
  86         { INTEL_FAM6_BROADWELL_CORE,    0x04,   0x28 },
  87         { INTEL_FAM6_BROADWELL_GT3E,    0x01,   0x1b },
  88         { INTEL_FAM6_BROADWELL_XEON_D,  0x02,   0x14 },
  89         { INTEL_FAM6_BROADWELL_XEON_D,  0x03,   0x07000011 },
  90         { INTEL_FAM6_BROADWELL_X,       0x01,   0x0b000025 },
  91         { INTEL_FAM6_HASWELL_ULT,       0x01,   0x21 },
  92         { INTEL_FAM6_HASWELL_GT3E,      0x01,   0x18 },
  93         { INTEL_FAM6_HASWELL_CORE,      0x03,   0x23 },
  94         { INTEL_FAM6_HASWELL_X,         0x02,   0x3b },
  95         { INTEL_FAM6_HASWELL_X,         0x04,   0x10 },
  96         { INTEL_FAM6_IVYBRIDGE_X,       0x04,   0x42a },
  97         /* Observed in the wild */
  98         { INTEL_FAM6_SANDYBRIDGE_X,     0x06,   0x61b },
  99         { INTEL_FAM6_SANDYBRIDGE_X,     0x07,   0x712 },
 100 };
 101
 102 static bool bad_spectre_microcode(struct cpuinfo_x86 *c)
 103 {
 104         int i;
 105
 106         /*
 107          * We know that the hypervisor lie to us on the microcode version so
 108          * we may as well hope that it is running the correct version.
 109          */
 110         if (cpu_has(c, X86_FEATURE_HYPERVISOR))
 111                 return false;
 112
 113         if (c->x86 != 6)
 114                 return false;
 115
 116         for (i = 0; i < ARRAY_SIZE(spectre_bad_microcodes); i++) {
 117                 if (c->x86_model == spectre_bad_microcodes[i].model &&
 118                     c->x86_stepping == spectre_bad_microcodes[i].stepping)
 119                         return (c->microcode <= spectre_bad_microcodes[i].microcode);
 120         }
 121         return false;
 122 }
 123
 124 static void early_init_intel(struct cpuinfo_x86 *c)
 125 {
 126         u64 misc_enable;
 127
 128         /* Unmask CPUID levels if masked: */
 129         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
 130                 if (msr_clear_bit(MSR_IA32_MISC_ENABLE,
 131                                   MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT) > 0) {
 132                         c->cpuid_level = cpuid_eax(0);
 133                         get_cpu_cap(c);
 134                 }
 135         }
 136
 137         if ((c->x86 == 0xf && c->x86_model >= 0x03) ||
 138                 (c->x86 == 0x6 && c->x86_model >= 0x0e))
 139                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 140
 141         if (c->x86 >= 6 && !cpu_has(c, X86_FEATURE_IA64))
 142                 c->microcode = intel_get_microcode_revision();
 143
 144         /* Now if any of them are set, check the blacklist and clear the lot */
 145         if ((cpu_has(c, X86_FEATURE_SPEC_CTRL) ||
 146              cpu_has(c, X86_FEATURE_INTEL_STIBP) ||
 147              cpu_has(c, X86_FEATURE_IBRS) || cpu_has(c, X86_FEATURE_IBPB) ||
 148              cpu_has(c, X86_FEATURE_STIBP)) && bad_spectre_microcode(c)) {
 149                 pr_warn("Intel Spectre v2 broken microcode detected; disabling Speculation Control\n");
 150                 setup_clear_cpu_cap(X86_FEATURE_IBRS);
 151                 setup_clear_cpu_cap(X86_FEATURE_IBPB);
 152                 setup_clear_cpu_cap(X86_FEATURE_STIBP);
 153                 setup_clear_cpu_cap(X86_FEATURE_SPEC_CTRL);
 154                 setup_clear_cpu_cap(X86_FEATURE_MSR_SPEC_CTRL);
 155                 setup_clear_cpu_cap(X86_FEATURE_INTEL_STIBP);
 156                 setup_clear_cpu_cap(X86_FEATURE_SSBD);
 157                 setup_clear_cpu_cap(X86_FEATURE_SPEC_CTRL_SSBD);
 158         }
 159
 160         /*
 161          * Atom erratum AAE44/AAF40/AAG38/AAH41:
 162          *
 163          * A race condition between speculative fetches and invalidating
 164          * a large page.  This is worked around in microcode, but we
 165          * need the microcode to have already been loaded... so if it is
 166          * not, recommend a BIOS update and disable large pages.
 167          */
 168         if (c->x86 == 6 && c->x86_model == 0x1c && c->x86_stepping <= 2 &&
 169             c->microcode < 0x20e) {
 170                 pr_warn("Atom PSE erratum detected, BIOS microcode update recommended\n");
 171                 clear_cpu_cap(c, X86_FEATURE_PSE);
 172         }
 173
 174 #ifdef CONFIG_X86_64
 175         set_cpu_cap(c, X86_FEATURE_SYSENTER32);
 176 #else
 177         /* Netburst reports 64 bytes clflush size, but does IO in 128 bytes */
 178         if (c->x86 == 15 && c->x86_cache_alignment == 64)
 179                 c->x86_cache_alignment = 128;
 180 #endif
 181
 182         /* CPUID workaround for 0F33/0F34 CPU */
 183         if (c->x86 == 0xF && c->x86_model == 0x3
 184             && (c->x86_stepping == 0x3 || c->x86_stepping == 0x4))
 185                 c->x86_phys_bits = 36;
 186
 187         /*
 188          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 189          * with P/T states and does not stop in deep C-states.
 190          *
 191          * It is also reliable across cores and sockets. (but not across
 192          * cabinets - we turn it off in that case explicitly.)
 193          */
 194         if (c->x86_power & (1 << 8)) {
 195                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 196                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 197                 if (!check_tsc_unstable())
 198                         set_sched_clock_stable();
 199         }
 200
 201         /* Penwell and Cloverview have the TSC which doesn't sleep on S3 */
 202         if (c->x86 == 6) {
 203                 switch (c->x86_model) {
 204                 case 0x27:      /* Penwell */
 205                 case 0x35:      /* Cloverview */
 206                 case 0x4a:      /* Merrifield */
 207                         set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC_S3);
 208                         break;
 209                 default:
 210                         break;
 211                 }
 212         }
 213
 214         /*
 215          * There is a known erratum on Pentium III and Core Solo
 216          * and Core Duo CPUs.
 217          * " Page with PAT set to WC while associated MTRR is UC
 218          *   may consolidate to UC "
 219          * Because of this erratum, it is better to stick with
 220          * setting WC in MTRR rather than using PAT on these CPUs.
 221          *
 222          * Enable PAT WC only on P4, Core 2 or later CPUs.
 223          */
 224         if (c->x86 == 6 && c->x86_model < 15)
 225                 clear_cpu_cap(c, X86_FEATURE_PAT);
 226
 227 #ifdef CONFIG_KMEMCHECK
 228         /*
 229          * P4s have a "fast strings" feature which causes single-
 230          * stepping REP instructions to only generate a #DB on
 231          * cache-line boundaries.
 232          *
 233          * Ingo Molnar reported a Pentium D (model 6) and a Xeon
 234          * (model 2) with the same problem.
 235          */
 236         if (c->x86 == 15)
 237                 if (msr_clear_bit(MSR_IA32_MISC_ENABLE,
 238                                   MSR_IA32_MISC_ENABLE_FAST_STRING_BIT) > 0)
 239                         pr_info("kmemcheck: Disabling fast string operations\n");
 240 #endif
 241
 242         /*
 243          * If fast string is not enabled in IA32_MISC_ENABLE for any reason,
 244          * clear the fast string and enhanced fast string CPU capabilities.
 245          */
 246         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
 247                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 248                 if (!(misc_enable & MSR_IA32_MISC_ENABLE_FAST_STRING)) {
 249                         pr_info("Disabled fast string operations\n");
 250                         setup_clear_cpu_cap(X86_FEATURE_REP_GOOD);
 251                         setup_clear_cpu_cap(X86_FEATURE_ERMS);
 252                 }
 253         }
 254
 255         /*
 256          * Intel Quark Core DevMan_001.pdf section 6.4.11
 257          * "The operating system also is required to invalidate (i.e., flush)
 258          *  the TLB when any changes are made to any of the page table entries.
 259          *  The operating system must reload CR3 to cause the TLB to be flushed"
 260          *
 261          * As a result, boot_cpu_has(X86_FEATURE_PGE) in arch/x86/include/asm/tlbflush.h
 262          * should be false so that __flush_tlb_all() causes CR3 insted of CR4.PGE
 263          * to be modified.
 264          */
 265         if (c->x86 == 5 && c->x86_model == 9) {
 266                 pr_info("Disabling PGE capability bit\n");
 267                 setup_clear_cpu_cap(X86_FEATURE_PGE);
 268         }
 269
 270         if (c->cpuid_level >= 0x00000001) {
 271                 u32 eax, ebx, ecx, edx;
 272
 273                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 274                 /*
 275                  * If HTT (EDX[28]) is set EBX[16:23] contain the number of
 276                  * apicids which are reserved per package. Store the resulting
 277                  * shift value for the package management code.
 278                  */
 279                 if (edx & (1U << 28))
 280                         c->x86_coreid_bits = get_count_order((ebx >> 16) & 0xff);
 281         }
 282
 283         check_mpx_erratum(c);
 284
 285         /*
 286          * Get the number of SMT siblings early from the extended topology
 287          * leaf, if available. Otherwise try the legacy SMT detection.
 288          */
 289         if (detect_extended_topology_early(c) < 0)
 290                 detect_ht_early(c);
 291 }
 292
 293 #ifdef CONFIG_X86_32
 294 /*
 295  *      Early probe support logic for ppro memory erratum #50
 296  *
 297  *      This is called before we do cpu ident work
 298  */
 299
 300 int ppro_with_ram_bug(void)
 301 {
 302         /* Uses data from early_cpu_detect now */
 303         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
 304             boot_cpu_data.x86 == 6 &&
 305             boot_cpu_data.x86_model == 1 &&
 306             boot_cpu_data.x86_stepping < 8) {
 307                 pr_info("Pentium Pro with Errata#50 detected. Taking evasive action.\n");
 308                 return 1;
 309         }
 310         return 0;
 311 }
 312
 313 static void intel_smp_check(struct cpuinfo_x86 *c)
 314 {
 315         /* calling is from identify_secondary_cpu() ? */
 316         if (!c->cpu_index)
 317                 return;
 318
 319         /*
 320          * Mask B, Pentium, but not Pentium MMX
 321          */
 322         if (c->x86 == 5 &&
 323             c->x86_stepping >= 1 && c->x86_stepping <= 4 &&
 324             c->x86_model <= 3) {
 325                 /*
 326                  * Remember we have B step Pentia with bugs
 327                  */
 328                 WARN_ONCE(1, "WARNING: SMP operation may be unreliable"
 329                                     "with B stepping processors.\n");
 330         }
 331 }
 332
 333 static int forcepae;
 334 static int __init forcepae_setup(char *__unused)
 335 {
 336         forcepae = 1;
 337         return 1;
 338 }
 339 __setup("forcepae", forcepae_setup);
 340
 341 static void intel_workarounds(struct cpuinfo_x86 *c)
 342 {
 343 #ifdef CONFIG_X86_F00F_BUG
 344         /*
 345          * All models of Pentium and Pentium with MMX technology CPUs
 346          * have the F0 0F bug, which lets nonprivileged users lock up the
 347          * system. Announce that the fault handler will be checking for it.
 348          * The Quark is also family 5, but does not have the same bug.
 349          */
 350         clear_cpu_bug(c, X86_BUG_F00F);
 351         if (c->x86 == 5 && c->x86_model < 9) {
 352                 static int f00f_workaround_enabled;
 353
 354                 set_cpu_bug(c, X86_BUG_F00F);
 355                 if (!f00f_workaround_enabled) {
 356                         pr_notice("Intel Pentium with F0 0F bug - workaround enabled.\n");
 357                         f00f_workaround_enabled = 1;
 358                 }
 359         }
 360 #endif
 361
 362         /*
 363          * SEP CPUID bug: Pentium Pro reports SEP but doesn't have it until
 364          * model 3 mask 3
 365          */
 366         if ((c->x86<<8 | c->x86_model<<4 | c->x86_stepping) < 0x633)
 367                 clear_cpu_cap(c, X86_FEATURE_SEP);
 368
 369         /*
 370          * PAE CPUID issue: many Pentium M report no PAE but may have a
 371          * functionally usable PAE implementation.
 372          * Forcefully enable PAE if kernel parameter "forcepae" is present.
 373          */
 374         if (forcepae) {
 375                 pr_warn("PAE forced!\n");
 376                 set_cpu_cap(c, X86_FEATURE_PAE);
 377                 add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 378         }
 379
 380         /*
 381          * P4 Xeon erratum 037 workaround.
 382          * Hardware prefetcher may cause stale data to be loaded into the cache.
 383          */
 384         if ((c->x86 == 15) && (c->x86_model == 1) && (c->x86_stepping == 1)) {
 385                 if (msr_set_bit(MSR_IA32_MISC_ENABLE,
 386                                 MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT) > 0) {
 387                         pr_info("CPU: C0 stepping P4 Xeon detected.\n");
 388                         pr_info("CPU: Disabling hardware prefetching (Erratum 037)\n");
 389                 }
 390         }
 391
 392         /*
 393          * See if we have a good local APIC by checking for buggy Pentia,
 394          * i.e. all B steppings and the C2 stepping of P54C when using their
 395          * integrated APIC (see 11AP erratum in "Pentium Processor
 396          * Specification Update").
 397          */
 398         if (boot_cpu_has(X86_FEATURE_APIC) && (c->x86<<8 | c->x86_model<<4) == 0x520 &&
 399             (c->x86_stepping < 0x6 || c->x86_stepping == 0xb))
 400                 set_cpu_bug(c, X86_BUG_11AP);
 401
 402
 403 #ifdef CONFIG_X86_INTEL_USERCOPY
 404         /*
 405          * Set up the preferred alignment for movsl bulk memory moves
 406          */
 407         switch (c->x86) {
 408         case 4:         /* 486: untested */
 409                 break;
 410         case 5:         /* Old Pentia: untested */
 411                 break;
 412         case 6:         /* PII/PIII only like movsl with 8-byte alignment */
 413                 movsl_mask.mask = 7;
 414                 break;
 415         case 15:        /* P4 is OK down to 8-byte alignment */
 416                 movsl_mask.mask = 7;
 417                 break;
 418         }
 419 #endif
 420
 421         intel_smp_check(c);
 422 }
 423 #else
 424 static void intel_workarounds(struct cpuinfo_x86 *c)
 425 {
 426 }
 427 #endif
 428
 429 static void srat_detect_node(struct cpuinfo_x86 *c)
 430 {
 431 #ifdef CONFIG_NUMA
 432         unsigned node;
 433         int cpu = smp_processor_id();
 434
 435         /* Don't do the funky fallback heuristics the AMD version employs
 436            for now. */
 437         node = numa_cpu_node(cpu);
 438         if (node == NUMA_NO_NODE || !node_online(node)) {
 439                 /* reuse the value from init_cpu_to_node() */
 440                 node = cpu_to_node(cpu);
 441         }
 442         numa_set_node(cpu, node);
 443 #endif
 444 }
 445
 446 /*
 447  * find out the number of processor cores on the die
 448  */
 449 static int intel_num_cpu_cores(struct cpuinfo_x86 *c)
 450 {
 451         unsigned int eax, ebx, ecx, edx;
 452
 453         if (!IS_ENABLED(CONFIG_SMP) || c->cpuid_level < 4)
 454                 return 1;
 455
 456         /* Intel has a non-standard dependency on %ecx for this CPUID level. */
 457         cpuid_count(4, 0, &eax, &ebx, &ecx, &edx);
 458         if (eax & 0x1f)
 459                 return (eax >> 26) + 1;
 460         else
 461                 return 1;
 462 }
 463
 464 static void detect_vmx_virtcap(struct cpuinfo_x86 *c)
 465 {
 466         /* Intel VMX MSR indicated features */
 467 #define X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW    0x00200000
 468 #define X86_VMX_FEATURE_PROC_CTLS_VNMI          0x00400000
 469 #define X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS      0x80000000
 470 #define X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC    0x00000001
 471 #define X86_VMX_FEATURE_PROC_CTLS2_EPT          0x00000002
 472 #define X86_VMX_FEATURE_PROC_CTLS2_VPID         0x00000020
 473
 474         u32 vmx_msr_low, vmx_msr_high, msr_ctl, msr_ctl2;
 475
 476         clear_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 477         clear_cpu_cap(c, X86_FEATURE_VNMI);
 478         clear_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 479         clear_cpu_cap(c, X86_FEATURE_EPT);
 480         clear_cpu_cap(c, X86_FEATURE_VPID);
 481
 482         rdmsr(MSR_IA32_VMX_PROCBASED_CTLS, vmx_msr_low, vmx_msr_high);
 483         msr_ctl = vmx_msr_high | vmx_msr_low;
 484         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW)
 485                 set_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 486         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_VNMI)
 487                 set_cpu_cap(c, X86_FEATURE_VNMI);
 488         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS) {
 489                 rdmsr(MSR_IA32_VMX_PROCBASED_CTLS2,
 490                       vmx_msr_low, vmx_msr_high);
 491                 msr_ctl2 = vmx_msr_high | vmx_msr_low;
 492                 if ((msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC) &&
 493                     (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW))
 494                         set_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 495                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_EPT)
 496                         set_cpu_cap(c, X86_FEATURE_EPT);
 497                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VPID)
 498                         set_cpu_cap(c, X86_FEATURE_VPID);
 499         }
 500 }
 501
 502 static void init_intel_energy_perf(struct cpuinfo_x86 *c)
 503 {
 504         u64 epb;
 505
 506         /*
 507          * Initialize MSR_IA32_ENERGY_PERF_BIAS if not already initialized.
 508          * (x86_energy_perf_policy(8) is available to change it at run-time.)
 509          */
 510         if (!cpu_has(c, X86_FEATURE_EPB))
 511                 return;
 512
 513         rdmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 514         if ((epb & 0xF) != ENERGY_PERF_BIAS_PERFORMANCE)
 515                 return;
 516
 517         pr_warn_once("ENERGY_PERF_BIAS: Set to 'normal', was 'performance'\n");
 518         pr_warn_once("ENERGY_PERF_BIAS: View and update with x86_energy_perf_policy(8)\n");
 519         epb = (epb & ~0xF) | ENERGY_PERF_BIAS_NORMAL;
 520         wrmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 521 }
 522
 523 static void intel_bsp_resume(struct cpuinfo_x86 *c)
 524 {
 525         /*
 526          * MSR_IA32_ENERGY_PERF_BIAS is lost across suspend/resume,
 527          * so reinitialize it properly like during bootup:
 528          */
 529         init_intel_energy_perf(c);
 530 }
 531
 532 static void init_intel(struct cpuinfo_x86 *c)
 533 {
 534         unsigned int l2 = 0;
 535
 536         early_init_intel(c);
 537
 538         intel_workarounds(c);
 539
 540         /*
 541          * Detect the extended topology information if available. This
 542          * will reinitialise the initial_apicid which will be used
 543          * in init_intel_cacheinfo()
 544          */
 545         detect_extended_topology(c);
 546
 547         if (!cpu_has(c, X86_FEATURE_XTOPOLOGY)) {
 548                 /*
 549                  * let's use the legacy cpuid vector 0x1 and 0x4 for topology
 550                  * detection.
 551                  */
 552                 c->x86_max_cores = intel_num_cpu_cores(c);
 553 #ifdef CONFIG_X86_32
 554                 detect_ht(c);
 555 #endif
 556         }
 557
 558         l2 = init_intel_cacheinfo(c);
 559
 560         /* Detect legacy cache sizes if init_intel_cacheinfo did not */
 561         if (l2 == 0) {
 562                 cpu_detect_cache_sizes(c);
 563                 l2 = c->x86_cache_size;
 564         }
 565
 566         if (c->cpuid_level > 9) {
 567                 unsigned eax = cpuid_eax(10);
 568                 /* Check for version and the number of counters */
 569                 if ((eax & 0xff) && (((eax>>8) & 0xff) > 1))
 570                         set_cpu_cap(c, X86_FEATURE_ARCH_PERFMON);
 571         }
 572
 573         if (cpu_has(c, X86_FEATURE_XMM2))
 574                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 575
 576         if (boot_cpu_has(X86_FEATURE_DS)) {
 577                 unsigned int l1;
 578                 rdmsr(MSR_IA32_MISC_ENABLE, l1, l2);
 579                 if (!(l1 & (1<<11)))
 580                         set_cpu_cap(c, X86_FEATURE_BTS);
 581                 if (!(l1 & (1<<12)))
 582                         set_cpu_cap(c, X86_FEATURE_PEBS);
 583         }
 584
 585         if (c->x86 == 6 && boot_cpu_has(X86_FEATURE_CLFLUSH) &&
 586             (c->x86_model == 29 || c->x86_model == 46 || c->x86_model == 47))
 587                 set_cpu_bug(c, X86_BUG_CLFLUSH_MONITOR);
 588
 589         if (c->x86 == 6 && boot_cpu_has(X86_FEATURE_MWAIT) &&
 590                 ((c->x86_model == INTEL_FAM6_ATOM_GOLDMONT)))
 591                 set_cpu_bug(c, X86_BUG_MONITOR);
 592
 593 #ifdef CONFIG_X86_64
 594         if (c->x86 == 15)
 595                 c->x86_cache_alignment = c->x86_clflush_size * 2;
 596         if (c->x86 == 6)
 597                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 598 #else
 599         /*
 600          * Names for the Pentium II/Celeron processors
 601          * detectable only by also checking the cache size.
 602          * Dixon is NOT a Celeron.
 603          */
 604         if (c->x86 == 6) {
 605                 char *p = NULL;
 606
 607                 switch (c->x86_model) {
 608                 case 5:
 609                         if (l2 == 0)
 610                                 p = "Celeron (Covington)";
 611                         else if (l2 == 256)
 612                                 p = "Mobile Pentium II (Dixon)";
 613                         break;
 614
 615                 case 6:
 616                         if (l2 == 128)
 617                                 p = "Celeron (Mendocino)";
 618                         else if (c->x86_stepping == 0 || c->x86_stepping == 5)
 619                                 p = "Celeron-A";
 620                         break;
 621
 622                 case 8:
 623                         if (l2 == 128)
 624                                 p = "Celeron (Coppermine)";
 625                         break;
 626                 }
 627
 628                 if (p)
 629                         strcpy(c->x86_model_id, p);
 630         }
 631
 632         if (c->x86 == 15)
 633                 set_cpu_cap(c, X86_FEATURE_P4);
 634         if (c->x86 == 6)
 635                 set_cpu_cap(c, X86_FEATURE_P3);
 636 #endif
 637
 638         /* Work around errata */
 639         srat_detect_node(c);
 640
 641         if (cpu_has(c, X86_FEATURE_VMX))
 642                 detect_vmx_virtcap(c);
 643
 644         init_intel_energy_perf(c);
 645
 646         if (tsx_ctrl_state == TSX_CTRL_ENABLE)
 647                 tsx_enable();
 648         if (tsx_ctrl_state == TSX_CTRL_DISABLE)
 649                 tsx_disable();
 650 }
 651
 652 #ifdef CONFIG_X86_32
 653 static unsigned int intel_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 654 {
 655         /*
 656          * Intel PIII Tualatin. This comes in two flavours.
 657          * One has 256kb of cache, the other 512. We have no way
 658          * to determine which, so we use a boottime override
 659          * for the 512kb model, and assume 256 otherwise.
 660          */
 661         if ((c->x86 == 6) && (c->x86_model == 11) && (size == 0))
 662                 size = 256;
 663
 664         /*
 665          * Intel Quark SoC X1000 contains a 4-way set associative
 666          * 16K cache with a 16 byte cache line and 256 lines per tag
 667          */
 668         if ((c->x86 == 5) && (c->x86_model == 9))
 669                 size = 16;
 670         return size;
 671 }
 672 #endif
 673
 674 #define TLB_INST_4K     0x01
 675 #define TLB_INST_4M     0x02
 676 #define TLB_INST_2M_4M  0x03
 677
 678 #define TLB_INST_ALL    0x05
 679 #define TLB_INST_1G     0x06
 680
 681 #define TLB_DATA_4K     0x11
 682 #define TLB_DATA_4M     0x12
 683 #define TLB_DATA_2M_4M  0x13
 684 #define TLB_DATA_4K_4M  0x14
 685
 686 #define TLB_DATA_1G     0x16
 687
 688 #define TLB_DATA0_4K    0x21
 689 #define TLB_DATA0_4M    0x22
 690 #define TLB_DATA0_2M_4M 0x23
 691
 692 #define STLB_4K         0x41
 693 #define STLB_4K_2M      0x42
 694
 695 static const struct _tlb_table intel_tlb_table[] = {
 696         { 0x01, TLB_INST_4K,            32,     " TLB_INST 4 KByte pages, 4-way set associative" },
 697         { 0x02, TLB_INST_4M,            2,      " TLB_INST 4 MByte pages, full associative" },
 698         { 0x03, TLB_DATA_4K,            64,     " TLB_DATA 4 KByte pages, 4-way set associative" },
 699         { 0x04, TLB_DATA_4M,            8,      " TLB_DATA 4 MByte pages, 4-way set associative" },
 700         { 0x05, TLB_DATA_4M,            32,     " TLB_DATA 4 MByte pages, 4-way set associative" },
 701         { 0x0b, TLB_INST_4M,            4,      " TLB_INST 4 MByte pages, 4-way set associative" },
 702         { 0x4f, TLB_INST_4K,            32,     " TLB_INST 4 KByte pages */" },
 703         { 0x50, TLB_INST_ALL,           64,     " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 704         { 0x51, TLB_INST_ALL,           128,    " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 705         { 0x52, TLB_INST_ALL,           256,    " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 706         { 0x55, TLB_INST_2M_4M,         7,      " TLB_INST 2-MByte or 4-MByte pages, fully associative" },
 707         { 0x56, TLB_DATA0_4M,           16,     " TLB_DATA0 4 MByte pages, 4-way set associative" },
 708         { 0x57, TLB_DATA0_4K,           16,     " TLB_DATA0 4 KByte pages, 4-way associative" },
 709         { 0x59, TLB_DATA0_4K,           16,     " TLB_DATA0 4 KByte pages, fully associative" },
 710         { 0x5a, TLB_DATA0_2M_4M,        32,     " TLB_DATA0 2-MByte or 4 MByte pages, 4-way set associative" },
 711         { 0x5b, TLB_DATA_4K_4M,         64,     " TLB_DATA 4 KByte and 4 MByte pages" },
 712         { 0x5c, TLB_DATA_4K_4M,         128,    " TLB_DATA 4 KByte and 4 MByte pages" },
 713         { 0x5d, TLB_DATA_4K_4M,         256,    " TLB_DATA 4 KByte and 4 MByte pages" },
 714         { 0x61, TLB_INST_4K,            48,     " TLB_INST 4 KByte pages, full associative" },
 715         { 0x63, TLB_DATA_1G,            4,      " TLB_DATA 1 GByte pages, 4-way set associative" },
 716         { 0x76, TLB_INST_2M_4M,         8,      " TLB_INST 2-MByte or 4-MByte pages, fully associative" },
 717         { 0xb0, TLB_INST_4K,            128,    " TLB_INST 4 KByte pages, 4-way set associative" },
 718         { 0xb1, TLB_INST_2M_4M,         4,      " TLB_INST 2M pages, 4-way, 8 entries or 4M pages, 4-way entries" },
 719         { 0xb2, TLB_INST_4K,            64,     " TLB_INST 4KByte pages, 4-way set associative" },
 720         { 0xb3, TLB_DATA_4K,            128,    " TLB_DATA 4 KByte pages, 4-way set associative" },
 721         { 0xb4, TLB_DATA_4K,            256,    " TLB_DATA 4 KByte pages, 4-way associative" },
 722         { 0xb5, TLB_INST_4K,            64,     " TLB_INST 4 KByte pages, 8-way set associative" },
 723         { 0xb6, TLB_INST_4K,            128,    " TLB_INST 4 KByte pages, 8-way set associative" },
 724         { 0xba, TLB_DATA_4K,            64,     " TLB_DATA 4 KByte pages, 4-way associative" },
 725         { 0xc0, TLB_DATA_4K_4M,         8,      " TLB_DATA 4 KByte and 4 MByte pages, 4-way associative" },
 726         { 0xc1, STLB_4K_2M,             1024,   " STLB 4 KByte and 2 MByte pages, 8-way associative" },
 727         { 0xc2, TLB_DATA_2M_4M,         16,     " DTLB 2 MByte/4MByte pages, 4-way associative" },
 728         { 0xca, STLB_4K,                512,    " STLB 4 KByte pages, 4-way associative" },
 729         { 0x00, 0, 0 }
 730 };
 731
 732 static void intel_tlb_lookup(const unsigned char desc)
 733 {
 734         unsigned char k;
 735         if (desc == 0)
 736                 return;
 737
 738         /* look up this descriptor in the table */
 739         for (k = 0; intel_tlb_table[k].descriptor != desc && \
 740                         intel_tlb_table[k].descriptor != 0; k++)
 741                 ;
 742
 743         if (intel_tlb_table[k].tlb_type == 0)
 744                 return;
 745
 746         switch (intel_tlb_table[k].tlb_type) {
 747         case STLB_4K:
 748                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 749                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 750                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 751                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 752                 break;
 753         case STLB_4K_2M:
 754                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 755                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 756                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 757                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 758                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 759                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 760                 if (tlb_lld_2m[ENTRIES] < intel_tlb_table[k].entries)
 761                         tlb_lld_2m[ENTRIES] = intel_tlb_table[k].entries;
 762                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 763                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 764                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 765                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 766                 break;
 767         case TLB_INST_ALL:
 768                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 769                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 770                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 771                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 772                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 773                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 774                 break;
 775         case TLB_INST_4K:
 776                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 777                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 778                 break;
 779         case TLB_INST_4M:
 780                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 781                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 782                 break;
 783         case TLB_INST_2M_4M:
 784                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 785                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 786                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 787                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 788                 break;
 789         case TLB_DATA_4K:
 790         case TLB_DATA0_4K:
 791                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 792                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 793                 break;
 794         case TLB_DATA_4M:
 795         case TLB_DATA0_4M:
 796                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 797                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 798                 break;
 799         case TLB_DATA_2M_4M:
 800         case TLB_DATA0_2M_4M:
 801                 if (tlb_lld_2m[ENTRIES] < intel_tlb_table[k].entries)
 802                         tlb_lld_2m[ENTRIES] = intel_tlb_table[k].entries;
 803                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 804                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 805                 break;
 806         case TLB_DATA_4K_4M:
 807                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 808                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 809                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 810                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 811                 break;
 812         case TLB_DATA_1G:
 813                 if (tlb_lld_1g[ENTRIES] < intel_tlb_table[k].entries)
 814                         tlb_lld_1g[ENTRIES] = intel_tlb_table[k].entries;
 815                 break;
 816         }
 817 }
 818
 819 static void intel_detect_tlb(struct cpuinfo_x86 *c)
 820 {
 821         int i, j, n;
 822         unsigned int regs[4];
 823         unsigned char *desc = (unsigned char *)regs;
 824
 825         if (c->cpuid_level < 2)
 826                 return;
 827
 828         /* Number of times to iterate */
 829         n = cpuid_eax(2) & 0xFF;
 830
 831         for (i = 0 ; i < n ; i++) {
 832                 cpuid(2, &regs[0], &regs[1], &regs[2], &regs[3]);
 833
 834                 /* If bit 31 is set, this is an unknown format */
 835                 for (j = 0 ; j < 3 ; j++)
 836                         if (regs[j] & (1 << 31))
 837                                 regs[j] = 0;
 838
 839                 /* Byte 0 is level count, not a descriptor */
 840                 for (j = 1 ; j < 16 ; j++)
 841                         intel_tlb_lookup(desc[j]);
 842         }
 843 }
 844
 845 static const struct cpu_dev intel_cpu_dev = {
 846         .c_vendor       = "Intel",
 847         .c_ident        = { "GenuineIntel" },
 848 #ifdef CONFIG_X86_32
 849         .legacy_models = {
 850                 { .family = 4, .model_names =
 851                   {
 852                           [0] = "486 DX-25/33",
 853                           [1] = "486 DX-50",
 854                           [2] = "486 SX",
 855                           [3] = "486 DX/2",
 856                           [4] = "486 SL",
 857                           [5] = "486 SX/2",
 858                           [7] = "486 DX/2-WB",
 859                           [8] = "486 DX/4",
 860                           [9] = "486 DX/4-WB"
 861                   }
 862                 },
 863                 { .family = 5, .model_names =
 864                   {
 865                           [0] = "Pentium 60/66 A-step",
 866                           [1] = "Pentium 60/66",
 867                           [2] = "Pentium 75 - 200",
 868                           [3] = "OverDrive PODP5V83",
 869                           [4] = "Pentium MMX",
 870                           [7] = "Mobile Pentium 75 - 200",
 871                           [8] = "Mobile Pentium MMX",
 872                           [9] = "Quark SoC X1000",
 873                   }
 874                 },
 875                 { .family = 6, .model_names =
 876                   {
 877                           [0] = "Pentium Pro A-step",
 878                           [1] = "Pentium Pro",
 879                           [3] = "Pentium II (Klamath)",
 880                           [4] = "Pentium II (Deschutes)",
 881                           [5] = "Pentium II (Deschutes)",
 882                           [6] = "Mobile Pentium II",
 883                           [7] = "Pentium III (Katmai)",
 884                           [8] = "Pentium III (Coppermine)",
 885                           [10] = "Pentium III (Cascades)",
 886                           [11] = "Pentium III (Tualatin)",
 887                   }
 888                 },
 889                 { .family = 15, .model_names =
 890                   {
 891                           [0] = "Pentium 4 (Unknown)",
 892                           [1] = "Pentium 4 (Willamette)",
 893                           [2] = "Pentium 4 (Northwood)",
 894                           [4] = "Pentium 4 (Foster)",
 895                           [5] = "Pentium 4 (Foster)",
 896                   }
 897                 },
 898         },
 899         .legacy_cache_size = intel_size_cache,
 900 #endif
 901         .c_detect_tlb   = intel_detect_tlb,
 902         .c_early_init   = early_init_intel,
 903         .c_init         = init_intel,
 904         .c_bsp_resume   = intel_bsp_resume,
 905         .c_x86_vendor   = X86_VENDOR_INTEL,
 906 };
 907
 908 cpu_dev_register(intel_cpu_dev);
 909