drivers/dma/at_hdmac.c

   1 /*
   2  * Driver for the Atmel AHB DMA Controller (aka HDMA or DMAC on AT91 systems)
   3  *
   4  * Copyright (C) 2008 Atmel Corporation
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  *
  12  * This supports the Atmel AHB DMA Controller found in several Atmel SoCs.
  13  * The only Atmel DMA Controller that is not covered by this driver is the one
  14  * found on AT91SAM9263.
  15  */
  16
  17 #include <dt-bindings/dma/at91.h>
  18 #include <linux/clk.h>
  19 #include <linux/dmaengine.h>
  20 #include <linux/dma-mapping.h>
  21 #include <linux/dmapool.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/module.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/slab.h>
  26 #include <linux/of.h>
  27 #include <linux/of_device.h>
  28 #include <linux/of_dma.h>
  29
  30 #include "at_hdmac_regs.h"
  31 #include "dmaengine.h"
  32
  33 /*
  34  * Glossary
  35  * --------
  36  *
  37  * at_hdmac             : Name of the ATmel AHB DMA Controller
  38  * at_dma_ / atdma      : ATmel DMA controller entity related
  39  * atc_ / atchan        : ATmel DMA Channel entity related
  40  */
  41
  42 #define ATC_DEFAULT_CFG         (ATC_FIFOCFG_HALFFIFO)
  43 #define ATC_DEFAULT_CTRLB       (ATC_SIF(AT_DMA_MEM_IF) \
  44                                 |ATC_DIF(AT_DMA_MEM_IF))
  45 #define ATC_DMA_BUSWIDTHS\
  46         (BIT(DMA_SLAVE_BUSWIDTH_UNDEFINED) |\
  47         BIT(DMA_SLAVE_BUSWIDTH_1_BYTE) |\
  48         BIT(DMA_SLAVE_BUSWIDTH_2_BYTES) |\
  49         BIT(DMA_SLAVE_BUSWIDTH_4_BYTES))
  50
  51 #define ATC_MAX_DSCR_TRIALS     10
  52
  53 /*
  54  * Initial number of descriptors to allocate for each channel. This could
  55  * be increased during dma usage.
  56  */
  57 static unsigned int init_nr_desc_per_channel = 64;
  58 module_param(init_nr_desc_per_channel, uint, 0644);
  59 MODULE_PARM_DESC(init_nr_desc_per_channel,
  60                  "initial descriptors per channel (default: 64)");
  61
  62
  63 /* prototypes */
  64 static dma_cookie_t atc_tx_submit(struct dma_async_tx_descriptor *tx);
  65 static void atc_issue_pending(struct dma_chan *chan);
  66
  67
  68 /*----------------------------------------------------------------------*/
  69
  70 static inline unsigned int atc_get_xfer_width(dma_addr_t src, dma_addr_t dst,
  71                                                 size_t len)
  72 {
  73         unsigned int width;
  74
  75         if (!((src | dst  | len) & 3))
  76                 width = 2;
  77         else if (!((src | dst | len) & 1))
  78                 width = 1;
  79         else
  80                 width = 0;
  81
  82         return width;
  83 }
  84
  85 static struct at_desc *atc_first_active(struct at_dma_chan *atchan)
  86 {
  87         return list_first_entry(&atchan->active_list,
  88                                 struct at_desc, desc_node);
  89 }
  90
  91 static struct at_desc *atc_first_queued(struct at_dma_chan *atchan)
  92 {
  93         return list_first_entry(&atchan->queue,
  94                                 struct at_desc, desc_node);
  95 }
  96
  97 /**
  98  * atc_alloc_descriptor - allocate and return an initialized descriptor
  99  * @chan: the channel to allocate descriptors for
 100  * @gfp_flags: GFP allocation flags
 101  *
 102  * Note: The ack-bit is positioned in the descriptor flag at creation time
 103  *       to make initial allocation more convenient. This bit will be cleared
 104  *       and control will be given to client at usage time (during
 105  *       preparation functions).
 106  */
 107 static struct at_desc *atc_alloc_descriptor(struct dma_chan *chan,
 108                                             gfp_t gfp_flags)
 109 {
 110         struct at_desc  *desc = NULL;
 111         struct at_dma   *atdma = to_at_dma(chan->device);
 112         dma_addr_t phys;
 113
 114         desc = dma_pool_zalloc(atdma->dma_desc_pool, gfp_flags, &phys);
 115         if (desc) {
 116                 INIT_LIST_HEAD(&desc->tx_list);
 117                 dma_async_tx_descriptor_init(&desc->txd, chan);
 118                 /* txd.flags will be overwritten in prep functions */
 119                 desc->txd.flags = DMA_CTRL_ACK;
 120                 desc->txd.tx_submit = atc_tx_submit;
 121                 desc->txd.phys = phys;
 122         }
 123
 124         return desc;
 125 }
 126
 127 /**
 128  * atc_desc_get - get an unused descriptor from free_list
 129  * @atchan: channel we want a new descriptor for
 130  */
 131 static struct at_desc *atc_desc_get(struct at_dma_chan *atchan)
 132 {
 133         struct at_desc *desc, *_desc;
 134         struct at_desc *ret = NULL;
 135         unsigned long flags;
 136         unsigned int i = 0;
 137         LIST_HEAD(tmp_list);
 138
 139         spin_lock_irqsave(&atchan->lock, flags);
 140         list_for_each_entry_safe(desc, _desc, &atchan->free_list, desc_node) {
 141                 i++;
 142                 if (async_tx_test_ack(&desc->txd)) {
 143                         list_del(&desc->desc_node);
 144                         ret = desc;
 145                         break;
 146                 }
 147                 dev_dbg(chan2dev(&atchan->chan_common),
 148                                 "desc %p not ACKed\n", desc);
 149         }
 150         spin_unlock_irqrestore(&atchan->lock, flags);
 151         dev_vdbg(chan2dev(&atchan->chan_common),
 152                 "scanned %u descriptors on freelist\n", i);
 153
 154         /* no more descriptor available in initial pool: create one more */
 155         if (!ret) {
 156                 ret = atc_alloc_descriptor(&atchan->chan_common, GFP_ATOMIC);
 157                 if (ret) {
 158                         spin_lock_irqsave(&atchan->lock, flags);
 159                         atchan->descs_allocated++;
 160                         spin_unlock_irqrestore(&atchan->lock, flags);
 161                 } else {
 162                         dev_err(chan2dev(&atchan->chan_common),
 163                                         "not enough descriptors available\n");
 164                 }
 165         }
 166
 167         return ret;
 168 }
 169
 170 /**
 171  * atc_desc_put - move a descriptor, including any children, to the free list
 172  * @atchan: channel we work on
 173  * @desc: descriptor, at the head of a chain, to move to free list
 174  */
 175 static void atc_desc_put(struct at_dma_chan *atchan, struct at_desc *desc)
 176 {
 177         if (desc) {
 178                 struct at_desc *child;
 179                 unsigned long flags;
 180
 181                 spin_lock_irqsave(&atchan->lock, flags);
 182                 list_for_each_entry(child, &desc->tx_list, desc_node)
 183                         dev_vdbg(chan2dev(&atchan->chan_common),
 184                                         "moving child desc %p to freelist\n",
 185                                         child);
 186                 list_splice_init(&desc->tx_list, &atchan->free_list);
 187                 dev_vdbg(chan2dev(&atchan->chan_common),
 188                          "moving desc %p to freelist\n", desc);
 189                 list_add(&desc->desc_node, &atchan->free_list);
 190                 spin_unlock_irqrestore(&atchan->lock, flags);
 191         }
 192 }
 193
 194 /**
 195  * atc_desc_chain - build chain adding a descriptor
 196  * @first: address of first descriptor of the chain
 197  * @prev: address of previous descriptor of the chain
 198  * @desc: descriptor to queue
 199  *
 200  * Called from prep_* functions
 201  */
 202 static void atc_desc_chain(struct at_desc **first, struct at_desc **prev,
 203                            struct at_desc *desc)
 204 {
 205         if (!(*first)) {
 206                 *first = desc;
 207         } else {
 208                 /* inform the HW lli about chaining */
 209                 (*prev)->lli.dscr = desc->txd.phys;
 210                 /* insert the link descriptor to the LD ring */
 211                 list_add_tail(&desc->desc_node,
 212                                 &(*first)->tx_list);
 213         }
 214         *prev = desc;
 215 }
 216
 217 /**
 218  * atc_dostart - starts the DMA engine for real
 219  * @atchan: the channel we want to start
 220  * @first: first descriptor in the list we want to begin with
 221  *
 222  * Called with atchan->lock held and bh disabled
 223  */
 224 static void atc_dostart(struct at_dma_chan *atchan, struct at_desc *first)
 225 {
 226         struct at_dma   *atdma = to_at_dma(atchan->chan_common.device);
 227
 228         /* ASSERT:  channel is idle */
 229         if (atc_chan_is_enabled(atchan)) {
 230                 dev_err(chan2dev(&atchan->chan_common),
 231                         "BUG: Attempted to start non-idle channel\n");
 232                 dev_err(chan2dev(&atchan->chan_common),
 233                         "  channel: s0x%x d0x%x ctrl0x%x:0x%x l0x%x\n",
 234                         channel_readl(atchan, SADDR),
 235                         channel_readl(atchan, DADDR),
 236                         channel_readl(atchan, CTRLA),
 237                         channel_readl(atchan, CTRLB),
 238                         channel_readl(atchan, DSCR));
 239
 240                 /* The tasklet will hopefully advance the queue... */
 241                 return;
 242         }
 243
 244         vdbg_dump_regs(atchan);
 245
 246         channel_writel(atchan, SADDR, 0);
 247         channel_writel(atchan, DADDR, 0);
 248         channel_writel(atchan, CTRLA, 0);
 249         channel_writel(atchan, CTRLB, 0);
 250         channel_writel(atchan, DSCR, first->txd.phys);
 251         channel_writel(atchan, SPIP, ATC_SPIP_HOLE(first->src_hole) |
 252                        ATC_SPIP_BOUNDARY(first->boundary));
 253         channel_writel(atchan, DPIP, ATC_DPIP_HOLE(first->dst_hole) |
 254                        ATC_DPIP_BOUNDARY(first->boundary));
 255         /* Don't allow CPU to reorder channel enable. */
 256         wmb();
 257         dma_writel(atdma, CHER, atchan->mask);
 258
 259         vdbg_dump_regs(atchan);
 260 }
 261
 262 /*
 263  * atc_get_desc_by_cookie - get the descriptor of a cookie
 264  * @atchan: the DMA channel
 265  * @cookie: the cookie to get the descriptor for
 266  */
 267 static struct at_desc *atc_get_desc_by_cookie(struct at_dma_chan *atchan,
 268                                                 dma_cookie_t cookie)
 269 {
 270         struct at_desc *desc, *_desc;
 271
 272         list_for_each_entry_safe(desc, _desc, &atchan->queue, desc_node) {
 273                 if (desc->txd.cookie == cookie)
 274                         return desc;
 275         }
 276
 277         list_for_each_entry_safe(desc, _desc, &atchan->active_list, desc_node) {
 278                 if (desc->txd.cookie == cookie)
 279                         return desc;
 280         }
 281
 282         return NULL;
 283 }
 284
 285 /**
 286  * atc_calc_bytes_left - calculates the number of bytes left according to the
 287  * value read from CTRLA.
 288  *
 289  * @current_len: the number of bytes left before reading CTRLA
 290  * @ctrla: the value of CTRLA
 291  */
 292 static inline int atc_calc_bytes_left(int current_len, u32 ctrla)
 293 {
 294         u32 btsize = (ctrla & ATC_BTSIZE_MAX);
 295         u32 src_width = ATC_REG_TO_SRC_WIDTH(ctrla);
 296
 297         /*
 298          * According to the datasheet, when reading the Control A Register
 299          * (ctrla), the Buffer Transfer Size (btsize) bitfield refers to the
 300          * number of transfers completed on the Source Interface.
 301          * So btsize is always a number of source width transfers.
 302          */
 303         return current_len - (btsize << src_width);
 304 }
 305
 306 /**
 307  * atc_get_bytes_left - get the number of bytes residue for a cookie
 308  * @chan: DMA channel
 309  * @cookie: transaction identifier to check status of
 310  */
 311 static int atc_get_bytes_left(struct dma_chan *chan, dma_cookie_t cookie)
 312 {
 313         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 314         struct at_desc *desc_first = atc_first_active(atchan);
 315         struct at_desc *desc;
 316         int ret;
 317         u32 ctrla, dscr;
 318         unsigned int i;
 319
 320         /*
 321          * If the cookie doesn't match to the currently running transfer then
 322          * we can return the total length of the associated DMA transfer,
 323          * because it is still queued.
 324          */
 325         desc = atc_get_desc_by_cookie(atchan, cookie);
 326         if (desc == NULL)
 327                 return -EINVAL;
 328         else if (desc != desc_first)
 329                 return desc->total_len;
 330
 331         /* cookie matches to the currently running transfer */
 332         ret = desc_first->total_len;
 333
 334         if (desc_first->lli.dscr) {
 335                 /* hardware linked list transfer */
 336
 337                 /*
 338                  * Calculate the residue by removing the length of the child
 339                  * descriptors already transferred from the total length.
 340                  * To get the current child descriptor we can use the value of
 341                  * the channel's DSCR register and compare it against the value
 342                  * of the hardware linked list structure of each child
 343                  * descriptor.
 344                  *
 345                  * The CTRLA register provides us with the amount of data
 346                  * already read from the source for the current child
 347                  * descriptor. So we can compute a more accurate residue by also
 348                  * removing the number of bytes corresponding to this amount of
 349                  * data.
 350                  *
 351                  * However, the DSCR and CTRLA registers cannot be read both
 352                  * atomically. Hence a race condition may occur: the first read
 353                  * register may refer to one child descriptor whereas the second
 354                  * read may refer to a later child descriptor in the list
 355                  * because of the DMA transfer progression inbetween the two
 356                  * reads.
 357                  *
 358                  * One solution could have been to pause the DMA transfer, read
 359                  * the DSCR and CTRLA then resume the DMA transfer. Nonetheless,
 360                  * this approach presents some drawbacks:
 361                  * - If the DMA transfer is paused, RX overruns or TX underruns
 362                  *   are more likey to occur depending on the system latency.
 363                  *   Taking the USART driver as an example, it uses a cyclic DMA
 364                  *   transfer to read data from the Receive Holding Register
 365                  *   (RHR) to avoid RX overruns since the RHR is not protected
 366                  *   by any FIFO on most Atmel SoCs. So pausing the DMA transfer
 367                  *   to compute the residue would break the USART driver design.
 368                  * - The atc_pause() function masks interrupts but we'd rather
 369                  *   avoid to do so for system latency purpose.
 370                  *
 371                  * Then we'd rather use another solution: the DSCR is read a
 372                  * first time, the CTRLA is read in turn, next the DSCR is read
 373                  * a second time. If the two consecutive read values of the DSCR
 374                  * are the same then we assume both refers to the very same
 375                  * child descriptor as well as the CTRLA value read inbetween
 376                  * does. For cyclic tranfers, the assumption is that a full loop
 377                  * is "not so fast".
 378                  * If the two DSCR values are different, we read again the CTRLA
 379                  * then the DSCR till two consecutive read values from DSCR are
 380                  * equal or till the maxium trials is reach.
 381                  * This algorithm is very unlikely not to find a stable value for
 382                  * DSCR.
 383                  */
 384
 385                 dscr = channel_readl(atchan, DSCR);
 386                 rmb(); /* ensure DSCR is read before CTRLA */
 387                 ctrla = channel_readl(atchan, CTRLA);
 388                 for (i = 0; i < ATC_MAX_DSCR_TRIALS; ++i) {
 389                         u32 new_dscr;
 390
 391                         rmb(); /* ensure DSCR is read after CTRLA */
 392                         new_dscr = channel_readl(atchan, DSCR);
 393
 394                         /*
 395                          * If the DSCR register value has not changed inside the
 396                          * DMA controller since the previous read, we assume
 397                          * that both the dscr and ctrla values refers to the
 398                          * very same descriptor.
 399                          */
 400                         if (likely(new_dscr == dscr))
 401                                 break;
 402
 403                         /*
 404                          * DSCR has changed inside the DMA controller, so the
 405                          * previouly read value of CTRLA may refer to an already
 406                          * processed descriptor hence could be outdated.
 407                          * We need to update ctrla to match the current
 408                          * descriptor.
 409                          */
 410                         dscr = new_dscr;
 411                         rmb(); /* ensure DSCR is read before CTRLA */
 412                         ctrla = channel_readl(atchan, CTRLA);
 413                 }
 414                 if (unlikely(i == ATC_MAX_DSCR_TRIALS))
 415                         return -ETIMEDOUT;
 416
 417                 /* for the first descriptor we can be more accurate */
 418                 if (desc_first->lli.dscr == dscr)
 419                         return atc_calc_bytes_left(ret, ctrla);
 420
 421                 ret -= desc_first->len;
 422                 list_for_each_entry(desc, &desc_first->tx_list, desc_node) {
 423                         if (desc->lli.dscr == dscr)
 424                                 break;
 425
 426                         ret -= desc->len;
 427                 }
 428
 429                 /*
 430                  * For the current descriptor in the chain we can calculate
 431                  * the remaining bytes using the channel's register.
 432                  */
 433                 ret = atc_calc_bytes_left(ret, ctrla);
 434         } else {
 435                 /* single transfer */
 436                 ctrla = channel_readl(atchan, CTRLA);
 437                 ret = atc_calc_bytes_left(ret, ctrla);
 438         }
 439
 440         return ret;
 441 }
 442
 443 /**
 444  * atc_chain_complete - finish work for one transaction chain
 445  * @atchan: channel we work on
 446  * @desc: descriptor at the head of the chain we want do complete
 447  *
 448  * Called with atchan->lock held and bh disabled */
 449 static void
 450 atc_chain_complete(struct at_dma_chan *atchan, struct at_desc *desc)
 451 {
 452         struct dma_async_tx_descriptor  *txd = &desc->txd;
 453         struct at_dma                   *atdma = to_at_dma(atchan->chan_common.device);
 454
 455         dev_vdbg(chan2dev(&atchan->chan_common),
 456                 "descriptor %u complete\n", txd->cookie);
 457
 458         /* mark the descriptor as complete for non cyclic cases only */
 459         if (!atc_chan_is_cyclic(atchan))
 460                 dma_cookie_complete(txd);
 461
 462         /* If the transfer was a memset, free our temporary buffer */
 463         if (desc->memset_buffer) {
 464                 dma_pool_free(atdma->memset_pool, desc->memset_vaddr,
 465                               desc->memset_paddr);
 466                 desc->memset_buffer = false;
 467         }
 468
 469         /* move children to free_list */
 470         list_splice_init(&desc->tx_list, &atchan->free_list);
 471         /* move myself to free_list */
 472         list_move(&desc->desc_node, &atchan->free_list);
 473
 474         dma_descriptor_unmap(txd);
 475         /* for cyclic transfers,
 476          * no need to replay callback function while stopping */
 477         if (!atc_chan_is_cyclic(atchan)) {
 478                 /*
 479                  * The API requires that no submissions are done from a
 480                  * callback, so we don't need to drop the lock here
 481                  */
 482                 dmaengine_desc_get_callback_invoke(txd, NULL);
 483         }
 484
 485         dma_run_dependencies(txd);
 486 }
 487
 488 /**
 489  * atc_complete_all - finish work for all transactions
 490  * @atchan: channel to complete transactions for
 491  *
 492  * Eventually submit queued descriptors if any
 493  *
 494  * Assume channel is idle while calling this function
 495  * Called with atchan->lock held and bh disabled
 496  */
 497 static void atc_complete_all(struct at_dma_chan *atchan)
 498 {
 499         struct at_desc *desc, *_desc;
 500         LIST_HEAD(list);
 501
 502         dev_vdbg(chan2dev(&atchan->chan_common), "complete all\n");
 503
 504         /*
 505          * Submit queued descriptors ASAP, i.e. before we go through
 506          * the completed ones.
 507          */
 508         if (!list_empty(&atchan->queue))
 509                 atc_dostart(atchan, atc_first_queued(atchan));
 510         /* empty active_list now it is completed */
 511         list_splice_init(&atchan->active_list, &list);
 512         /* empty queue list by moving descriptors (if any) to active_list */
 513         list_splice_init(&atchan->queue, &atchan->active_list);
 514
 515         list_for_each_entry_safe(desc, _desc, &list, desc_node)
 516                 atc_chain_complete(atchan, desc);
 517 }
 518
 519 /**
 520  * atc_advance_work - at the end of a transaction, move forward
 521  * @atchan: channel where the transaction ended
 522  *
 523  * Called with atchan->lock held and bh disabled
 524  */
 525 static void atc_advance_work(struct at_dma_chan *atchan)
 526 {
 527         dev_vdbg(chan2dev(&atchan->chan_common), "advance_work\n");
 528
 529         if (atc_chan_is_enabled(atchan))
 530                 return;
 531
 532         if (list_empty(&atchan->active_list) ||
 533             list_is_singular(&atchan->active_list)) {
 534                 atc_complete_all(atchan);
 535         } else {
 536                 atc_chain_complete(atchan, atc_first_active(atchan));
 537                 /* advance work */
 538                 atc_dostart(atchan, atc_first_active(atchan));
 539         }
 540 }
 541
 542
 543 /**
 544  * atc_handle_error - handle errors reported by DMA controller
 545  * @atchan: channel where error occurs
 546  *
 547  * Called with atchan->lock held and bh disabled
 548  */
 549 static void atc_handle_error(struct at_dma_chan *atchan)
 550 {
 551         struct at_desc *bad_desc;
 552         struct at_desc *child;
 553
 554         /*
 555          * The descriptor currently at the head of the active list is
 556          * broked. Since we don't have any way to report errors, we'll
 557          * just have to scream loudly and try to carry on.
 558          */
 559         bad_desc = atc_first_active(atchan);
 560         list_del_init(&bad_desc->desc_node);
 561
 562         /* Try to restart the controller */
 563         if (!list_empty(&atchan->active_list))
 564                 atc_dostart(atchan, atc_first_active(atchan));
 565
 566         /*
 567          * KERN_CRITICAL may seem harsh, but since this only happens
 568          * when someone submits a bad physical address in a
 569          * descriptor, we should consider ourselves lucky that the
 570          * controller flagged an error instead of scribbling over
 571          * random memory locations.
 572          */
 573         dev_crit(chan2dev(&atchan->chan_common),
 574                         "Bad descriptor submitted for DMA!\n");
 575         dev_crit(chan2dev(&atchan->chan_common),
 576                         "  cookie: %d\n", bad_desc->txd.cookie);
 577         atc_dump_lli(atchan, &bad_desc->lli);
 578         list_for_each_entry(child, &bad_desc->tx_list, desc_node)
 579                 atc_dump_lli(atchan, &child->lli);
 580
 581         /* Pretend the descriptor completed successfully */
 582         atc_chain_complete(atchan, bad_desc);
 583 }
 584
 585 /**
 586  * atc_handle_cyclic - at the end of a period, run callback function
 587  * @atchan: channel used for cyclic operations
 588  *
 589  * Called with atchan->lock held and bh disabled
 590  */
 591 static void atc_handle_cyclic(struct at_dma_chan *atchan)
 592 {
 593         struct at_desc                  *first = atc_first_active(atchan);
 594         struct dma_async_tx_descriptor  *txd = &first->txd;
 595
 596         dev_vdbg(chan2dev(&atchan->chan_common),
 597                         "new cyclic period llp 0x%08x\n",
 598                         channel_readl(atchan, DSCR));
 599
 600         dmaengine_desc_get_callback_invoke(txd, NULL);
 601 }
 602
 603 /*--  IRQ & Tasklet  ---------------------------------------------------*/
 604
 605 static void atc_tasklet(unsigned long data)
 606 {
 607         struct at_dma_chan *atchan = (struct at_dma_chan *)data;
 608         unsigned long flags;
 609
 610         spin_lock_irqsave(&atchan->lock, flags);
 611         if (test_and_clear_bit(ATC_IS_ERROR, &atchan->status))
 612                 atc_handle_error(atchan);
 613         else if (atc_chan_is_cyclic(atchan))
 614                 atc_handle_cyclic(atchan);
 615         else
 616                 atc_advance_work(atchan);
 617
 618         spin_unlock_irqrestore(&atchan->lock, flags);
 619 }
 620
 621 static irqreturn_t at_dma_interrupt(int irq, void *dev_id)
 622 {
 623         struct at_dma           *atdma = (struct at_dma *)dev_id;
 624         struct at_dma_chan      *atchan;
 625         int                     i;
 626         u32                     status, pending, imr;
 627         int                     ret = IRQ_NONE;
 628
 629         do {
 630                 imr = dma_readl(atdma, EBCIMR);
 631                 status = dma_readl(atdma, EBCISR);
 632                 pending = status & imr;
 633
 634                 if (!pending)
 635                         break;
 636
 637                 dev_vdbg(atdma->dma_common.dev,
 638                         "interrupt: status = 0x%08x, 0x%08x, 0x%08x\n",
 639                          status, imr, pending);
 640
 641                 for (i = 0; i < atdma->dma_common.chancnt; i++) {
 642                         atchan = &atdma->chan[i];
 643                         if (pending & (AT_DMA_BTC(i) | AT_DMA_ERR(i))) {
 644                                 if (pending & AT_DMA_ERR(i)) {
 645                                         /* Disable channel on AHB error */
 646                                         dma_writel(atdma, CHDR,
 647                                                 AT_DMA_RES(i) | atchan->mask);
 648                                         /* Give information to tasklet */
 649                                         set_bit(ATC_IS_ERROR, &atchan->status);
 650                                 }
 651                                 tasklet_schedule(&atchan->tasklet);
 652                                 ret = IRQ_HANDLED;
 653                         }
 654                 }
 655
 656         } while (pending);
 657
 658         return ret;
 659 }
 660
 661
 662 /*--  DMA Engine API  --------------------------------------------------*/
 663
 664 /**
 665  * atc_tx_submit - set the prepared descriptor(s) to be executed by the engine
 666  * @desc: descriptor at the head of the transaction chain
 667  *
 668  * Queue chain if DMA engine is working already
 669  *
 670  * Cookie increment and adding to active_list or queue must be atomic
 671  */
 672 static dma_cookie_t atc_tx_submit(struct dma_async_tx_descriptor *tx)
 673 {
 674         struct at_desc          *desc = txd_to_at_desc(tx);
 675         struct at_dma_chan      *atchan = to_at_dma_chan(tx->chan);
 676         dma_cookie_t            cookie;
 677         unsigned long           flags;
 678
 679         spin_lock_irqsave(&atchan->lock, flags);
 680         cookie = dma_cookie_assign(tx);
 681
 682         list_add_tail(&desc->desc_node, &atchan->queue);
 683         spin_unlock_irqrestore(&atchan->lock, flags);
 684
 685         dev_vdbg(chan2dev(tx->chan), "tx_submit: queued %u\n",
 686                  desc->txd.cookie);
 687         return cookie;
 688 }
 689
 690 /**
 691  * atc_prep_dma_interleaved - prepare memory to memory interleaved operation
 692  * @chan: the channel to prepare operation on
 693  * @xt: Interleaved transfer template
 694  * @flags: tx descriptor status flags
 695  */
 696 static struct dma_async_tx_descriptor *
 697 atc_prep_dma_interleaved(struct dma_chan *chan,
 698                          struct dma_interleaved_template *xt,
 699                          unsigned long flags)
 700 {
 701         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 702         struct data_chunk       *first;
 703         struct at_desc          *desc = NULL;
 704         size_t                  xfer_count;
 705         unsigned int            dwidth;
 706         u32                     ctrla;
 707         u32                     ctrlb;
 708         size_t                  len = 0;
 709         int                     i;
 710
 711         if (unlikely(!xt || xt->numf != 1 || !xt->frame_size))
 712                 return NULL;
 713
 714         first = xt->sgl;
 715
 716         dev_info(chan2dev(chan),
 717                  "%s: src=%pad, dest=%pad, numf=%d, frame_size=%d, flags=0x%lx\n",
 718                 __func__, &xt->src_start, &xt->dst_start, xt->numf,
 719                 xt->frame_size, flags);
 720
 721         /*
 722          * The controller can only "skip" X bytes every Y bytes, so we
 723          * need to make sure we are given a template that fit that
 724          * description, ie a template with chunks that always have the
 725          * same size, with the same ICGs.
 726          */
 727         for (i = 0; i < xt->frame_size; i++) {
 728                 struct data_chunk *chunk = xt->sgl + i;
 729
 730                 if ((chunk->size != xt->sgl->size) ||
 731                     (dmaengine_get_dst_icg(xt, chunk) != dmaengine_get_dst_icg(xt, first)) ||
 732                     (dmaengine_get_src_icg(xt, chunk) != dmaengine_get_src_icg(xt, first))) {
 733                         dev_err(chan2dev(chan),
 734                                 "%s: the controller can transfer only identical chunks\n",
 735                                 __func__);
 736                         return NULL;
 737                 }
 738
 739                 len += chunk->size;
 740         }
 741
 742         dwidth = atc_get_xfer_width(xt->src_start,
 743                                     xt->dst_start, len);
 744
 745         xfer_count = len >> dwidth;
 746         if (xfer_count > ATC_BTSIZE_MAX) {
 747                 dev_err(chan2dev(chan), "%s: buffer is too big\n", __func__);
 748                 return NULL;
 749         }
 750
 751         ctrla = ATC_SRC_WIDTH(dwidth) |
 752                 ATC_DST_WIDTH(dwidth);
 753
 754         ctrlb =   ATC_DEFAULT_CTRLB | ATC_IEN
 755                 | ATC_SRC_ADDR_MODE_INCR
 756                 | ATC_DST_ADDR_MODE_INCR
 757                 | ATC_SRC_PIP
 758                 | ATC_DST_PIP
 759                 | ATC_FC_MEM2MEM;
 760
 761         /* create the transfer */
 762         desc = atc_desc_get(atchan);
 763         if (!desc) {
 764                 dev_err(chan2dev(chan),
 765                         "%s: couldn't allocate our descriptor\n", __func__);
 766                 return NULL;
 767         }
 768
 769         desc->lli.saddr = xt->src_start;
 770         desc->lli.daddr = xt->dst_start;
 771         desc->lli.ctrla = ctrla | xfer_count;
 772         desc->lli.ctrlb = ctrlb;
 773
 774         desc->boundary = first->size >> dwidth;
 775         desc->dst_hole = (dmaengine_get_dst_icg(xt, first) >> dwidth) + 1;
 776         desc->src_hole = (dmaengine_get_src_icg(xt, first) >> dwidth) + 1;
 777
 778         desc->txd.cookie = -EBUSY;
 779         desc->total_len = desc->len = len;
 780
 781         /* set end-of-link to the last link descriptor of list*/
 782         set_desc_eol(desc);
 783
 784         desc->txd.flags = flags; /* client is in control of this ack */
 785
 786         return &desc->txd;
 787 }
 788
 789 /**
 790  * atc_prep_dma_memcpy - prepare a memcpy operation
 791  * @chan: the channel to prepare operation on
 792  * @dest: operation virtual destination address
 793  * @src: operation virtual source address
 794  * @len: operation length
 795  * @flags: tx descriptor status flags
 796  */
 797 static struct dma_async_tx_descriptor *
 798 atc_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 799                 size_t len, unsigned long flags)
 800 {
 801         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 802         struct at_desc          *desc = NULL;
 803         struct at_desc          *first = NULL;
 804         struct at_desc          *prev = NULL;
 805         size_t                  xfer_count;
 806         size_t                  offset;
 807         unsigned int            src_width;
 808         unsigned int            dst_width;
 809         u32                     ctrla;
 810         u32                     ctrlb;
 811
 812         dev_vdbg(chan2dev(chan), "prep_dma_memcpy: d%pad s%pad l0x%zx f0x%lx\n",
 813                         &dest, &src, len, flags);
 814
 815         if (unlikely(!len)) {
 816                 dev_dbg(chan2dev(chan), "prep_dma_memcpy: length is zero!\n");
 817                 return NULL;
 818         }
 819
 820         ctrlb =   ATC_DEFAULT_CTRLB | ATC_IEN
 821                 | ATC_SRC_ADDR_MODE_INCR
 822                 | ATC_DST_ADDR_MODE_INCR
 823                 | ATC_FC_MEM2MEM;
 824
 825         /*
 826          * We can be a lot more clever here, but this should take care
 827          * of the most common optimization.
 828          */
 829         src_width = dst_width = atc_get_xfer_width(src, dest, len);
 830
 831         ctrla = ATC_SRC_WIDTH(src_width) |
 832                 ATC_DST_WIDTH(dst_width);
 833
 834         for (offset = 0; offset < len; offset += xfer_count << src_width) {
 835                 xfer_count = min_t(size_t, (len - offset) >> src_width,
 836                                 ATC_BTSIZE_MAX);
 837
 838                 desc = atc_desc_get(atchan);
 839                 if (!desc)
 840                         goto err_desc_get;
 841
 842                 desc->lli.saddr = src + offset;
 843                 desc->lli.daddr = dest + offset;
 844                 desc->lli.ctrla = ctrla | xfer_count;
 845                 desc->lli.ctrlb = ctrlb;
 846
 847                 desc->txd.cookie = 0;
 848                 desc->len = xfer_count << src_width;
 849
 850                 atc_desc_chain(&first, &prev, desc);
 851         }
 852
 853         /* First descriptor of the chain embedds additional information */
 854         first->txd.cookie = -EBUSY;
 855         first->total_len = len;
 856
 857         /* set end-of-link to the last link descriptor of list*/
 858         set_desc_eol(desc);
 859
 860         first->txd.flags = flags; /* client is in control of this ack */
 861
 862         return &first->txd;
 863
 864 err_desc_get:
 865         atc_desc_put(atchan, first);
 866         return NULL;
 867 }
 868
 869 static struct at_desc *atc_create_memset_desc(struct dma_chan *chan,
 870                                               dma_addr_t psrc,
 871                                               dma_addr_t pdst,
 872                                               size_t len)
 873 {
 874         struct at_dma_chan *atchan = to_at_dma_chan(chan);
 875         struct at_desc *desc;
 876         size_t xfer_count;
 877
 878         u32 ctrla = ATC_SRC_WIDTH(2) | ATC_DST_WIDTH(2);
 879         u32 ctrlb = ATC_DEFAULT_CTRLB | ATC_IEN |
 880                 ATC_SRC_ADDR_MODE_FIXED |
 881                 ATC_DST_ADDR_MODE_INCR |
 882                 ATC_FC_MEM2MEM;
 883
 884         xfer_count = len >> 2;
 885         if (xfer_count > ATC_BTSIZE_MAX) {
 886                 dev_err(chan2dev(chan), "%s: buffer is too big\n",
 887                         __func__);
 888                 return NULL;
 889         }
 890
 891         desc = atc_desc_get(atchan);
 892         if (!desc) {
 893                 dev_err(chan2dev(chan), "%s: can't get a descriptor\n",
 894                         __func__);
 895                 return NULL;
 896         }
 897
 898         desc->lli.saddr = psrc;
 899         desc->lli.daddr = pdst;
 900         desc->lli.ctrla = ctrla | xfer_count;
 901         desc->lli.ctrlb = ctrlb;
 902
 903         desc->txd.cookie = 0;
 904         desc->len = len;
 905
 906         return desc;
 907 }
 908
 909 /**
 910  * atc_prep_dma_memset - prepare a memcpy operation
 911  * @chan: the channel to prepare operation on
 912  * @dest: operation virtual destination address
 913  * @value: value to set memory buffer to
 914  * @len: operation length
 915  * @flags: tx descriptor status flags
 916  */
 917 static struct dma_async_tx_descriptor *
 918 atc_prep_dma_memset(struct dma_chan *chan, dma_addr_t dest, int value,
 919                     size_t len, unsigned long flags)
 920 {
 921         struct at_dma           *atdma = to_at_dma(chan->device);
 922         struct at_desc          *desc;
 923         void __iomem            *vaddr;
 924         dma_addr_t              paddr;
 925
 926         dev_vdbg(chan2dev(chan), "%s: d%pad v0x%x l0x%zx f0x%lx\n", __func__,
 927                 &dest, value, len, flags);
 928
 929         if (unlikely(!len)) {
 930                 dev_dbg(chan2dev(chan), "%s: length is zero!\n", __func__);
 931                 return NULL;
 932         }
 933
 934         if (!is_dma_fill_aligned(chan->device, dest, 0, len)) {
 935                 dev_dbg(chan2dev(chan), "%s: buffer is not aligned\n",
 936                         __func__);
 937                 return NULL;
 938         }
 939
 940         vaddr = dma_pool_alloc(atdma->memset_pool, GFP_ATOMIC, &paddr);
 941         if (!vaddr) {
 942                 dev_err(chan2dev(chan), "%s: couldn't allocate buffer\n",
 943                         __func__);
 944                 return NULL;
 945         }
 946         *(u32*)vaddr = value;
 947
 948         desc = atc_create_memset_desc(chan, paddr, dest, len);
 949         if (!desc) {
 950                 dev_err(chan2dev(chan), "%s: couldn't get a descriptor\n",
 951                         __func__);
 952                 goto err_free_buffer;
 953         }
 954
 955         desc->memset_paddr = paddr;
 956         desc->memset_vaddr = vaddr;
 957         desc->memset_buffer = true;
 958
 959         desc->txd.cookie = -EBUSY;
 960         desc->total_len = len;
 961
 962         /* set end-of-link on the descriptor */
 963         set_desc_eol(desc);
 964
 965         desc->txd.flags = flags;
 966
 967         return &desc->txd;
 968
 969 err_free_buffer:
 970         dma_pool_free(atdma->memset_pool, vaddr, paddr);
 971         return NULL;
 972 }
 973
 974 static struct dma_async_tx_descriptor *
 975 atc_prep_dma_memset_sg(struct dma_chan *chan,
 976                        struct scatterlist *sgl,
 977                        unsigned int sg_len, int value,
 978                        unsigned long flags)
 979 {
 980         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 981         struct at_dma           *atdma = to_at_dma(chan->device);
 982         struct at_desc          *desc = NULL, *first = NULL, *prev = NULL;
 983         struct scatterlist      *sg;
 984         void __iomem            *vaddr;
 985         dma_addr_t              paddr;
 986         size_t                  total_len = 0;
 987         int                     i;
 988
 989         dev_vdbg(chan2dev(chan), "%s: v0x%x l0x%zx f0x%lx\n", __func__,
 990                  value, sg_len, flags);
 991
 992         if (unlikely(!sgl || !sg_len)) {
 993                 dev_dbg(chan2dev(chan), "%s: scatterlist is empty!\n",
 994                         __func__);
 995                 return NULL;
 996         }
 997
 998         vaddr = dma_pool_alloc(atdma->memset_pool, GFP_ATOMIC, &paddr);
 999         if (!vaddr) {
1000                 dev_err(chan2dev(chan), "%s: couldn't allocate buffer\n",
1001                         __func__);
1002                 return NULL;
1003         }
1004         *(u32*)vaddr = value;
1005
1006         for_each_sg(sgl, sg, sg_len, i) {
1007                 dma_addr_t dest = sg_dma_address(sg);
1008                 size_t len = sg_dma_len(sg);
1009
1010                 dev_vdbg(chan2dev(chan), "%s: d%pad, l0x%zx\n",
1011                          __func__, &dest, len);
1012
1013                 if (!is_dma_fill_aligned(chan->device, dest, 0, len)) {
1014                         dev_err(chan2dev(chan), "%s: buffer is not aligned\n",
1015                                 __func__);
1016                         goto err_put_desc;
1017                 }
1018
1019                 desc = atc_create_memset_desc(chan, paddr, dest, len);
1020                 if (!desc)
1021                         goto err_put_desc;
1022
1023                 atc_desc_chain(&first, &prev, desc);
1024
1025                 total_len += len;
1026         }
1027
1028         /*
1029          * Only set the buffer pointers on the last descriptor to
1030          * avoid free'ing while we have our transfer still going
1031          */
1032         desc->memset_paddr = paddr;
1033         desc->memset_vaddr = vaddr;
1034         desc->memset_buffer = true;
1035
1036         first->txd.cookie = -EBUSY;
1037         first->total_len = total_len;
1038
1039         /* set end-of-link on the descriptor */
1040         set_desc_eol(desc);
1041
1042         first->txd.flags = flags;
1043
1044         return &first->txd;
1045
1046 err_put_desc:
1047         atc_desc_put(atchan, first);
1048         return NULL;
1049 }
1050
1051 /**
1052  * atc_prep_slave_sg - prepare descriptors for a DMA_SLAVE transaction
1053  * @chan: DMA channel
1054  * @sgl: scatterlist to transfer to/from
1055  * @sg_len: number of entries in @scatterlist
1056  * @direction: DMA direction
1057  * @flags: tx descriptor status flags
1058  * @context: transaction context (ignored)
1059  */
1060 static struct dma_async_tx_descriptor *
1061 atc_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
1062                 unsigned int sg_len, enum dma_transfer_direction direction,
1063                 unsigned long flags, void *context)
1064 {
1065         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1066         struct at_dma_slave     *atslave = chan->private;
1067         struct dma_slave_config *sconfig = &atchan->dma_sconfig;
1068         struct at_desc          *first = NULL;
1069         struct at_desc          *prev = NULL;
1070         u32                     ctrla;
1071         u32                     ctrlb;
1072         dma_addr_t              reg;
1073         unsigned int            reg_width;
1074         unsigned int            mem_width;
1075         unsigned int            i;
1076         struct scatterlist      *sg;
1077         size_t                  total_len = 0;
1078
1079         dev_vdbg(chan2dev(chan), "prep_slave_sg (%d): %s f0x%lx\n",
1080                         sg_len,
1081                         direction == DMA_MEM_TO_DEV ? "TO DEVICE" : "FROM DEVICE",
1082                         flags);
1083
1084         if (unlikely(!atslave || !sg_len)) {
1085                 dev_dbg(chan2dev(chan), "prep_slave_sg: sg length is zero!\n");
1086                 return NULL;
1087         }
1088
1089         ctrla =   ATC_SCSIZE(sconfig->src_maxburst)
1090                 | ATC_DCSIZE(sconfig->dst_maxburst);
1091         ctrlb = ATC_IEN;
1092
1093         switch (direction) {
1094         case DMA_MEM_TO_DEV:
1095                 reg_width = convert_buswidth(sconfig->dst_addr_width);
1096                 ctrla |=  ATC_DST_WIDTH(reg_width);
1097                 ctrlb |=  ATC_DST_ADDR_MODE_FIXED
1098                         | ATC_SRC_ADDR_MODE_INCR
1099                         | ATC_FC_MEM2PER
1100                         | ATC_SIF(atchan->mem_if) | ATC_DIF(atchan->per_if);
1101                 reg = sconfig->dst_addr;
1102                 for_each_sg(sgl, sg, sg_len, i) {
1103                         struct at_desc  *desc;
1104                         u32             len;
1105                         u32             mem;
1106
1107                         desc = atc_desc_get(atchan);
1108                         if (!desc)
1109                                 goto err_desc_get;
1110
1111                         mem = sg_dma_address(sg);
1112                         len = sg_dma_len(sg);
1113                         if (unlikely(!len)) {
1114                                 dev_dbg(chan2dev(chan),
1115                                         "prep_slave_sg: sg(%d) data length is zero\n", i);
1116                                 goto err;
1117                         }
1118                         mem_width = 2;
1119                         if (unlikely(mem & 3 || len & 3))
1120                                 mem_width = 0;
1121
1122                         desc->lli.saddr = mem;
1123                         desc->lli.daddr = reg;
1124                         desc->lli.ctrla = ctrla
1125                                         | ATC_SRC_WIDTH(mem_width)
1126                                         | len >> mem_width;
1127                         desc->lli.ctrlb = ctrlb;
1128                         desc->len = len;
1129
1130                         atc_desc_chain(&first, &prev, desc);
1131                         total_len += len;
1132                 }
1133                 break;
1134         case DMA_DEV_TO_MEM:
1135                 reg_width = convert_buswidth(sconfig->src_addr_width);
1136                 ctrla |=  ATC_SRC_WIDTH(reg_width);
1137                 ctrlb |=  ATC_DST_ADDR_MODE_INCR
1138                         | ATC_SRC_ADDR_MODE_FIXED
1139                         | ATC_FC_PER2MEM
1140                         | ATC_SIF(atchan->per_if) | ATC_DIF(atchan->mem_if);
1141
1142                 reg = sconfig->src_addr;
1143                 for_each_sg(sgl, sg, sg_len, i) {
1144                         struct at_desc  *desc;
1145                         u32             len;
1146                         u32             mem;
1147
1148                         desc = atc_desc_get(atchan);
1149                         if (!desc)
1150                                 goto err_desc_get;
1151
1152                         mem = sg_dma_address(sg);
1153                         len = sg_dma_len(sg);
1154                         if (unlikely(!len)) {
1155                                 dev_dbg(chan2dev(chan),
1156                                         "prep_slave_sg: sg(%d) data length is zero\n", i);
1157                                 goto err;
1158                         }
1159                         mem_width = 2;
1160                         if (unlikely(mem & 3 || len & 3))
1161                                 mem_width = 0;
1162
1163                         desc->lli.saddr = reg;
1164                         desc->lli.daddr = mem;
1165                         desc->lli.ctrla = ctrla
1166                                         | ATC_DST_WIDTH(mem_width)
1167                                         | len >> reg_width;
1168                         desc->lli.ctrlb = ctrlb;
1169                         desc->len = len;
1170
1171                         atc_desc_chain(&first, &prev, desc);
1172                         total_len += len;
1173                 }
1174                 break;
1175         default:
1176                 return NULL;
1177         }
1178
1179         /* set end-of-link to the last link descriptor of list*/
1180         set_desc_eol(prev);
1181
1182         /* First descriptor of the chain embedds additional information */
1183         first->txd.cookie = -EBUSY;
1184         first->total_len = total_len;
1185
1186         /* first link descriptor of list is responsible of flags */
1187         first->txd.flags = flags; /* client is in control of this ack */
1188
1189         return &first->txd;
1190
1191 err_desc_get:
1192         dev_err(chan2dev(chan), "not enough descriptors available\n");
1193 err:
1194         atc_desc_put(atchan, first);
1195         return NULL;
1196 }
1197
1198 /**
1199  * atc_dma_cyclic_check_values
1200  * Check for too big/unaligned periods and unaligned DMA buffer
1201  */
1202 static int
1203 atc_dma_cyclic_check_values(unsigned int reg_width, dma_addr_t buf_addr,
1204                 size_t period_len)
1205 {
1206         if (period_len > (ATC_BTSIZE_MAX << reg_width))
1207                 goto err_out;
1208         if (unlikely(period_len & ((1 << reg_width) - 1)))
1209                 goto err_out;
1210         if (unlikely(buf_addr & ((1 << reg_width) - 1)))
1211                 goto err_out;
1212
1213         return 0;
1214
1215 err_out:
1216         return -EINVAL;
1217 }
1218
1219 /**
1220  * atc_dma_cyclic_fill_desc - Fill one period descriptor
1221  */
1222 static int
1223 atc_dma_cyclic_fill_desc(struct dma_chan *chan, struct at_desc *desc,
1224                 unsigned int period_index, dma_addr_t buf_addr,
1225                 unsigned int reg_width, size_t period_len,
1226                 enum dma_transfer_direction direction)
1227 {
1228         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1229         struct dma_slave_config *sconfig = &atchan->dma_sconfig;
1230         u32                     ctrla;
1231
1232         /* prepare common CRTLA value */
1233         ctrla =   ATC_SCSIZE(sconfig->src_maxburst)
1234                 | ATC_DCSIZE(sconfig->dst_maxburst)
1235                 | ATC_DST_WIDTH(reg_width)
1236                 | ATC_SRC_WIDTH(reg_width)
1237                 | period_len >> reg_width;
1238
1239         switch (direction) {
1240         case DMA_MEM_TO_DEV:
1241                 desc->lli.saddr = buf_addr + (period_len * period_index);
1242                 desc->lli.daddr = sconfig->dst_addr;
1243                 desc->lli.ctrla = ctrla;
1244                 desc->lli.ctrlb = ATC_DST_ADDR_MODE_FIXED
1245                                 | ATC_SRC_ADDR_MODE_INCR
1246                                 | ATC_FC_MEM2PER
1247                                 | ATC_SIF(atchan->mem_if)
1248                                 | ATC_DIF(atchan->per_if);
1249                 desc->len = period_len;
1250                 break;
1251
1252         case DMA_DEV_TO_MEM:
1253                 desc->lli.saddr = sconfig->src_addr;
1254                 desc->lli.daddr = buf_addr + (period_len * period_index);
1255                 desc->lli.ctrla = ctrla;
1256                 desc->lli.ctrlb = ATC_DST_ADDR_MODE_INCR
1257                                 | ATC_SRC_ADDR_MODE_FIXED
1258                                 | ATC_FC_PER2MEM
1259                                 | ATC_SIF(atchan->per_if)
1260                                 | ATC_DIF(atchan->mem_if);
1261                 desc->len = period_len;
1262                 break;
1263
1264         default:
1265                 return -EINVAL;
1266         }
1267
1268         return 0;
1269 }
1270
1271 /**
1272  * atc_prep_dma_cyclic - prepare the cyclic DMA transfer
1273  * @chan: the DMA channel to prepare
1274  * @buf_addr: physical DMA address where the buffer starts
1275  * @buf_len: total number of bytes for the entire buffer
1276  * @period_len: number of bytes for each period
1277  * @direction: transfer direction, to or from device
1278  * @flags: tx descriptor status flags
1279  */
1280 static struct dma_async_tx_descriptor *
1281 atc_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
1282                 size_t period_len, enum dma_transfer_direction direction,
1283                 unsigned long flags)
1284 {
1285         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1286         struct at_dma_slave     *atslave = chan->private;
1287         struct dma_slave_config *sconfig = &atchan->dma_sconfig;
1288         struct at_desc          *first = NULL;
1289         struct at_desc          *prev = NULL;
1290         unsigned long           was_cyclic;
1291         unsigned int            reg_width;
1292         unsigned int            periods = buf_len / period_len;
1293         unsigned int            i;
1294
1295         dev_vdbg(chan2dev(chan), "prep_dma_cyclic: %s buf@%pad - %d (%d/%d)\n",
1296                         direction == DMA_MEM_TO_DEV ? "TO DEVICE" : "FROM DEVICE",
1297                         &buf_addr,
1298                         periods, buf_len, period_len);
1299
1300         if (unlikely(!atslave || !buf_len || !period_len)) {
1301                 dev_dbg(chan2dev(chan), "prep_dma_cyclic: length is zero!\n");
1302                 return NULL;
1303         }
1304
1305         was_cyclic = test_and_set_bit(ATC_IS_CYCLIC, &atchan->status);
1306         if (was_cyclic) {
1307                 dev_dbg(chan2dev(chan), "prep_dma_cyclic: channel in use!\n");
1308                 return NULL;
1309         }
1310
1311         if (unlikely(!is_slave_direction(direction)))
1312                 goto err_out;
1313
1314         if (sconfig->direction == DMA_MEM_TO_DEV)
1315                 reg_width = convert_buswidth(sconfig->dst_addr_width);
1316         else
1317                 reg_width = convert_buswidth(sconfig->src_addr_width);
1318
1319         /* Check for too big/unaligned periods and unaligned DMA buffer */
1320         if (atc_dma_cyclic_check_values(reg_width, buf_addr, period_len))
1321                 goto err_out;
1322
1323         /* build cyclic linked list */
1324         for (i = 0; i < periods; i++) {
1325                 struct at_desc  *desc;
1326
1327                 desc = atc_desc_get(atchan);
1328                 if (!desc)
1329                         goto err_desc_get;
1330
1331                 if (atc_dma_cyclic_fill_desc(chan, desc, i, buf_addr,
1332                                              reg_width, period_len, direction))
1333                         goto err_desc_get;
1334
1335                 atc_desc_chain(&first, &prev, desc);
1336         }
1337
1338         /* lets make a cyclic list */
1339         prev->lli.dscr = first->txd.phys;
1340
1341         /* First descriptor of the chain embedds additional information */
1342         first->txd.cookie = -EBUSY;
1343         first->total_len = buf_len;
1344
1345         return &first->txd;
1346
1347 err_desc_get:
1348         dev_err(chan2dev(chan), "not enough descriptors available\n");
1349         atc_desc_put(atchan, first);
1350 err_out:
1351         clear_bit(ATC_IS_CYCLIC, &atchan->status);
1352         return NULL;
1353 }
1354
1355 static int atc_config(struct dma_chan *chan,
1356                       struct dma_slave_config *sconfig)
1357 {
1358         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1359
1360         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1361
1362         /* Check if it is chan is configured for slave transfers */
1363         if (!chan->private)
1364                 return -EINVAL;
1365
1366         memcpy(&atchan->dma_sconfig, sconfig, sizeof(*sconfig));
1367
1368         convert_burst(&atchan->dma_sconfig.src_maxburst);
1369         convert_burst(&atchan->dma_sconfig.dst_maxburst);
1370
1371         return 0;
1372 }
1373
1374 static int atc_pause(struct dma_chan *chan)
1375 {
1376         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1377         struct at_dma           *atdma = to_at_dma(chan->device);
1378         int                     chan_id = atchan->chan_common.chan_id;
1379         unsigned long           flags;
1380
1381         LIST_HEAD(list);
1382
1383         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1384
1385         spin_lock_irqsave(&atchan->lock, flags);
1386
1387         dma_writel(atdma, CHER, AT_DMA_SUSP(chan_id));
1388         set_bit(ATC_IS_PAUSED, &atchan->status);
1389
1390         spin_unlock_irqrestore(&atchan->lock, flags);
1391
1392         return 0;
1393 }
1394
1395 static int atc_resume(struct dma_chan *chan)
1396 {
1397         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1398         struct at_dma           *atdma = to_at_dma(chan->device);
1399         int                     chan_id = atchan->chan_common.chan_id;
1400         unsigned long           flags;
1401
1402         LIST_HEAD(list);
1403
1404         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1405
1406         if (!atc_chan_is_paused(atchan))
1407                 return 0;
1408
1409         spin_lock_irqsave(&atchan->lock, flags);
1410
1411         dma_writel(atdma, CHDR, AT_DMA_RES(chan_id));
1412         clear_bit(ATC_IS_PAUSED, &atchan->status);
1413
1414         spin_unlock_irqrestore(&atchan->lock, flags);
1415
1416         return 0;
1417 }
1418
1419 static int atc_terminate_all(struct dma_chan *chan)
1420 {
1421         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1422         struct at_dma           *atdma = to_at_dma(chan->device);
1423         int                     chan_id = atchan->chan_common.chan_id;
1424         struct at_desc          *desc, *_desc;
1425         unsigned long           flags;
1426
1427         LIST_HEAD(list);
1428
1429         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1430
1431         /*
1432          * This is only called when something went wrong elsewhere, so
1433          * we don't really care about the data. Just disable the
1434          * channel. We still have to poll the channel enable bit due
1435          * to AHB/HSB limitations.
1436          */
1437         spin_lock_irqsave(&atchan->lock, flags);
1438
1439         /* disabling channel: must also remove suspend state */
1440         dma_writel(atdma, CHDR, AT_DMA_RES(chan_id) | atchan->mask);
1441
1442         /* confirm that this channel is disabled */
1443         while (dma_readl(atdma, CHSR) & atchan->mask)
1444                 cpu_relax();
1445
1446         /* active_list entries will end up before queued entries */
1447         list_splice_init(&atchan->queue, &list);
1448         list_splice_init(&atchan->active_list, &list);
1449
1450         /* Flush all pending and queued descriptors */
1451         list_for_each_entry_safe(desc, _desc, &list, desc_node)
1452                 atc_chain_complete(atchan, desc);
1453
1454         clear_bit(ATC_IS_PAUSED, &atchan->status);
1455         /* if channel dedicated to cyclic operations, free it */
1456         clear_bit(ATC_IS_CYCLIC, &atchan->status);
1457
1458         spin_unlock_irqrestore(&atchan->lock, flags);
1459
1460         return 0;
1461 }
1462
1463 /**
1464  * atc_tx_status - poll for transaction completion
1465  * @chan: DMA channel
1466  * @cookie: transaction identifier to check status of
1467  * @txstate: if not %NULL updated with transaction state
1468  *
1469  * If @txstate is passed in, upon return it reflect the driver
1470  * internal state and can be used with dma_async_is_complete() to check
1471  * the status of multiple cookies without re-checking hardware state.
1472  */
1473 static enum dma_status
1474 atc_tx_status(struct dma_chan *chan,
1475                 dma_cookie_t cookie,
1476                 struct dma_tx_state *txstate)
1477 {
1478         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1479         unsigned long           flags;
1480         enum dma_status         ret;
1481         int bytes = 0;
1482
1483         ret = dma_cookie_status(chan, cookie, txstate);
1484         if (ret == DMA_COMPLETE)
1485                 return ret;
1486         /*
1487          * There's no point calculating the residue if there's
1488          * no txstate to store the value.
1489          */
1490         if (!txstate)
1491                 return DMA_ERROR;
1492
1493         spin_lock_irqsave(&atchan->lock, flags);
1494
1495         /*  Get number of bytes left in the active transactions */
1496         bytes = atc_get_bytes_left(chan, cookie);
1497
1498         spin_unlock_irqrestore(&atchan->lock, flags);
1499
1500         if (unlikely(bytes < 0)) {
1501                 dev_vdbg(chan2dev(chan), "get residual bytes error\n");
1502                 return DMA_ERROR;
1503         } else {
1504                 dma_set_residue(txstate, bytes);
1505         }
1506
1507         dev_vdbg(chan2dev(chan), "tx_status %d: cookie = %d residue = %d\n",
1508                  ret, cookie, bytes);
1509
1510         return ret;
1511 }
1512
1513 /**
1514  * atc_issue_pending - try to finish work
1515  * @chan: target DMA channel
1516  */
1517 static void atc_issue_pending(struct dma_chan *chan)
1518 {
1519         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1520         unsigned long           flags;
1521
1522         dev_vdbg(chan2dev(chan), "issue_pending\n");
1523
1524         /* Not needed for cyclic transfers */
1525         if (atc_chan_is_cyclic(atchan))
1526                 return;
1527
1528         spin_lock_irqsave(&atchan->lock, flags);
1529         atc_advance_work(atchan);
1530         spin_unlock_irqrestore(&atchan->lock, flags);
1531 }
1532
1533 /**
1534  * atc_alloc_chan_resources - allocate resources for DMA channel
1535  * @chan: allocate descriptor resources for this channel
1536  * @client: current client requesting the channel be ready for requests
1537  *
1538  * return - the number of allocated descriptors
1539  */
1540 static int atc_alloc_chan_resources(struct dma_chan *chan)
1541 {
1542         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1543         struct at_dma           *atdma = to_at_dma(chan->device);
1544         struct at_desc          *desc;
1545         struct at_dma_slave     *atslave;
1546         unsigned long           flags;
1547         int                     i;
1548         u32                     cfg;
1549         LIST_HEAD(tmp_list);
1550
1551         dev_vdbg(chan2dev(chan), "alloc_chan_resources\n");
1552
1553         /* ASSERT:  channel is idle */
1554         if (atc_chan_is_enabled(atchan)) {
1555                 dev_dbg(chan2dev(chan), "DMA channel not idle ?\n");
1556                 return -EIO;
1557         }
1558
1559         cfg = ATC_DEFAULT_CFG;
1560
1561         atslave = chan->private;
1562         if (atslave) {
1563                 /*
1564                  * We need controller-specific data to set up slave
1565                  * transfers.
1566                  */
1567                 BUG_ON(!atslave->dma_dev || atslave->dma_dev != atdma->dma_common.dev);
1568
1569                 /* if cfg configuration specified take it instead of default */
1570                 if (atslave->cfg)
1571                         cfg = atslave->cfg;
1572         }
1573
1574         /* have we already been set up?
1575          * reconfigure channel but no need to reallocate descriptors */
1576         if (!list_empty(&atchan->free_list))
1577                 return atchan->descs_allocated;
1578
1579         /* Allocate initial pool of descriptors */
1580         for (i = 0; i < init_nr_desc_per_channel; i++) {
1581                 desc = atc_alloc_descriptor(chan, GFP_KERNEL);
1582                 if (!desc) {
1583                         dev_err(atdma->dma_common.dev,
1584                                 "Only %d initial descriptors\n", i);
1585                         break;
1586                 }
1587                 list_add_tail(&desc->desc_node, &tmp_list);
1588         }
1589
1590         spin_lock_irqsave(&atchan->lock, flags);
1591         atchan->descs_allocated = i;
1592         list_splice(&tmp_list, &atchan->free_list);
1593         dma_cookie_init(chan);
1594         spin_unlock_irqrestore(&atchan->lock, flags);
1595
1596         /* channel parameters */
1597         channel_writel(atchan, CFG, cfg);
1598
1599         dev_dbg(chan2dev(chan),
1600                 "alloc_chan_resources: allocated %d descriptors\n",
1601                 atchan->descs_allocated);
1602
1603         return atchan->descs_allocated;
1604 }
1605
1606 /**
1607  * atc_free_chan_resources - free all channel resources
1608  * @chan: DMA channel
1609  */
1610 static void atc_free_chan_resources(struct dma_chan *chan)
1611 {
1612         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1613         struct at_dma           *atdma = to_at_dma(chan->device);
1614         struct at_desc          *desc, *_desc;
1615         LIST_HEAD(list);
1616
1617         dev_dbg(chan2dev(chan), "free_chan_resources: (descs allocated=%u)\n",
1618                 atchan->descs_allocated);
1619
1620         /* ASSERT:  channel is idle */
1621         BUG_ON(!list_empty(&atchan->active_list));
1622         BUG_ON(!list_empty(&atchan->queue));
1623         BUG_ON(atc_chan_is_enabled(atchan));
1624
1625         list_for_each_entry_safe(desc, _desc, &atchan->free_list, desc_node) {
1626                 dev_vdbg(chan2dev(chan), "  freeing descriptor %p\n", desc);
1627                 list_del(&desc->desc_node);
1628                 /* free link descriptor */
1629                 dma_pool_free(atdma->dma_desc_pool, desc, desc->txd.phys);
1630         }
1631         list_splice_init(&atchan->free_list, &list);
1632         atchan->descs_allocated = 0;
1633         atchan->status = 0;
1634
1635         /*
1636          * Free atslave allocated in at_dma_xlate()
1637          */
1638         kfree(chan->private);
1639         chan->private = NULL;
1640
1641         dev_vdbg(chan2dev(chan), "free_chan_resources: done\n");
1642 }
1643
1644 #ifdef CONFIG_OF
1645 static bool at_dma_filter(struct dma_chan *chan, void *slave)
1646 {
1647         struct at_dma_slave *atslave = slave;
1648
1649         if (atslave->dma_dev == chan->device->dev) {
1650                 chan->private = atslave;
1651                 return true;
1652         } else {
1653                 return false;
1654         }
1655 }
1656
1657 static struct dma_chan *at_dma_xlate(struct of_phandle_args *dma_spec,
1658                                      struct of_dma *of_dma)
1659 {
1660         struct dma_chan *chan;
1661         struct at_dma_chan *atchan;
1662         struct at_dma_slave *atslave;
1663         dma_cap_mask_t mask;
1664         unsigned int per_id;
1665         struct platform_device *dmac_pdev;
1666
1667         if (dma_spec->args_count != 2)
1668                 return NULL;
1669
1670         dmac_pdev = of_find_device_by_node(dma_spec->np);
1671         if (!dmac_pdev)
1672                 return NULL;
1673
1674         dma_cap_zero(mask);
1675         dma_cap_set(DMA_SLAVE, mask);
1676
1677         atslave = kmalloc(sizeof(*atslave), GFP_KERNEL);
1678         if (!atslave) {
1679                 put_device(&dmac_pdev->dev);
1680                 return NULL;
1681         }
1682
1683         atslave->cfg = ATC_DST_H2SEL_HW | ATC_SRC_H2SEL_HW;
1684         /*
1685          * We can fill both SRC_PER and DST_PER, one of these fields will be
1686          * ignored depending on DMA transfer direction.
1687          */
1688         per_id = dma_spec->args[1] & AT91_DMA_CFG_PER_ID_MASK;
1689         atslave->cfg |= ATC_DST_PER_MSB(per_id) | ATC_DST_PER(per_id)
1690                      | ATC_SRC_PER_MSB(per_id) | ATC_SRC_PER(per_id);
1691         /*
1692          * We have to translate the value we get from the device tree since
1693          * the half FIFO configuration value had to be 0 to keep backward
1694          * compatibility.
1695          */
1696         switch (dma_spec->args[1] & AT91_DMA_CFG_FIFOCFG_MASK) {
1697         case AT91_DMA_CFG_FIFOCFG_ALAP:
1698                 atslave->cfg |= ATC_FIFOCFG_LARGESTBURST;
1699                 break;
1700         case AT91_DMA_CFG_FIFOCFG_ASAP:
1701                 atslave->cfg |= ATC_FIFOCFG_ENOUGHSPACE;
1702                 break;
1703         case AT91_DMA_CFG_FIFOCFG_HALF:
1704         default:
1705                 atslave->cfg |= ATC_FIFOCFG_HALFFIFO;
1706         }
1707         atslave->dma_dev = &dmac_pdev->dev;
1708
1709         chan = dma_request_channel(mask, at_dma_filter, atslave);
1710         if (!chan) {
1711                 put_device(&dmac_pdev->dev);
1712                 kfree(atslave);
1713                 return NULL;
1714         }
1715
1716         atchan = to_at_dma_chan(chan);
1717         atchan->per_if = dma_spec->args[0] & 0xff;
1718         atchan->mem_if = (dma_spec->args[0] >> 16) & 0xff;
1719
1720         return chan;
1721 }
1722 #else
1723 static struct dma_chan *at_dma_xlate(struct of_phandle_args *dma_spec,
1724                                      struct of_dma *of_dma)
1725 {
1726         return NULL;
1727 }
1728 #endif
1729
1730 /*--  Module Management  -----------------------------------------------*/
1731
1732 /* cap_mask is a multi-u32 bitfield, fill it with proper C code. */
1733 static struct at_dma_platform_data at91sam9rl_config = {
1734         .nr_channels = 2,
1735 };
1736 static struct at_dma_platform_data at91sam9g45_config = {
1737         .nr_channels = 8,
1738 };
1739
1740 #if defined(CONFIG_OF)
1741 static const struct of_device_id atmel_dma_dt_ids[] = {
1742         {
1743                 .compatible = "atmel,at91sam9rl-dma",
1744                 .data = &at91sam9rl_config,
1745         }, {
1746                 .compatible = "atmel,at91sam9g45-dma",
1747                 .data = &at91sam9g45_config,
1748         }, {
1749                 /* sentinel */
1750         }
1751 };
1752
1753 MODULE_DEVICE_TABLE(of, atmel_dma_dt_ids);
1754 #endif
1755
1756 static const struct platform_device_id atdma_devtypes[] = {
1757         {
1758                 .name = "at91sam9rl_dma",
1759                 .driver_data = (unsigned long) &at91sam9rl_config,
1760         }, {
1761                 .name = "at91sam9g45_dma",
1762                 .driver_data = (unsigned long) &at91sam9g45_config,
1763         }, {
1764                 /* sentinel */
1765         }
1766 };
1767
1768 static inline const struct at_dma_platform_data * __init at_dma_get_driver_data(
1769                                                 struct platform_device *pdev)
1770 {
1771         if (pdev->dev.of_node) {
1772                 const struct of_device_id *match;
1773                 match = of_match_node(atmel_dma_dt_ids, pdev->dev.of_node);
1774                 if (match == NULL)
1775                         return NULL;
1776                 return match->data;
1777         }
1778         return (struct at_dma_platform_data *)
1779                         platform_get_device_id(pdev)->driver_data;
1780 }
1781
1782 /**
1783  * at_dma_off - disable DMA controller
1784  * @atdma: the Atmel HDAMC device
1785  */
1786 static void at_dma_off(struct at_dma *atdma)
1787 {
1788         dma_writel(atdma, EN, 0);
1789
1790         /* disable all interrupts */
1791         dma_writel(atdma, EBCIDR, -1L);
1792
1793         /* confirm that all channels are disabled */
1794         while (dma_readl(atdma, CHSR) & atdma->all_chan_mask)
1795                 cpu_relax();
1796 }
1797
1798 static int __init at_dma_probe(struct platform_device *pdev)
1799 {
1800         struct resource         *io;
1801         struct at_dma           *atdma;
1802         size_t                  size;
1803         int                     irq;
1804         int                     err;
1805         int                     i;
1806         const struct at_dma_platform_data *plat_dat;
1807
1808         /* setup platform data for each SoC */
1809         dma_cap_set(DMA_MEMCPY, at91sam9rl_config.cap_mask);
1810         dma_cap_set(DMA_INTERLEAVE, at91sam9g45_config.cap_mask);
1811         dma_cap_set(DMA_MEMCPY, at91sam9g45_config.cap_mask);
1812         dma_cap_set(DMA_MEMSET, at91sam9g45_config.cap_mask);
1813         dma_cap_set(DMA_MEMSET_SG, at91sam9g45_config.cap_mask);
1814         dma_cap_set(DMA_PRIVATE, at91sam9g45_config.cap_mask);
1815         dma_cap_set(DMA_SLAVE, at91sam9g45_config.cap_mask);
1816
1817         /* get DMA parameters from controller type */
1818         plat_dat = at_dma_get_driver_data(pdev);
1819         if (!plat_dat)
1820                 return -ENODEV;
1821
1822         io = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1823         if (!io)
1824                 return -EINVAL;
1825
1826         irq = platform_get_irq(pdev, 0);
1827         if (irq < 0)
1828                 return irq;
1829
1830         size = sizeof(struct at_dma);
1831         size += plat_dat->nr_channels * sizeof(struct at_dma_chan);
1832         atdma = kzalloc(size, GFP_KERNEL);
1833         if (!atdma)
1834                 return -ENOMEM;
1835
1836         /* discover transaction capabilities */
1837         atdma->dma_common.cap_mask = plat_dat->cap_mask;
1838         atdma->all_chan_mask = (1 << plat_dat->nr_channels) - 1;
1839
1840         size = resource_size(io);
1841         if (!request_mem_region(io->start, size, pdev->dev.driver->name)) {
1842                 err = -EBUSY;
1843                 goto err_kfree;
1844         }
1845
1846         atdma->regs = ioremap(io->start, size);
1847         if (!atdma->regs) {
1848                 err = -ENOMEM;
1849                 goto err_release_r;
1850         }
1851
1852         atdma->clk = clk_get(&pdev->dev, "dma_clk");
1853         if (IS_ERR(atdma->clk)) {
1854                 err = PTR_ERR(atdma->clk);
1855                 goto err_clk;
1856         }
1857         err = clk_prepare_enable(atdma->clk);
1858         if (err)
1859                 goto err_clk_prepare;
1860
1861         /* force dma off, just in case */
1862         at_dma_off(atdma);
1863
1864         err = request_irq(irq, at_dma_interrupt, 0, "at_hdmac", atdma);
1865         if (err)
1866                 goto err_irq;
1867
1868         platform_set_drvdata(pdev, atdma);
1869
1870         /* create a pool of consistent memory blocks for hardware descriptors */
1871         atdma->dma_desc_pool = dma_pool_create("at_hdmac_desc_pool",
1872                         &pdev->dev, sizeof(struct at_desc),
1873                         4 /* word alignment */, 0);
1874         if (!atdma->dma_desc_pool) {
1875                 dev_err(&pdev->dev, "No memory for descriptors dma pool\n");
1876                 err = -ENOMEM;
1877                 goto err_desc_pool_create;
1878         }
1879
1880         /* create a pool of consistent memory blocks for memset blocks */
1881         atdma->memset_pool = dma_pool_create("at_hdmac_memset_pool",
1882                                              &pdev->dev, sizeof(int), 4, 0);
1883         if (!atdma->memset_pool) {
1884                 dev_err(&pdev->dev, "No memory for memset dma pool\n");
1885                 err = -ENOMEM;
1886                 goto err_memset_pool_create;
1887         }
1888
1889         /* clear any pending interrupt */
1890         while (dma_readl(atdma, EBCISR))
1891                 cpu_relax();
1892
1893         /* initialize channels related values */
1894         INIT_LIST_HEAD(&atdma->dma_common.channels);
1895         for (i = 0; i < plat_dat->nr_channels; i++) {
1896                 struct at_dma_chan      *atchan = &atdma->chan[i];
1897
1898                 atchan->mem_if = AT_DMA_MEM_IF;
1899                 atchan->per_if = AT_DMA_PER_IF;
1900                 atchan->chan_common.device = &atdma->dma_common;
1901                 dma_cookie_init(&atchan->chan_common);
1902                 list_add_tail(&atchan->chan_common.device_node,
1903                                 &atdma->dma_common.channels);
1904
1905                 atchan->ch_regs = atdma->regs + ch_regs(i);
1906                 spin_lock_init(&atchan->lock);
1907                 atchan->mask = 1 << i;
1908
1909                 INIT_LIST_HEAD(&atchan->active_list);
1910                 INIT_LIST_HEAD(&atchan->queue);
1911                 INIT_LIST_HEAD(&atchan->free_list);
1912
1913                 tasklet_init(&atchan->tasklet, atc_tasklet,
1914                                 (unsigned long)atchan);
1915                 atc_enable_chan_irq(atdma, i);
1916         }
1917
1918         /* set base routines */
1919         atdma->dma_common.device_alloc_chan_resources = atc_alloc_chan_resources;
1920         atdma->dma_common.device_free_chan_resources = atc_free_chan_resources;
1921         atdma->dma_common.device_tx_status = atc_tx_status;
1922         atdma->dma_common.device_issue_pending = atc_issue_pending;
1923         atdma->dma_common.dev = &pdev->dev;
1924
1925         /* set prep routines based on capability */
1926         if (dma_has_cap(DMA_INTERLEAVE, atdma->dma_common.cap_mask))
1927                 atdma->dma_common.device_prep_interleaved_dma = atc_prep_dma_interleaved;
1928
1929         if (dma_has_cap(DMA_MEMCPY, atdma->dma_common.cap_mask))
1930                 atdma->dma_common.device_prep_dma_memcpy = atc_prep_dma_memcpy;
1931
1932         if (dma_has_cap(DMA_MEMSET, atdma->dma_common.cap_mask)) {
1933                 atdma->dma_common.device_prep_dma_memset = atc_prep_dma_memset;
1934                 atdma->dma_common.device_prep_dma_memset_sg = atc_prep_dma_memset_sg;
1935                 atdma->dma_common.fill_align = DMAENGINE_ALIGN_4_BYTES;
1936         }
1937
1938         if (dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask)) {
1939                 atdma->dma_common.device_prep_slave_sg = atc_prep_slave_sg;
1940                 /* controller can do slave DMA: can trigger cyclic transfers */
1941                 dma_cap_set(DMA_CYCLIC, atdma->dma_common.cap_mask);
1942                 atdma->dma_common.device_prep_dma_cyclic = atc_prep_dma_cyclic;
1943                 atdma->dma_common.device_config = atc_config;
1944                 atdma->dma_common.device_pause = atc_pause;
1945                 atdma->dma_common.device_resume = atc_resume;
1946                 atdma->dma_common.device_terminate_all = atc_terminate_all;
1947                 atdma->dma_common.src_addr_widths = ATC_DMA_BUSWIDTHS;
1948                 atdma->dma_common.dst_addr_widths = ATC_DMA_BUSWIDTHS;
1949                 atdma->dma_common.directions = BIT(DMA_DEV_TO_MEM) | BIT(DMA_MEM_TO_DEV);
1950                 atdma->dma_common.residue_granularity = DMA_RESIDUE_GRANULARITY_BURST;
1951         }
1952
1953         dma_writel(atdma, EN, AT_DMA_ENABLE);
1954
1955         dev_info(&pdev->dev, "Atmel AHB DMA Controller ( %s%s%s), %d channels\n",
1956           dma_has_cap(DMA_MEMCPY, atdma->dma_common.cap_mask) ? "cpy " : "",
1957           dma_has_cap(DMA_MEMSET, atdma->dma_common.cap_mask) ? "set " : "",
1958           dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask)  ? "slave " : "",
1959           plat_dat->nr_channels);
1960
1961         err = dma_async_device_register(&atdma->dma_common);
1962         if (err) {
1963                 dev_err(&pdev->dev, "Unable to register: %d.\n", err);
1964                 goto err_dma_async_device_register;
1965         }
1966
1967         /*
1968          * Do not return an error if the dmac node is not present in order to
1969          * not break the existing way of requesting channel with
1970          * dma_request_channel().
1971          */
1972         if (pdev->dev.of_node) {
1973                 err = of_dma_controller_register(pdev->dev.of_node,
1974                                                  at_dma_xlate, atdma);
1975                 if (err) {
1976                         dev_err(&pdev->dev, "could not register of_dma_controller\n");
1977                         goto err_of_dma_controller_register;
1978                 }
1979         }
1980
1981         return 0;
1982
1983 err_of_dma_controller_register:
1984         dma_async_device_unregister(&atdma->dma_common);
1985 err_dma_async_device_register:
1986         dma_pool_destroy(atdma->memset_pool);
1987 err_memset_pool_create:
1988         dma_pool_destroy(atdma->dma_desc_pool);
1989 err_desc_pool_create:
1990         free_irq(platform_get_irq(pdev, 0), atdma);
1991 err_irq:
1992         clk_disable_unprepare(atdma->clk);
1993 err_clk_prepare:
1994         clk_put(atdma->clk);
1995 err_clk:
1996         iounmap(atdma->regs);
1997         atdma->regs = NULL;
1998 err_release_r:
1999         release_mem_region(io->start, size);
2000 err_kfree:
2001         kfree(atdma);
2002         return err;
2003 }
2004
2005 static int at_dma_remove(struct platform_device *pdev)
2006 {
2007         struct at_dma           *atdma = platform_get_drvdata(pdev);
2008         struct dma_chan         *chan, *_chan;
2009         struct resource         *io;
2010
2011         at_dma_off(atdma);
2012         if (pdev->dev.of_node)
2013                 of_dma_controller_free(pdev->dev.of_node);
2014         dma_async_device_unregister(&atdma->dma_common);
2015
2016         dma_pool_destroy(atdma->memset_pool);
2017         dma_pool_destroy(atdma->dma_desc_pool);
2018         free_irq(platform_get_irq(pdev, 0), atdma);
2019
2020         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2021                         device_node) {
2022                 struct at_dma_chan      *atchan = to_at_dma_chan(chan);
2023
2024                 /* Disable interrupts */
2025                 atc_disable_chan_irq(atdma, chan->chan_id);
2026
2027                 tasklet_kill(&atchan->tasklet);
2028                 list_del(&chan->device_node);
2029         }
2030
2031         clk_disable_unprepare(atdma->clk);
2032         clk_put(atdma->clk);
2033
2034         iounmap(atdma->regs);
2035         atdma->regs = NULL;
2036
2037         io = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2038         release_mem_region(io->start, resource_size(io));
2039
2040         kfree(atdma);
2041
2042         return 0;
2043 }
2044
2045 static void at_dma_shutdown(struct platform_device *pdev)
2046 {
2047         struct at_dma   *atdma = platform_get_drvdata(pdev);
2048
2049         at_dma_off(platform_get_drvdata(pdev));
2050         clk_disable_unprepare(atdma->clk);
2051 }
2052
2053 static int at_dma_prepare(struct device *dev)
2054 {
2055         struct at_dma *atdma = dev_get_drvdata(dev);
2056         struct dma_chan *chan, *_chan;
2057
2058         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2059                         device_node) {
2060                 struct at_dma_chan *atchan = to_at_dma_chan(chan);
2061                 /* wait for transaction completion (except in cyclic case) */
2062                 if (atc_chan_is_enabled(atchan) && !atc_chan_is_cyclic(atchan))
2063                         return -EAGAIN;
2064         }
2065         return 0;
2066 }
2067
2068 static void atc_suspend_cyclic(struct at_dma_chan *atchan)
2069 {
2070         struct dma_chan *chan = &atchan->chan_common;
2071
2072         /* Channel should be paused by user
2073          * do it anyway even if it is not done already */
2074         if (!atc_chan_is_paused(atchan)) {
2075                 dev_warn(chan2dev(chan),
2076                 "cyclic channel not paused, should be done by channel user\n");
2077                 atc_pause(chan);
2078         }
2079
2080         /* now preserve additional data for cyclic operations */
2081         /* next descriptor address in the cyclic list */
2082         atchan->save_dscr = channel_readl(atchan, DSCR);
2083
2084         vdbg_dump_regs(atchan);
2085 }
2086
2087 static int at_dma_suspend_noirq(struct device *dev)
2088 {
2089         struct at_dma *atdma = dev_get_drvdata(dev);
2090         struct dma_chan *chan, *_chan;
2091
2092         /* preserve data */
2093         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2094                         device_node) {
2095                 struct at_dma_chan *atchan = to_at_dma_chan(chan);
2096
2097                 if (atc_chan_is_cyclic(atchan))
2098                         atc_suspend_cyclic(atchan);
2099                 atchan->save_cfg = channel_readl(atchan, CFG);
2100         }
2101         atdma->save_imr = dma_readl(atdma, EBCIMR);
2102
2103         /* disable DMA controller */
2104         at_dma_off(atdma);
2105         clk_disable_unprepare(atdma->clk);
2106         return 0;
2107 }
2108
2109 static void atc_resume_cyclic(struct at_dma_chan *atchan)
2110 {
2111         struct at_dma   *atdma = to_at_dma(atchan->chan_common.device);
2112
2113         /* restore channel status for cyclic descriptors list:
2114          * next descriptor in the cyclic list at the time of suspend */
2115         channel_writel(atchan, SADDR, 0);
2116         channel_writel(atchan, DADDR, 0);
2117         channel_writel(atchan, CTRLA, 0);
2118         channel_writel(atchan, CTRLB, 0);
2119         channel_writel(atchan, DSCR, atchan->save_dscr);
2120         dma_writel(atdma, CHER, atchan->mask);
2121
2122         /* channel pause status should be removed by channel user
2123          * We cannot take the initiative to do it here */
2124
2125         vdbg_dump_regs(atchan);
2126 }
2127
2128 static int at_dma_resume_noirq(struct device *dev)
2129 {
2130         struct at_dma *atdma = dev_get_drvdata(dev);
2131         struct dma_chan *chan, *_chan;
2132
2133         /* bring back DMA controller */
2134         clk_prepare_enable(atdma->clk);
2135         dma_writel(atdma, EN, AT_DMA_ENABLE);
2136
2137         /* clear any pending interrupt */
2138         while (dma_readl(atdma, EBCISR))
2139                 cpu_relax();
2140
2141         /* restore saved data */
2142         dma_writel(atdma, EBCIER, atdma->save_imr);
2143         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2144                         device_node) {
2145                 struct at_dma_chan *atchan = to_at_dma_chan(chan);
2146
2147                 channel_writel(atchan, CFG, atchan->save_cfg);
2148                 if (atc_chan_is_cyclic(atchan))
2149                         atc_resume_cyclic(atchan);
2150         }
2151         return 0;
2152 }
2153
2154 static const struct dev_pm_ops at_dma_dev_pm_ops = {
2155         .prepare = at_dma_prepare,
2156         .suspend_noirq = at_dma_suspend_noirq,
2157         .resume_noirq = at_dma_resume_noirq,
2158 };
2159
2160 static struct platform_driver at_dma_driver = {
2161         .remove         = at_dma_remove,
2162         .shutdown       = at_dma_shutdown,
2163         .id_table       = atdma_devtypes,
2164         .driver = {
2165                 .name   = "at_hdmac",
2166                 .pm     = &at_dma_dev_pm_ops,
2167                 .of_match_table = of_match_ptr(atmel_dma_dt_ids),
2168         },
2169 };
2170
2171 static int __init at_dma_init(void)
2172 {
2173         return platform_driver_probe(&at_dma_driver, at_dma_probe);
2174 }
2175 subsys_initcall(at_dma_init);
2176
2177 static void __exit at_dma_exit(void)
2178 {
2179         platform_driver_unregister(&at_dma_driver);
2180 }
2181 module_exit(at_dma_exit);
2182
2183 MODULE_DESCRIPTION("Atmel AHB DMA Controller driver");
2184 MODULE_AUTHOR("Nicolas Ferre <nicolas.ferre@atmel.com>");
2185 MODULE_LICENSE("GPL");
2186 MODULE_ALIAS("platform:at_hdmac");