drivers/gpu/drm/i915/i915_reg.h

   1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   2  * All Rights Reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sub license, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the
  13  * next paragraph) shall be included in all copies or substantial portions
  14  * of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef _I915_REG_H_
  26 #define _I915_REG_H_
  27
  28 /**
  29  * DOC: The i915 register macro definition style guide
  30  *
  31  * Follow the style described here for new macros, and while changing existing
  32  * macros. Do **not** mass change existing definitions just to update the style.
  33  *
  34  * Layout
  35  * ~~~~~~
  36  *
  37  * Keep helper macros near the top. For example, _PIPE() and friends.
  38  *
  39  * Prefix macros that generally should not be used outside of this file with
  40  * underscore '_'. For example, _PIPE() and friends, single instances of
  41  * registers that are defined solely for the use by function-like macros.
  42  *
  43  * Avoid using the underscore prefixed macros outside of this file. There are
  44  * exceptions, but keep them to a minimum.
  45  *
  46  * There are two basic types of register definitions: Single registers and
  47  * register groups. Register groups are registers which have two or more
  48  * instances, for example one per pipe, port, transcoder, etc. Register groups
  49  * should be defined using function-like macros.
  50  *
  51  * For single registers, define the register offset first, followed by register
  52  * contents.
  53  *
  54  * For register groups, define the register instance offsets first, prefixed
  55  * with underscore, followed by a function-like macro choosing the right
  56  * instance based on the parameter, followed by register contents.
  57  *
  58  * Define the register contents (i.e. bit and bit field macros) from most
  59  * significant to least significant bit. Indent the register content macros
  60  * using two extra spaces between ``#define`` and the macro name.
  61  *
  62  * For bit fields, define a ``_MASK`` and a ``_SHIFT`` macro. Define bit field
  63  * contents so that they are already shifted in place, and can be directly
  64  * OR'd. For convenience, function-like macros may be used to define bit fields,
  65  * but do note that the macros may be needed to read as well as write the
  66  * register contents.
  67  *
  68  * Define bits using ``(1 << N)`` instead of ``BIT(N)``. We may change this in
  69  * the future, but this is the prevailing style. Do **not** add ``_BIT`` suffix
  70  * to the name.
  71  *
  72  * Group the register and its contents together without blank lines, separate
  73  * from other registers and their contents with one blank line.
  74  *
  75  * Indent macro values from macro names using TABs. Align values vertically. Use
  76  * braces in macro values as needed to avoid unintended precedence after macro
  77  * substitution. Use spaces in macro values according to kernel coding
  78  * style. Use lower case in hexadecimal values.
  79  *
  80  * Naming
  81  * ~~~~~~
  82  *
  83  * Try to name registers according to the specs. If the register name changes in
  84  * the specs from platform to another, stick to the original name.
  85  *
  86  * Try to re-use existing register macro definitions. Only add new macros for
  87  * new register offsets, or when the register contents have changed enough to
  88  * warrant a full redefinition.
  89  *
  90  * When a register macro changes for a new platform, prefix the new macro using
  91  * the platform acronym or generation. For example, ``SKL_`` or ``GEN8_``. The
  92  * prefix signifies the start platform/generation using the register.
  93  *
  94  * When a bit (field) macro changes or gets added for a new platform, while
  95  * retaining the existing register macro, add a platform acronym or generation
  96  * suffix to the name. For example, ``_SKL`` or ``_GEN8``.
  97  *
  98  * Examples
  99  * ~~~~~~~~
 100  *
 101  * (Note that the values in the example are indented using spaces instead of
 102  * TABs to avoid misalignment in generated documentation. Use TABs in the
 103  * definitions.)::
 104  *
 105  *  #define _FOO_A                      0xf000
 106  *  #define _FOO_B                      0xf001
 107  *  #define FOO(pipe)                   _MMIO_PIPE(pipe, _FOO_A, _FOO_B)
 108  *  #define   FOO_ENABLE                (1 << 31)
 109  *  #define   FOO_MODE_MASK             (0xf << 16)
 110  *  #define   FOO_MODE_SHIFT            16
 111  *  #define   FOO_MODE_BAR              (0 << 16)
 112  *  #define   FOO_MODE_BAZ              (1 << 16)
 113  *  #define   FOO_MODE_QUX_SNB          (2 << 16)
 114  *
 115  *  #define BAR                         _MMIO(0xb000)
 116  *  #define GEN8_BAR                    _MMIO(0xb888)
 117  */
 118
 119 typedef struct {
 120         uint32_t reg;
 121 } i915_reg_t;
 122
 123 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
 124
 125 #define INVALID_MMIO_REG _MMIO(0)
 126
 127 static inline uint32_t i915_mmio_reg_offset(i915_reg_t reg)
 128 {
 129         return reg.reg;
 130 }
 131
 132 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
 133 {
 134         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
 135 }
 136
 137 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
 138 {
 139         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
 140 }
 141
 142 /*
 143  * Given the first two numbers __a and __b of arbitrarily many evenly spaced
 144  * numbers, pick the 0-based __index'th value.
 145  *
 146  * Always prefer this over _PICK() if the numbers are evenly spaced.
 147  */
 148 #define _PICK_EVEN(__index, __a, __b) ((__a) + (__index) * ((__b) - (__a)))
 149
 150 /*
 151  * Given the arbitrary numbers in varargs, pick the 0-based __index'th number.
 152  *
 153  * Always prefer _PICK_EVEN() over this if the numbers are evenly spaced.
 154  */
 155 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
 156
 157 /*
 158  * Named helper wrappers around _PICK_EVEN() and _PICK().
 159  */
 160 #define _PIPE(pipe, a, b) _PICK_EVEN(pipe, a, b)
 161 #define _MMIO_PIPE(pipe, a, b) _MMIO(_PIPE(pipe, a, b))
 162 #define _PLANE(plane, a, b) _PICK_EVEN(plane, a, b)
 163 #define _MMIO_PLANE(plane, a, b) _MMIO_PIPE(plane, a, b)
 164 #define _TRANS(tran, a, b) _PICK_EVEN(tran, a, b)
 165 #define _MMIO_TRANS(tran, a, b) _MMIO(_TRANS(tran, a, b))
 166 #define _PORT(port, a, b) _PICK_EVEN(port, a, b)
 167 #define _MMIO_PORT(port, a, b) _MMIO(_PORT(port, a, b))
 168 #define _MMIO_PIPE3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
 169 #define _MMIO_PORT3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
 170 #define _PLL(pll, a, b) _PICK_EVEN(pll, a, b)
 171 #define _MMIO_PLL(pll, a, b) _MMIO(_PLL(pll, a, b))
 172 #define _PHY3(phy, ...) _PICK(phy, __VA_ARGS__)
 173 #define _MMIO_PHY3(phy, a, b, c) _MMIO(_PHY3(phy, a, b, c))
 174
 175 #define __MASKED_FIELD(mask, value) ((mask) << 16 | (value))
 176 #define _MASKED_FIELD(mask, value) ({                                      \
 177         if (__builtin_constant_p(mask))                                    \
 178                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
 179         if (__builtin_constant_p(value))                                   \
 180                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
 181         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
 182                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
 183                                  "Incorrect value for mask");              \
 184         __MASKED_FIELD(mask, value); })
 185 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
 186 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
 187
 188 /* Engine ID */
 189
 190 #define RCS_HW          0
 191 #define VCS_HW          1
 192 #define BCS_HW          2
 193 #define VECS_HW         3
 194 #define VCS2_HW         4
 195 #define VCS3_HW         6
 196 #define VCS4_HW         7
 197 #define VECS2_HW        12
 198
 199 /* Engine class */
 200
 201 #define RENDER_CLASS            0
 202 #define VIDEO_DECODE_CLASS      1
 203 #define VIDEO_ENHANCEMENT_CLASS 2
 204 #define COPY_ENGINE_CLASS       3
 205 #define OTHER_CLASS             4
 206 #define MAX_ENGINE_CLASS        4
 207
 208 #define OTHER_GTPM_INSTANCE     1
 209 #define MAX_ENGINE_INSTANCE    3
 210
 211 /* PCI config space */
 212
 213 #define MCHBAR_I915 0x44
 214 #define MCHBAR_I965 0x48
 215 #define MCHBAR_SIZE (4 * 4096)
 216
 217 #define DEVEN 0x54
 218 #define   DEVEN_MCHBAR_EN (1 << 28)
 219
 220 /* BSM in include/drm/i915_drm.h */
 221
 222 #define HPLLCC  0xc0 /* 85x only */
 223 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
 224 #define   GC_CLOCK_133_200              (0 << 0)
 225 #define   GC_CLOCK_100_200              (1 << 0)
 226 #define   GC_CLOCK_100_133              (2 << 0)
 227 #define   GC_CLOCK_133_266              (3 << 0)
 228 #define   GC_CLOCK_133_200_2            (4 << 0)
 229 #define   GC_CLOCK_133_266_2            (5 << 0)
 230 #define   GC_CLOCK_166_266              (6 << 0)
 231 #define   GC_CLOCK_166_250              (7 << 0)
 232
 233 #define I915_GDRST 0xc0 /* PCI config register */
 234 #define   GRDOM_FULL            (0 << 2)
 235 #define   GRDOM_RENDER          (1 << 2)
 236 #define   GRDOM_MEDIA           (3 << 2)
 237 #define   GRDOM_MASK            (3 << 2)
 238 #define   GRDOM_RESET_STATUS    (1 << 1)
 239 #define   GRDOM_RESET_ENABLE    (1 << 0)
 240
 241 /* BSpec only has register offset, PCI device and bit found empirically */
 242 #define I830_CLOCK_GATE 0xc8 /* device 0 */
 243 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
 244
 245 #define GCDGMBUS 0xcc
 246
 247 #define GCFGC2  0xda
 248 #define GCFGC   0xf0 /* 915+ only */
 249 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
 250 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
 251 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
 252 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
 253 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
 254 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
 255 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
 256 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
 257 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
 258 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
 259 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
 260 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
 261 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
 262 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
 263 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
 264 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
 265 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
 266 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
 267 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
 268 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
 269 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
 270 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 271 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 272 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
 273 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
 274 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
 275 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 276 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 277 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
 278
 279 #define ASLE    0xe4
 280 #define ASLS    0xfc
 281
 282 #define SWSCI   0xe8
 283 #define   SWSCI_SCISEL  (1 << 15)
 284 #define   SWSCI_GSSCIE  (1 << 0)
 285
 286 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
 287
 288
 289 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
 290 #define  ILK_GRDOM_FULL         (0 << 1)
 291 #define  ILK_GRDOM_RENDER       (1 << 1)
 292 #define  ILK_GRDOM_MEDIA        (3 << 1)
 293 #define  ILK_GRDOM_MASK         (3 << 1)
 294 #define  ILK_GRDOM_RESET_ENABLE (1 << 0)
 295
 296 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
 297 #define   GEN6_MBC_SNPCR_SHIFT  21
 298 #define   GEN6_MBC_SNPCR_MASK   (3 << 21)
 299 #define   GEN6_MBC_SNPCR_MAX    (0 << 21)
 300 #define   GEN6_MBC_SNPCR_MED    (1 << 21)
 301 #define   GEN6_MBC_SNPCR_LOW    (2 << 21)
 302 #define   GEN6_MBC_SNPCR_MIN    (3 << 21) /* only 1/16th of the cache is shared */
 303
 304 #define VLV_G3DCTL              _MMIO(0x9024)
 305 #define VLV_GSCKGCTL            _MMIO(0x9028)
 306
 307 #define GEN6_MBCTL              _MMIO(0x0907c)
 308 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
 309 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
 310 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
 311 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
 312 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
 313
 314 #define GEN6_GDRST      _MMIO(0x941c)
 315 #define  GEN6_GRDOM_FULL                (1 << 0)
 316 #define  GEN6_GRDOM_RENDER              (1 << 1)
 317 #define  GEN6_GRDOM_MEDIA               (1 << 2)
 318 #define  GEN6_GRDOM_BLT                 (1 << 3)
 319 #define  GEN6_GRDOM_VECS                (1 << 4)
 320 #define  GEN9_GRDOM_GUC                 (1 << 5)
 321 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
 322 /* GEN11 changed all bit defs except for FULL & RENDER */
 323 #define  GEN11_GRDOM_FULL               GEN6_GRDOM_FULL
 324 #define  GEN11_GRDOM_RENDER             GEN6_GRDOM_RENDER
 325 #define  GEN11_GRDOM_BLT                (1 << 2)
 326 #define  GEN11_GRDOM_GUC                (1 << 3)
 327 #define  GEN11_GRDOM_MEDIA              (1 << 5)
 328 #define  GEN11_GRDOM_MEDIA2             (1 << 6)
 329 #define  GEN11_GRDOM_MEDIA3             (1 << 7)
 330 #define  GEN11_GRDOM_MEDIA4             (1 << 8)
 331 #define  GEN11_GRDOM_VECS               (1 << 13)
 332 #define  GEN11_GRDOM_VECS2              (1 << 14)
 333
 334 #define RING_PP_DIR_BASE(engine)        _MMIO((engine)->mmio_base + 0x228)
 335 #define RING_PP_DIR_BASE_READ(engine)   _MMIO((engine)->mmio_base + 0x518)
 336 #define RING_PP_DIR_DCLV(engine)        _MMIO((engine)->mmio_base + 0x220)
 337 #define   PP_DIR_DCLV_2G                0xffffffff
 338
 339 #define GEN8_RING_PDP_UDW(engine, n)    _MMIO((engine)->mmio_base + 0x270 + (n) * 8 + 4)
 340 #define GEN8_RING_PDP_LDW(engine, n)    _MMIO((engine)->mmio_base + 0x270 + (n) * 8)
 341
 342 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
 343 #define   GEN8_RPCS_ENABLE              (1 << 31)
 344 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
 345 #define   GEN8_RPCS_S_CNT_SHIFT         15
 346 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
 347 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
 348 #define   GEN8_RPCS_SS_CNT_SHIFT        8
 349 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
 350 #define   GEN8_RPCS_EU_MAX_SHIFT        4
 351 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
 352 #define   GEN8_RPCS_EU_MIN_SHIFT        0
 353 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
 354
 355 #define WAIT_FOR_RC6_EXIT               _MMIO(0x20CC)
 356 /* HSW only */
 357 #define   HSW_SELECTIVE_READ_ADDRESSING_SHIFT           2
 358 #define   HSW_SELECTIVE_READ_ADDRESSING_MASK            (0x3 << HSW_SLECTIVE_READ_ADDRESSING_SHIFT)
 359 #define   HSW_SELECTIVE_WRITE_ADDRESS_SHIFT             4
 360 #define   HSW_SELECTIVE_WRITE_ADDRESS_MASK              (0x7 << HSW_SELECTIVE_WRITE_ADDRESS_SHIFT)
 361 /* HSW+ */
 362 #define   HSW_WAIT_FOR_RC6_EXIT_ENABLE                  (1 << 0)
 363 #define   HSW_RCS_CONTEXT_ENABLE                        (1 << 7)
 364 #define   HSW_RCS_INHIBIT                               (1 << 8)
 365 /* Gen8 */
 366 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
 367 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
 368 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
 369 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
 370 #define   GEN8_SELECTIVE_WRITE_ADDRESSING_ENABLE        (1 << 6)
 371 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT     9
 372 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_MASK      (0x3 << GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT)
 373 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT        11
 374 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_MASK         (0x3 << GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT)
 375 #define   GEN8_SELECTIVE_READ_ADDRESSING_ENABLE         (1 << 13)
 376
 377 #define GAM_ECOCHK                      _MMIO(0x4090)
 378 #define   BDW_DISABLE_HDC_INVALIDATION  (1 << 25)
 379 #define   ECOCHK_SNB_BIT                (1 << 10)
 380 #define   ECOCHK_DIS_TLB                (1 << 8)
 381 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1 << 6)
 382 #define   ECOCHK_PPGTT_CACHE64B         (0x3 << 3)
 383 #define   ECOCHK_PPGTT_CACHE4B          (0x0 << 3)
 384 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1 << 4)
 385 #define   ECOCHK_PPGTT_LLC_IVB          (0x1 << 3)
 386 #define   ECOCHK_PPGTT_UC_HSW           (0x1 << 3)
 387 #define   ECOCHK_PPGTT_WT_HSW           (0x2 << 3)
 388 #define   ECOCHK_PPGTT_WB_HSW           (0x3 << 3)
 389
 390 #define GEN8_RC6_CTX_INFO               _MMIO(0x8504)
 391
 392 #define GAC_ECO_BITS                    _MMIO(0x14090)
 393 #define   ECOBITS_SNB_BIT               (1 << 13)
 394 #define   ECOBITS_PPGTT_CACHE64B        (3 << 8)
 395 #define   ECOBITS_PPGTT_CACHE4B         (0 << 8)
 396
 397 #define GAB_CTL                         _MMIO(0x24000)
 398 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1 << 8)
 399
 400 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
 401 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
 402 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
 403 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
 404 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
 405 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
 406 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
 407 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
 408 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
 409 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
 410 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
 411 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
 412 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
 413 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
 414 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
 415 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
 416 #define GEN6_STOLEN_RESERVED_ENABLE     (1 << 0)
 417 #define GEN11_STOLEN_RESERVED_ADDR_MASK (0xFFFFFFFFFFFULL << 20)
 418
 419 /* VGA stuff */
 420
 421 #define VGA_ST01_MDA 0x3ba
 422 #define VGA_ST01_CGA 0x3da
 423
 424 #define _VGA_MSR_WRITE _MMIO(0x3c2)
 425 #define VGA_MSR_WRITE 0x3c2
 426 #define VGA_MSR_READ 0x3cc
 427 #define   VGA_MSR_MEM_EN (1 << 1)
 428 #define   VGA_MSR_CGA_MODE (1 << 0)
 429
 430 #define VGA_SR_INDEX 0x3c4
 431 #define SR01                    1
 432 #define VGA_SR_DATA 0x3c5
 433
 434 #define VGA_AR_INDEX 0x3c0
 435 #define   VGA_AR_VID_EN (1 << 5)
 436 #define VGA_AR_DATA_WRITE 0x3c0
 437 #define VGA_AR_DATA_READ 0x3c1
 438
 439 #define VGA_GR_INDEX 0x3ce
 440 #define VGA_GR_DATA 0x3cf
 441 /* GR05 */
 442 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 443 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 444 /* GR06 */
 445 #define   VGA_GR_MEM_MODE_MASK 0xc
 446 #define   VGA_GR_MEM_MODE_SHIFT 2
 447 #define   VGA_GR_MEM_A0000_AFFFF 0
 448 #define   VGA_GR_MEM_A0000_BFFFF 1
 449 #define   VGA_GR_MEM_B0000_B7FFF 2
 450 #define   VGA_GR_MEM_B0000_BFFFF 3
 451
 452 #define VGA_DACMASK 0x3c6
 453 #define VGA_DACRX 0x3c7
 454 #define VGA_DACWX 0x3c8
 455 #define VGA_DACDATA 0x3c9
 456
 457 #define VGA_CR_INDEX_MDA 0x3b4
 458 #define VGA_CR_DATA_MDA 0x3b5
 459 #define VGA_CR_INDEX_CGA 0x3d4
 460 #define VGA_CR_DATA_CGA 0x3d5
 461
 462 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
 463 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
 464 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
 465 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
 466
 467 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
 468 #define  LOWER_SLICE_ENABLED    (1 << 0)
 469 #define  LOWER_SLICE_DISABLED   (0 << 0)
 470
 471 /*
 472  * Registers used only by the command parser
 473  */
 474 #define BCS_SWCTRL _MMIO(0x22200)
 475
 476 /* There are 16 GPR registers */
 477 #define BCS_GPR(n)      _MMIO(0x22600 + (n) * 8)
 478 #define BCS_GPR_UDW(n)  _MMIO(0x22600 + (n) * 8 + 4)
 479
 480 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
 481 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
 482 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
 483 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
 484 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
 485 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
 486 #define IA_VERTICES_COUNT               _MMIO(0x2310)
 487 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
 488 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
 489 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
 490 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
 491 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
 492 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
 493 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
 494 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
 495 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
 496 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
 497 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
 498 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
 499 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
 500 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
 501 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
 502 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
 503 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
 504
 505 /* There are the 4 64-bit counter registers, one for each stream output */
 506 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
 507 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
 508
 509 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
 510 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
 511
 512 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
 513 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
 514 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
 515 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
 516 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
 517 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
 518
 519 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
 520 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
 521 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
 522
 523 /* There are the 16 64-bit CS General Purpose Registers */
 524 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
 525 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
 526
 527 #define GEN7_OACONTROL _MMIO(0x2360)
 528 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
 529 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
 530 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
 531 #define  GEN7_OACONTROL_TIMER_ENABLE        (1 << 5)
 532 #define  GEN7_OACONTROL_FORMAT_A13          (0 << 2)
 533 #define  GEN7_OACONTROL_FORMAT_A29          (1 << 2)
 534 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2 << 2)
 535 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3 << 2)
 536 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4 << 2)
 537 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5 << 2)
 538 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6 << 2)
 539 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7 << 2)
 540 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
 541 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1 << 1)
 542 #define  GEN7_OACONTROL_ENABLE              (1 << 0)
 543
 544 #define GEN8_OACTXID _MMIO(0x2364)
 545
 546 #define GEN8_OA_DEBUG _MMIO(0x2B04)
 547 #define  GEN9_OA_DEBUG_DISABLE_CLK_RATIO_REPORTS    (1 << 5)
 548 #define  GEN9_OA_DEBUG_INCLUDE_CLK_RATIO            (1 << 6)
 549 #define  GEN9_OA_DEBUG_DISABLE_GO_1_0_REPORTS       (1 << 2)
 550 #define  GEN9_OA_DEBUG_DISABLE_CTX_SWITCH_REPORTS   (1 << 1)
 551
 552 #define GEN8_OACONTROL _MMIO(0x2B00)
 553 #define  GEN8_OA_REPORT_FORMAT_A12          (0 << 2)
 554 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2 << 2)
 555 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5 << 2)
 556 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7 << 2)
 557 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
 558 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1 << 1)
 559 #define  GEN8_OA_COUNTER_ENABLE             (1 << 0)
 560
 561 #define GEN8_OACTXCONTROL _MMIO(0x2360)
 562 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
 563 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
 564 #define  GEN8_OA_TIMER_ENABLE               (1 << 1)
 565 #define  GEN8_OA_COUNTER_RESUME             (1 << 0)
 566
 567 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
 568 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1 << 3)
 569 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1 << 2)
 570 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1 << 1)
 571 #define  GEN7_OABUFFER_RESUME               (1 << 0)
 572
 573 #define GEN8_OABUFFER_UDW _MMIO(0x23b4)
 574 #define GEN8_OABUFFER _MMIO(0x2b14)
 575 #define  GEN8_OABUFFER_MEM_SELECT_GGTT      (1 << 0)  /* 0: PPGTT, 1: GGTT */
 576
 577 #define GEN7_OASTATUS1 _MMIO(0x2364)
 578 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
 579 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1 << 2)
 580 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1 << 1)
 581 #define  GEN7_OASTATUS1_REPORT_LOST         (1 << 0)
 582
 583 #define GEN7_OASTATUS2 _MMIO(0x2368)
 584 #define  GEN7_OASTATUS2_HEAD_MASK           0xffffffc0
 585 #define  GEN7_OASTATUS2_MEM_SELECT_GGTT     (1 << 0) /* 0: PPGTT, 1: GGTT */
 586
 587 #define GEN8_OASTATUS _MMIO(0x2b08)
 588 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1 << 3)
 589 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1 << 2)
 590 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1 << 1)
 591 #define  GEN8_OASTATUS_REPORT_LOST          (1 << 0)
 592
 593 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
 594 #define GEN8_OAHEADPTR_MASK    0xffffffc0
 595 #define GEN8_OATAILPTR _MMIO(0x2B10)
 596 #define GEN8_OATAILPTR_MASK    0xffffffc0
 597
 598 #define OABUFFER_SIZE_128K  (0 << 3)
 599 #define OABUFFER_SIZE_256K  (1 << 3)
 600 #define OABUFFER_SIZE_512K  (2 << 3)
 601 #define OABUFFER_SIZE_1M    (3 << 3)
 602 #define OABUFFER_SIZE_2M    (4 << 3)
 603 #define OABUFFER_SIZE_4M    (5 << 3)
 604 #define OABUFFER_SIZE_8M    (6 << 3)
 605 #define OABUFFER_SIZE_16M   (7 << 3)
 606
 607 /*
 608  * Flexible, Aggregate EU Counter Registers.
 609  * Note: these aren't contiguous
 610  */
 611 #define EU_PERF_CNTL0       _MMIO(0xe458)
 612 #define EU_PERF_CNTL1       _MMIO(0xe558)
 613 #define EU_PERF_CNTL2       _MMIO(0xe658)
 614 #define EU_PERF_CNTL3       _MMIO(0xe758)
 615 #define EU_PERF_CNTL4       _MMIO(0xe45c)
 616 #define EU_PERF_CNTL5       _MMIO(0xe55c)
 617 #define EU_PERF_CNTL6       _MMIO(0xe65c)
 618
 619 /*
 620  * OA Boolean state
 621  */
 622
 623 #define OASTARTTRIG1 _MMIO(0x2710)
 624 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
 625 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
 626
 627 #define OASTARTTRIG2 _MMIO(0x2714)
 628 #define OASTARTTRIG2_INVERT_A_0 (1 << 0)
 629 #define OASTARTTRIG2_INVERT_A_1 (1 << 1)
 630 #define OASTARTTRIG2_INVERT_A_2 (1 << 2)
 631 #define OASTARTTRIG2_INVERT_A_3 (1 << 3)
 632 #define OASTARTTRIG2_INVERT_A_4 (1 << 4)
 633 #define OASTARTTRIG2_INVERT_A_5 (1 << 5)
 634 #define OASTARTTRIG2_INVERT_A_6 (1 << 6)
 635 #define OASTARTTRIG2_INVERT_A_7 (1 << 7)
 636 #define OASTARTTRIG2_INVERT_A_8 (1 << 8)
 637 #define OASTARTTRIG2_INVERT_A_9 (1 << 9)
 638 #define OASTARTTRIG2_INVERT_A_10 (1 << 10)
 639 #define OASTARTTRIG2_INVERT_A_11 (1 << 11)
 640 #define OASTARTTRIG2_INVERT_A_12 (1 << 12)
 641 #define OASTARTTRIG2_INVERT_A_13 (1 << 13)
 642 #define OASTARTTRIG2_INVERT_A_14 (1 << 14)
 643 #define OASTARTTRIG2_INVERT_A_15 (1 << 15)
 644 #define OASTARTTRIG2_INVERT_B_0 (1 << 16)
 645 #define OASTARTTRIG2_INVERT_B_1 (1 << 17)
 646 #define OASTARTTRIG2_INVERT_B_2 (1 << 18)
 647 #define OASTARTTRIG2_INVERT_B_3 (1 << 19)
 648 #define OASTARTTRIG2_INVERT_C_0 (1 << 20)
 649 #define OASTARTTRIG2_INVERT_C_1 (1 << 21)
 650 #define OASTARTTRIG2_INVERT_D_0 (1 << 22)
 651 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1 << 23)
 652 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1 << 24)
 653 #define OASTARTTRIG2_EVENT_SELECT_0  (1 << 28)
 654 #define OASTARTTRIG2_EVENT_SELECT_1  (1 << 29)
 655 #define OASTARTTRIG2_EVENT_SELECT_2  (1 << 30)
 656 #define OASTARTTRIG2_EVENT_SELECT_3  (1 << 31)
 657
 658 #define OASTARTTRIG3 _MMIO(0x2718)
 659 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
 660 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
 661 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
 662 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
 663 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
 664 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
 665 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
 666 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
 667 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
 668
 669 #define OASTARTTRIG4 _MMIO(0x271c)
 670 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
 671 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
 672 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
 673 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
 674 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
 675 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
 676 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
 677 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
 678 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
 679
 680 #define OASTARTTRIG5 _MMIO(0x2720)
 681 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
 682 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
 683
 684 #define OASTARTTRIG6 _MMIO(0x2724)
 685 #define OASTARTTRIG6_INVERT_A_0 (1 << 0)
 686 #define OASTARTTRIG6_INVERT_A_1 (1 << 1)
 687 #define OASTARTTRIG6_INVERT_A_2 (1 << 2)
 688 #define OASTARTTRIG6_INVERT_A_3 (1 << 3)
 689 #define OASTARTTRIG6_INVERT_A_4 (1 << 4)
 690 #define OASTARTTRIG6_INVERT_A_5 (1 << 5)
 691 #define OASTARTTRIG6_INVERT_A_6 (1 << 6)
 692 #define OASTARTTRIG6_INVERT_A_7 (1 << 7)
 693 #define OASTARTTRIG6_INVERT_A_8 (1 << 8)
 694 #define OASTARTTRIG6_INVERT_A_9 (1 << 9)
 695 #define OASTARTTRIG6_INVERT_A_10 (1 << 10)
 696 #define OASTARTTRIG6_INVERT_A_11 (1 << 11)
 697 #define OASTARTTRIG6_INVERT_A_12 (1 << 12)
 698 #define OASTARTTRIG6_INVERT_A_13 (1 << 13)
 699 #define OASTARTTRIG6_INVERT_A_14 (1 << 14)
 700 #define OASTARTTRIG6_INVERT_A_15 (1 << 15)
 701 #define OASTARTTRIG6_INVERT_B_0 (1 << 16)
 702 #define OASTARTTRIG6_INVERT_B_1 (1 << 17)
 703 #define OASTARTTRIG6_INVERT_B_2 (1 << 18)
 704 #define OASTARTTRIG6_INVERT_B_3 (1 << 19)
 705 #define OASTARTTRIG6_INVERT_C_0 (1 << 20)
 706 #define OASTARTTRIG6_INVERT_C_1 (1 << 21)
 707 #define OASTARTTRIG6_INVERT_D_0 (1 << 22)
 708 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1 << 23)
 709 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1 << 24)
 710 #define OASTARTTRIG6_EVENT_SELECT_4  (1 << 28)
 711 #define OASTARTTRIG6_EVENT_SELECT_5  (1 << 29)
 712 #define OASTARTTRIG6_EVENT_SELECT_6  (1 << 30)
 713 #define OASTARTTRIG6_EVENT_SELECT_7  (1 << 31)
 714
 715 #define OASTARTTRIG7 _MMIO(0x2728)
 716 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
 717 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
 718 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
 719 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
 720 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
 721 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
 722 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
 723 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
 724 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
 725
 726 #define OASTARTTRIG8 _MMIO(0x272c)
 727 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
 728 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
 729 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
 730 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
 731 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
 732 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
 733 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
 734 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
 735 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
 736
 737 #define OAREPORTTRIG1 _MMIO(0x2740)
 738 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
 739 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
 740
 741 #define OAREPORTTRIG2 _MMIO(0x2744)
 742 #define OAREPORTTRIG2_INVERT_A_0  (1 << 0)
 743 #define OAREPORTTRIG2_INVERT_A_1  (1 << 1)
 744 #define OAREPORTTRIG2_INVERT_A_2  (1 << 2)
 745 #define OAREPORTTRIG2_INVERT_A_3  (1 << 3)
 746 #define OAREPORTTRIG2_INVERT_A_4  (1 << 4)
 747 #define OAREPORTTRIG2_INVERT_A_5  (1 << 5)
 748 #define OAREPORTTRIG2_INVERT_A_6  (1 << 6)
 749 #define OAREPORTTRIG2_INVERT_A_7  (1 << 7)
 750 #define OAREPORTTRIG2_INVERT_A_8  (1 << 8)
 751 #define OAREPORTTRIG2_INVERT_A_9  (1 << 9)
 752 #define OAREPORTTRIG2_INVERT_A_10 (1 << 10)
 753 #define OAREPORTTRIG2_INVERT_A_11 (1 << 11)
 754 #define OAREPORTTRIG2_INVERT_A_12 (1 << 12)
 755 #define OAREPORTTRIG2_INVERT_A_13 (1 << 13)
 756 #define OAREPORTTRIG2_INVERT_A_14 (1 << 14)
 757 #define OAREPORTTRIG2_INVERT_A_15 (1 << 15)
 758 #define OAREPORTTRIG2_INVERT_B_0  (1 << 16)
 759 #define OAREPORTTRIG2_INVERT_B_1  (1 << 17)
 760 #define OAREPORTTRIG2_INVERT_B_2  (1 << 18)
 761 #define OAREPORTTRIG2_INVERT_B_3  (1 << 19)
 762 #define OAREPORTTRIG2_INVERT_C_0  (1 << 20)
 763 #define OAREPORTTRIG2_INVERT_C_1  (1 << 21)
 764 #define OAREPORTTRIG2_INVERT_D_0  (1 << 22)
 765 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1 << 23)
 766 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1 << 31)
 767
 768 #define OAREPORTTRIG3 _MMIO(0x2748)
 769 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
 770 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
 771 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
 772 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
 773 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
 774 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
 775 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
 776 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
 777 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
 778
 779 #define OAREPORTTRIG4 _MMIO(0x274c)
 780 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
 781 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
 782 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
 783 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
 784 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
 785 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
 786 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
 787 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
 788 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
 789
 790 #define OAREPORTTRIG5 _MMIO(0x2750)
 791 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
 792 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
 793
 794 #define OAREPORTTRIG6 _MMIO(0x2754)
 795 #define OAREPORTTRIG6_INVERT_A_0  (1 << 0)
 796 #define OAREPORTTRIG6_INVERT_A_1  (1 << 1)
 797 #define OAREPORTTRIG6_INVERT_A_2  (1 << 2)
 798 #define OAREPORTTRIG6_INVERT_A_3  (1 << 3)
 799 #define OAREPORTTRIG6_INVERT_A_4  (1 << 4)
 800 #define OAREPORTTRIG6_INVERT_A_5  (1 << 5)
 801 #define OAREPORTTRIG6_INVERT_A_6  (1 << 6)
 802 #define OAREPORTTRIG6_INVERT_A_7  (1 << 7)
 803 #define OAREPORTTRIG6_INVERT_A_8  (1 << 8)
 804 #define OAREPORTTRIG6_INVERT_A_9  (1 << 9)
 805 #define OAREPORTTRIG6_INVERT_A_10 (1 << 10)
 806 #define OAREPORTTRIG6_INVERT_A_11 (1 << 11)
 807 #define OAREPORTTRIG6_INVERT_A_12 (1 << 12)
 808 #define OAREPORTTRIG6_INVERT_A_13 (1 << 13)
 809 #define OAREPORTTRIG6_INVERT_A_14 (1 << 14)
 810 #define OAREPORTTRIG6_INVERT_A_15 (1 << 15)
 811 #define OAREPORTTRIG6_INVERT_B_0  (1 << 16)
 812 #define OAREPORTTRIG6_INVERT_B_1  (1 << 17)
 813 #define OAREPORTTRIG6_INVERT_B_2  (1 << 18)
 814 #define OAREPORTTRIG6_INVERT_B_3  (1 << 19)
 815 #define OAREPORTTRIG6_INVERT_C_0  (1 << 20)
 816 #define OAREPORTTRIG6_INVERT_C_1  (1 << 21)
 817 #define OAREPORTTRIG6_INVERT_D_0  (1 << 22)
 818 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1 << 23)
 819 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1 << 31)
 820
 821 #define OAREPORTTRIG7 _MMIO(0x2758)
 822 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
 823 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
 824 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
 825 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
 826 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
 827 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
 828 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
 829 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
 830 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
 831
 832 #define OAREPORTTRIG8 _MMIO(0x275c)
 833 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
 834 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
 835 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
 836 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
 837 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
 838 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
 839 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
 840 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
 841 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
 842
 843 /* CECX_0 */
 844 #define OACEC_COMPARE_LESS_OR_EQUAL     6
 845 #define OACEC_COMPARE_NOT_EQUAL         5
 846 #define OACEC_COMPARE_LESS_THAN         4
 847 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
 848 #define OACEC_COMPARE_EQUAL             2
 849 #define OACEC_COMPARE_GREATER_THAN      1
 850 #define OACEC_COMPARE_ANY_EQUAL         0
 851
 852 #define OACEC_COMPARE_VALUE_MASK    0xffff
 853 #define OACEC_COMPARE_VALUE_SHIFT   3
 854
 855 #define OACEC_SELECT_NOA        (0 << 19)
 856 #define OACEC_SELECT_PREV       (1 << 19)
 857 #define OACEC_SELECT_BOOLEAN    (2 << 19)
 858
 859 /* CECX_1 */
 860 #define OACEC_MASK_MASK             0xffff
 861 #define OACEC_CONSIDERATIONS_MASK   0xffff
 862 #define OACEC_CONSIDERATIONS_SHIFT  16
 863
 864 #define OACEC0_0 _MMIO(0x2770)
 865 #define OACEC0_1 _MMIO(0x2774)
 866 #define OACEC1_0 _MMIO(0x2778)
 867 #define OACEC1_1 _MMIO(0x277c)
 868 #define OACEC2_0 _MMIO(0x2780)
 869 #define OACEC2_1 _MMIO(0x2784)
 870 #define OACEC3_0 _MMIO(0x2788)
 871 #define OACEC3_1 _MMIO(0x278c)
 872 #define OACEC4_0 _MMIO(0x2790)
 873 #define OACEC4_1 _MMIO(0x2794)
 874 #define OACEC5_0 _MMIO(0x2798)
 875 #define OACEC5_1 _MMIO(0x279c)
 876 #define OACEC6_0 _MMIO(0x27a0)
 877 #define OACEC6_1 _MMIO(0x27a4)
 878 #define OACEC7_0 _MMIO(0x27a8)
 879 #define OACEC7_1 _MMIO(0x27ac)
 880
 881 /* OA perf counters */
 882 #define OA_PERFCNT1_LO      _MMIO(0x91B8)
 883 #define OA_PERFCNT1_HI      _MMIO(0x91BC)
 884 #define OA_PERFCNT2_LO      _MMIO(0x91C0)
 885 #define OA_PERFCNT2_HI      _MMIO(0x91C4)
 886 #define OA_PERFCNT3_LO      _MMIO(0x91C8)
 887 #define OA_PERFCNT3_HI      _MMIO(0x91CC)
 888 #define OA_PERFCNT4_LO      _MMIO(0x91D8)
 889 #define OA_PERFCNT4_HI      _MMIO(0x91DC)
 890
 891 #define OA_PERFMATRIX_LO    _MMIO(0x91C8)
 892 #define OA_PERFMATRIX_HI    _MMIO(0x91CC)
 893
 894 /* RPM unit config (Gen8+) */
 895 #define RPM_CONFIG0         _MMIO(0x0D00)
 896 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT      3
 897 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK       (1 << GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
 898 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ   0
 899 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ     1
 900 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT     3
 901 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK      (0x7 << GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
 902 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ    0
 903 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ  1
 904 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_38_4_MHZ  2
 905 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_25_MHZ    3
 906 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT    1
 907 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_MASK     (0x3 << GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT)
 908
 909 #define RPM_CONFIG1         _MMIO(0x0D04)
 910 #define  GEN10_GT_NOA_ENABLE  (1 << 9)
 911
 912 /* GPM unit config (Gen9+) */
 913 #define CTC_MODE                        _MMIO(0xA26C)
 914 #define  CTC_SOURCE_PARAMETER_MASK 1
 915 #define  CTC_SOURCE_CRYSTAL_CLOCK       0
 916 #define  CTC_SOURCE_DIVIDE_LOGIC        1
 917 #define  CTC_SHIFT_PARAMETER_SHIFT      1
 918 #define  CTC_SHIFT_PARAMETER_MASK       (0x3 << CTC_SHIFT_PARAMETER_SHIFT)
 919
 920 /* RCP unit config (Gen8+) */
 921 #define RCP_CONFIG          _MMIO(0x0D08)
 922
 923 /* NOA (HSW) */
 924 #define HSW_MBVID2_NOA0         _MMIO(0x9E80)
 925 #define HSW_MBVID2_NOA1         _MMIO(0x9E84)
 926 #define HSW_MBVID2_NOA2         _MMIO(0x9E88)
 927 #define HSW_MBVID2_NOA3         _MMIO(0x9E8C)
 928 #define HSW_MBVID2_NOA4         _MMIO(0x9E90)
 929 #define HSW_MBVID2_NOA5         _MMIO(0x9E94)
 930 #define HSW_MBVID2_NOA6         _MMIO(0x9E98)
 931 #define HSW_MBVID2_NOA7         _MMIO(0x9E9C)
 932 #define HSW_MBVID2_NOA8         _MMIO(0x9EA0)
 933 #define HSW_MBVID2_NOA9         _MMIO(0x9EA4)
 934
 935 #define HSW_MBVID2_MISR0        _MMIO(0x9EC0)
 936
 937 /* NOA (Gen8+) */
 938 #define NOA_CONFIG(i)       _MMIO(0x0D0C + (i) * 4)
 939
 940 #define MICRO_BP0_0         _MMIO(0x9800)
 941 #define MICRO_BP0_2         _MMIO(0x9804)
 942 #define MICRO_BP0_1         _MMIO(0x9808)
 943
 944 #define MICRO_BP1_0         _MMIO(0x980C)
 945 #define MICRO_BP1_2         _MMIO(0x9810)
 946 #define MICRO_BP1_1         _MMIO(0x9814)
 947
 948 #define MICRO_BP2_0         _MMIO(0x9818)
 949 #define MICRO_BP2_2         _MMIO(0x981C)
 950 #define MICRO_BP2_1         _MMIO(0x9820)
 951
 952 #define MICRO_BP3_0         _MMIO(0x9824)
 953 #define MICRO_BP3_2         _MMIO(0x9828)
 954 #define MICRO_BP3_1         _MMIO(0x982C)
 955
 956 #define MICRO_BP_TRIGGER                _MMIO(0x9830)
 957 #define MICRO_BP3_COUNT_STATUS01        _MMIO(0x9834)
 958 #define MICRO_BP3_COUNT_STATUS23        _MMIO(0x9838)
 959 #define MICRO_BP_FIRED_ARMED            _MMIO(0x983C)
 960
 961 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
 962 #define   GT_NOA_ENABLE     0x00000080
 963
 964 #define NOA_DATA            _MMIO(0x986C)
 965 #define NOA_WRITE           _MMIO(0x9888)
 966
 967 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
 968 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
 969 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
 970
 971 /*
 972  * Reset registers
 973  */
 974 #define DEBUG_RESET_I830                _MMIO(0x6070)
 975 #define  DEBUG_RESET_FULL               (1 << 7)
 976 #define  DEBUG_RESET_RENDER             (1 << 8)
 977 #define  DEBUG_RESET_DISPLAY            (1 << 9)
 978
 979 /*
 980  * IOSF sideband
 981  */
 982 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
 983 #define   IOSF_DEVFN_SHIFT                      24
 984 #define   IOSF_OPCODE_SHIFT                     16
 985 #define   IOSF_PORT_SHIFT                       8
 986 #define   IOSF_BYTE_ENABLES_SHIFT               4
 987 #define   IOSF_BAR_SHIFT                        1
 988 #define   IOSF_SB_BUSY                          (1 << 0)
 989 #define   IOSF_PORT_BUNIT                       0x03
 990 #define   IOSF_PORT_PUNIT                       0x04
 991 #define   IOSF_PORT_NC                          0x11
 992 #define   IOSF_PORT_DPIO                        0x12
 993 #define   IOSF_PORT_GPIO_NC                     0x13
 994 #define   IOSF_PORT_CCK                         0x14
 995 #define   IOSF_PORT_DPIO_2                      0x1a
 996 #define   IOSF_PORT_FLISDSI                     0x1b
 997 #define   IOSF_PORT_GPIO_SC                     0x48
 998 #define   IOSF_PORT_GPIO_SUS                    0xa8
 999 #define   IOSF_PORT_CCU                         0xa9
1000 #define   CHV_IOSF_PORT_GPIO_N                  0x13
1001 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
1002 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
1003 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
1004 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
1005 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
1006
1007 /* See configdb bunit SB addr map */
1008 #define BUNIT_REG_BISOC                         0x11
1009
1010 #define PUNIT_REG_DSPFREQ                       0x36
1011 #define   DSPFREQSTAT_SHIFT_CHV                 24
1012 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
1013 #define   DSPFREQGUAR_SHIFT_CHV                 8
1014 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
1015 #define   DSPFREQSTAT_SHIFT                     30
1016 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
1017 #define   DSPFREQGUAR_SHIFT                     14
1018 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
1019 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
1020 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
1021 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
1022 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
1023 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1024 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1025 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1026 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1027 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1028 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1029 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1030 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1031 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1032 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1033 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1034
1035 /*
1036  * i915_power_well_id:
1037  *
1038  * Platform specific IDs used to look up power wells and - except for custom
1039  * power wells - to define request/status register flag bit positions. As such
1040  * the set of IDs on a given platform must be unique and except for custom
1041  * power wells their value must stay fixed.
1042  */
1043 enum i915_power_well_id {
1044         /*
1045          * I830
1046          *  - custom power well
1047          */
1048         I830_DISP_PW_PIPES = 0,
1049
1050         /*
1051          * VLV/CHV
1052          *  - PUNIT_REG_PWRGT_CTRL (bit: id*2),
1053          *    PUNIT_REG_PWRGT_STATUS (bit: id*2) (PUNIT HAS v0.8)
1054          */
1055         PUNIT_POWER_WELL_RENDER                 = 0,
1056         PUNIT_POWER_WELL_MEDIA                  = 1,
1057         PUNIT_POWER_WELL_DISP2D                 = 3,
1058         PUNIT_POWER_WELL_DPIO_CMN_BC            = 5,
1059         PUNIT_POWER_WELL_DPIO_TX_B_LANES_01     = 6,
1060         PUNIT_POWER_WELL_DPIO_TX_B_LANES_23     = 7,
1061         PUNIT_POWER_WELL_DPIO_TX_C_LANES_01     = 8,
1062         PUNIT_POWER_WELL_DPIO_TX_C_LANES_23     = 9,
1063         PUNIT_POWER_WELL_DPIO_RX0               = 10,
1064         PUNIT_POWER_WELL_DPIO_RX1               = 11,
1065         PUNIT_POWER_WELL_DPIO_CMN_D             = 12,
1066         /*  - custom power well */
1067         CHV_DISP_PW_PIPE_A,                     /* 13 */
1068
1069         /*
1070          * HSW/BDW
1071          *  - _HSW_PWR_WELL_CTL1-4 (status bit: id*2, req bit: id*2+1)
1072          */
1073         HSW_DISP_PW_GLOBAL = 15,
1074
1075         /*
1076          * GEN9+
1077          *  - _HSW_PWR_WELL_CTL1-4 (status bit: id*2, req bit: id*2+1)
1078          */
1079         SKL_DISP_PW_MISC_IO = 0,
1080         SKL_DISP_PW_DDI_A_E,
1081         GLK_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1082         CNL_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1083         SKL_DISP_PW_DDI_B,
1084         SKL_DISP_PW_DDI_C,
1085         SKL_DISP_PW_DDI_D,
1086         CNL_DISP_PW_DDI_F = 6,
1087
1088         GLK_DISP_PW_AUX_A = 8,
1089         GLK_DISP_PW_AUX_B,
1090         GLK_DISP_PW_AUX_C,
1091         CNL_DISP_PW_AUX_A = GLK_DISP_PW_AUX_A,
1092         CNL_DISP_PW_AUX_B = GLK_DISP_PW_AUX_B,
1093         CNL_DISP_PW_AUX_C = GLK_DISP_PW_AUX_C,
1094         CNL_DISP_PW_AUX_D,
1095         CNL_DISP_PW_AUX_F,
1096
1097         SKL_DISP_PW_1 = 14,
1098         SKL_DISP_PW_2,
1099
1100         /* - custom power wells */
1101         BXT_DPIO_CMN_A,
1102         BXT_DPIO_CMN_BC,
1103         GLK_DPIO_CMN_C,                 /* 18 */
1104
1105         /*
1106          * GEN11+
1107          *  - _HSW_PWR_WELL_CTL1-4
1108          *    (status bit: (id&15)*2, req bit:(id&15)*2+1)
1109          */
1110         ICL_DISP_PW_1 = 0,
1111         ICL_DISP_PW_2,
1112         ICL_DISP_PW_3,
1113         ICL_DISP_PW_4,
1114
1115         /*
1116          *  - _HSW_PWR_WELL_CTL_AUX1/2/4
1117          *    (status bit: (id&15)*2, req bit:(id&15)*2+1)
1118          */
1119         ICL_DISP_PW_AUX_A = 16,
1120         ICL_DISP_PW_AUX_B,
1121         ICL_DISP_PW_AUX_C,
1122         ICL_DISP_PW_AUX_D,
1123         ICL_DISP_PW_AUX_E,
1124         ICL_DISP_PW_AUX_F,
1125
1126         ICL_DISP_PW_AUX_TBT1 = 24,
1127         ICL_DISP_PW_AUX_TBT2,
1128         ICL_DISP_PW_AUX_TBT3,
1129         ICL_DISP_PW_AUX_TBT4,
1130
1131         /*
1132          *  - _HSW_PWR_WELL_CTL_DDI1/2/4
1133          *    (status bit: (id&15)*2, req bit:(id&15)*2+1)
1134          */
1135         ICL_DISP_PW_DDI_A = 32,
1136         ICL_DISP_PW_DDI_B,
1137         ICL_DISP_PW_DDI_C,
1138         ICL_DISP_PW_DDI_D,
1139         ICL_DISP_PW_DDI_E,
1140         ICL_DISP_PW_DDI_F,                      /* 37 */
1141
1142         /*
1143          * Multiple platforms.
1144          * Must start following the highest ID of any platform.
1145          * - custom power wells
1146          */
1147         SKL_DISP_PW_DC_OFF = 38,
1148         I915_DISP_PW_ALWAYS_ON,
1149 };
1150
1151 #define PUNIT_REG_PWRGT_CTRL                    0x60
1152 #define PUNIT_REG_PWRGT_STATUS                  0x61
1153 #define   PUNIT_PWRGT_MASK(power_well)          (3 << ((power_well) * 2))
1154 #define   PUNIT_PWRGT_PWR_ON(power_well)        (0 << ((power_well) * 2))
1155 #define   PUNIT_PWRGT_CLK_GATE(power_well)      (1 << ((power_well) * 2))
1156 #define   PUNIT_PWRGT_RESET(power_well)         (2 << ((power_well) * 2))
1157 #define   PUNIT_PWRGT_PWR_GATE(power_well)      (3 << ((power_well) * 2))
1158
1159 #define PUNIT_REG_GPU_LFM                       0xd3
1160 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1161 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1162 #define   GPLLENABLE                            (1 << 4)
1163 #define   GENFREQSTATUS                         (1 << 0)
1164 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1165 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1166
1167 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1168 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1169
1170 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1171 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1172 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1173 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1174 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1175
1176 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1177 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1178
1179 #define PUNIT_REG_DDR_SETUP2                    0x139
1180 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1181 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1182 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1183
1184 #define PUNIT_GPU_STATUS_REG                    0xdb
1185 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1186 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1187 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1188 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1189
1190 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1191 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1192 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1193
1194 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1195 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1196 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1197 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1198 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1199 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1200 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1201 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1202 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1203 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1204
1205 #define VLV_TURBO_SOC_OVERRIDE          0x04
1206 #define   VLV_OVERRIDE_EN               1
1207 #define   VLV_SOC_TDP_EN                (1 << 1)
1208 #define   VLV_BIAS_CPU_125_SOC_875      (6 << 2)
1209 #define   CHV_BIAS_CPU_50_SOC_50        (3 << 2)
1210
1211 /* vlv2 north clock has */
1212 #define CCK_FUSE_REG                            0x8
1213 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1214 #define CCK_REG_DSI_PLL_FUSE                    0x44
1215 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1216 #define  DSI_PLL_VCO_EN                         (1 << 31)
1217 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1218 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1219 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1220 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1221 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1222 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1223 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1224 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1225 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1226 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1227 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1228 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1229 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1230 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1231 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1232 #define  DSI_PLL_LOCK                           (1 << 0)
1233 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1234 #define  DSI_PLL_LFSR                           (1 << 31)
1235 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1236 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1237 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1238 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1239 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1240 #define  DSI_PLL_N1_DIV_SHIFT                   16
1241 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1242 #define  DSI_PLL_M1_DIV_SHIFT                   0
1243 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1244 #define CCK_CZ_CLOCK_CONTROL                    0x62
1245 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1246 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1247 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1248 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1249 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1250 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1251 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1252 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1253
1254 /* DPIO registers */
1255 #define DPIO_DEVFN                      0
1256
1257 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1258 #define  DPIO_MODSEL1                   (1 << 3) /* if ref clk b == 27 */
1259 #define  DPIO_MODSEL0                   (1 << 2) /* if ref clk a == 27 */
1260 #define  DPIO_SFR_BYPASS                (1 << 1)
1261 #define  DPIO_CMNRST                    (1 << 0)
1262
1263 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1264 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1265
1266 /*
1267  * Per pipe/PLL DPIO regs
1268  */
1269 #define _VLV_PLL_DW3_CH0                0x800c
1270 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1271 #define   DPIO_POST_DIV_DAC             0
1272 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1273 #define   DPIO_POST_DIV_LVDS1           2
1274 #define   DPIO_POST_DIV_LVDS2           3
1275 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1276 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1277 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1278 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1279 #define   DPIO_ENABLE_CALIBRATION       (1 << 11)
1280 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1281 #define   DPIO_M2DIV_MASK               0xff
1282 #define _VLV_PLL_DW3_CH1                0x802c
1283 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1284
1285 #define _VLV_PLL_DW5_CH0                0x8014
1286 #define   DPIO_REFSEL_OVERRIDE          27
1287 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1288 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1289 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1290 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1291 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1292 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1293 #define _VLV_PLL_DW5_CH1                0x8034
1294 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1295
1296 #define _VLV_PLL_DW7_CH0                0x801c
1297 #define _VLV_PLL_DW7_CH1                0x803c
1298 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1299
1300 #define _VLV_PLL_DW8_CH0                0x8040
1301 #define _VLV_PLL_DW8_CH1                0x8060
1302 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1303
1304 #define VLV_PLL_DW9_BCAST               0xc044
1305 #define _VLV_PLL_DW9_CH0                0x8044
1306 #define _VLV_PLL_DW9_CH1                0x8064
1307 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1308
1309 #define _VLV_PLL_DW10_CH0               0x8048
1310 #define _VLV_PLL_DW10_CH1               0x8068
1311 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1312
1313 #define _VLV_PLL_DW11_CH0               0x804c
1314 #define _VLV_PLL_DW11_CH1               0x806c
1315 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1316
1317 /* Spec for ref block start counts at DW10 */
1318 #define VLV_REF_DW13                    0x80ac
1319
1320 #define VLV_CMN_DW0                     0x8100
1321
1322 /*
1323  * Per DDI channel DPIO regs
1324  */
1325
1326 #define _VLV_PCS_DW0_CH0                0x8200
1327 #define _VLV_PCS_DW0_CH1                0x8400
1328 #define   DPIO_PCS_TX_LANE2_RESET       (1 << 16)
1329 #define   DPIO_PCS_TX_LANE1_RESET       (1 << 7)
1330 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1 << 4)
1331 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1 << 3)
1332 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1333
1334 #define _VLV_PCS01_DW0_CH0              0x200
1335 #define _VLV_PCS23_DW0_CH0              0x400
1336 #define _VLV_PCS01_DW0_CH1              0x2600
1337 #define _VLV_PCS23_DW0_CH1              0x2800
1338 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1339 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1340
1341 #define _VLV_PCS_DW1_CH0                0x8204
1342 #define _VLV_PCS_DW1_CH1                0x8404
1343 #define   CHV_PCS_REQ_SOFTRESET_EN      (1 << 23)
1344 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1 << 22)
1345 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1 << 21)
1346 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1347 #define   DPIO_PCS_CLK_SOFT_RESET       (1 << 5)
1348 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1349
1350 #define _VLV_PCS01_DW1_CH0              0x204
1351 #define _VLV_PCS23_DW1_CH0              0x404
1352 #define _VLV_PCS01_DW1_CH1              0x2604
1353 #define _VLV_PCS23_DW1_CH1              0x2804
1354 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1355 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1356
1357 #define _VLV_PCS_DW8_CH0                0x8220
1358 #define _VLV_PCS_DW8_CH1                0x8420
1359 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1360 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1361 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1362
1363 #define _VLV_PCS01_DW8_CH0              0x0220
1364 #define _VLV_PCS23_DW8_CH0              0x0420
1365 #define _VLV_PCS01_DW8_CH1              0x2620
1366 #define _VLV_PCS23_DW8_CH1              0x2820
1367 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1368 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1369
1370 #define _VLV_PCS_DW9_CH0                0x8224
1371 #define _VLV_PCS_DW9_CH1                0x8424
1372 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7 << 13)
1373 #define   DPIO_PCS_TX2MARGIN_000        (0 << 13)
1374 #define   DPIO_PCS_TX2MARGIN_101        (1 << 13)
1375 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7 << 10)
1376 #define   DPIO_PCS_TX1MARGIN_000        (0 << 10)
1377 #define   DPIO_PCS_TX1MARGIN_101        (1 << 10)
1378 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1379
1380 #define _VLV_PCS01_DW9_CH0              0x224
1381 #define _VLV_PCS23_DW9_CH0              0x424
1382 #define _VLV_PCS01_DW9_CH1              0x2624
1383 #define _VLV_PCS23_DW9_CH1              0x2824
1384 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1385 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1386
1387 #define _CHV_PCS_DW10_CH0               0x8228
1388 #define _CHV_PCS_DW10_CH1               0x8428
1389 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1 << 30)
1390 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1 << 31)
1391 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf << 24)
1392 #define   DPIO_PCS_TX2DEEMP_9P5         (0 << 24)
1393 #define   DPIO_PCS_TX2DEEMP_6P0         (2 << 24)
1394 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf << 16)
1395 #define   DPIO_PCS_TX1DEEMP_9P5         (0 << 16)
1396 #define   DPIO_PCS_TX1DEEMP_6P0         (2 << 16)
1397 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1398
1399 #define _VLV_PCS01_DW10_CH0             0x0228
1400 #define _VLV_PCS23_DW10_CH0             0x0428
1401 #define _VLV_PCS01_DW10_CH1             0x2628
1402 #define _VLV_PCS23_DW10_CH1             0x2828
1403 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1404 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1405
1406 #define _VLV_PCS_DW11_CH0               0x822c
1407 #define _VLV_PCS_DW11_CH1               0x842c
1408 #define   DPIO_TX2_STAGGER_MASK(x)      ((x) << 24)
1409 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1 << 3)
1410 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1 << 1)
1411 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1 << 0)
1412 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1413
1414 #define _VLV_PCS01_DW11_CH0             0x022c
1415 #define _VLV_PCS23_DW11_CH0             0x042c
1416 #define _VLV_PCS01_DW11_CH1             0x262c
1417 #define _VLV_PCS23_DW11_CH1             0x282c
1418 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1419 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1420
1421 #define _VLV_PCS01_DW12_CH0             0x0230
1422 #define _VLV_PCS23_DW12_CH0             0x0430
1423 #define _VLV_PCS01_DW12_CH1             0x2630
1424 #define _VLV_PCS23_DW12_CH1             0x2830
1425 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1426 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1427
1428 #define _VLV_PCS_DW12_CH0               0x8230
1429 #define _VLV_PCS_DW12_CH1               0x8430
1430 #define   DPIO_TX2_STAGGER_MULT(x)      ((x) << 20)
1431 #define   DPIO_TX1_STAGGER_MULT(x)      ((x) << 16)
1432 #define   DPIO_TX1_STAGGER_MASK(x)      ((x) << 8)
1433 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1 << 6)
1434 #define   DPIO_LANESTAGGER_STRAP(x)     ((x) << 0)
1435 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1436
1437 #define _VLV_PCS_DW14_CH0               0x8238
1438 #define _VLV_PCS_DW14_CH1               0x8438
1439 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1440
1441 #define _VLV_PCS_DW23_CH0               0x825c
1442 #define _VLV_PCS_DW23_CH1               0x845c
1443 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1444
1445 #define _VLV_TX_DW2_CH0                 0x8288
1446 #define _VLV_TX_DW2_CH1                 0x8488
1447 #define   DPIO_SWING_MARGIN000_SHIFT    16
1448 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1449 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1450 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1451
1452 #define _VLV_TX_DW3_CH0                 0x828c
1453 #define _VLV_TX_DW3_CH1                 0x848c
1454 /* The following bit for CHV phy */
1455 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1 << 27)
1456 #define   DPIO_SWING_MARGIN101_SHIFT    16
1457 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1458 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1459
1460 #define _VLV_TX_DW4_CH0                 0x8290
1461 #define _VLV_TX_DW4_CH1                 0x8490
1462 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1463 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1464 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1465 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1466 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1467
1468 #define _VLV_TX3_DW4_CH0                0x690
1469 #define _VLV_TX3_DW4_CH1                0x2a90
1470 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1471
1472 #define _VLV_TX_DW5_CH0                 0x8294
1473 #define _VLV_TX_DW5_CH1                 0x8494
1474 #define   DPIO_TX_OCALINIT_EN           (1 << 31)
1475 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1476
1477 #define _VLV_TX_DW11_CH0                0x82ac
1478 #define _VLV_TX_DW11_CH1                0x84ac
1479 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1480
1481 #define _VLV_TX_DW14_CH0                0x82b8
1482 #define _VLV_TX_DW14_CH1                0x84b8
1483 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1484
1485 /* CHV dpPhy registers */
1486 #define _CHV_PLL_DW0_CH0                0x8000
1487 #define _CHV_PLL_DW0_CH1                0x8180
1488 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1489
1490 #define _CHV_PLL_DW1_CH0                0x8004
1491 #define _CHV_PLL_DW1_CH1                0x8184
1492 #define   DPIO_CHV_N_DIV_SHIFT          8
1493 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1494 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1495
1496 #define _CHV_PLL_DW2_CH0                0x8008
1497 #define _CHV_PLL_DW2_CH1                0x8188
1498 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1499
1500 #define _CHV_PLL_DW3_CH0                0x800c
1501 #define _CHV_PLL_DW3_CH1                0x818c
1502 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1503 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1504 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1505 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1506 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1507 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1508
1509 #define _CHV_PLL_DW6_CH0                0x8018
1510 #define _CHV_PLL_DW6_CH1                0x8198
1511 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1512 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1513 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1514 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1515
1516 #define _CHV_PLL_DW8_CH0                0x8020
1517 #define _CHV_PLL_DW8_CH1                0x81A0
1518 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1519 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1520 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1521
1522 #define _CHV_PLL_DW9_CH0                0x8024
1523 #define _CHV_PLL_DW9_CH1                0x81A4
1524 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1525 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1526 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1527 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1528
1529 #define _CHV_CMN_DW0_CH0               0x8100
1530 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1531 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1532 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1533 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1534
1535 #define _CHV_CMN_DW5_CH0               0x8114
1536 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1537 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1538 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1539 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1540 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1541 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1542 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1543 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1544
1545 #define _CHV_CMN_DW13_CH0               0x8134
1546 #define _CHV_CMN_DW0_CH1                0x8080
1547 #define   DPIO_CHV_S1_DIV_SHIFT         21
1548 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1549 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1550 #define   DPIO_CHV_K_DIV_SHIFT          4
1551 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1552 #define   DPIO_PLL_LOCK                 (1 << 0)
1553 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1554
1555 #define _CHV_CMN_DW14_CH0               0x8138
1556 #define _CHV_CMN_DW1_CH1                0x8084
1557 #define   DPIO_AFC_RECAL                (1 << 14)
1558 #define   DPIO_DCLKP_EN                 (1 << 13)
1559 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1560 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1561 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1562 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1563 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1564 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1565 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1566 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1567 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1568
1569 #define _CHV_CMN_DW19_CH0               0x814c
1570 #define _CHV_CMN_DW6_CH1                0x8098
1571 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1572 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1573 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1574 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1575
1576 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1577
1578 #define CHV_CMN_DW28                    0x8170
1579 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1580 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1581 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1582 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1583 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1584 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1585
1586 #define CHV_CMN_DW30                    0x8178
1587 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1588 #define   DPIO_LRC_BYPASS               (1 << 3)
1589
1590 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1591                                         (lane) * 0x200 + (offset))
1592
1593 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1594 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1595 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1596 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1597 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1598 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1599 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1600 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1601 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1602 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1603 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1604 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1605 #define   DPIO_FRC_LATENCY_SHFIT        8
1606 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1607 #define   DPIO_UPAR_SHIFT               30
1608
1609 /* BXT PHY registers */
1610 #define _BXT_PHY0_BASE                  0x6C000
1611 #define _BXT_PHY1_BASE                  0x162000
1612 #define _BXT_PHY2_BASE                  0x163000
1613 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1614                                                      _BXT_PHY1_BASE, \
1615                                                      _BXT_PHY2_BASE)
1616
1617 #define _BXT_PHY(phy, reg)                                              \
1618         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1619
1620 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1621         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1622                                          (reg_ch1) - _BXT_PHY0_BASE))
1623 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1624         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1625
1626 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1627 #define  MIPIO_RST_CTRL                         (1 << 2)
1628
1629 #define _BXT_PHY_CTL_DDI_A              0x64C00
1630 #define _BXT_PHY_CTL_DDI_B              0x64C10
1631 #define _BXT_PHY_CTL_DDI_C              0x64C20
1632 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1633 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1634 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1635 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1636                                                          _BXT_PHY_CTL_DDI_B)
1637
1638 #define _PHY_CTL_FAMILY_EDP             0x64C80
1639 #define _PHY_CTL_FAMILY_DDI             0x64C90
1640 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1641 #define   COMMON_RESET_DIS              (1 << 31)
1642 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1643                                                           _PHY_CTL_FAMILY_EDP, \
1644                                                           _PHY_CTL_FAMILY_DDI_C)
1645
1646 /* BXT PHY PLL registers */
1647 #define _PORT_PLL_A                     0x46074
1648 #define _PORT_PLL_B                     0x46078
1649 #define _PORT_PLL_C                     0x4607c
1650 #define   PORT_PLL_ENABLE               (1 << 31)
1651 #define   PORT_PLL_LOCK                 (1 << 30)
1652 #define   PORT_PLL_REF_SEL              (1 << 27)
1653 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1654 #define   PORT_PLL_POWER_STATE          (1 << 25)
1655 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1656
1657 #define _PORT_PLL_EBB_0_A               0x162034
1658 #define _PORT_PLL_EBB_0_B               0x6C034
1659 #define _PORT_PLL_EBB_0_C               0x6C340
1660 #define   PORT_PLL_P1_SHIFT             13
1661 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1662 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1663 #define   PORT_PLL_P2_SHIFT             8
1664 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1665 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1666 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1667                                                          _PORT_PLL_EBB_0_B, \
1668                                                          _PORT_PLL_EBB_0_C)
1669
1670 #define _PORT_PLL_EBB_4_A               0x162038
1671 #define _PORT_PLL_EBB_4_B               0x6C038
1672 #define _PORT_PLL_EBB_4_C               0x6C344
1673 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1674 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1675 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1676                                                          _PORT_PLL_EBB_4_B, \
1677                                                          _PORT_PLL_EBB_4_C)
1678
1679 #define _PORT_PLL_0_A                   0x162100
1680 #define _PORT_PLL_0_B                   0x6C100
1681 #define _PORT_PLL_0_C                   0x6C380
1682 /* PORT_PLL_0_A */
1683 #define   PORT_PLL_M2_MASK              0xFF
1684 /* PORT_PLL_1_A */
1685 #define   PORT_PLL_N_SHIFT              8
1686 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1687 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1688 /* PORT_PLL_2_A */
1689 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1690 /* PORT_PLL_3_A */
1691 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1692 /* PORT_PLL_6_A */
1693 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1694 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1695 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1696 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1697 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1698 /* PORT_PLL_8_A */
1699 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1700 /* PORT_PLL_9_A */
1701 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1702 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1703 /* PORT_PLL_10_A */
1704 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1 << 27)
1705 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1706 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1707 #define  PORT_PLL_DCO_AMP(x)            ((x) << 10)
1708 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1709                                                     _PORT_PLL_0_B, \
1710                                                     _PORT_PLL_0_C)
1711 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1712                                               (idx) * 4)
1713
1714 /* BXT PHY common lane registers */
1715 #define _PORT_CL1CM_DW0_A               0x162000
1716 #define _PORT_CL1CM_DW0_BC              0x6C000
1717 #define   PHY_POWER_GOOD                (1 << 16)
1718 #define   PHY_RESERVED                  (1 << 7)
1719 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1720
1721 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1722 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1723 #define   SUS_CLOCK_CONFIG              (3 << 0)
1724
1725 #define _ICL_PORT_CL_DW5_A      0x162014
1726 #define _ICL_PORT_CL_DW5_B      0x6C014
1727 #define ICL_PORT_CL_DW5(port)   _MMIO_PORT(port, _ICL_PORT_CL_DW5_A, \
1728                                                  _ICL_PORT_CL_DW5_B)
1729
1730 #define _CNL_PORT_CL_DW10_A             0x162028
1731 #define _ICL_PORT_CL_DW10_B             0x6c028
1732 #define ICL_PORT_CL_DW10(port)          _MMIO_PORT(port,        \
1733                                                    _CNL_PORT_CL_DW10_A, \
1734                                                    _ICL_PORT_CL_DW10_B)
1735 #define  PG_SEQ_DELAY_OVERRIDE_MASK     (3 << 25)
1736 #define  PG_SEQ_DELAY_OVERRIDE_SHIFT    25
1737 #define  PG_SEQ_DELAY_OVERRIDE_ENABLE   (1 << 24)
1738 #define  PWR_UP_ALL_LANES               (0x0 << 4)
1739 #define  PWR_DOWN_LN_3_2_1              (0xe << 4)
1740 #define  PWR_DOWN_LN_3_2                (0xc << 4)
1741 #define  PWR_DOWN_LN_3                  (0x8 << 4)
1742 #define  PWR_DOWN_LN_2_1_0              (0x7 << 4)
1743 #define  PWR_DOWN_LN_1_0                (0x3 << 4)
1744 #define  PWR_DOWN_LN_1                  (0x2 << 4)
1745 #define  PWR_DOWN_LN_3_1                (0xa << 4)
1746 #define  PWR_DOWN_LN_3_1_0              (0xb << 4)
1747 #define  PWR_DOWN_LN_MASK               (0xf << 4)
1748 #define  PWR_DOWN_LN_SHIFT              4
1749
1750 #define _PORT_CL1CM_DW9_A               0x162024
1751 #define _PORT_CL1CM_DW9_BC              0x6C024
1752 #define   IREF0RC_OFFSET_SHIFT          8
1753 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1754 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1755
1756 #define _PORT_CL1CM_DW10_A              0x162028
1757 #define _PORT_CL1CM_DW10_BC             0x6C028
1758 #define   IREF1RC_OFFSET_SHIFT          8
1759 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1760 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1761
1762 #define _ICL_PORT_CL_DW12_A             0x162030
1763 #define _ICL_PORT_CL_DW12_B             0x6C030
1764 #define   ICL_LANE_ENABLE_AUX           (1 << 0)
1765 #define ICL_PORT_CL_DW12(port)          _MMIO_PORT((port),              \
1766                                                    _ICL_PORT_CL_DW12_A, \
1767                                                    _ICL_PORT_CL_DW12_B)
1768
1769 #define _PORT_CL1CM_DW28_A              0x162070
1770 #define _PORT_CL1CM_DW28_BC             0x6C070
1771 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1772 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1773 #define   SUS_CLK_CONFIG                0x3
1774 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1775
1776 #define _PORT_CL1CM_DW30_A              0x162078
1777 #define _PORT_CL1CM_DW30_BC             0x6C078
1778 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1779 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1780
1781 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1782 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1783 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1784 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1785 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1786 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1787 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1788 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1789 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1790 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1791 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO(_PICK(port, \
1792                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1793                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1794                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1795                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1796                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1797                                                     _CNL_PORT_PCS_DW1_GRP_F))
1798
1799 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO(_PICK(port, \
1800                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1801                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1802                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1803                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1804                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1805                                                     _CNL_PORT_PCS_DW1_LN0_F))
1806
1807 #define _ICL_PORT_PCS_DW1_GRP_A         0x162604
1808 #define _ICL_PORT_PCS_DW1_GRP_B         0x6C604
1809 #define _ICL_PORT_PCS_DW1_LN0_A         0x162804
1810 #define _ICL_PORT_PCS_DW1_LN0_B         0x6C804
1811 #define _ICL_PORT_PCS_DW1_AUX_A         0x162304
1812 #define _ICL_PORT_PCS_DW1_AUX_B         0x6c304
1813 #define ICL_PORT_PCS_DW1_GRP(port)      _MMIO_PORT(port,\
1814                                                    _ICL_PORT_PCS_DW1_GRP_A, \
1815                                                    _ICL_PORT_PCS_DW1_GRP_B)
1816 #define ICL_PORT_PCS_DW1_LN0(port)      _MMIO_PORT(port, \
1817                                                    _ICL_PORT_PCS_DW1_LN0_A, \
1818                                                    _ICL_PORT_PCS_DW1_LN0_B)
1819 #define ICL_PORT_PCS_DW1_AUX(port)      _MMIO_PORT(port, \
1820                                                    _ICL_PORT_PCS_DW1_AUX_A, \
1821                                                    _ICL_PORT_PCS_DW1_AUX_B)
1822 #define   COMMON_KEEPER_EN              (1 << 26)
1823
1824 /* CNL Port TX registers */
1825 #define _CNL_PORT_TX_AE_GRP_OFFSET              0x162340
1826 #define _CNL_PORT_TX_B_GRP_OFFSET               0x1623C0
1827 #define _CNL_PORT_TX_C_GRP_OFFSET               0x162B40
1828 #define _CNL_PORT_TX_D_GRP_OFFSET               0x162BC0
1829 #define _CNL_PORT_TX_F_GRP_OFFSET               0x162A40
1830 #define _CNL_PORT_TX_AE_LN0_OFFSET              0x162440
1831 #define _CNL_PORT_TX_B_LN0_OFFSET               0x162640
1832 #define _CNL_PORT_TX_C_LN0_OFFSET               0x162C40
1833 #define _CNL_PORT_TX_D_LN0_OFFSET               0x162E40
1834 #define _CNL_PORT_TX_F_LN0_OFFSET               0x162840
1835 #define _CNL_PORT_TX_DW_GRP(port, dw)   (_PICK((port), \
1836                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1837                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1838                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1839                                                _CNL_PORT_TX_D_GRP_OFFSET, \
1840                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1841                                                _CNL_PORT_TX_F_GRP_OFFSET) + \
1842                                                4 * (dw))
1843 #define _CNL_PORT_TX_DW_LN0(port, dw)   (_PICK((port), \
1844                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1845                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1846                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1847                                                _CNL_PORT_TX_D_LN0_OFFSET, \
1848                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1849                                                _CNL_PORT_TX_F_LN0_OFFSET) + \
1850                                                4 * (dw))
1851
1852 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 2))
1853 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 2))
1854 #define _ICL_PORT_TX_DW2_GRP_A          0x162688
1855 #define _ICL_PORT_TX_DW2_GRP_B          0x6C688
1856 #define _ICL_PORT_TX_DW2_LN0_A          0x162888
1857 #define _ICL_PORT_TX_DW2_LN0_B          0x6C888
1858 #define _ICL_PORT_TX_DW2_AUX_A          0x162388
1859 #define _ICL_PORT_TX_DW2_AUX_B          0x6c388
1860 #define ICL_PORT_TX_DW2_GRP(port)       _MMIO_PORT(port, \
1861                                                    _ICL_PORT_TX_DW2_GRP_A, \
1862                                                    _ICL_PORT_TX_DW2_GRP_B)
1863 #define ICL_PORT_TX_DW2_LN0(port)       _MMIO_PORT(port, \
1864                                                    _ICL_PORT_TX_DW2_LN0_A, \
1865                                                    _ICL_PORT_TX_DW2_LN0_B)
1866 #define ICL_PORT_TX_DW2_AUX(port)       _MMIO_PORT(port, \
1867                                                    _ICL_PORT_TX_DW2_AUX_A, \
1868                                                    _ICL_PORT_TX_DW2_AUX_B)
1869 #define   SWING_SEL_UPPER(x)            (((x) >> 3) << 15)
1870 #define   SWING_SEL_UPPER_MASK          (1 << 15)
1871 #define   SWING_SEL_LOWER(x)            (((x) & 0x7) << 11)
1872 #define   SWING_SEL_LOWER_MASK          (0x7 << 11)
1873 #define   FRC_LATENCY_OPTIM_MASK        (0x7 << 8)
1874 #define   FRC_LATENCY_OPTIM_VAL(x)      ((x) << 8)
1875 #define   RCOMP_SCALAR(x)               ((x) << 0)
1876 #define   RCOMP_SCALAR_MASK             (0xFF << 0)
1877
1878 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1879 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1880 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 4))
1881 #define CNL_PORT_TX_DW4_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 4))
1882 #define CNL_PORT_TX_DW4_LN(port, ln)   _MMIO(_CNL_PORT_TX_DW_LN0((port), 4) + \
1883                                            ((ln) * (_CNL_PORT_TX_DW4_LN1_AE - \
1884                                                     _CNL_PORT_TX_DW4_LN0_AE)))
1885 #define _ICL_PORT_TX_DW4_GRP_A          0x162690
1886 #define _ICL_PORT_TX_DW4_GRP_B          0x6C690
1887 #define _ICL_PORT_TX_DW4_LN0_A          0x162890
1888 #define _ICL_PORT_TX_DW4_LN1_A          0x162990
1889 #define _ICL_PORT_TX_DW4_LN0_B          0x6C890
1890 #define _ICL_PORT_TX_DW4_AUX_A          0x162390
1891 #define _ICL_PORT_TX_DW4_AUX_B          0x6c390
1892 #define ICL_PORT_TX_DW4_GRP(port)       _MMIO_PORT(port, \
1893                                                    _ICL_PORT_TX_DW4_GRP_A, \
1894                                                    _ICL_PORT_TX_DW4_GRP_B)
1895 #define ICL_PORT_TX_DW4_LN(port, ln)    _MMIO(_PORT(port, \
1896                                                    _ICL_PORT_TX_DW4_LN0_A, \
1897                                                    _ICL_PORT_TX_DW4_LN0_B) + \
1898                                              ((ln) * (_ICL_PORT_TX_DW4_LN1_A - \
1899                                                       _ICL_PORT_TX_DW4_LN0_A)))
1900 #define ICL_PORT_TX_DW4_AUX(port)       _MMIO_PORT(port, \
1901                                                    _ICL_PORT_TX_DW4_AUX_A, \
1902                                                    _ICL_PORT_TX_DW4_AUX_B)
1903 #define   LOADGEN_SELECT                (1 << 31)
1904 #define   POST_CURSOR_1(x)              ((x) << 12)
1905 #define   POST_CURSOR_1_MASK            (0x3F << 12)
1906 #define   POST_CURSOR_2(x)              ((x) << 6)
1907 #define   POST_CURSOR_2_MASK            (0x3F << 6)
1908 #define   CURSOR_COEFF(x)               ((x) << 0)
1909 #define   CURSOR_COEFF_MASK             (0x3F << 0)
1910
1911 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 5))
1912 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 5))
1913 #define _ICL_PORT_TX_DW5_GRP_A          0x162694
1914 #define _ICL_PORT_TX_DW5_GRP_B          0x6C694
1915 #define _ICL_PORT_TX_DW5_LN0_A          0x162894
1916 #define _ICL_PORT_TX_DW5_LN0_B          0x6C894
1917 #define _ICL_PORT_TX_DW5_AUX_A          0x162394
1918 #define _ICL_PORT_TX_DW5_AUX_B          0x6c394
1919 #define ICL_PORT_TX_DW5_GRP(port)       _MMIO_PORT(port, \
1920                                                    _ICL_PORT_TX_DW5_GRP_A, \
1921                                                    _ICL_PORT_TX_DW5_GRP_B)
1922 #define ICL_PORT_TX_DW5_LN0(port)       _MMIO_PORT(port, \
1923                                                    _ICL_PORT_TX_DW5_LN0_A, \
1924                                                    _ICL_PORT_TX_DW5_LN0_B)
1925 #define ICL_PORT_TX_DW5_AUX(port)       _MMIO_PORT(port, \
1926                                                    _ICL_PORT_TX_DW5_AUX_A, \
1927                                                    _ICL_PORT_TX_DW5_AUX_B)
1928 #define   TX_TRAINING_EN                (1 << 31)
1929 #define   TAP2_DISABLE                  (1 << 30)
1930 #define   TAP3_DISABLE                  (1 << 29)
1931 #define   SCALING_MODE_SEL(x)           ((x) << 18)
1932 #define   SCALING_MODE_SEL_MASK         (0x7 << 18)
1933 #define   RTERM_SELECT(x)               ((x) << 3)
1934 #define   RTERM_SELECT_MASK             (0x7 << 3)
1935
1936 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 7))
1937 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 7))
1938 #define   N_SCALAR(x)                   ((x) << 24)
1939 #define   N_SCALAR_MASK                 (0x7F << 24)
1940
1941 #define _ICL_MG_PHY_PORT_LN(port, ln, ln0p1, ln0p2, ln1p1) \
1942         _MMIO(_PORT((port) - PORT_C, ln0p1, ln0p2) + (ln) * ((ln1p1) - (ln0p1)))
1943
1944 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT1             0x16812C
1945 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT1             0x16852C
1946 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT2             0x16912C
1947 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT2             0x16952C
1948 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT3             0x16A12C
1949 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT3             0x16A52C
1950 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT4             0x16B12C
1951 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT4             0x16B52C
1952 #define ICL_PORT_MG_TX1_LINK_PARAMS(port, ln) \
1953         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT1, \
1954                                       _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT2, \
1955                                       _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT1)
1956
1957 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT1             0x1680AC
1958 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT1             0x1684AC
1959 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT2             0x1690AC
1960 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT2             0x1694AC
1961 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT3             0x16A0AC
1962 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT3             0x16A4AC
1963 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT4             0x16B0AC
1964 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT4             0x16B4AC
1965 #define ICL_PORT_MG_TX2_LINK_PARAMS(port, ln) \
1966         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT1, \
1967                                       _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT2, \
1968                                       _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT1)
1969 #define CRI_USE_FS32                    (1 << 5)
1970
1971 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT1           0x16814C
1972 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT1           0x16854C
1973 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT2           0x16914C
1974 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT2           0x16954C
1975 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT3           0x16A14C
1976 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT3           0x16A54C
1977 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT4           0x16B14C
1978 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT4           0x16B54C
1979 #define ICL_PORT_MG_TX1_PISO_READLOAD(port, ln) \
1980         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT1, \
1981                                       _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT2, \
1982                                       _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT1)
1983
1984 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT1           0x1680CC
1985 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT1           0x1684CC
1986 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT2           0x1690CC
1987 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT2           0x1694CC
1988 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT3           0x16A0CC
1989 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT3           0x16A4CC
1990 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT4           0x16B0CC
1991 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT4           0x16B4CC
1992 #define ICL_PORT_MG_TX2_PISO_READLOAD(port, ln) \
1993         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT1, \
1994                                       _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT2, \
1995                                       _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT1)
1996 #define CRI_CALCINIT                                    (1 << 1)
1997
1998 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT1               0x168148
1999 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT1               0x168548
2000 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT2               0x169148
2001 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT2               0x169548
2002 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT3               0x16A148
2003 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT3               0x16A548
2004 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT4               0x16B148
2005 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT4               0x16B548
2006 #define ICL_PORT_MG_TX1_SWINGCTRL(port, ln) \
2007         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT1, \
2008                                       _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT2, \
2009                                       _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT1)
2010
2011 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT1               0x1680C8
2012 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT1               0x1684C8
2013 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT2               0x1690C8
2014 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT2               0x1694C8
2015 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT3               0x16A0C8
2016 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT3               0x16A4C8
2017 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT4               0x16B0C8
2018 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT4               0x16B4C8
2019 #define ICL_PORT_MG_TX2_SWINGCTRL(port, ln) \
2020         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT1, \
2021                                       _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT2, \
2022                                       _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT1)
2023 #define CRI_TXDEEMPH_OVERRIDE_17_12(x)                  ((x) << 0)
2024 #define CRI_TXDEEMPH_OVERRIDE_17_12_MASK                (0x3F << 0)
2025
2026 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT1                 0x168144
2027 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT1                 0x168544
2028 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT2                 0x169144
2029 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT2                 0x169544
2030 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT3                 0x16A144
2031 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT3                 0x16A544
2032 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT4                 0x16B144
2033 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT4                 0x16B544
2034 #define ICL_PORT_MG_TX1_DRVCTRL(port, ln) \
2035         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_DRVCTRL_TX1LN0_PORT1, \
2036                                       _ICL_MG_TX_DRVCTRL_TX1LN0_PORT2, \
2037                                       _ICL_MG_TX_DRVCTRL_TX1LN1_PORT1)
2038
2039 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT1                 0x1680C4
2040 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT1                 0x1684C4
2041 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT2                 0x1690C4
2042 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT2                 0x1694C4
2043 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT3                 0x16A0C4
2044 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT3                 0x16A4C4
2045 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT4                 0x16B0C4
2046 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT4                 0x16B4C4
2047 #define ICL_PORT_MG_TX2_DRVCTRL(port, ln) \
2048         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_DRVCTRL_TX2LN0_PORT1, \
2049                                       _ICL_MG_TX_DRVCTRL_TX2LN0_PORT2, \
2050                                       _ICL_MG_TX_DRVCTRL_TX2LN1_PORT1)
2051 #define CRI_TXDEEMPH_OVERRIDE_11_6(x)                   ((x) << 24)
2052 #define CRI_TXDEEMPH_OVERRIDE_11_6_MASK                 (0x3F << 24)
2053 #define CRI_TXDEEMPH_OVERRIDE_EN                        (1 << 22)
2054 #define CRI_TXDEEMPH_OVERRIDE_5_0(x)                    ((x) << 16)
2055 #define CRI_TXDEEMPH_OVERRIDE_5_0_MASK                  (0x3F << 16)
2056
2057 /* The spec defines this only for BXT PHY0, but lets assume that this
2058  * would exist for PHY1 too if it had a second channel.
2059  */
2060 #define _PORT_CL2CM_DW6_A               0x162358
2061 #define _PORT_CL2CM_DW6_BC              0x6C358
2062 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
2063 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
2064
2065 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
2066 #define   COMP_INIT                     (1 << 31)
2067 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
2068 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
2069 #define   PROCESS_INFO_DOT_0            (0 << 26)
2070 #define   PROCESS_INFO_DOT_1            (1 << 26)
2071 #define   PROCESS_INFO_DOT_4            (2 << 26)
2072 #define   PROCESS_INFO_MASK             (7 << 26)
2073 #define   PROCESS_INFO_SHIFT            26
2074 #define   VOLTAGE_INFO_0_85V            (0 << 24)
2075 #define   VOLTAGE_INFO_0_95V            (1 << 24)
2076 #define   VOLTAGE_INFO_1_05V            (2 << 24)
2077 #define   VOLTAGE_INFO_MASK             (3 << 24)
2078 #define   VOLTAGE_INFO_SHIFT            24
2079 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
2080 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
2081
2082 #define _ICL_PORT_COMP_DW0_A            0x162100
2083 #define _ICL_PORT_COMP_DW0_B            0x6C100
2084 #define ICL_PORT_COMP_DW0(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW0_A, \
2085                                                          _ICL_PORT_COMP_DW0_B)
2086 #define _ICL_PORT_COMP_DW1_A            0x162104
2087 #define _ICL_PORT_COMP_DW1_B            0x6C104
2088 #define ICL_PORT_COMP_DW1(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW1_A, \
2089                                                          _ICL_PORT_COMP_DW1_B)
2090 #define _ICL_PORT_COMP_DW3_A            0x16210C
2091 #define _ICL_PORT_COMP_DW3_B            0x6C10C
2092 #define ICL_PORT_COMP_DW3(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW3_A, \
2093                                                          _ICL_PORT_COMP_DW3_B)
2094 #define _ICL_PORT_COMP_DW9_A            0x162124
2095 #define _ICL_PORT_COMP_DW9_B            0x6C124
2096 #define ICL_PORT_COMP_DW9(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW9_A, \
2097                                                          _ICL_PORT_COMP_DW9_B)
2098 #define _ICL_PORT_COMP_DW10_A           0x162128
2099 #define _ICL_PORT_COMP_DW10_B           0x6C128
2100 #define ICL_PORT_COMP_DW10(port)        _MMIO_PORT(port, \
2101                                                    _ICL_PORT_COMP_DW10_A, \
2102                                                    _ICL_PORT_COMP_DW10_B)
2103
2104 /* ICL PHY DFLEX registers */
2105 #define PORT_TX_DFLEXDPMLE1             _MMIO(0x1638C0)
2106 #define   DFLEXDPMLE1_DPMLETC_MASK(tc_port)     (0xf << (4 * (tc_port)))
2107 #define   DFLEXDPMLE1_DPMLETC_ML0(tc_port)      (1 << (4 * (tc_port)))
2108 #define   DFLEXDPMLE1_DPMLETC_ML1_0(tc_port)    (3 << (4 * (tc_port)))
2109 #define   DFLEXDPMLE1_DPMLETC_ML3(tc_port)      (8 << (4 * (tc_port)))
2110 #define   DFLEXDPMLE1_DPMLETC_ML3_2(tc_port)    (12 << (4 * (tc_port)))
2111 #define   DFLEXDPMLE1_DPMLETC_ML3_0(tc_port)    (15 << (4 * (tc_port)))
2112
2113 /* BXT PHY Ref registers */
2114 #define _PORT_REF_DW3_A                 0x16218C
2115 #define _PORT_REF_DW3_BC                0x6C18C
2116 #define   GRC_DONE                      (1 << 22)
2117 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
2118
2119 #define _PORT_REF_DW6_A                 0x162198
2120 #define _PORT_REF_DW6_BC                0x6C198
2121 #define   GRC_CODE_SHIFT                24
2122 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
2123 #define   GRC_CODE_FAST_SHIFT           16
2124 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
2125 #define   GRC_CODE_SLOW_SHIFT           8
2126 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
2127 #define   GRC_CODE_NOM_MASK             0xFF
2128 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
2129
2130 #define _PORT_REF_DW8_A                 0x1621A0
2131 #define _PORT_REF_DW8_BC                0x6C1A0
2132 #define   GRC_DIS                       (1 << 15)
2133 #define   GRC_RDY_OVRD                  (1 << 1)
2134 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
2135
2136 /* BXT PHY PCS registers */
2137 #define _PORT_PCS_DW10_LN01_A           0x162428
2138 #define _PORT_PCS_DW10_LN01_B           0x6C428
2139 #define _PORT_PCS_DW10_LN01_C           0x6C828
2140 #define _PORT_PCS_DW10_GRP_A            0x162C28
2141 #define _PORT_PCS_DW10_GRP_B            0x6CC28
2142 #define _PORT_PCS_DW10_GRP_C            0x6CE28
2143 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2144                                                          _PORT_PCS_DW10_LN01_B, \
2145                                                          _PORT_PCS_DW10_LN01_C)
2146 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2147                                                          _PORT_PCS_DW10_GRP_B, \
2148                                                          _PORT_PCS_DW10_GRP_C)
2149
2150 #define   TX2_SWING_CALC_INIT           (1 << 31)
2151 #define   TX1_SWING_CALC_INIT           (1 << 30)
2152
2153 #define _PORT_PCS_DW12_LN01_A           0x162430
2154 #define _PORT_PCS_DW12_LN01_B           0x6C430
2155 #define _PORT_PCS_DW12_LN01_C           0x6C830
2156 #define _PORT_PCS_DW12_LN23_A           0x162630
2157 #define _PORT_PCS_DW12_LN23_B           0x6C630
2158 #define _PORT_PCS_DW12_LN23_C           0x6CA30
2159 #define _PORT_PCS_DW12_GRP_A            0x162c30
2160 #define _PORT_PCS_DW12_GRP_B            0x6CC30
2161 #define _PORT_PCS_DW12_GRP_C            0x6CE30
2162 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
2163 #define   LANE_STAGGER_MASK             0x1F
2164 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2165                                                          _PORT_PCS_DW12_LN01_B, \
2166                                                          _PORT_PCS_DW12_LN01_C)
2167 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2168                                                          _PORT_PCS_DW12_LN23_B, \
2169                                                          _PORT_PCS_DW12_LN23_C)
2170 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2171                                                          _PORT_PCS_DW12_GRP_B, \
2172                                                          _PORT_PCS_DW12_GRP_C)
2173
2174 /* BXT PHY TX registers */
2175 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
2176                                           ((lane) & 1) * 0x80)
2177
2178 #define _PORT_TX_DW2_LN0_A              0x162508
2179 #define _PORT_TX_DW2_LN0_B              0x6C508
2180 #define _PORT_TX_DW2_LN0_C              0x6C908
2181 #define _PORT_TX_DW2_GRP_A              0x162D08
2182 #define _PORT_TX_DW2_GRP_B              0x6CD08
2183 #define _PORT_TX_DW2_GRP_C              0x6CF08
2184 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2185                                                          _PORT_TX_DW2_LN0_B, \
2186                                                          _PORT_TX_DW2_LN0_C)
2187 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2188                                                          _PORT_TX_DW2_GRP_B, \
2189                                                          _PORT_TX_DW2_GRP_C)
2190 #define   MARGIN_000_SHIFT              16
2191 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
2192 #define   UNIQ_TRANS_SCALE_SHIFT        8
2193 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
2194
2195 #define _PORT_TX_DW3_LN0_A              0x16250C
2196 #define _PORT_TX_DW3_LN0_B              0x6C50C
2197 #define _PORT_TX_DW3_LN0_C              0x6C90C
2198 #define _PORT_TX_DW3_GRP_A              0x162D0C
2199 #define _PORT_TX_DW3_GRP_B              0x6CD0C
2200 #define _PORT_TX_DW3_GRP_C              0x6CF0C
2201 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2202                                                          _PORT_TX_DW3_LN0_B, \
2203                                                          _PORT_TX_DW3_LN0_C)
2204 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2205                                                          _PORT_TX_DW3_GRP_B, \
2206                                                          _PORT_TX_DW3_GRP_C)
2207 #define   SCALE_DCOMP_METHOD            (1 << 26)
2208 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
2209
2210 #define _PORT_TX_DW4_LN0_A              0x162510
2211 #define _PORT_TX_DW4_LN0_B              0x6C510
2212 #define _PORT_TX_DW4_LN0_C              0x6C910
2213 #define _PORT_TX_DW4_GRP_A              0x162D10
2214 #define _PORT_TX_DW4_GRP_B              0x6CD10
2215 #define _PORT_TX_DW4_GRP_C              0x6CF10
2216 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2217                                                          _PORT_TX_DW4_LN0_B, \
2218                                                          _PORT_TX_DW4_LN0_C)
2219 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2220                                                          _PORT_TX_DW4_GRP_B, \
2221                                                          _PORT_TX_DW4_GRP_C)
2222 #define   DEEMPH_SHIFT                  24
2223 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
2224
2225 #define _PORT_TX_DW5_LN0_A              0x162514
2226 #define _PORT_TX_DW5_LN0_B              0x6C514
2227 #define _PORT_TX_DW5_LN0_C              0x6C914
2228 #define _PORT_TX_DW5_GRP_A              0x162D14
2229 #define _PORT_TX_DW5_GRP_B              0x6CD14
2230 #define _PORT_TX_DW5_GRP_C              0x6CF14
2231 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2232                                                          _PORT_TX_DW5_LN0_B, \
2233                                                          _PORT_TX_DW5_LN0_C)
2234 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2235                                                          _PORT_TX_DW5_GRP_B, \
2236                                                          _PORT_TX_DW5_GRP_C)
2237 #define   DCC_DELAY_RANGE_1             (1 << 9)
2238 #define   DCC_DELAY_RANGE_2             (1 << 8)
2239
2240 #define _PORT_TX_DW14_LN0_A             0x162538
2241 #define _PORT_TX_DW14_LN0_B             0x6C538
2242 #define _PORT_TX_DW14_LN0_C             0x6C938
2243 #define   LATENCY_OPTIM_SHIFT           30
2244 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
2245 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
2246         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
2247                                    _PORT_TX_DW14_LN0_C) +               \
2248               _BXT_LANE_OFFSET(lane))
2249
2250 /* UAIMI scratch pad register 1 */
2251 #define UAIMI_SPR1                      _MMIO(0x4F074)
2252 /* SKL VccIO mask */
2253 #define SKL_VCCIO_MASK                  0x1
2254 /* SKL balance leg register */
2255 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2256 /* I_boost values */
2257 #define BALANCE_LEG_SHIFT(port)         (8 + 3 * (port))
2258 #define BALANCE_LEG_MASK(port)          (7 << (8 + 3 * (port)))
2259 /* Balance leg disable bits */
2260 #define BALANCE_LEG_DISABLE_SHIFT       23
2261 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2262
2263 /*
2264  * Fence registers
2265  * [0-7]  @ 0x2000 gen2,gen3
2266  * [8-15] @ 0x3000 945,g33,pnv
2267  *
2268  * [0-15] @ 0x3000 gen4,gen5
2269  *
2270  * [0-15] @ 0x100000 gen6,vlv,chv
2271  * [0-31] @ 0x100000 gen7+
2272  */
2273 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2274 #define   I830_FENCE_START_MASK         0x07f80000
2275 #define   I830_FENCE_TILING_Y_SHIFT     12
2276 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2277 #define   I830_FENCE_PITCH_SHIFT        4
2278 #define   I830_FENCE_REG_VALID          (1 << 0)
2279 #define   I915_FENCE_MAX_PITCH_VAL      4
2280 #define   I830_FENCE_MAX_PITCH_VAL      6
2281 #define   I830_FENCE_MAX_SIZE_VAL       (1 << 8)
2282
2283 #define   I915_FENCE_START_MASK         0x0ff00000
2284 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2285
2286 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2287 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2288 #define   I965_FENCE_PITCH_SHIFT        2
2289 #define   I965_FENCE_TILING_Y_SHIFT     1
2290 #define   I965_FENCE_REG_VALID          (1 << 0)
2291 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2292
2293 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2294 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2295 #define   GEN6_FENCE_PITCH_SHIFT        32
2296 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2297
2298
2299 /* control register for cpu gtt access */
2300 #define TILECTL                         _MMIO(0x101000)
2301 #define   TILECTL_SWZCTL                        (1 << 0)
2302 #define   TILECTL_TLBPF                 (1 << 1)
2303 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2304 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2305
2306 /*
2307  * Instruction and interrupt control regs
2308  */
2309 #define PGTBL_CTL       _MMIO(0x02020)
2310 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2311 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2312 #define PGTBL_ER        _MMIO(0x02024)
2313 #define PRB0_BASE       (0x2030 - 0x30)
2314 #define PRB1_BASE       (0x2040 - 0x30) /* 830,gen3 */
2315 #define PRB2_BASE       (0x2050 - 0x30) /* gen3 */
2316 #define SRB0_BASE       (0x2100 - 0x30) /* gen2 */
2317 #define SRB1_BASE       (0x2110 - 0x30) /* gen2 */
2318 #define SRB2_BASE       (0x2120 - 0x30) /* 830 */
2319 #define SRB3_BASE       (0x2130 - 0x30) /* 830 */
2320 #define RENDER_RING_BASE        0x02000
2321 #define BSD_RING_BASE           0x04000
2322 #define GEN6_BSD_RING_BASE      0x12000
2323 #define GEN8_BSD2_RING_BASE     0x1c000
2324 #define GEN11_BSD_RING_BASE     0x1c0000
2325 #define GEN11_BSD2_RING_BASE    0x1c4000
2326 #define GEN11_BSD3_RING_BASE    0x1d0000
2327 #define GEN11_BSD4_RING_BASE    0x1d4000
2328 #define VEBOX_RING_BASE         0x1a000
2329 #define GEN11_VEBOX_RING_BASE           0x1c8000
2330 #define GEN11_VEBOX2_RING_BASE          0x1d8000
2331 #define BLT_RING_BASE           0x22000
2332 #define RING_TAIL(base)         _MMIO((base) + 0x30)
2333 #define RING_HEAD(base)         _MMIO((base) + 0x34)
2334 #define RING_START(base)        _MMIO((base) + 0x38)
2335 #define RING_CTL(base)          _MMIO((base) + 0x3c)
2336 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2337 #define RING_SYNC_0(base)       _MMIO((base) + 0x40)
2338 #define RING_SYNC_1(base)       _MMIO((base) + 0x44)
2339 #define RING_SYNC_2(base)       _MMIO((base) + 0x48)
2340 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2341 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2342 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2343 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2344 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2345 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2346 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2347 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2348 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2349 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2350 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2351 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2352 #define GEN6_NOSYNC     INVALID_MMIO_REG
2353 #define RING_PSMI_CTL(base)     _MMIO((base) + 0x50)
2354 #define RING_MAX_IDLE(base)     _MMIO((base) + 0x54)
2355 #define RING_HWS_PGA(base)      _MMIO((base) + 0x80)
2356 #define RING_HWS_PGA_GEN6(base) _MMIO((base) + 0x2080)
2357 #define RING_RESET_CTL(base)    _MMIO((base) + 0xd0)
2358 #define   RESET_CTL_REQUEST_RESET  (1 << 0)
2359 #define   RESET_CTL_READY_TO_RESET (1 << 1)
2360 #define RING_SEMA_WAIT_POLL(base) _MMIO((base) + 0x24c)
2361
2362 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2363 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2364 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2365 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2366 #define ARB_MODE                _MMIO(0x4030)
2367 #define   ARB_MODE_SWIZZLE_SNB  (1 << 4)
2368 #define   ARB_MODE_SWIZZLE_IVB  (1 << 5)
2369 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2370 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2371 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2372 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2373 #define GEN7_LRA_LIMITS_REG_NUM 13
2374 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2375 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2376
2377 #define GAMTARBMODE             _MMIO(0x04a08)
2378 #define   ARB_MODE_BWGTLB_DISABLE (1 << 9)
2379 #define   ARB_MODE_SWIZZLE_BDW  (1 << 1)
2380 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2381 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100 * (engine)->hw_id)
2382 #define GEN8_RING_FAULT_REG     _MMIO(0x4094)
2383 #define   GEN8_RING_FAULT_ENGINE_ID(x)  (((x) >> 12) & 0x7)
2384 #define   RING_FAULT_GTTSEL_MASK (1 << 11)
2385 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2386 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2387 #define   RING_FAULT_VALID      (1 << 0)
2388 #define DONE_REG                _MMIO(0x40b0)
2389 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2390 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2391 #define GEN10_PAT_INDEX(index)  _MMIO(0x40e0 + (index) * 4)
2392 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2393 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2394 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2395 #define RING_ACTHD(base)        _MMIO((base) + 0x74)
2396 #define RING_ACTHD_UDW(base)    _MMIO((base) + 0x5c)
2397 #define RING_NOPID(base)        _MMIO((base) + 0x94)
2398 #define RING_IMR(base)          _MMIO((base) + 0xa8)
2399 #define RING_HWSTAM(base)       _MMIO((base) + 0x98)
2400 #define RING_TIMESTAMP(base)            _MMIO((base) + 0x358)
2401 #define RING_TIMESTAMP_UDW(base)        _MMIO((base) + 0x358 + 4)
2402 #define   TAIL_ADDR             0x001FFFF8
2403 #define   HEAD_WRAP_COUNT       0xFFE00000
2404 #define   HEAD_WRAP_ONE         0x00200000
2405 #define   HEAD_ADDR             0x001FFFFC
2406 #define   RING_NR_PAGES         0x001FF000
2407 #define   RING_REPORT_MASK      0x00000006
2408 #define   RING_REPORT_64K       0x00000002
2409 #define   RING_REPORT_128K      0x00000004
2410 #define   RING_NO_REPORT        0x00000000
2411 #define   RING_VALID_MASK       0x00000001
2412 #define   RING_VALID            0x00000001
2413 #define   RING_INVALID          0x00000000
2414 #define   RING_WAIT_I8XX        (1 << 0) /* gen2, PRBx_HEAD */
2415 #define   RING_WAIT             (1 << 11) /* gen3+, PRBx_CTL */
2416 #define   RING_WAIT_SEMAPHORE   (1 << 10) /* gen6+ */
2417
2418 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base) + 0x4D0) + (i) * 4)
2419 #define   RING_MAX_NONPRIV_SLOTS  12
2420
2421 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2422
2423 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2424 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1 << 18)
2425
2426 #define GEN8_GAMW_ECO_DEV_RW_IA _MMIO(0x4080)
2427 #define   GAMW_ECO_ENABLE_64K_IPS_FIELD 0xF
2428
2429 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2430 #define   GAMT_CHKN_DISABLE_L3_COH_PIPE                 (1 << 31)
2431 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1 << 28)
2432 #define   GAMT_CHKN_DISABLE_I2M_CYCLE_ON_WR_PORT        (1 << 24)
2433
2434 #define GEN8_RTCR       _MMIO(0x4260)
2435 #define GEN8_M1TCR      _MMIO(0x4264)
2436 #define GEN8_M2TCR      _MMIO(0x4268)
2437 #define GEN8_BTCR       _MMIO(0x426c)
2438 #define GEN8_VTCR       _MMIO(0x4270)
2439
2440 #if 0
2441 #define PRB0_TAIL       _MMIO(0x2030)
2442 #define PRB0_HEAD       _MMIO(0x2034)
2443 #define PRB0_START      _MMIO(0x2038)
2444 #define PRB0_CTL        _MMIO(0x203c)
2445 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2446 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2447 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2448 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2449 #endif
2450 #define IPEIR_I965      _MMIO(0x2064)
2451 #define IPEHR_I965      _MMIO(0x2068)
2452 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2453 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2454 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2455 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2456 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2457 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2458 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2459 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2460 #define   GEN11_MCR_SLICE(slice)        (((slice) & 0xf) << 27)
2461 #define   GEN11_MCR_SLICE_MASK          GEN11_MCR_SLICE(0xf)
2462 #define   GEN11_MCR_SUBSLICE(subslice)  (((subslice) & 0x7) << 24)
2463 #define   GEN11_MCR_SUBSLICE_MASK       GEN11_MCR_SUBSLICE(0x7)
2464 #define RING_IPEIR(base)        _MMIO((base) + 0x64)
2465 #define RING_IPEHR(base)        _MMIO((base) + 0x68)
2466 /*
2467  * On GEN4, only the render ring INSTDONE exists and has a different
2468  * layout than the GEN7+ version.
2469  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2470  */
2471 #define RING_INSTDONE(base)     _MMIO((base) + 0x6c)
2472 #define RING_INSTPS(base)       _MMIO((base) + 0x70)
2473 #define RING_DMA_FADD(base)     _MMIO((base) + 0x78)
2474 #define RING_DMA_FADD_UDW(base) _MMIO((base) + 0x60) /* gen8+ */
2475 #define RING_INSTPM(base)       _MMIO((base) + 0xc0)
2476 #define RING_MI_MODE(base)      _MMIO((base) + 0x9c)
2477 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2478 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2479 #define ACTHD_I965      _MMIO(0x2074)
2480 #define HWS_PGA         _MMIO(0x2080)
2481 #define HWS_ADDRESS_MASK        0xfffff000
2482 #define HWS_START_ADDRESS_SHIFT 4
2483 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2484 #define   PWRCTX_EN     (1 << 0)
2485 #define IPEIR           _MMIO(0x2088)
2486 #define IPEHR           _MMIO(0x208c)
2487 #define GEN2_INSTDONE   _MMIO(0x2090)
2488 #define NOPID           _MMIO(0x2094)
2489 #define HWSTAM          _MMIO(0x2098)
2490 #define DMA_FADD_I8XX   _MMIO(0x20d0)
2491 #define RING_BBSTATE(base)      _MMIO((base) + 0x110)
2492 #define   RING_BB_PPGTT         (1 << 5)
2493 #define RING_SBBADDR(base)      _MMIO((base) + 0x114) /* hsw+ */
2494 #define RING_SBBSTATE(base)     _MMIO((base) + 0x118) /* hsw+ */
2495 #define RING_SBBADDR_UDW(base)  _MMIO((base) + 0x11c) /* gen8+ */
2496 #define RING_BBADDR(base)       _MMIO((base) + 0x140)
2497 #define RING_BBADDR_UDW(base)   _MMIO((base) + 0x168) /* gen8+ */
2498 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base) + 0x1c0) /* gen8+ */
2499 #define RING_INDIRECT_CTX(base)         _MMIO((base) + 0x1c4) /* gen8+ */
2500 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base) + 0x1c8) /* gen8+ */
2501 #define RING_CTX_TIMESTAMP(base)        _MMIO((base) + 0x3a8) /* gen8+ */
2502
2503 #define ERROR_GEN6      _MMIO(0x40a0)
2504 #define GEN7_ERR_INT    _MMIO(0x44040)
2505 #define   ERR_INT_POISON                (1 << 31)
2506 #define   ERR_INT_MMIO_UNCLAIMED        (1 << 13)
2507 #define   ERR_INT_PIPE_CRC_DONE_C       (1 << 8)
2508 #define   ERR_INT_FIFO_UNDERRUN_C       (1 << 6)
2509 #define   ERR_INT_PIPE_CRC_DONE_B       (1 << 5)
2510 #define   ERR_INT_FIFO_UNDERRUN_B       (1 << 3)
2511 #define   ERR_INT_PIPE_CRC_DONE_A       (1 << 2)
2512 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1 << (2 + (pipe) * 3))
2513 #define   ERR_INT_FIFO_UNDERRUN_A       (1 << 0)
2514 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1 << ((pipe) * 3))
2515
2516 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2517 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2518 #define   FAULT_VA_HIGH_BITS            (0xf << 0)
2519 #define   FAULT_GTT_SEL                 (1 << 4)
2520
2521 #define FPGA_DBG                _MMIO(0x42300)
2522 #define   FPGA_DBG_RM_NOCLAIM   (1 << 31)
2523
2524 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2525 #define   CLAIM_ER_CLR          (1 << 31)
2526 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2527 #define   CLAIM_ER_CTR_MASK     0xffff
2528
2529 #define DERRMR          _MMIO(0x44050)
2530 /* Note that HBLANK events are reserved on bdw+ */
2531 #define   DERRMR_PIPEA_SCANLINE         (1 << 0)
2532 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1 << 1)
2533 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1 << 2)
2534 #define   DERRMR_PIPEA_VBLANK           (1 << 3)
2535 #define   DERRMR_PIPEA_HBLANK           (1 << 5)
2536 #define   DERRMR_PIPEB_SCANLINE         (1 << 8)
2537 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1 << 9)
2538 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1 << 10)
2539 #define   DERRMR_PIPEB_VBLANK           (1 << 11)
2540 #define   DERRMR_PIPEB_HBLANK           (1 << 13)
2541 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2542 #define   DERRMR_PIPEC_SCANLINE         (1 << 14)
2543 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1 << 15)
2544 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1 << 20)
2545 #define   DERRMR_PIPEC_VBLANK           (1 << 21)
2546 #define   DERRMR_PIPEC_HBLANK           (1 << 22)
2547
2548
2549 /* GM45+ chicken bits -- debug workaround bits that may be required
2550  * for various sorts of correct behavior.  The top 16 bits of each are
2551  * the enables for writing to the corresponding low bit.
2552  */
2553 #define _3D_CHICKEN     _MMIO(0x2084)
2554 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2555 #define _3D_CHICKEN2    _MMIO(0x208c)
2556
2557 #define FF_SLICE_CHICKEN        _MMIO(0x2088)
2558 #define  FF_SLICE_CHICKEN_CL_PROVOKING_VERTEX_FIX       (1 << 1)
2559
2560 /* Disables pipelining of read flushes past the SF-WIZ interface.
2561  * Required on all Ironlake steppings according to the B-Spec, but the
2562  * particular danger of not doing so is not specified.
2563  */
2564 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2565 #define _3D_CHICKEN3    _MMIO(0x2090)
2566 #define  _3D_CHICKEN_SF_PROVOKING_VERTEX_FIX            (1 << 12)
2567 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2568 #define  _3D_CHICKEN3_AA_LINE_QUALITY_FIX_ENABLE        (1 << 5)
2569 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2570 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x) << 1) /* gen8+ */
2571 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2572
2573 #define MI_MODE         _MMIO(0x209c)
2574 # define VS_TIMER_DISPATCH                              (1 << 6)
2575 # define MI_FLUSH_ENABLE                                (1 << 12)
2576 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2577 # define MODE_IDLE                                      (1 << 9)
2578 # define STOP_RING                                      (1 << 8)
2579
2580 #define GEN6_GT_MODE    _MMIO(0x20d0)
2581 #define GEN7_GT_MODE    _MMIO(0x7008)
2582 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2583 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2584 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2585 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2586 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2587 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2588 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2589 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2590
2591 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2592 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2593 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2594
2595 /* WaClearTdlStateAckDirtyBits */
2596 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2597 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2598 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2599 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2600 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2601 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2602 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2603 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2604         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2605          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2606
2607 #define GFX_MODE        _MMIO(0x2520)
2608 #define GFX_MODE_GEN7   _MMIO(0x229c)
2609 #define RING_MODE_GEN7(engine)  _MMIO((engine)->mmio_base + 0x29c)
2610 #define   GFX_RUN_LIST_ENABLE           (1 << 15)
2611 #define   GFX_INTERRUPT_STEERING        (1 << 14)
2612 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1 << 13)
2613 #define   GFX_SURFACE_FAULT_ENABLE      (1 << 12)
2614 #define   GFX_REPLAY_MODE               (1 << 11)
2615 #define   GFX_PSMI_GRANULARITY          (1 << 10)
2616 #define   GFX_PPGTT_ENABLE              (1 << 9)
2617 #define   GEN8_GFX_PPGTT_48B            (1 << 7)
2618
2619 #define   GFX_FORWARD_VBLANK_MASK       (3 << 5)
2620 #define   GFX_FORWARD_VBLANK_NEVER      (0 << 5)
2621 #define   GFX_FORWARD_VBLANK_ALWAYS     (1 << 5)
2622 #define   GFX_FORWARD_VBLANK_COND       (2 << 5)
2623
2624 #define   GEN11_GFX_DISABLE_LEGACY_MODE (1 << 3)
2625
2626 #define VLV_DISPLAY_BASE 0x180000
2627 #define VLV_MIPI_BASE VLV_DISPLAY_BASE
2628 #define BXT_MIPI_BASE 0x60000
2629
2630 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2631 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2632 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2633 #define IER             _MMIO(0x20a0)
2634 #define IIR             _MMIO(0x20a4)
2635 #define IMR             _MMIO(0x20a8)
2636 #define ISR             _MMIO(0x20ac)
2637 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2638 #define   GINT_DIS              (1 << 22)
2639 #define   GCFG_DIS              (1 << 8)
2640 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2641 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2642 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2643 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2644 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2645 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2646 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2647 #define VLV_PCBR_ADDR_SHIFT     12
2648
2649 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1 << (11 - (plane))) /* A and B only */
2650 #define EIR             _MMIO(0x20b0)
2651 #define EMR             _MMIO(0x20b4)
2652 #define ESR             _MMIO(0x20b8)
2653 #define   GM45_ERROR_PAGE_TABLE                         (1 << 5)
2654 #define   GM45_ERROR_MEM_PRIV                           (1 << 4)
2655 #define   I915_ERROR_PAGE_TABLE                         (1 << 4)
2656 #define   GM45_ERROR_CP_PRIV                            (1 << 3)
2657 #define   I915_ERROR_MEMORY_REFRESH                     (1 << 1)
2658 #define   I915_ERROR_INSTRUCTION                        (1 << 0)
2659 #define INSTPM          _MMIO(0x20c0)
2660 #define   INSTPM_SELF_EN (1 << 12) /* 915GM only */
2661 #define   INSTPM_AGPBUSY_INT_EN (1 << 11) /* gen3: when disabled, pending interrupts
2662                                         will not assert AGPBUSY# and will only
2663                                         be delivered when out of C3. */
2664 #define   INSTPM_FORCE_ORDERING                         (1 << 7) /* GEN6+ */
2665 #define   INSTPM_TLB_INVALIDATE (1 << 9)
2666 #define   INSTPM_SYNC_FLUSH     (1 << 5)
2667 #define ACTHD           _MMIO(0x20c8)
2668 #define MEM_MODE        _MMIO(0x20cc)
2669 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1 << 3) /* 830 only */
2670 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1 << 2) /* 830/845 only */
2671 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1 << 2) /* 85x only */
2672 #define FW_BLC          _MMIO(0x20d8)
2673 #define FW_BLC2         _MMIO(0x20dc)
2674 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2675 #define   FW_BLC_SELF_EN_MASK      (1 << 31)
2676 #define   FW_BLC_SELF_FIFO_MASK    (1 << 16) /* 945 only */
2677 #define   FW_BLC_SELF_EN           (1 << 15) /* 945 only */
2678 #define MM_BURST_LENGTH     0x00700000
2679 #define MM_FIFO_WATERMARK   0x0001F000
2680 #define LM_BURST_LENGTH     0x00000700
2681 #define LM_FIFO_WATERMARK   0x0000001F
2682 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2683
2684 #define MBUS_ABOX_CTL                   _MMIO(0x45038)
2685 #define MBUS_ABOX_BW_CREDIT_MASK        (3 << 20)
2686 #define MBUS_ABOX_BW_CREDIT(x)          ((x) << 20)
2687 #define MBUS_ABOX_B_CREDIT_MASK         (0xF << 16)
2688 #define MBUS_ABOX_B_CREDIT(x)           ((x) << 16)
2689 #define MBUS_ABOX_BT_CREDIT_POOL2_MASK  (0x1F << 8)
2690 #define MBUS_ABOX_BT_CREDIT_POOL2(x)    ((x) << 8)
2691 #define MBUS_ABOX_BT_CREDIT_POOL1_MASK  (0x1F << 0)
2692 #define MBUS_ABOX_BT_CREDIT_POOL1(x)    ((x) << 0)
2693
2694 #define _PIPEA_MBUS_DBOX_CTL            0x7003C
2695 #define _PIPEB_MBUS_DBOX_CTL            0x7103C
2696 #define PIPE_MBUS_DBOX_CTL(pipe)        _MMIO_PIPE(pipe, _PIPEA_MBUS_DBOX_CTL, \
2697                                                    _PIPEB_MBUS_DBOX_CTL)
2698 #define MBUS_DBOX_BW_CREDIT_MASK        (3 << 14)
2699 #define MBUS_DBOX_BW_CREDIT(x)          ((x) << 14)
2700 #define MBUS_DBOX_B_CREDIT_MASK         (0x1F << 8)
2701 #define MBUS_DBOX_B_CREDIT(x)           ((x) << 8)
2702 #define MBUS_DBOX_A_CREDIT_MASK         (0xF << 0)
2703 #define MBUS_DBOX_A_CREDIT(x)           ((x) << 0)
2704
2705 #define MBUS_UBOX_CTL                   _MMIO(0x4503C)
2706 #define MBUS_BBOX_CTL_S1                _MMIO(0x45040)
2707 #define MBUS_BBOX_CTL_S2                _MMIO(0x45044)
2708
2709 /* Make render/texture TLB fetches lower priorty than associated data
2710  *   fetches. This is not turned on by default
2711  */
2712 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2713
2714 /* Isoch request wait on GTT enable (Display A/B/C streams).
2715  * Make isoch requests stall on the TLB update. May cause
2716  * display underruns (test mode only)
2717  */
2718 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2719
2720 /* Block grant count for isoch requests when block count is
2721  * set to a finite value.
2722  */
2723 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2724 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2725 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2726 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2727 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2728
2729 /* Enable render writes to complete in C2/C3/C4 power states.
2730  * If this isn't enabled, render writes are prevented in low
2731  * power states. That seems bad to me.
2732  */
2733 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2734
2735 /* This acknowledges an async flip immediately instead
2736  * of waiting for 2TLB fetches.
2737  */
2738 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2739
2740 /* Enables non-sequential data reads through arbiter
2741  */
2742 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2743
2744 /* Disable FSB snooping of cacheable write cycles from binner/render
2745  * command stream
2746  */
2747 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2748
2749 /* Arbiter time slice for non-isoch streams */
2750 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2751 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2752 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2753 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2754 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2755 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2756 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2757 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2758 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2759
2760 /* Low priority grace period page size */
2761 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2762 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2763
2764 /* Disable display A/B trickle feed */
2765 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2766
2767 /* Set display plane priority */
2768 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2769 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2770
2771 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2772 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2773 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2774
2775 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2776 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1 << 8)
2777 #define   CM0_IZ_OPT_DISABLE      (1 << 6)
2778 #define   CM0_ZR_OPT_DISABLE      (1 << 5)
2779 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1 << 5)
2780 #define   CM0_DEPTH_EVICT_DISABLE (1 << 4)
2781 #define   CM0_COLOR_EVICT_DISABLE (1 << 3)
2782 #define   CM0_DEPTH_WRITE_DISABLE (1 << 1)
2783 #define   CM0_RC_OP_FLUSH_DISABLE (1 << 0)
2784 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2785 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2786 #define   GFX_FLSH_CNTL_EN      (1 << 0)
2787 #define ECOSKPD         _MMIO(0x21d0)
2788 #define   ECO_GATING_CX_ONLY    (1 << 3)
2789 #define   ECO_FLIP_DONE         (1 << 0)
2790
2791 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2792 #define RC_OP_FLUSH_ENABLE (1 << 0)
2793 #define   HIZ_RAW_STALL_OPT_DISABLE (1 << 2)
2794 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2795 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1 << 6)
2796 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1 << 6)
2797 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1 << 1)
2798
2799 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2800 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2801 #define   GEN6_BLITTER_FBC_NOTIFY                       (1 << 3)
2802
2803 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2804 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2805 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2806 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1 << 10)
2807
2808 #define GEN6_RCS_PWR_FSM _MMIO(0x22ac)
2809 #define GEN9_RCS_FE_FSM2 _MMIO(0x22a4)
2810
2811 /* Fuse readout registers for GT */
2812 #define HSW_PAVP_FUSE1                  _MMIO(0x911C)
2813 #define   HSW_F1_EU_DIS_SHIFT           16
2814 #define   HSW_F1_EU_DIS_MASK            (0x3 << HSW_F1_EU_DIS_SHIFT)
2815 #define   HSW_F1_EU_DIS_10EUS           0
2816 #define   HSW_F1_EU_DIS_8EUS            1
2817 #define   HSW_F1_EU_DIS_6EUS            2
2818
2819 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2820 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2821 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2822 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2823 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2824 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2825 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2826 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2827 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2828 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2829 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2830
2831 #define GEN8_FUSE2                      _MMIO(0x9120)
2832 #define   GEN8_F2_SS_DIS_SHIFT          21
2833 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2834 #define   GEN8_F2_S_ENA_SHIFT           25
2835 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2836
2837 #define   GEN9_F2_SS_DIS_SHIFT          20
2838 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2839
2840 #define   GEN10_F2_S_ENA_SHIFT          22
2841 #define   GEN10_F2_S_ENA_MASK           (0x3f << GEN10_F2_S_ENA_SHIFT)
2842 #define   GEN10_F2_SS_DIS_SHIFT         18
2843 #define   GEN10_F2_SS_DIS_MASK          (0xf << GEN10_F2_SS_DIS_SHIFT)
2844
2845 #define GEN10_MIRROR_FUSE3              _MMIO(0x9118)
2846 #define GEN10_L3BANK_PAIR_COUNT     4
2847 #define GEN10_L3BANK_MASK   0x0F
2848
2849 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2850 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2851 #define   GEN8_EU_DIS0_S1_SHIFT         24
2852 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2853
2854 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2855 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2856 #define   GEN8_EU_DIS1_S2_SHIFT         16
2857 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2858
2859 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2860 #define   GEN8_EU_DIS2_S2_MASK          0xff
2861
2862 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice) * 0x4)
2863
2864 #define GEN10_EU_DISABLE3               _MMIO(0x9140)
2865 #define   GEN10_EU_DIS_SS_MASK          0xff
2866
2867 #define GEN11_GT_VEBOX_VDBOX_DISABLE    _MMIO(0x9140)
2868 #define   GEN11_GT_VDBOX_DISABLE_MASK   0xff
2869 #define   GEN11_GT_VEBOX_DISABLE_SHIFT  16
2870 #define   GEN11_GT_VEBOX_DISABLE_MASK   (0xff << GEN11_GT_VEBOX_DISABLE_SHIFT)
2871
2872 #define GEN11_EU_DISABLE _MMIO(0x9134)
2873 #define GEN11_EU_DIS_MASK 0xFF
2874
2875 #define GEN11_GT_SLICE_ENABLE _MMIO(0x9138)
2876 #define GEN11_GT_S_ENA_MASK 0xFF
2877
2878 #define GEN11_GT_SUBSLICE_DISABLE _MMIO(0x913C)
2879
2880 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2881 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2882 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2883 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2884 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2885
2886 /* On modern GEN architectures interrupt control consists of two sets
2887  * of registers. The first set pertains to the ring generating the
2888  * interrupt. The second control is for the functional block generating the
2889  * interrupt. These are PM, GT, DE, etc.
2890  *
2891  * Luckily *knocks on wood* all the ring interrupt bits match up with the
2892  * GT interrupt bits, so we don't need to duplicate the defines.
2893  *
2894  * These defines should cover us well from SNB->HSW with minor exceptions
2895  * it can also work on ILK.
2896  */
2897 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
2898 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
2899 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
2900 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
2901 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
2902 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
2903 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
2904 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
2905 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
2906 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
2907 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
2908 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
2909 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
2910
2911 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
2912 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
2913
2914 #define GT_PARITY_ERROR(dev_priv) \
2915         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
2916          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
2917
2918 /* These are all the "old" interrupts */
2919 #define ILK_BSD_USER_INTERRUPT                          (1 << 5)
2920
2921 #define I915_PM_INTERRUPT                               (1 << 31)
2922 #define I915_ISP_INTERRUPT                              (1 << 22)
2923 #define I915_LPE_PIPE_B_INTERRUPT                       (1 << 21)
2924 #define I915_LPE_PIPE_A_INTERRUPT                       (1 << 20)
2925 #define I915_MIPIC_INTERRUPT                            (1 << 19)
2926 #define I915_MIPIA_INTERRUPT                            (1 << 18)
2927 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1 << 18)
2928 #define I915_DISPLAY_PORT_INTERRUPT                     (1 << 17)
2929 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1 << 16)
2930 #define I915_MASTER_ERROR_INTERRUPT                     (1 << 15)
2931 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT            (1 << 14)
2932 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1 << 14) /* p-state */
2933 #define I915_DISPLAY_PIPE_A_HBLANK_INTERRUPT            (1 << 13)
2934 #define I915_HWB_OOM_INTERRUPT                          (1 << 13)
2935 #define I915_LPE_PIPE_C_INTERRUPT                       (1 << 12)
2936 #define I915_SYNC_STATUS_INTERRUPT                      (1 << 12)
2937 #define I915_MISC_INTERRUPT                             (1 << 11)
2938 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1 << 11)
2939 #define I915_DISPLAY_PIPE_C_VBLANK_INTERRUPT            (1 << 10)
2940 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1 << 10)
2941 #define I915_DISPLAY_PIPE_C_EVENT_INTERRUPT             (1 << 9)
2942 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1 << 9)
2943 #define I915_DISPLAY_PIPE_C_DPBM_INTERRUPT              (1 << 8)
2944 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1 << 8)
2945 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1 << 7)
2946 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1 << 6)
2947 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1 << 5)
2948 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1 << 4)
2949 #define I915_DISPLAY_PIPE_A_DPBM_INTERRUPT              (1 << 3)
2950 #define I915_DISPLAY_PIPE_B_DPBM_INTERRUPT              (1 << 2)
2951 #define I915_DEBUG_INTERRUPT                            (1 << 2)
2952 #define I915_WINVALID_INTERRUPT                         (1 << 1)
2953 #define I915_USER_INTERRUPT                             (1 << 1)
2954 #define I915_ASLE_INTERRUPT                             (1 << 0)
2955 #define I915_BSD_USER_INTERRUPT                         (1 << 25)
2956
2957 #define I915_HDMI_LPE_AUDIO_BASE        (VLV_DISPLAY_BASE + 0x65000)
2958 #define I915_HDMI_LPE_AUDIO_SIZE        0x1000
2959
2960 /* DisplayPort Audio w/ LPE */
2961 #define VLV_AUD_CHICKEN_BIT_REG         _MMIO(VLV_DISPLAY_BASE + 0x62F38)
2962 #define VLV_CHICKEN_BIT_DBG_ENABLE      (1 << 0)
2963
2964 #define _VLV_AUD_PORT_EN_B_DBG          (VLV_DISPLAY_BASE + 0x62F20)
2965 #define _VLV_AUD_PORT_EN_C_DBG          (VLV_DISPLAY_BASE + 0x62F30)
2966 #define _VLV_AUD_PORT_EN_D_DBG          (VLV_DISPLAY_BASE + 0x62F34)
2967 #define VLV_AUD_PORT_EN_DBG(port)       _MMIO_PORT3((port) - PORT_B,       \
2968                                                     _VLV_AUD_PORT_EN_B_DBG, \
2969                                                     _VLV_AUD_PORT_EN_C_DBG, \
2970                                                     _VLV_AUD_PORT_EN_D_DBG)
2971 #define VLV_AMP_MUTE                    (1 << 1)
2972
2973 #define GEN6_BSD_RNCID                  _MMIO(0x12198)
2974
2975 #define GEN7_FF_THREAD_MODE             _MMIO(0x20a0)
2976 #define   GEN7_FF_SCHED_MASK            0x0077070
2977 #define   GEN8_FF_DS_REF_CNT_FFME       (1 << 19)
2978 #define   GEN7_FF_TS_SCHED_HS1          (0x5 << 16)
2979 #define   GEN7_FF_TS_SCHED_HS0          (0x3 << 16)
2980 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1 << 16)
2981 #define   GEN7_FF_TS_SCHED_HW           (0x0 << 16) /* Default */
2982 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
2983 #define   GEN7_FF_VS_SCHED_HS1          (0x5 << 12)
2984 #define   GEN7_FF_VS_SCHED_HS0          (0x3 << 12)
2985 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1 << 12) /* Default */
2986 #define   GEN7_FF_VS_SCHED_HW           (0x0 << 12)
2987 #define   GEN7_FF_DS_SCHED_HS1          (0x5 << 4)
2988 #define   GEN7_FF_DS_SCHED_HS0          (0x3 << 4)
2989 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1 << 4)  /* Default */
2990 #define   GEN7_FF_DS_SCHED_HW           (0x0 << 4)
2991
2992 /*
2993  * Framebuffer compression (915+ only)
2994  */
2995
2996 #define FBC_CFB_BASE            _MMIO(0x3200) /* 4k page aligned */
2997 #define FBC_LL_BASE             _MMIO(0x3204) /* 4k page aligned */
2998 #define FBC_CONTROL             _MMIO(0x3208)
2999 #define   FBC_CTL_EN            (1 << 31)
3000 #define   FBC_CTL_PERIODIC      (1 << 30)
3001 #define   FBC_CTL_INTERVAL_SHIFT (16)
3002 #define   FBC_CTL_UNCOMPRESSIBLE (1 << 14)
3003 #define   FBC_CTL_C3_IDLE       (1 << 13)
3004 #define   FBC_CTL_STRIDE_SHIFT  (5)
3005 #define   FBC_CTL_FENCENO_SHIFT (0)
3006 #define FBC_COMMAND             _MMIO(0x320c)
3007 #define   FBC_CMD_COMPRESS      (1 << 0)
3008 #define FBC_STATUS              _MMIO(0x3210)
3009 #define   FBC_STAT_COMPRESSING  (1 << 31)
3010 #define   FBC_STAT_COMPRESSED   (1 << 30)
3011 #define   FBC_STAT_MODIFIED     (1 << 29)
3012 #define   FBC_STAT_CURRENT_LINE_SHIFT   (0)
3013 #define FBC_CONTROL2            _MMIO(0x3214)
3014 #define   FBC_CTL_FENCE_DBL     (0 << 4)
3015 #define   FBC_CTL_IDLE_IMM      (0 << 2)
3016 #define   FBC_CTL_IDLE_FULL     (1 << 2)
3017 #define   FBC_CTL_IDLE_LINE     (2 << 2)
3018 #define   FBC_CTL_IDLE_DEBUG    (3 << 2)
3019 #define   FBC_CTL_CPU_FENCE     (1 << 1)
3020 #define   FBC_CTL_PLANE(plane)  ((plane) << 0)
3021 #define FBC_FENCE_OFF           _MMIO(0x3218) /* BSpec typo has 321Bh */
3022 #define FBC_TAG(i)              _MMIO(0x3300 + (i) * 4)
3023
3024 #define FBC_LL_SIZE             (1536)
3025
3026 #define FBC_LLC_READ_CTRL       _MMIO(0x9044)
3027 #define   FBC_LLC_FULLY_OPEN    (1 << 30)
3028
3029 /* Framebuffer compression for GM45+ */
3030 #define DPFC_CB_BASE            _MMIO(0x3200)
3031 #define DPFC_CONTROL            _MMIO(0x3208)
3032 #define   DPFC_CTL_EN           (1 << 31)
3033 #define   DPFC_CTL_PLANE(plane) ((plane) << 30)
3034 #define   IVB_DPFC_CTL_PLANE(plane)     ((plane) << 29)
3035 #define   DPFC_CTL_FENCE_EN     (1 << 29)
3036 #define   IVB_DPFC_CTL_FENCE_EN (1 << 28)
3037 #define   DPFC_CTL_PERSISTENT_MODE      (1 << 25)
3038 #define   DPFC_SR_EN            (1 << 10)
3039 #define   DPFC_CTL_LIMIT_1X     (0 << 6)
3040 #define   DPFC_CTL_LIMIT_2X     (1 << 6)
3041 #define   DPFC_CTL_LIMIT_4X     (2 << 6)
3042 #define DPFC_RECOMP_CTL         _MMIO(0x320c)
3043 #define   DPFC_RECOMP_STALL_EN  (1 << 27)
3044 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
3045 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
3046 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
3047 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
3048 #define DPFC_STATUS             _MMIO(0x3210)
3049 #define   DPFC_INVAL_SEG_SHIFT  (16)
3050 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
3051 #define   DPFC_COMP_SEG_SHIFT   (0)
3052 #define   DPFC_COMP_SEG_MASK    (0x000007ff)
3053 #define DPFC_STATUS2            _MMIO(0x3214)
3054 #define DPFC_FENCE_YOFF         _MMIO(0x3218)
3055 #define DPFC_CHICKEN            _MMIO(0x3224)
3056 #define   DPFC_HT_MODIFY        (1 << 31)
3057
3058 /* Framebuffer compression for Ironlake */
3059 #define ILK_DPFC_CB_BASE        _MMIO(0x43200)
3060 #define ILK_DPFC_CONTROL        _MMIO(0x43208)
3061 #define   FBC_CTL_FALSE_COLOR   (1 << 10)
3062 /* The bit 28-8 is reserved */
3063 #define   DPFC_RESERVED         (0x1FFFFF00)
3064 #define ILK_DPFC_RECOMP_CTL     _MMIO(0x4320c)
3065 #define ILK_DPFC_STATUS         _MMIO(0x43210)
3066 #define  ILK_DPFC_COMP_SEG_MASK 0x7ff
3067 #define IVB_FBC_STATUS2         _MMIO(0x43214)
3068 #define  IVB_FBC_COMP_SEG_MASK  0x7ff
3069 #define  BDW_FBC_COMP_SEG_MASK  0xfff
3070 #define ILK_DPFC_FENCE_YOFF     _MMIO(0x43218)
3071 #define ILK_DPFC_CHICKEN        _MMIO(0x43224)
3072 #define   ILK_DPFC_DISABLE_DUMMY0 (1 << 8)
3073 #define   ILK_DPFC_NUKE_ON_ANY_MODIFICATION     (1 << 23)
3074 #define ILK_FBC_RT_BASE         _MMIO(0x2128)
3075 #define   ILK_FBC_RT_VALID      (1 << 0)
3076 #define   SNB_FBC_FRONT_BUFFER  (1 << 1)
3077
3078 #define ILK_DISPLAY_CHICKEN1    _MMIO(0x42000)
3079 #define   ILK_FBCQ_DIS          (1 << 22)
3080 #define   ILK_PABSTRETCH_DIS    (1 << 21)
3081
3082
3083 /*
3084  * Framebuffer compression for Sandybridge
3085  *
3086  * The following two registers are of type GTTMMADR
3087  */
3088 #define SNB_DPFC_CTL_SA         _MMIO(0x100100)
3089 #define   SNB_CPU_FENCE_ENABLE  (1 << 29)
3090 #define DPFC_CPU_FENCE_OFFSET   _MMIO(0x100104)
3091
3092 /* Framebuffer compression for Ivybridge */
3093 #define IVB_FBC_RT_BASE                 _MMIO(0x7020)
3094
3095 #define IPS_CTL         _MMIO(0x43408)
3096 #define   IPS_ENABLE    (1 << 31)
3097
3098 #define MSG_FBC_REND_STATE      _MMIO(0x50380)
3099 #define   FBC_REND_NUKE         (1 << 2)
3100 #define   FBC_REND_CACHE_CLEAN  (1 << 1)
3101
3102 /*
3103  * GPIO regs
3104  */
3105 #define GPIOA                   _MMIO(0x5010)
3106 #define GPIOB                   _MMIO(0x5014)
3107 #define GPIOC                   _MMIO(0x5018)
3108 #define GPIOD                   _MMIO(0x501c)
3109 #define GPIOE                   _MMIO(0x5020)
3110 #define GPIOF                   _MMIO(0x5024)
3111 #define GPIOG                   _MMIO(0x5028)
3112 #define GPIOH                   _MMIO(0x502c)
3113 #define GPIOJ                   _MMIO(0x5034)
3114 #define GPIOK                   _MMIO(0x5038)
3115 #define GPIOL                   _MMIO(0x503C)
3116 #define GPIOM                   _MMIO(0x5040)
3117 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
3118 # define GPIO_CLOCK_DIR_IN              (0 << 1)
3119 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
3120 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
3121 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
3122 # define GPIO_CLOCK_VAL_IN              (1 << 4)
3123 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
3124 # define GPIO_DATA_DIR_MASK             (1 << 8)
3125 # define GPIO_DATA_DIR_IN               (0 << 9)
3126 # define GPIO_DATA_DIR_OUT              (1 << 9)
3127 # define GPIO_DATA_VAL_MASK             (1 << 10)
3128 # define GPIO_DATA_VAL_OUT              (1 << 11)
3129 # define GPIO_DATA_VAL_IN               (1 << 12)
3130 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
3131
3132 #define GMBUS0                  _MMIO(dev_priv->gpio_mmio_base + 0x5100) /* clock/port select */
3133 #define   GMBUS_AKSV_SELECT     (1 << 11)
3134 #define   GMBUS_RATE_100KHZ     (0 << 8)
3135 #define   GMBUS_RATE_50KHZ      (1 << 8)
3136 #define   GMBUS_RATE_400KHZ     (2 << 8) /* reserved on Pineview */
3137 #define   GMBUS_RATE_1MHZ       (3 << 8) /* reserved on Pineview */
3138 #define   GMBUS_HOLD_EXT        (1 << 7) /* 300ns hold time, rsvd on Pineview */
3139 #define   GMBUS_BYTE_CNT_OVERRIDE (1 << 6)
3140 #define   GMBUS_PIN_DISABLED    0
3141 #define   GMBUS_PIN_SSC         1
3142 #define   GMBUS_PIN_VGADDC      2
3143 #define   GMBUS_PIN_PANEL       3
3144 #define   GMBUS_PIN_DPD_CHV     3 /* HDMID_CHV */
3145 #define   GMBUS_PIN_DPC         4 /* HDMIC */
3146 #define   GMBUS_PIN_DPB         5 /* SDVO, HDMIB */
3147 #define   GMBUS_PIN_DPD         6 /* HDMID */
3148 #define   GMBUS_PIN_RESERVED    7 /* 7 reserved */
3149 #define   GMBUS_PIN_1_BXT       1 /* BXT+ (atom) and CNP+ (big core) */
3150 #define   GMBUS_PIN_2_BXT       2
3151 #define   GMBUS_PIN_3_BXT       3
3152 #define   GMBUS_PIN_4_CNP       4
3153 #define   GMBUS_PIN_9_TC1_ICP   9
3154 #define   GMBUS_PIN_10_TC2_ICP  10
3155 #define   GMBUS_PIN_11_TC3_ICP  11
3156 #define   GMBUS_PIN_12_TC4_ICP  12
3157
3158 #define   GMBUS_NUM_PINS        13 /* including 0 */
3159 #define GMBUS1                  _MMIO(dev_priv->gpio_mmio_base + 0x5104) /* command/status */
3160 #define   GMBUS_SW_CLR_INT      (1 << 31)
3161 #define   GMBUS_SW_RDY          (1 << 30)
3162 #define   GMBUS_ENT             (1 << 29) /* enable timeout */
3163 #define   GMBUS_CYCLE_NONE      (0 << 25)
3164 #define   GMBUS_CYCLE_WAIT      (1 << 25)
3165 #define   GMBUS_CYCLE_INDEX     (2 << 25)
3166 #define   GMBUS_CYCLE_STOP      (4 << 25)
3167 #define   GMBUS_BYTE_COUNT_SHIFT 16
3168 #define   GMBUS_BYTE_COUNT_MAX   256U
3169 #define   GEN9_GMBUS_BYTE_COUNT_MAX 511U
3170 #define   GMBUS_SLAVE_INDEX_SHIFT 8
3171 #define   GMBUS_SLAVE_ADDR_SHIFT 1
3172 #define   GMBUS_SLAVE_READ      (1 << 0)
3173 #define   GMBUS_SLAVE_WRITE     (0 << 0)
3174 #define GMBUS2                  _MMIO(dev_priv->gpio_mmio_base + 0x5108) /* status */
3175 #define   GMBUS_INUSE           (1 << 15)
3176 #define   GMBUS_HW_WAIT_PHASE   (1 << 14)
3177 #define   GMBUS_STALL_TIMEOUT   (1 << 13)
3178 #define   GMBUS_INT             (1 << 12)
3179 #define   GMBUS_HW_RDY          (1 << 11)
3180 #define   GMBUS_SATOER          (1 << 10)
3181 #define   GMBUS_ACTIVE          (1 << 9)
3182 #define GMBUS3                  _MMIO(dev_priv->gpio_mmio_base + 0x510c) /* data buffer bytes 3-0 */
3183 #define GMBUS4                  _MMIO(dev_priv->gpio_mmio_base + 0x5110) /* interrupt mask (Pineview+) */
3184 #define   GMBUS_SLAVE_TIMEOUT_EN (1 << 4)
3185 #define   GMBUS_NAK_EN          (1 << 3)
3186 #define   GMBUS_IDLE_EN         (1 << 2)
3187 #define   GMBUS_HW_WAIT_EN      (1 << 1)
3188 #define   GMBUS_HW_RDY_EN       (1 << 0)
3189 #define GMBUS5                  _MMIO(dev_priv->gpio_mmio_base + 0x5120) /* byte index */
3190 #define   GMBUS_2BYTE_INDEX_EN  (1 << 31)
3191
3192 /*
3193  * Clock control & power management
3194  */
3195 #define _DPLL_A (dev_priv->info.display_mmio_offset + 0x6014)
3196 #define _DPLL_B (dev_priv->info.display_mmio_offset + 0x6018)
3197 #define _CHV_DPLL_C (dev_priv->info.display_mmio_offset + 0x6030)
3198 #define DPLL(pipe) _MMIO_PIPE3((pipe), _DPLL_A, _DPLL_B, _CHV_DPLL_C)
3199
3200 #define VGA0    _MMIO(0x6000)
3201 #define VGA1    _MMIO(0x6004)
3202 #define VGA_PD  _MMIO(0x6010)
3203 #define   VGA0_PD_P2_DIV_4      (1 << 7)
3204 #define   VGA0_PD_P1_DIV_2      (1 << 5)
3205 #define   VGA0_PD_P1_SHIFT      0
3206 #define   VGA0_PD_P1_MASK       (0x1f << 0)
3207 #define   VGA1_PD_P2_DIV_4      (1 << 15)
3208 #define   VGA1_PD_P1_DIV_2      (1 << 13)
3209 #define   VGA1_PD_P1_SHIFT      8
3210 #define   VGA1_PD_P1_MASK       (0x1f << 8)
3211 #define   DPLL_VCO_ENABLE               (1 << 31)
3212 #define   DPLL_SDVO_HIGH_SPEED          (1 << 30)
3213 #define   DPLL_DVO_2X_MODE              (1 << 30)
3214 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
3215 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
3216 #define   DPLL_REF_CLK_ENABLE_VLV       (1 << 29)
3217 #define   DPLL_VGA_MODE_DIS             (1 << 28)
3218 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
3219 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
3220 #define   DPLL_MODE_MASK                (3 << 26)
3221 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
3222 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
3223 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
3224 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
3225 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
3226 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
3227 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
3228 #define   DPLL_LOCK_VLV                 (1 << 15)
3229 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1 << 14)
3230 #define   DPLL_INTEGRATED_REF_CLK_VLV   (1 << 13)
3231 #define   DPLL_SSC_REF_CLK_CHV          (1 << 13)
3232 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
3233 #define   DPLL_PORTB_READY_MASK         (0xf)
3234
3235 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
3236
3237 /* Additional CHV pll/phy registers */
3238 #define DPIO_PHY_STATUS                 _MMIO(VLV_DISPLAY_BASE + 0x6240)
3239 #define   DPLL_PORTD_READY_MASK         (0xf)
3240 #define DISPLAY_PHY_CONTROL _MMIO(VLV_DISPLAY_BASE + 0x60100)
3241 #define   PHY_CH_POWER_DOWN_OVRD_EN(phy, ch)    (1 << (2 * (phy) + (ch) + 27))
3242 #define   PHY_LDO_DELAY_0NS                     0x0
3243 #define   PHY_LDO_DELAY_200NS                   0x1
3244 #define   PHY_LDO_DELAY_600NS                   0x2
3245 #define   PHY_LDO_SEQ_DELAY(delay, phy)         ((delay) << (2 * (phy) + 23))
3246 #define   PHY_CH_POWER_DOWN_OVRD(mask, phy, ch) ((mask) << (8 * (phy) + 4 * (ch) + 11))
3247 #define   PHY_CH_SU_PSR                         0x1
3248 #define   PHY_CH_DEEP_PSR                       0x7
3249 #define   PHY_CH_POWER_MODE(mode, phy, ch)      ((mode) << (6 * (phy) + 3 * (ch) + 2))
3250 #define   PHY_COM_LANE_RESET_DEASSERT(phy)      (1 << (phy))
3251 #define DISPLAY_PHY_STATUS _MMIO(VLV_DISPLAY_BASE + 0x60104)
3252 #define   PHY_POWERGOOD(phy)    (((phy) == DPIO_PHY0) ? (1 << 31) : (1 << 30))
3253 #define   PHY_STATUS_CMN_LDO(phy, ch)                   (1 << (6 - (6 * (phy) + 3 * (ch))))
3254 #define   PHY_STATUS_SPLINE_LDO(phy, ch, spline)        (1 << (8 - (6 * (phy) + 3 * (ch) + (spline))))
3255
3256 /*
3257  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
3258  * this field (only one bit may be set).
3259  */
3260 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
3261 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
3262 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
3263 /* i830, required in DVO non-gang */
3264 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
3265 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
3266 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
3267 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
3268 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
3269 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
3270 #define   PLL_REF_INPUT_MASK            (3 << 13)
3271 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
3272 /* Ironlake */
3273 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
3274 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
3275 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x) - 1) << 9)
3276 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
3277 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
3278
3279 /*
3280  * Parallel to Serial Load Pulse phase selection.
3281  * Selects the phase for the 10X DPLL clock for the PCIe
3282  * digital display port. The range is 4 to 13; 10 or more
3283  * is just a flip delay. The default is 6
3284  */
3285 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
3286 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
3287 /*
3288  * SDVO multiplier for 945G/GM. Not used on 965.
3289  */
3290 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
3291 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
3292 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
3293
3294 #define _DPLL_A_MD (dev_priv->info.display_mmio_offset + 0x601c)
3295 #define _DPLL_B_MD (dev_priv->info.display_mmio_offset + 0x6020)
3296 #define _CHV_DPLL_C_MD (dev_priv->info.display_mmio_offset + 0x603c)
3297 #define DPLL_MD(pipe) _MMIO_PIPE3((pipe), _DPLL_A_MD, _DPLL_B_MD, _CHV_DPLL_C_MD)
3298
3299 /*
3300  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
3301  *
3302  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
3303  */
3304 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
3305 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
3306 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
3307 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
3308 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
3309 /*
3310  * SDVO/UDI pixel multiplier.
3311  *
3312  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
3313  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
3314  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
3315  * dummy bytes in the datastream at an increased clock rate, with both sides of
3316  * the link knowing how many bytes are fill.
3317  *
3318  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
3319  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
3320  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
3321  * through an SDVO command.
3322  *
3323  * This register field has values of multiplication factor minus 1, with
3324  * a maximum multiplier of 5 for SDVO.
3325  */
3326 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
3327 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
3328 /*
3329  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
3330  * This best be set to the default value (3) or the CRT won't work. No,
3331  * I don't entirely understand what this does...
3332  */
3333 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
3334 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
3335
3336 #define RAWCLK_FREQ_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6024)
3337
3338 #define _FPA0   0x6040
3339 #define _FPA1   0x6044
3340 #define _FPB0   0x6048
3341 #define _FPB1   0x604c
3342 #define FP0(pipe) _MMIO_PIPE(pipe, _FPA0, _FPB0)
3343 #define FP1(pipe) _MMIO_PIPE(pipe, _FPA1, _FPB1)
3344 #define   FP_N_DIV_MASK         0x003f0000
3345 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
3346 #define   FP_N_DIV_SHIFT                16
3347 #define   FP_M1_DIV_MASK        0x00003f00
3348 #define   FP_M1_DIV_SHIFT                8
3349 #define   FP_M2_DIV_MASK        0x0000003f
3350 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
3351 #define   FP_M2_DIV_SHIFT                0
3352 #define DPLL_TEST       _MMIO(0x606c)
3353 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
3354 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
3355 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
3356 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
3357 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
3358 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
3359 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
3360 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
3361 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
3362 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
3363 #define D_STATE         _MMIO(0x6104)
3364 #define  DSTATE_GFX_RESET_I830                  (1 << 6)
3365 #define  DSTATE_PLL_D3_OFF                      (1 << 3)
3366 #define  DSTATE_GFX_CLOCK_GATING                (1 << 1)
3367 #define  DSTATE_DOT_CLOCK_GATING                (1 << 0)
3368 #define DSPCLK_GATE_D   _MMIO(dev_priv->info.display_mmio_offset + 0x6200)
3369 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
3370 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
3371 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
3372 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
3373 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
3374 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
3375 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
3376 # define PNV_GMBUSUNIT_CLOCK_GATE_DISABLE       (1 << 24) /* pnv */
3377 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
3378 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
3379 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
3380 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
3381 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
3382 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
3383 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
3384 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
3385 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
3386 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
3387 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
3388 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
3389 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3390 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
3391 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
3392 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
3393 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
3394 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
3395 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
3396 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
3397 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
3398 /*
3399  * This bit must be set on the 830 to prevent hangs when turning off the
3400  * overlay scaler.
3401  */
3402 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
3403 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
3404 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
3405 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
3406 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
3407
3408 #define RENCLK_GATE_D1          _MMIO(0x6204)
3409 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
3410 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
3411 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
3412 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
3413 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
3414 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
3415 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
3416 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
3417 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
3418 /* This bit must be unset on 855,865 */
3419 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
3420 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
3421 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
3422 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
3423 /* This bit must be set on 855,865. */
3424 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
3425 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
3426 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
3427 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
3428 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
3429 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
3430 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
3431 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
3432 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
3433 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
3434 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
3435 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
3436 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
3437 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
3438 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
3439 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
3440 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
3441 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
3442
3443 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
3444 /* This bit must always be set on 965G/965GM */
3445 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
3446 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
3447 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
3448 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
3449 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
3450 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
3451 /* This bit must always be set on 965G */
3452 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
3453 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
3454 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
3455 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
3456 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
3457 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
3458 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
3459 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
3460 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
3461 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
3462 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
3463 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
3464 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
3465 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
3466 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
3467 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
3468 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
3469 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
3470 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
3471
3472 #define RENCLK_GATE_D2          _MMIO(0x6208)
3473 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
3474 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
3475 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
3476
3477 #define VDECCLK_GATE_D          _MMIO(0x620C)           /* g4x only */
3478 #define  VCP_UNIT_CLOCK_GATE_DISABLE            (1 << 4)
3479
3480 #define RAMCLK_GATE_D           _MMIO(0x6210)           /* CRL only */
3481 #define DEUC                    _MMIO(0x6214)          /* CRL only */
3482
3483 #define FW_BLC_SELF_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6500)
3484 #define  FW_CSPWRDWNEN          (1 << 15)
3485
3486 #define MI_ARB_VLV              _MMIO(VLV_DISPLAY_BASE + 0x6504)
3487
3488 #define CZCLK_CDCLK_FREQ_RATIO  _MMIO(VLV_DISPLAY_BASE + 0x6508)
3489 #define   CDCLK_FREQ_SHIFT      4
3490 #define   CDCLK_FREQ_MASK       (0x1f << CDCLK_FREQ_SHIFT)
3491 #define   CZCLK_FREQ_MASK       0xf
3492
3493 #define GCI_CONTROL             _MMIO(VLV_DISPLAY_BASE + 0x650C)
3494 #define   PFI_CREDIT_63         (9 << 28)               /* chv only */
3495 #define   PFI_CREDIT_31         (8 << 28)               /* chv only */
3496 #define   PFI_CREDIT(x)         (((x) - 8) << 28)       /* 8-15 */
3497 #define   PFI_CREDIT_RESEND     (1 << 27)
3498 #define   VGA_FAST_MODE_DISABLE (1 << 14)
3499
3500 #define GMBUSFREQ_VLV           _MMIO(VLV_DISPLAY_BASE + 0x6510)
3501
3502 /*
3503  * Palette regs
3504  */
3505 #define PALETTE_A_OFFSET 0xa000
3506 #define PALETTE_B_OFFSET 0xa800
3507 #define CHV_PALETTE_C_OFFSET 0xc000
3508 #define PALETTE(pipe, i) _MMIO(dev_priv->info.palette_offsets[pipe] +   \
3509                               dev_priv->info.display_mmio_offset + (i) * 4)
3510
3511 /* MCH MMIO space */
3512
3513 /*
3514  * MCHBAR mirror.
3515  *
3516  * This mirrors the MCHBAR MMIO space whose location is determined by
3517  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
3518  * every way.  It is not accessible from the CP register read instructions.
3519  *
3520  * Starting from Haswell, you can't write registers using the MCHBAR mirror,
3521  * just read.
3522  */
3523 #define MCHBAR_MIRROR_BASE      0x10000
3524
3525 #define MCHBAR_MIRROR_BASE_SNB  0x140000
3526
3527 #define CTG_STOLEN_RESERVED             _MMIO(MCHBAR_MIRROR_BASE + 0x34)
3528 #define ELK_STOLEN_RESERVED             _MMIO(MCHBAR_MIRROR_BASE + 0x48)
3529 #define G4X_STOLEN_RESERVED_ADDR1_MASK  (0xFFFF << 16)
3530 #define G4X_STOLEN_RESERVED_ADDR2_MASK  (0xFFF << 4)
3531 #define G4X_STOLEN_RESERVED_ENABLE      (1 << 0)
3532
3533 /* Memory controller frequency in MCHBAR for Haswell (possible SNB+) */
3534 #define DCLK _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5e04)
3535
3536 /* 915-945 and GM965 MCH register controlling DRAM channel access */
3537 #define DCC                     _MMIO(MCHBAR_MIRROR_BASE + 0x200)
3538 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
3539 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
3540 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
3541 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
3542 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
3543 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
3544 #define DCC2                    _MMIO(MCHBAR_MIRROR_BASE + 0x204)
3545 #define DCC2_MODIFIED_ENHANCED_DISABLE                  (1 << 20)
3546
3547 /* Pineview MCH register contains DDR3 setting */
3548 #define CSHRDDR3CTL            _MMIO(MCHBAR_MIRROR_BASE + 0x1a8)
3549 #define CSHRDDR3CTL_DDR3       (1 << 2)
3550
3551 /* 965 MCH register controlling DRAM channel configuration */
3552 #define C0DRB3                  _MMIO(MCHBAR_MIRROR_BASE + 0x206)
3553 #define C1DRB3                  _MMIO(MCHBAR_MIRROR_BASE + 0x606)
3554
3555 /* snb MCH registers for reading the DRAM channel configuration */
3556 #define MAD_DIMM_C0                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5004)
3557 #define MAD_DIMM_C1                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5008)
3558 #define MAD_DIMM_C2                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x500C)
3559 #define   MAD_DIMM_ECC_MASK             (0x3 << 24)
3560 #define   MAD_DIMM_ECC_OFF              (0x0 << 24)
3561 #define   MAD_DIMM_ECC_IO_ON_LOGIC_OFF  (0x1 << 24)
3562 #define   MAD_DIMM_ECC_IO_OFF_LOGIC_ON  (0x2 << 24)
3563 #define   MAD_DIMM_ECC_ON               (0x3 << 24)
3564 #define   MAD_DIMM_ENH_INTERLEAVE       (0x1 << 22)
3565 #define   MAD_DIMM_RANK_INTERLEAVE      (0x1 << 21)
3566 #define   MAD_DIMM_B_WIDTH_X16          (0x1 << 20) /* X8 chips if unset */
3567 #define   MAD_DIMM_A_WIDTH_X16          (0x1 << 19) /* X8 chips if unset */
3568 #define   MAD_DIMM_B_DUAL_RANK          (0x1 << 18)
3569 #define   MAD_DIMM_A_DUAL_RANK          (0x1 << 17)
3570 #define   MAD_DIMM_A_SELECT             (0x1 << 16)
3571 /* DIMM sizes are in multiples of 256mb. */
3572 #define   MAD_DIMM_B_SIZE_SHIFT         8
3573 #define   MAD_DIMM_B_SIZE_MASK          (0xff << MAD_DIMM_B_SIZE_SHIFT)
3574 #define   MAD_DIMM_A_SIZE_SHIFT         0
3575 #define   MAD_DIMM_A_SIZE_MASK          (0xff << MAD_DIMM_A_SIZE_SHIFT)
3576
3577 /* snb MCH registers for priority tuning */
3578 #define MCH_SSKPD                       _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5d10)
3579 #define   MCH_SSKPD_WM0_MASK            0x3f
3580 #define   MCH_SSKPD_WM0_VAL             0xc
3581
3582 #define MCH_SECP_NRG_STTS               _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x592c)
3583
3584 /* Clocking configuration register */
3585 #define CLKCFG                  _MMIO(MCHBAR_MIRROR_BASE + 0xc00)
3586 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
3587 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
3588 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
3589 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
3590 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
3591 #define CLKCFG_FSB_1067_ALT                             (0 << 0)        /* hrawclk 266 */
3592 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
3593 /*
3594  * Note that on at least on ELK the below value is reported for both
3595  * 333 and 400 MHz BIOS FSB setting, but given that the gmch datasheet
3596  * lists only 200/266/333 MHz FSB as supported let's decode it as 333 MHz.
3597  */
3598 #define CLKCFG_FSB_1333_ALT                             (4 << 0)        /* hrawclk 333 */
3599 #define CLKCFG_FSB_MASK                                 (7 << 0)
3600 #define CLKCFG_MEM_533                                  (1 << 4)
3601 #define CLKCFG_MEM_667                                  (2 << 4)
3602 #define CLKCFG_MEM_800                                  (3 << 4)
3603 #define CLKCFG_MEM_MASK                                 (7 << 4)
3604
3605 #define HPLLVCO                 _MMIO(MCHBAR_MIRROR_BASE + 0xc38)
3606 #define HPLLVCO_MOBILE          _MMIO(MCHBAR_MIRROR_BASE + 0xc0f)
3607
3608 #define TSC1                    _MMIO(0x11001)
3609 #define   TSE                   (1 << 0)
3610 #define TR1                     _MMIO(0x11006)
3611 #define TSFS                    _MMIO(0x11020)
3612 #define   TSFS_SLOPE_MASK       0x0000ff00
3613 #define   TSFS_SLOPE_SHIFT      8
3614 #define   TSFS_INTR_MASK        0x000000ff
3615
3616 #define CRSTANDVID              _MMIO(0x11100)
3617 #define PXVFREQ(fstart)         _MMIO(0x11110 + (fstart) * 4)  /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
3618 #define   PXVFREQ_PX_MASK       0x7f000000
3619 #define   PXVFREQ_PX_SHIFT      24
3620 #define VIDFREQ_BASE            _MMIO(0x11110)
3621 #define VIDFREQ1                _MMIO(0x11110) /* VIDFREQ1-4 (0x1111c) (Cantiga) */
3622 #define VIDFREQ2                _MMIO(0x11114)
3623 #define VIDFREQ3                _MMIO(0x11118)
3624 #define VIDFREQ4                _MMIO(0x1111c)
3625 #define   VIDFREQ_P0_MASK       0x1f000000
3626 #define   VIDFREQ_P0_SHIFT      24
3627 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
3628 #define   VIDFREQ_P0_CSCLK_SHIFT 20
3629 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
3630 #define   VIDFREQ_P0_CRCLK_SHIFT 16
3631 #define   VIDFREQ_P1_MASK       0x00001f00
3632 #define   VIDFREQ_P1_SHIFT      8
3633 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
3634 #define   VIDFREQ_P1_CSCLK_SHIFT 4
3635 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
3636 #define INTTOEXT_BASE_ILK       _MMIO(0x11300)
3637 #define INTTOEXT_BASE           _MMIO(0x11120) /* INTTOEXT1-8 (0x1113c) */
3638 #define   INTTOEXT_MAP3_SHIFT   24
3639 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
3640 #define   INTTOEXT_MAP2_SHIFT   16
3641 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
3642 #define   INTTOEXT_MAP1_SHIFT   8
3643 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
3644 #define   INTTOEXT_MAP0_SHIFT   0
3645 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
3646 #define MEMSWCTL                _MMIO(0x11170) /* Ironlake only */
3647 #define   MEMCTL_CMD_MASK       0xe000
3648 #define   MEMCTL_CMD_SHIFT      13
3649 #define   MEMCTL_CMD_RCLK_OFF   0
3650 #define   MEMCTL_CMD_RCLK_ON    1
3651 #define   MEMCTL_CMD_CHFREQ     2
3652 #define   MEMCTL_CMD_CHVID      3
3653 #define   MEMCTL_CMD_VMMOFF     4
3654 #define   MEMCTL_CMD_VMMON      5
3655 #define   MEMCTL_CMD_STS        (1 << 12) /* write 1 triggers command, clears
3656                                            when command complete */
3657 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
3658 #define   MEMCTL_FREQ_SHIFT     8
3659 #define   MEMCTL_SFCAVM         (1 << 7)
3660 #define   MEMCTL_TGT_VID_MASK   0x007f
3661 #define MEMIHYST                _MMIO(0x1117c)
3662 #define MEMINTREN               _MMIO(0x11180) /* 16 bits */
3663 #define   MEMINT_RSEXIT_EN      (1 << 8)
3664 #define   MEMINT_CX_SUPR_EN     (1 << 7)
3665 #define   MEMINT_CONT_BUSY_EN   (1 << 6)
3666 #define   MEMINT_AVG_BUSY_EN    (1 << 5)
3667 #define   MEMINT_EVAL_CHG_EN    (1 << 4)
3668 #define   MEMINT_MON_IDLE_EN    (1 << 3)
3669 #define   MEMINT_UP_EVAL_EN     (1 << 2)
3670 #define   MEMINT_DOWN_EVAL_EN   (1 << 1)
3671 #define   MEMINT_SW_CMD_EN      (1 << 0)
3672 #define MEMINTRSTR              _MMIO(0x11182) /* 16 bits */
3673 #define   MEM_RSEXIT_MASK       0xc000
3674 #define   MEM_RSEXIT_SHIFT      14
3675 #define   MEM_CONT_BUSY_MASK    0x3000
3676 #define   MEM_CONT_BUSY_SHIFT   12
3677 #define   MEM_AVG_BUSY_MASK     0x0c00
3678 #define   MEM_AVG_BUSY_SHIFT    10
3679 #define   MEM_EVAL_CHG_MASK     0x0300
3680 #define   MEM_EVAL_BUSY_SHIFT   8
3681 #define   MEM_MON_IDLE_MASK     0x00c0
3682 #define   MEM_MON_IDLE_SHIFT    6
3683 #define   MEM_UP_EVAL_MASK      0x0030
3684 #define   MEM_UP_EVAL_SHIFT     4
3685 #define   MEM_DOWN_EVAL_MASK    0x000c
3686 #define   MEM_DOWN_EVAL_SHIFT   2
3687 #define   MEM_SW_CMD_MASK       0x0003
3688 #define   MEM_INT_STEER_GFX     0
3689 #define   MEM_INT_STEER_CMR     1
3690 #define   MEM_INT_STEER_SMI     2
3691 #define   MEM_INT_STEER_SCI     3
3692 #define MEMINTRSTS              _MMIO(0x11184)
3693 #define   MEMINT_RSEXIT         (1 << 7)
3694 #define   MEMINT_CONT_BUSY      (1 << 6)
3695 #define   MEMINT_AVG_BUSY       (1 << 5)
3696 #define   MEMINT_EVAL_CHG       (1 << 4)
3697 #define   MEMINT_MON_IDLE       (1 << 3)
3698 #define   MEMINT_UP_EVAL        (1 << 2)
3699 #define   MEMINT_DOWN_EVAL      (1 << 1)
3700 #define   MEMINT_SW_CMD         (1 << 0)
3701 #define MEMMODECTL              _MMIO(0x11190)
3702 #define   MEMMODE_BOOST_EN      (1 << 31)
3703 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
3704 #define   MEMMODE_BOOST_FREQ_SHIFT 24
3705 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
3706 #define   MEMMODE_IDLE_MODE_SHIFT 16
3707 #define   MEMMODE_IDLE_MODE_EVAL 0
3708 #define   MEMMODE_IDLE_MODE_CONT 1
3709 #define   MEMMODE_HWIDLE_EN     (1 << 15)
3710 #define   MEMMODE_SWMODE_EN     (1 << 14)
3711 #define   MEMMODE_RCLK_GATE     (1 << 13)
3712 #define   MEMMODE_HW_UPDATE     (1 << 12)
3713 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
3714 #define   MEMMODE_FSTART_SHIFT  8
3715 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
3716 #define   MEMMODE_FMAX_SHIFT    4
3717 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
3718 #define RCBMAXAVG               _MMIO(0x1119c)
3719 #define MEMSWCTL2               _MMIO(0x1119e) /* Cantiga only */
3720 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
3721 #define   SWMEMCMD_RENDER_ON    (1 << 13)
3722 #define   SWMEMCMD_SWFREQ       (2 << 13)
3723 #define   SWMEMCMD_TARVID       (3 << 13)
3724 #define   SWMEMCMD_VRM_OFF      (4 << 13)
3725 #define   SWMEMCMD_VRM_ON       (5 << 13)
3726 #define   CMDSTS                (1 << 12)
3727 #define   SFCAVM                (1 << 11)
3728 #define   SWFREQ_MASK           0x0380 /* P0-7 */
3729 #define   SWFREQ_SHIFT          7
3730 #define   TARVID_MASK           0x001f
3731 #define MEMSTAT_CTG             _MMIO(0x111a0)
3732 #define RCBMINAVG               _MMIO(0x111a0)
3733 #define RCUPEI                  _MMIO(0x111b0)
3734 #define RCDNEI                  _MMIO(0x111b4)
3735 #define RSTDBYCTL               _MMIO(0x111b8)
3736 #define   RS1EN                 (1 << 31)
3737 #define   RS2EN                 (1 << 30)
3738 #define   RS3EN                 (1 << 29)
3739 #define   D3RS3EN               (1 << 28) /* Display D3 imlies RS3 */
3740 #define   SWPROMORSX            (1 << 27) /* RSx promotion timers ignored */
3741 #define   RCWAKERW              (1 << 26) /* Resetwarn from PCH causes wakeup */
3742 #define   DPRSLPVREN            (1 << 25) /* Fast voltage ramp enable */
3743 #define   GFXTGHYST             (1 << 24) /* Hysteresis to allow trunk gating */
3744 #define   RCX_SW_EXIT           (1 << 23) /* Leave RSx and prevent re-entry */
3745 #define   RSX_STATUS_MASK       (7 << 20)
3746 #define   RSX_STATUS_ON         (0 << 20)
3747 #define   RSX_STATUS_RC1        (1 << 20)
3748 #define   RSX_STATUS_RC1E       (2 << 20)
3749 #define   RSX_STATUS_RS1        (3 << 20)
3750 #define   RSX_STATUS_RS2        (4 << 20) /* aka rc6 */
3751 #define   RSX_STATUS_RSVD       (5 << 20) /* deep rc6 unsupported on ilk */
3752 #define   RSX_STATUS_RS3        (6 << 20) /* rs3 unsupported on ilk */
3753 #define   RSX_STATUS_RSVD2      (7 << 20)
3754 #define   UWRCRSXE              (1 << 19) /* wake counter limit prevents rsx */
3755 #define   RSCRP                 (1 << 18) /* rs requests control on rs1/2 reqs */
3756 #define   JRSC                  (1 << 17) /* rsx coupled to cpu c-state */
3757 #define   RS2INC0               (1 << 16) /* allow rs2 in cpu c0 */
3758 #define   RS1CONTSAV_MASK       (3 << 14)
3759 #define   RS1CONTSAV_NO_RS1     (0 << 14) /* rs1 doesn't save/restore context */
3760 #define   RS1CONTSAV_RSVD       (1 << 14)
3761 #define   RS1CONTSAV_SAVE_RS1   (2 << 14) /* rs1 saves context */
3762 #define   RS1CONTSAV_FULL_RS1   (3 << 14) /* rs1 saves and restores context */
3763 #define   NORMSLEXLAT_MASK      (3 << 12)
3764 #define   SLOW_RS123            (0 << 12)
3765 #define   SLOW_RS23             (1 << 12)
3766 #define   SLOW_RS3              (2 << 12)
3767 #define   NORMAL_RS123          (3 << 12)
3768 #define   RCMODE_TIMEOUT        (1 << 11) /* 0 is eval interval method */
3769 #define   IMPROMOEN             (1 << 10) /* promo is immediate or delayed until next idle interval (only for timeout method above) */
3770 #define   RCENTSYNC             (1 << 9) /* rs coupled to cpu c-state (3/6/7) */
3771 #define   STATELOCK             (1 << 7) /* locked to rs_cstate if 0 */
3772 #define   RS_CSTATE_MASK        (3 << 4)
3773 #define   RS_CSTATE_C367_RS1    (0 << 4)
3774 #define   RS_CSTATE_C36_RS1_C7_RS2 (1 << 4)
3775 #define   RS_CSTATE_RSVD        (2 << 4)
3776 #define   RS_CSTATE_C367_RS2    (3 << 4)
3777 #define   REDSAVES              (1 << 3) /* no context save if was idle during rs0 */
3778 #define   REDRESTORES           (1 << 2) /* no restore if was idle during rs0 */
3779 #define VIDCTL                  _MMIO(0x111c0)
3780 #define VIDSTS                  _MMIO(0x111c8)
3781 #define VIDSTART                _MMIO(0x111cc) /* 8 bits */
3782 #define MEMSTAT_ILK             _MMIO(0x111f8)
3783 #define   MEMSTAT_VID_MASK      0x7f00
3784 #define   MEMSTAT_VID_SHIFT     8
3785 #define   MEMSTAT_PSTATE_MASK   0x00f8
3786 #define   MEMSTAT_PSTATE_SHIFT  3
3787 #define   MEMSTAT_MON_ACTV      (1 << 2)
3788 #define   MEMSTAT_SRC_CTL_MASK  0x0003
3789 #define   MEMSTAT_SRC_CTL_CORE  0
3790 #define   MEMSTAT_SRC_CTL_TRB   1
3791 #define   MEMSTAT_SRC_CTL_THM   2
3792 #define   MEMSTAT_SRC_CTL_STDBY 3
3793 #define RCPREVBSYTUPAVG         _MMIO(0x113b8)
3794 #define RCPREVBSYTDNAVG         _MMIO(0x113bc)
3795 #define PMMISC                  _MMIO(0x11214)
3796 #define   MCPPCE_EN             (1 << 0) /* enable PM_MSG from PCH->MPC */
3797 #define SDEW                    _MMIO(0x1124c)
3798 #define CSIEW0                  _MMIO(0x11250)
3799 #define CSIEW1                  _MMIO(0x11254)
3800 #define CSIEW2                  _MMIO(0x11258)
3801 #define PEW(i)                  _MMIO(0x1125c + (i) * 4) /* 5 registers */
3802 #define DEW(i)                  _MMIO(0x11270 + (i) * 4) /* 3 registers */
3803 #define MCHAFE                  _MMIO(0x112c0)
3804 #define CSIEC                   _MMIO(0x112e0)
3805 #define DMIEC                   _MMIO(0x112e4)
3806 #define DDREC                   _MMIO(0x112e8)
3807 #define PEG0EC                  _MMIO(0x112ec)
3808 #define PEG1EC                  _MMIO(0x112f0)
3809 #define GFXEC                   _MMIO(0x112f4)
3810 #define RPPREVBSYTUPAVG         _MMIO(0x113b8)
3811 #define RPPREVBSYTDNAVG         _MMIO(0x113bc)
3812 #define ECR                     _MMIO(0x11600)
3813 #define   ECR_GPFE              (1 << 31)
3814 #define   ECR_IMONE             (1 << 30)
3815 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
3816 #define OGW0                    _MMIO(0x11608)
3817 #define OGW1                    _MMIO(0x1160c)
3818 #define EG0                     _MMIO(0x11610)
3819 #define EG1                     _MMIO(0x11614)
3820 #define EG2                     _MMIO(0x11618)
3821 #define EG3                     _MMIO(0x1161c)
3822 #define EG4                     _MMIO(0x11620)
3823 #define EG5                     _MMIO(0x11624)
3824 #define EG6                     _MMIO(0x11628)
3825 #define EG7                     _MMIO(0x1162c)
3826 #define PXW(i)                  _MMIO(0x11664 + (i) * 4) /* 4 registers */
3827 #define PXWL(i)                 _MMIO(0x11680 + (i) * 8) /* 8 registers */
3828 #define LCFUSE02                _MMIO(0x116c0)
3829 #define   LCFUSE_HIV_MASK       0x000000ff
3830 #define CSIPLL0                 _MMIO(0x12c10)
3831 #define DDRMPLL1                _MMIO(0X12c20)
3832 #define PEG_BAND_GAP_DATA       _MMIO(0x14d68)
3833
3834 #define GEN6_GT_THREAD_STATUS_REG _MMIO(0x13805c)
3835 #define GEN6_GT_THREAD_STATUS_CORE_MASK 0x7
3836
3837 #define GEN6_GT_PERF_STATUS     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5948)
3838 #define BXT_GT_PERF_STATUS      _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x7070)
3839 #define GEN6_RP_STATE_LIMITS    _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5994)
3840 #define GEN6_RP_STATE_CAP       _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5998)
3841 #define BXT_RP_STATE_CAP        _MMIO(0x138170)
3842
3843 /*
3844  * Make these a multiple of magic 25 to avoid SNB (eg. Dell XPS
3845  * 8300) freezing up around GPU hangs. Looks as if even
3846  * scheduling/timer interrupts start misbehaving if the RPS
3847  * EI/thresholds are "bad", leading to a very sluggish or even
3848  * frozen machine.
3849  */
3850 #define INTERVAL_1_28_US(us)    roundup(((us) * 100) >> 7, 25)
3851 #define INTERVAL_1_33_US(us)    (((us) * 3)   >> 2)
3852 #define INTERVAL_0_833_US(us)   (((us) * 6) / 5)
3853 #define GT_INTERVAL_FROM_US(dev_priv, us) (INTEL_GEN(dev_priv) >= 9 ? \
3854                                 (IS_GEN9_LP(dev_priv) ? \
3855                                 INTERVAL_0_833_US(us) : \
3856                                 INTERVAL_1_33_US(us)) : \
3857                                 INTERVAL_1_28_US(us))
3858
3859 #define INTERVAL_1_28_TO_US(interval)  (((interval) << 7) / 100)
3860 #define INTERVAL_1_33_TO_US(interval)  (((interval) << 2) / 3)
3861 #define INTERVAL_0_833_TO_US(interval) (((interval) * 5)  / 6)
3862 #define GT_PM_INTERVAL_TO_US(dev_priv, interval) (INTEL_GEN(dev_priv) >= 9 ? \
3863                            (IS_GEN9_LP(dev_priv) ? \
3864                            INTERVAL_0_833_TO_US(interval) : \
3865                            INTERVAL_1_33_TO_US(interval)) : \
3866                            INTERVAL_1_28_TO_US(interval))
3867
3868 /*
3869  * Logical Context regs
3870  */
3871 #define CCID                            _MMIO(0x2180)
3872 #define   CCID_EN                       BIT(0)
3873 #define   CCID_EXTENDED_STATE_RESTORE   BIT(2)
3874 #define   CCID_EXTENDED_STATE_SAVE      BIT(3)
3875 /*
3876  * Notes on SNB/IVB/VLV context size:
3877  * - Power context is saved elsewhere (LLC or stolen)
3878  * - Ring/execlist context is saved on SNB, not on IVB
3879  * - Extended context size already includes render context size
3880  * - We always need to follow the extended context size.
3881  *   SNB BSpec has comments indicating that we should use the
3882  *   render context size instead if execlists are disabled, but
3883  *   based on empirical testing that's just nonsense.
3884  * - Pipelined/VF state is saved on SNB/IVB respectively
3885  * - GT1 size just indicates how much of render context
3886  *   doesn't need saving on GT1
3887  */
3888 #define CXT_SIZE                _MMIO(0x21a0)
3889 #define GEN6_CXT_POWER_SIZE(cxt_reg)    (((cxt_reg) >> 24) & 0x3f)
3890 #define GEN6_CXT_RING_SIZE(cxt_reg)     (((cxt_reg) >> 18) & 0x3f)
3891 #define GEN6_CXT_RENDER_SIZE(cxt_reg)   (((cxt_reg) >> 12) & 0x3f)
3892 #define GEN6_CXT_EXTENDED_SIZE(cxt_reg) (((cxt_reg) >> 6) & 0x3f)
3893 #define GEN6_CXT_PIPELINE_SIZE(cxt_reg) (((cxt_reg) >> 0) & 0x3f)
3894 #define GEN6_CXT_TOTAL_SIZE(cxt_reg)    (GEN6_CXT_RING_SIZE(cxt_reg) + \
3895                                         GEN6_CXT_EXTENDED_SIZE(cxt_reg) + \
3896                                         GEN6_CXT_PIPELINE_SIZE(cxt_reg))
3897 #define GEN7_CXT_SIZE           _MMIO(0x21a8)
3898 #define GEN7_CXT_POWER_SIZE(ctx_reg)    (((ctx_reg) >> 25) & 0x7f)
3899 #define GEN7_CXT_RING_SIZE(ctx_reg)     (((ctx_reg) >> 22) & 0x7)
3900 #define GEN7_CXT_RENDER_SIZE(ctx_reg)   (((ctx_reg) >> 16) & 0x3f)
3901 #define GEN7_CXT_EXTENDED_SIZE(ctx_reg) (((ctx_reg) >> 9) & 0x7f)
3902 #define GEN7_CXT_GT1_SIZE(ctx_reg)      (((ctx_reg) >> 6) & 0x7)
3903 #define GEN7_CXT_VFSTATE_SIZE(ctx_reg)  (((ctx_reg) >> 0) & 0x3f)
3904 #define GEN7_CXT_TOTAL_SIZE(ctx_reg)    (GEN7_CXT_EXTENDED_SIZE(ctx_reg) + \
3905                                          GEN7_CXT_VFSTATE_SIZE(ctx_reg))
3906
3907 enum {
3908         INTEL_ADVANCED_CONTEXT = 0,
3909         INTEL_LEGACY_32B_CONTEXT,
3910         INTEL_ADVANCED_AD_CONTEXT,
3911         INTEL_LEGACY_64B_CONTEXT
3912 };
3913
3914 enum {
3915         FAULT_AND_HANG = 0,
3916         FAULT_AND_HALT, /* Debug only */
3917         FAULT_AND_STREAM,
3918         FAULT_AND_CONTINUE /* Unsupported */
3919 };
3920
3921 #define GEN8_CTX_VALID (1 << 0)
3922 #define GEN8_CTX_FORCE_PD_RESTORE (1 << 1)
3923 #define GEN8_CTX_FORCE_RESTORE (1 << 2)
3924 #define GEN8_CTX_L3LLC_COHERENT (1 << 5)
3925 #define GEN8_CTX_PRIVILEGE (1 << 8)
3926 #define GEN8_CTX_ADDRESSING_MODE_SHIFT 3
3927
3928 #define GEN8_CTX_ID_SHIFT 32
3929 #define GEN8_CTX_ID_WIDTH 21
3930 #define GEN11_SW_CTX_ID_SHIFT 37
3931 #define GEN11_SW_CTX_ID_WIDTH 11
3932 #define GEN11_ENGINE_CLASS_SHIFT 61
3933 #define GEN11_ENGINE_CLASS_WIDTH 3
3934 #define GEN11_ENGINE_INSTANCE_SHIFT 48
3935 #define GEN11_ENGINE_INSTANCE_WIDTH 6
3936
3937 #define CHV_CLK_CTL1                    _MMIO(0x101100)
3938 #define VLV_CLK_CTL2                    _MMIO(0x101104)
3939 #define   CLK_CTL2_CZCOUNT_30NS_SHIFT   28
3940
3941 /*
3942  * Overlay regs
3943  */
3944
3945 #define OVADD                   _MMIO(0x30000)
3946 #define DOVSTA                  _MMIO(0x30008)
3947 #define OC_BUF                  (0x3 << 20)
3948 #define OGAMC5                  _MMIO(0x30010)
3949 #define OGAMC4                  _MMIO(0x30014)
3950 #define OGAMC3                  _MMIO(0x30018)
3951 #define OGAMC2                  _MMIO(0x3001c)
3952 #define OGAMC1                  _MMIO(0x30020)
3953 #define OGAMC0                  _MMIO(0x30024)
3954
3955 /*
3956  * GEN9 clock gating regs
3957  */
3958 #define GEN9_CLKGATE_DIS_0              _MMIO(0x46530)
3959 #define   DARBF_GATING_DIS              (1 << 27)
3960 #define   PWM2_GATING_DIS               (1 << 14)
3961 #define   PWM1_GATING_DIS               (1 << 13)
3962
3963 #define GEN9_CLKGATE_DIS_4              _MMIO(0x4653C)
3964 #define   BXT_GMBUS_GATING_DIS          (1 << 14)
3965
3966 #define _CLKGATE_DIS_PSL_A              0x46520
3967 #define _CLKGATE_DIS_PSL_B              0x46524
3968 #define _CLKGATE_DIS_PSL_C              0x46528
3969 #define   DUPS1_GATING_DIS              (1 << 15)
3970 #define   DUPS2_GATING_DIS              (1 << 19)
3971 #define   DUPS3_GATING_DIS              (1 << 23)
3972 #define   DPF_GATING_DIS                (1 << 10)
3973 #define   DPF_RAM_GATING_DIS            (1 << 9)
3974 #define   DPFR_GATING_DIS               (1 << 8)
3975
3976 #define CLKGATE_DIS_PSL(pipe) \
3977         _MMIO_PIPE(pipe, _CLKGATE_DIS_PSL_A, _CLKGATE_DIS_PSL_B)
3978
3979 /*
3980  * GEN10 clock gating regs
3981  */
3982 #define SLICE_UNIT_LEVEL_CLKGATE        _MMIO(0x94d4)
3983 #define  SARBUNIT_CLKGATE_DIS           (1 << 5)
3984 #define  RCCUNIT_CLKGATE_DIS            (1 << 7)
3985 #define  MSCUNIT_CLKGATE_DIS            (1 << 10)
3986
3987 #define SUBSLICE_UNIT_LEVEL_CLKGATE     _MMIO(0x9524)
3988 #define  GWUNIT_CLKGATE_DIS             (1 << 16)
3989
3990 #define UNSLICE_UNIT_LEVEL_CLKGATE      _MMIO(0x9434)
3991 #define  VFUNIT_CLKGATE_DIS             (1 << 20)
3992
3993 #define INF_UNIT_LEVEL_CLKGATE          _MMIO(0x9560)
3994 #define   CGPSF_CLKGATE_DIS             (1 << 3)
3995
3996 /*
3997  * Display engine regs
3998  */
3999
4000 /* Pipe A CRC regs */
4001 #define _PIPE_CRC_CTL_A                 0x60050
4002 #define   PIPE_CRC_ENABLE               (1 << 31)
4003 /* ivb+ source selection */
4004 #define   PIPE_CRC_SOURCE_PRIMARY_IVB   (0 << 29)
4005 #define   PIPE_CRC_SOURCE_SPRITE_IVB    (1 << 29)
4006 #define   PIPE_CRC_SOURCE_PF_IVB        (2 << 29)
4007 /* ilk+ source selection */
4008 #define   PIPE_CRC_SOURCE_PRIMARY_ILK   (0 << 28)
4009 #define   PIPE_CRC_SOURCE_SPRITE_ILK    (1 << 28)
4010 #define   PIPE_CRC_SOURCE_PIPE_ILK      (2 << 28)
4011 /* embedded DP port on the north display block, reserved on ivb */
4012 #define   PIPE_CRC_SOURCE_PORT_A_ILK    (4 << 28)
4013 #define   PIPE_CRC_SOURCE_FDI_ILK       (5 << 28) /* reserved on ivb */
4014 /* vlv source selection */
4015 #define   PIPE_CRC_SOURCE_PIPE_VLV      (0 << 27)
4016 #define   PIPE_CRC_SOURCE_HDMIB_VLV     (1 << 27)
4017 #define   PIPE_CRC_SOURCE_HDMIC_VLV     (2 << 27)
4018 /* with DP port the pipe source is invalid */
4019 #define   PIPE_CRC_SOURCE_DP_D_VLV      (3 << 27)
4020 #define   PIPE_CRC_SOURCE_DP_B_VLV      (6 << 27)
4021 #define   PIPE_CRC_SOURCE_DP_C_VLV      (7 << 27)
4022 /* gen3+ source selection */
4023 #define   PIPE_CRC_SOURCE_PIPE_I9XX     (0 << 28)
4024 #define   PIPE_CRC_SOURCE_SDVOB_I9XX    (1 << 28)
4025 #define   PIPE_CRC_SOURCE_SDVOC_I9XX    (2 << 28)
4026 /* with DP/TV port the pipe source is invalid */
4027 #define   PIPE_CRC_SOURCE_DP_D_G4X      (3 << 28)
4028 #define   PIPE_CRC_SOURCE_TV_PRE        (4 << 28)
4029 #define   PIPE_CRC_SOURCE_TV_POST       (5 << 28)
4030 #define   PIPE_CRC_SOURCE_DP_B_G4X      (6 << 28)
4031 #define   PIPE_CRC_SOURCE_DP_C_G4X      (7 << 28)
4032 /* gen2 doesn't have source selection bits */
4033 #define   PIPE_CRC_INCLUDE_BORDER_I8XX  (1 << 30)
4034
4035 #define _PIPE_CRC_RES_1_A_IVB           0x60064
4036 #define _PIPE_CRC_RES_2_A_IVB           0x60068
4037 #define _PIPE_CRC_RES_3_A_IVB           0x6006c
4038 #define _PIPE_CRC_RES_4_A_IVB           0x60070
4039 #define _PIPE_CRC_RES_5_A_IVB           0x60074
4040
4041 #define _PIPE_CRC_RES_RED_A             0x60060
4042 #define _PIPE_CRC_RES_GREEN_A           0x60064
4043 #define _PIPE_CRC_RES_BLUE_A            0x60068
4044 #define _PIPE_CRC_RES_RES1_A_I915       0x6006c
4045 #define _PIPE_CRC_RES_RES2_A_G4X        0x60080
4046
4047 /* Pipe B CRC regs */
4048 #define _PIPE_CRC_RES_1_B_IVB           0x61064
4049 #define _PIPE_CRC_RES_2_B_IVB           0x61068
4050 #define _PIPE_CRC_RES_3_B_IVB           0x6106c
4051 #define _PIPE_CRC_RES_4_B_IVB           0x61070
4052 #define _PIPE_CRC_RES_5_B_IVB           0x61074
4053
4054 #define PIPE_CRC_CTL(pipe)              _MMIO_TRANS2(pipe, _PIPE_CRC_CTL_A)
4055 #define PIPE_CRC_RES_1_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_1_A_IVB)
4056 #define PIPE_CRC_RES_2_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_2_A_IVB)
4057 #define PIPE_CRC_RES_3_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_3_A_IVB)
4058 #define PIPE_CRC_RES_4_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_4_A_IVB)
4059 #define PIPE_CRC_RES_5_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_5_A_IVB)
4060
4061 #define PIPE_CRC_RES_RED(pipe)          _MMIO_TRANS2(pipe, _PIPE_CRC_RES_RED_A)
4062 #define PIPE_CRC_RES_GREEN(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_GREEN_A)
4063 #define PIPE_CRC_RES_BLUE(pipe)         _MMIO_TRANS2(pipe, _PIPE_CRC_RES_BLUE_A)
4064 #define PIPE_CRC_RES_RES1_I915(pipe)    _MMIO_TRANS2(pipe, _PIPE_CRC_RES_RES1_A_I915)
4065 #define PIPE_CRC_RES_RES2_G4X(pipe)     _MMIO_TRANS2(pipe, _PIPE_CRC_RES_RES2_A_G4X)
4066
4067 /* Pipe A timing regs */
4068 #define _HTOTAL_A       0x60000
4069 #define _HBLANK_A       0x60004
4070 #define _HSYNC_A        0x60008
4071 #define _VTOTAL_A       0x6000c
4072 #define _VBLANK_A       0x60010
4073 #define _VSYNC_A        0x60014
4074 #define _PIPEASRC       0x6001c
4075 #define _BCLRPAT_A      0x60020
4076 #define _VSYNCSHIFT_A   0x60028
4077 #define _PIPE_MULT_A    0x6002c
4078
4079 /* Pipe B timing regs */
4080 #define _HTOTAL_B       0x61000
4081 #define _HBLANK_B       0x61004
4082 #define _HSYNC_B        0x61008
4083 #define _VTOTAL_B       0x6100c
4084 #define _VBLANK_B       0x61010
4085 #define _VSYNC_B        0x61014
4086 #define _PIPEBSRC       0x6101c
4087 #define _BCLRPAT_B      0x61020
4088 #define _VSYNCSHIFT_B   0x61028
4089 #define _PIPE_MULT_B    0x6102c
4090
4091 #define TRANSCODER_A_OFFSET 0x60000
4092 #define TRANSCODER_B_OFFSET 0x61000
4093 #define TRANSCODER_C_OFFSET 0x62000
4094 #define CHV_TRANSCODER_C_OFFSET 0x63000
4095 #define TRANSCODER_EDP_OFFSET 0x6f000
4096
4097 #define _MMIO_TRANS2(pipe, reg) _MMIO(dev_priv->info.trans_offsets[(pipe)] - \
4098         dev_priv->info.trans_offsets[TRANSCODER_A] + (reg) + \
4099         dev_priv->info.display_mmio_offset)
4100
4101 #define HTOTAL(trans)           _MMIO_TRANS2(trans, _HTOTAL_A)
4102 #define HBLANK(trans)           _MMIO_TRANS2(trans, _HBLANK_A)
4103 #define HSYNC(trans)            _MMIO_TRANS2(trans, _HSYNC_A)
4104 #define VTOTAL(trans)           _MMIO_TRANS2(trans, _VTOTAL_A)
4105 #define VBLANK(trans)           _MMIO_TRANS2(trans, _VBLANK_A)
4106 #define VSYNC(trans)            _MMIO_TRANS2(trans, _VSYNC_A)
4107 #define BCLRPAT(trans)          _MMIO_TRANS2(trans, _BCLRPAT_A)
4108 #define VSYNCSHIFT(trans)       _MMIO_TRANS2(trans, _VSYNCSHIFT_A)
4109 #define PIPESRC(trans)          _MMIO_TRANS2(trans, _PIPEASRC)
4110 #define PIPE_MULT(trans)        _MMIO_TRANS2(trans, _PIPE_MULT_A)
4111
4112 /* VLV eDP PSR registers */
4113 #define _PSRCTLA                                (VLV_DISPLAY_BASE + 0x60090)
4114 #define _PSRCTLB                                (VLV_DISPLAY_BASE + 0x61090)
4115 #define  VLV_EDP_PSR_ENABLE                     (1 << 0)
4116 #define  VLV_EDP_PSR_RESET                      (1 << 1)
4117 #define  VLV_EDP_PSR_MODE_MASK                  (7 << 2)
4118 #define  VLV_EDP_PSR_MODE_HW_TIMER              (1 << 3)
4119 #define  VLV_EDP_PSR_MODE_SW_TIMER              (1 << 2)
4120 #define  VLV_EDP_PSR_SINGLE_FRAME_UPDATE        (1 << 7)
4121 #define  VLV_EDP_PSR_ACTIVE_ENTRY               (1 << 8)
4122 #define  VLV_EDP_PSR_SRC_TRANSMITTER_STATE      (1 << 9)
4123 #define  VLV_EDP_PSR_DBL_FRAME                  (1 << 10)
4124 #define  VLV_EDP_PSR_FRAME_COUNT_MASK           (0xff << 16)
4125 #define  VLV_EDP_PSR_IDLE_FRAME_SHIFT           16
4126 #define VLV_PSRCTL(pipe)        _MMIO_PIPE(pipe, _PSRCTLA, _PSRCTLB)
4127
4128 #define _VSCSDPA                        (VLV_DISPLAY_BASE + 0x600a0)
4129 #define _VSCSDPB                        (VLV_DISPLAY_BASE + 0x610a0)
4130 #define  VLV_EDP_PSR_SDP_FREQ_MASK      (3 << 30)
4131 #define  VLV_EDP_PSR_SDP_FREQ_ONCE      (1 << 31)
4132 #define  VLV_EDP_PSR_SDP_FREQ_EVFRAME   (1 << 30)
4133 #define VLV_VSCSDP(pipe)        _MMIO_PIPE(pipe, _VSCSDPA, _VSCSDPB)
4134
4135 #define _PSRSTATA                       (VLV_DISPLAY_BASE + 0x60094)
4136 #define _PSRSTATB                       (VLV_DISPLAY_BASE + 0x61094)
4137 #define  VLV_EDP_PSR_LAST_STATE_MASK    (7 << 3)
4138 #define  VLV_EDP_PSR_CURR_STATE_MASK    7
4139 #define  VLV_EDP_PSR_DISABLED           (0 << 0)
4140 #define  VLV_EDP_PSR_INACTIVE           (1 << 0)
4141 #define  VLV_EDP_PSR_IN_TRANS_TO_ACTIVE (2 << 0)
4142 #define  VLV_EDP_PSR_ACTIVE_NORFB_UP    (3 << 0)
4143 #define  VLV_EDP_PSR_ACTIVE_SF_UPDATE   (4 << 0)
4144 #define  VLV_EDP_PSR_EXIT               (5 << 0)
4145 #define  VLV_EDP_PSR_IN_TRANS           (1 << 7)
4146 #define VLV_PSRSTAT(pipe)       _MMIO_PIPE(pipe, _PSRSTATA, _PSRSTATB)
4147
4148 /* HSW+ eDP PSR registers */
4149 #define HSW_EDP_PSR_BASE        0x64800
4150 #define BDW_EDP_PSR_BASE        0x6f800
4151 #define EDP_PSR_CTL                             _MMIO(dev_priv->psr_mmio_base + 0)
4152 #define   EDP_PSR_ENABLE                        (1 << 31)
4153 #define   BDW_PSR_SINGLE_FRAME                  (1 << 30)
4154 #define   EDP_PSR_RESTORE_PSR_ACTIVE_CTX_MASK   (1 << 29) /* SW can't modify */
4155 #define   EDP_PSR_LINK_STANDBY                  (1 << 27)
4156 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_MASK      (3 << 25)
4157 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_8_LINES   (0 << 25)
4158 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_4_LINES   (1 << 25)
4159 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_2_LINES   (2 << 25)
4160 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_0_LINES   (3 << 25)
4161 #define   EDP_PSR_MAX_SLEEP_TIME_SHIFT          20
4162 #define   EDP_PSR_SKIP_AUX_EXIT                 (1 << 12)
4163 #define   EDP_PSR_TP1_TP2_SEL                   (0 << 11)
4164 #define   EDP_PSR_TP1_TP3_SEL                   (1 << 11)
4165 #define   EDP_PSR_CRC_ENABLE                    (1 << 10) /* BDW+ */
4166 #define   EDP_PSR_TP2_TP3_TIME_500us            (0 << 8)
4167 #define   EDP_PSR_TP2_TP3_TIME_100us            (1 << 8)
4168 #define   EDP_PSR_TP2_TP3_TIME_2500us           (2 << 8)
4169 #define   EDP_PSR_TP2_TP3_TIME_0us              (3 << 8)
4170 #define   EDP_PSR_TP1_TIME_500us                (0 << 4)
4171 #define   EDP_PSR_TP1_TIME_100us                (1 << 4)
4172 #define   EDP_PSR_TP1_TIME_2500us               (2 << 4)
4173 #define   EDP_PSR_TP1_TIME_0us                  (3 << 4)
4174 #define   EDP_PSR_IDLE_FRAME_SHIFT              0
4175
4176 /* Bspec claims those aren't shifted but stay at 0x64800 */
4177 #define EDP_PSR_IMR                             _MMIO(0x64834)
4178 #define EDP_PSR_IIR                             _MMIO(0x64838)
4179 #define   EDP_PSR_ERROR(trans)                  (1 << (((trans) * 8 + 10) & 31))
4180 #define   EDP_PSR_POST_EXIT(trans)              (1 << (((trans) * 8 + 9) & 31))
4181 #define   EDP_PSR_PRE_ENTRY(trans)              (1 << (((trans) * 8 + 8) & 31))
4182
4183 #define EDP_PSR_AUX_CTL                         _MMIO(dev_priv->psr_mmio_base + 0x10)
4184 #define   EDP_PSR_AUX_CTL_TIME_OUT_MASK         (3 << 26)
4185 #define   EDP_PSR_AUX_CTL_MESSAGE_SIZE_MASK     (0x1f << 20)
4186 #define   EDP_PSR_AUX_CTL_PRECHARGE_2US_MASK    (0xf << 16)
4187 #define   EDP_PSR_AUX_CTL_ERROR_INTERRUPT       (1 << 11)
4188 #define   EDP_PSR_AUX_CTL_BIT_CLOCK_2X_MASK     (0x7ff)
4189
4190 #define EDP_PSR_AUX_DATA(i)                     _MMIO(dev_priv->psr_mmio_base + 0x14 + (i) * 4) /* 5 registers */
4191
4192 #define EDP_PSR_STATUS                          _MMIO(dev_priv->psr_mmio_base + 0x40)
4193 #define   EDP_PSR_STATUS_STATE_MASK             (7 << 29)
4194 #define   EDP_PSR_STATUS_STATE_SHIFT            29
4195 #define   EDP_PSR_STATUS_STATE_IDLE             (0 << 29)
4196 #define   EDP_PSR_STATUS_STATE_SRDONACK         (1 << 29)
4197 #define   EDP_PSR_STATUS_STATE_SRDENT           (2 << 29)
4198 #define   EDP_PSR_STATUS_STATE_BUFOFF           (3 << 29)
4199 #define   EDP_PSR_STATUS_STATE_BUFON            (4 << 29)
4200 #define   EDP_PSR_STATUS_STATE_AUXACK           (5 << 29)
4201 #define   EDP_PSR_STATUS_STATE_SRDOFFACK        (6 << 29)
4202 #define   EDP_PSR_STATUS_LINK_MASK              (3 << 26)
4203 #define   EDP_PSR_STATUS_LINK_FULL_OFF          (0 << 26)
4204 #define   EDP_PSR_STATUS_LINK_FULL_ON           (1 << 26)
4205 #define   EDP_PSR_STATUS_LINK_STANDBY           (2 << 26)
4206 #define   EDP_PSR_STATUS_MAX_SLEEP_TIMER_SHIFT  20
4207 #define   EDP_PSR_STATUS_MAX_SLEEP_TIMER_MASK   0x1f
4208 #define   EDP_PSR_STATUS_COUNT_SHIFT            16
4209 #define   EDP_PSR_STATUS_COUNT_MASK             0xf
4210 #define   EDP_PSR_STATUS_AUX_ERROR              (1 << 15)
4211 #define   EDP_PSR_STATUS_AUX_SENDING            (1 << 12)
4212 #define   EDP_PSR_STATUS_SENDING_IDLE           (1 << 9)
4213 #define   EDP_PSR_STATUS_SENDING_TP2_TP3        (1 << 8)
4214 #define   EDP_PSR_STATUS_SENDING_TP1            (1 << 4)
4215 #define   EDP_PSR_STATUS_IDLE_MASK              0xf
4216
4217 #define EDP_PSR_PERF_CNT                _MMIO(dev_priv->psr_mmio_base + 0x44)
4218 #define   EDP_PSR_PERF_CNT_MASK         0xffffff
4219
4220 #define EDP_PSR_DEBUG                           _MMIO(dev_priv->psr_mmio_base + 0x60) /* PSR_MASK on SKL+ */
4221 #define   EDP_PSR_DEBUG_MASK_MAX_SLEEP         (1 << 28)
4222 #define   EDP_PSR_DEBUG_MASK_LPSP              (1 << 27)
4223 #define   EDP_PSR_DEBUG_MASK_MEMUP             (1 << 26)
4224 #define   EDP_PSR_DEBUG_MASK_HPD               (1 << 25)
4225 #define   EDP_PSR_DEBUG_MASK_DISP_REG_WRITE    (1 << 16)
4226 #define   EDP_PSR_DEBUG_EXIT_ON_PIXEL_UNDERRUN (1 << 15) /* SKL+ */
4227
4228 #define EDP_PSR2_CTL                    _MMIO(0x6f900)
4229 #define   EDP_PSR2_ENABLE               (1 << 31)
4230 #define   EDP_SU_TRACK_ENABLE           (1 << 30)
4231 #define   EDP_Y_COORDINATE_VALID        (1 << 26) /* GLK and CNL+ */
4232 #define   EDP_Y_COORDINATE_ENABLE       (1 << 25) /* GLK and CNL+ */
4233 #define   EDP_MAX_SU_DISABLE_TIME(t)    ((t) << 20)
4234 #define   EDP_MAX_SU_DISABLE_TIME_MASK  (0x1f << 20)
4235 #define   EDP_PSR2_TP2_TIME_500us       (0 << 8)
4236 #define   EDP_PSR2_TP2_TIME_100us       (1 << 8)
4237 #define   EDP_PSR2_TP2_TIME_2500us      (2 << 8)
4238 #define   EDP_PSR2_TP2_TIME_50us        (3 << 8)
4239 #define   EDP_PSR2_TP2_TIME_MASK        (3 << 8)
4240 #define   EDP_PSR2_FRAME_BEFORE_SU_SHIFT 4
4241 #define   EDP_PSR2_FRAME_BEFORE_SU_MASK (0xf << 4)
4242 #define   EDP_PSR2_FRAME_BEFORE_SU(a)   ((a) << 4)
4243 #define   EDP_PSR2_IDLE_FRAME_MASK      0xf
4244 #define   EDP_PSR2_IDLE_FRAME_SHIFT     0
4245
4246 #define _PSR_EVENT_TRANS_A                      0x60848
4247 #define _PSR_EVENT_TRANS_B                      0x61848
4248 #define _PSR_EVENT_TRANS_C                      0x62848
4249 #define _PSR_EVENT_TRANS_D                      0x63848
4250 #define _PSR_EVENT_TRANS_EDP                    0x6F848
4251 #define PSR_EVENT(trans)                        _MMIO_TRANS2(trans, _PSR_EVENT_TRANS_A)
4252 #define  PSR_EVENT_PSR2_WD_TIMER_EXPIRE         (1 << 17)
4253 #define  PSR_EVENT_PSR2_DISABLED                (1 << 16)
4254 #define  PSR_EVENT_SU_DIRTY_FIFO_UNDERRUN       (1 << 15)
4255 #define  PSR_EVENT_SU_CRC_FIFO_UNDERRUN         (1 << 14)
4256 #define  PSR_EVENT_GRAPHICS_RESET               (1 << 12)
4257 #define  PSR_EVENT_PCH_INTERRUPT                (1 << 11)
4258 #define  PSR_EVENT_MEMORY_UP                    (1 << 10)
4259 #define  PSR_EVENT_FRONT_BUFFER_MODIFY          (1 << 9)
4260 #define  PSR_EVENT_WD_TIMER_EXPIRE              (1 << 8)
4261 #define  PSR_EVENT_PIPE_REGISTERS_UPDATE        (1 << 6)
4262 #define  PSR_EVENT_REGISTER_UPDATE              (1 << 5)
4263 #define  PSR_EVENT_HDCP_ENABLE                  (1 << 4)
4264 #define  PSR_EVENT_KVMR_SESSION_ENABLE          (1 << 3)
4265 #define  PSR_EVENT_VBI_ENABLE                   (1 << 2)
4266 #define  PSR_EVENT_LPSP_MODE_EXIT               (1 << 1)
4267 #define  PSR_EVENT_PSR_DISABLE                  (1 << 0)
4268
4269 #define EDP_PSR2_STATUS                 _MMIO(0x6f940)
4270 #define EDP_PSR2_STATUS_STATE_MASK     (0xf << 28)
4271 #define EDP_PSR2_STATUS_STATE_SHIFT    28
4272
4273 /* VGA port control */
4274 #define ADPA                    _MMIO(0x61100)
4275 #define PCH_ADPA                _MMIO(0xe1100)
4276 #define VLV_ADPA                _MMIO(VLV_DISPLAY_BASE + 0x61100)
4277
4278 #define   ADPA_DAC_ENABLE       (1 << 31)
4279 #define   ADPA_DAC_DISABLE      0
4280 #define   ADPA_PIPE_SEL_SHIFT           30
4281 #define   ADPA_PIPE_SEL_MASK            (1 << 30)
4282 #define   ADPA_PIPE_SEL(pipe)           ((pipe) << 30)
4283 #define   ADPA_PIPE_SEL_SHIFT_CPT       29
4284 #define   ADPA_PIPE_SEL_MASK_CPT        (3 << 29)
4285 #define   ADPA_PIPE_SEL_CPT(pipe)       ((pipe) << 29)
4286 #define   ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
4287 #define   ADPA_CRT_HOTPLUG_MONITOR_NONE  (0 << 24)
4288 #define   ADPA_CRT_HOTPLUG_MONITOR_MASK  (3 << 24)
4289 #define   ADPA_CRT_HOTPLUG_MONITOR_COLOR (3 << 24)
4290 #define   ADPA_CRT_HOTPLUG_MONITOR_MONO  (2 << 24)
4291 #define   ADPA_CRT_HOTPLUG_ENABLE        (1 << 23)
4292 #define   ADPA_CRT_HOTPLUG_PERIOD_64     (0 << 22)
4293 #define   ADPA_CRT_HOTPLUG_PERIOD_128    (1 << 22)
4294 #define   ADPA_CRT_HOTPLUG_WARMUP_5MS    (0 << 21)
4295 #define   ADPA_CRT_HOTPLUG_WARMUP_10MS   (1 << 21)
4296 #define   ADPA_CRT_HOTPLUG_SAMPLE_2S     (0 << 20)
4297 #define   ADPA_CRT_HOTPLUG_SAMPLE_4S     (1 << 20)
4298 #define   ADPA_CRT_HOTPLUG_VOLTAGE_40    (0 << 18)
4299 #define   ADPA_CRT_HOTPLUG_VOLTAGE_50    (1 << 18)
4300 #define   ADPA_CRT_HOTPLUG_VOLTAGE_60    (2 << 18)
4301 #define   ADPA_CRT_HOTPLUG_VOLTAGE_70    (3 << 18)
4302 #define   ADPA_CRT_HOTPLUG_VOLREF_325MV  (0 << 17)
4303 #define   ADPA_CRT_HOTPLUG_VOLREF_475MV  (1 << 17)
4304 #define   ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1 << 16)
4305 #define   ADPA_USE_VGA_HVPOLARITY (1 << 15)
4306 #define   ADPA_SETS_HVPOLARITY  0
4307 #define   ADPA_VSYNC_CNTL_DISABLE (1 << 10)
4308 #define   ADPA_VSYNC_CNTL_ENABLE 0
4309 #define   ADPA_HSYNC_CNTL_DISABLE (1 << 11)
4310 #define   ADPA_HSYNC_CNTL_ENABLE 0
4311 #define   ADPA_VSYNC_ACTIVE_HIGH (1 << 4)
4312 #define   ADPA_VSYNC_ACTIVE_LOW 0
4313 #define   ADPA_HSYNC_ACTIVE_HIGH (1 << 3)
4314 #define   ADPA_HSYNC_ACTIVE_LOW 0
4315 #define   ADPA_DPMS_MASK        (~(3 << 10))
4316 #define   ADPA_DPMS_ON          (0 << 10)
4317 #define   ADPA_DPMS_SUSPEND     (1 << 10)
4318 #define   ADPA_DPMS_STANDBY     (2 << 10)
4319 #define   ADPA_DPMS_OFF         (3 << 10)
4320
4321
4322 /* Hotplug control (945+ only) */
4323 #define PORT_HOTPLUG_EN         _MMIO(dev_priv->info.display_mmio_offset + 0x61110)
4324 #define   PORTB_HOTPLUG_INT_EN                  (1 << 29)
4325 #define   PORTC_HOTPLUG_INT_EN                  (1 << 28)
4326 #define   PORTD_HOTPLUG_INT_EN                  (1 << 27)
4327 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
4328 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
4329 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
4330 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
4331 #define HOTPLUG_INT_EN_MASK                     (PORTB_HOTPLUG_INT_EN | \
4332                                                  PORTC_HOTPLUG_INT_EN | \
4333                                                  PORTD_HOTPLUG_INT_EN | \
4334                                                  SDVOC_HOTPLUG_INT_EN | \
4335                                                  SDVOB_HOTPLUG_INT_EN | \
4336                                                  CRT_HOTPLUG_INT_EN)
4337 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
4338 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
4339 /* must use period 64 on GM45 according to docs */
4340 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
4341 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
4342 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
4343 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
4344 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
4345 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
4346 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
4347 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
4348 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
4349 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
4350 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
4351 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
4352
4353 #define PORT_HOTPLUG_STAT       _MMIO(dev_priv->info.display_mmio_offset + 0x61114)
4354 /*
4355  * HDMI/DP bits are g4x+
4356  *
4357  * WARNING: Bspec for hpd status bits on gen4 seems to be completely confused.
4358  * Please check the detailed lore in the commit message for for experimental
4359  * evidence.
4360  */
4361 /* Bspec says GM45 should match G4X/VLV/CHV, but reality disagrees */
4362 #define   PORTD_HOTPLUG_LIVE_STATUS_GM45        (1 << 29)
4363 #define   PORTC_HOTPLUG_LIVE_STATUS_GM45        (1 << 28)
4364 #define   PORTB_HOTPLUG_LIVE_STATUS_GM45        (1 << 27)
4365 /* G4X/VLV/CHV DP/HDMI bits again match Bspec */
4366 #define   PORTD_HOTPLUG_LIVE_STATUS_G4X         (1 << 27)
4367 #define   PORTC_HOTPLUG_LIVE_STATUS_G4X         (1 << 28)
4368 #define   PORTB_HOTPLUG_LIVE_STATUS_G4X         (1 << 29)
4369 #define   PORTD_HOTPLUG_INT_STATUS              (3 << 21)
4370 #define   PORTD_HOTPLUG_INT_LONG_PULSE          (2 << 21)
4371 #define   PORTD_HOTPLUG_INT_SHORT_PULSE         (1 << 21)
4372 #define   PORTC_HOTPLUG_INT_STATUS              (3 << 19)
4373 #define   PORTC_HOTPLUG_INT_LONG_PULSE          (2 << 19)
4374 #define   PORTC_HOTPLUG_INT_SHORT_PULSE         (1 << 19)
4375 #define   PORTB_HOTPLUG_INT_STATUS              (3 << 17)
4376 #define   PORTB_HOTPLUG_INT_LONG_PULSE          (2 << 17)
4377 #define   PORTB_HOTPLUG_INT_SHORT_PLUSE         (1 << 17)
4378 /* CRT/TV common between gen3+ */
4379 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
4380 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
4381 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
4382 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
4383 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
4384 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
4385 #define   DP_AUX_CHANNEL_D_INT_STATUS_G4X       (1 << 6)
4386 #define   DP_AUX_CHANNEL_C_INT_STATUS_G4X       (1 << 5)
4387 #define   DP_AUX_CHANNEL_B_INT_STATUS_G4X       (1 << 4)
4388 #define   DP_AUX_CHANNEL_MASK_INT_STATUS_G4X    (7 << 4)
4389
4390 /* SDVO is different across gen3/4 */
4391 #define   SDVOC_HOTPLUG_INT_STATUS_G4X          (1 << 3)
4392 #define   SDVOB_HOTPLUG_INT_STATUS_G4X          (1 << 2)
4393 /*
4394  * Bspec seems to be seriously misleaded about the SDVO hpd bits on i965g/gm,
4395  * since reality corrobates that they're the same as on gen3. But keep these
4396  * bits here (and the comment!) to help any other lost wanderers back onto the
4397  * right tracks.
4398  */
4399 #define   SDVOC_HOTPLUG_INT_STATUS_I965         (3 << 4)
4400 #define   SDVOB_HOTPLUG_INT_STATUS_I965         (3 << 2)
4401 #define   SDVOC_HOTPLUG_INT_STATUS_I915         (1 << 7)
4402 #define   SDVOB_HOTPLUG_INT_STATUS_I915         (1 << 6)
4403 #define   HOTPLUG_INT_STATUS_G4X                (CRT_HOTPLUG_INT_STATUS | \
4404                                                  SDVOB_HOTPLUG_INT_STATUS_G4X | \
4405                                                  SDVOC_HOTPLUG_INT_STATUS_G4X | \
4406                                                  PORTB_HOTPLUG_INT_STATUS | \
4407                                                  PORTC_HOTPLUG_INT_STATUS | \
4408                                                  PORTD_HOTPLUG_INT_STATUS)
4409
4410 #define HOTPLUG_INT_STATUS_I915                 (CRT_HOTPLUG_INT_STATUS | \
4411                                                  SDVOB_HOTPLUG_INT_STATUS_I915 | \
4412                                                  SDVOC_HOTPLUG_INT_STATUS_I915 | \
4413                                                  PORTB_HOTPLUG_INT_STATUS | \
4414                                                  PORTC_HOTPLUG_INT_STATUS | \
4415                                                  PORTD_HOTPLUG_INT_STATUS)
4416
4417 /* SDVO and HDMI port control.
4418  * The same register may be used for SDVO or HDMI */
4419 #define _GEN3_SDVOB     0x61140
4420 #define _GEN3_SDVOC     0x61160
4421 #define GEN3_SDVOB      _MMIO(_GEN3_SDVOB)
4422 #define GEN3_SDVOC      _MMIO(_GEN3_SDVOC)
4423 #define GEN4_HDMIB      GEN3_SDVOB
4424 #define GEN4_HDMIC      GEN3_SDVOC
4425 #define VLV_HDMIB       _MMIO(VLV_DISPLAY_BASE + 0x61140)
4426 #define VLV_HDMIC       _MMIO(VLV_DISPLAY_BASE + 0x61160)
4427 #define CHV_HDMID       _MMIO(VLV_DISPLAY_BASE + 0x6116C)
4428 #define PCH_SDVOB       _MMIO(0xe1140)
4429 #define PCH_HDMIB       PCH_SDVOB
4430 #define PCH_HDMIC       _MMIO(0xe1150)
4431 #define PCH_HDMID       _MMIO(0xe1160)
4432
4433 #define PORT_DFT_I9XX                           _MMIO(0x61150)
4434 #define   DC_BALANCE_RESET                      (1 << 25)
4435 #define PORT_DFT2_G4X           _MMIO(dev_priv->info.display_mmio_offset + 0x61154)
4436 #define   DC_BALANCE_RESET_VLV                  (1 << 31)
4437 #define   PIPE_SCRAMBLE_RESET_MASK              ((1 << 14) | (0x3 << 0))
4438 #define   PIPE_C_SCRAMBLE_RESET                 (1 << 14) /* chv */
4439 #define   PIPE_B_SCRAMBLE_RESET                 (1 << 1)
4440 #define   PIPE_A_SCRAMBLE_RESET                 (1 << 0)
4441
4442 /* Gen 3 SDVO bits: */
4443 #define   SDVO_ENABLE                           (1 << 31)
4444 #define   SDVO_PIPE_SEL_SHIFT                   30
4445 #define   SDVO_PIPE_SEL_MASK                    (1 << 30)
4446 #define   SDVO_PIPE_SEL(pipe)                   ((pipe) << 30)
4447 #define   SDVO_STALL_SELECT                     (1 << 29)
4448 #define   SDVO_INTERRUPT_ENABLE                 (1 << 26)
4449 /*
4450  * 915G/GM SDVO pixel multiplier.
4451  * Programmed value is multiplier - 1, up to 5x.
4452  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
4453  */
4454 #define   SDVO_PORT_MULTIPLY_MASK               (7 << 23)
4455 #define   SDVO_PORT_MULTIPLY_SHIFT              23
4456 #define   SDVO_PHASE_SELECT_MASK                (15 << 19)
4457 #define   SDVO_PHASE_SELECT_DEFAULT             (6 << 19)
4458 #define   SDVO_CLOCK_OUTPUT_INVERT              (1 << 18)
4459 #define   SDVOC_GANG_MODE                       (1 << 16) /* Port C only */
4460 #define   SDVO_BORDER_ENABLE                    (1 << 7) /* SDVO only */
4461 #define   SDVOB_PCIE_CONCURRENCY                (1 << 3) /* Port B only */
4462 #define   SDVO_DETECTED                         (1 << 2)
4463 /* Bits to be preserved when writing */
4464 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | \
4465                                SDVO_INTERRUPT_ENABLE)
4466 #define   SDVOC_PRESERVE_MASK ((1 << 17) | SDVO_INTERRUPT_ENABLE)
4467
4468 /* Gen 4 SDVO/HDMI bits: */
4469 #define   SDVO_COLOR_FORMAT_8bpc                (0 << 26)
4470 #define   SDVO_COLOR_FORMAT_MASK                (7 << 26)
4471 #define   SDVO_ENCODING_SDVO                    (0 << 10)
4472 #define   SDVO_ENCODING_HDMI                    (2 << 10)
4473 #define   HDMI_MODE_SELECT_HDMI                 (1 << 9) /* HDMI only */
4474 #define   HDMI_MODE_SELECT_DVI                  (0 << 9) /* HDMI only */
4475 #define   HDMI_COLOR_RANGE_16_235               (1 << 8) /* HDMI only */
4476 #define   SDVO_AUDIO_ENABLE                     (1 << 6)
4477 /* VSYNC/HSYNC bits new with 965, default is to be set */
4478 #define   SDVO_VSYNC_ACTIVE_HIGH                (1 << 4)
4479 #define   SDVO_HSYNC_ACTIVE_HIGH                (1 << 3)
4480
4481 /* Gen 5 (IBX) SDVO/HDMI bits: */
4482 #define   HDMI_COLOR_FORMAT_12bpc               (3 << 26) /* HDMI only */
4483 #define   SDVOB_HOTPLUG_ENABLE                  (1 << 23) /* SDVO only */
4484
4485 /* Gen 6 (CPT) SDVO/HDMI bits: */
4486 #define   SDVO_PIPE_SEL_SHIFT_CPT               29
4487 #define   SDVO_PIPE_SEL_MASK_CPT                (3 << 29)
4488 #define   SDVO_PIPE_SEL_CPT(pipe)               ((pipe) << 29)
4489
4490 /* CHV SDVO/HDMI bits: */
4491 #define   SDVO_PIPE_SEL_SHIFT_CHV               24
4492 #define   SDVO_PIPE_SEL_MASK_CHV                (3 << 24)
4493 #define   SDVO_PIPE_SEL_CHV(pipe)               ((pipe) << 24)
4494
4495
4496 /* DVO port control */
4497 #define _DVOA                   0x61120
4498 #define DVOA                    _MMIO(_DVOA)
4499 #define _DVOB                   0x61140
4500 #define DVOB                    _MMIO(_DVOB)
4501 #define _DVOC                   0x61160
4502 #define DVOC                    _MMIO(_DVOC)
4503 #define   DVO_ENABLE                    (1 << 31)
4504 #define   DVO_PIPE_SEL_SHIFT            30
4505 #define   DVO_PIPE_SEL_MASK             (1 << 30)
4506 #define   DVO_PIPE_SEL(pipe)            ((pipe) << 30)
4507 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
4508 #define   DVO_PIPE_STALL                (1 << 28)
4509 #define   DVO_PIPE_STALL_TV             (2 << 28)
4510 #define   DVO_PIPE_STALL_MASK           (3 << 28)
4511 #define   DVO_USE_VGA_SYNC              (1 << 15)
4512 #define   DVO_DATA_ORDER_I740           (0 << 14)
4513 #define   DVO_DATA_ORDER_FP             (1 << 14)
4514 #define   DVO_VSYNC_DISABLE             (1 << 11)
4515 #define   DVO_HSYNC_DISABLE             (1 << 10)
4516 #define   DVO_VSYNC_TRISTATE            (1 << 9)
4517 #define   DVO_HSYNC_TRISTATE            (1 << 8)
4518 #define   DVO_BORDER_ENABLE             (1 << 7)
4519 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
4520 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
4521 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
4522 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
4523 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
4524 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
4525 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
4526 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
4527 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
4528 #define   DVO_PRESERVE_MASK             (0x7 << 24)
4529 #define DVOA_SRCDIM             _MMIO(0x61124)
4530 #define DVOB_SRCDIM             _MMIO(0x61144)
4531 #define DVOC_SRCDIM             _MMIO(0x61164)
4532 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
4533 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
4534
4535 /* LVDS port control */
4536 #define LVDS                    _MMIO(0x61180)
4537 /*
4538  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
4539  * the DPLL semantics change when the LVDS is assigned to that pipe.
4540  */
4541 #define   LVDS_PORT_EN                  (1 << 31)
4542 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
4543 #define   LVDS_PIPE_SEL_SHIFT           30
4544 #define   LVDS_PIPE_SEL_MASK            (1 << 30)
4545 #define   LVDS_PIPE_SEL(pipe)           ((pipe) << 30)
4546 #define   LVDS_PIPE_SEL_SHIFT_CPT       29
4547 #define   LVDS_PIPE_SEL_MASK_CPT        (3 << 29)
4548 #define   LVDS_PIPE_SEL_CPT(pipe)       ((pipe) << 29)
4549 /* LVDS dithering flag on 965/g4x platform */
4550 #define   LVDS_ENABLE_DITHER            (1 << 25)
4551 /* LVDS sync polarity flags. Set to invert (i.e. negative) */
4552 #define   LVDS_VSYNC_POLARITY           (1 << 21)
4553 #define   LVDS_HSYNC_POLARITY           (1 << 20)
4554
4555 /* Enable border for unscaled (or aspect-scaled) display */
4556 #define   LVDS_BORDER_ENABLE            (1 << 15)
4557 /*
4558  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
4559  * pixel.
4560  */
4561 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
4562 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
4563 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
4564 /*
4565  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
4566  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
4567  * on.
4568  */
4569 #define   LVDS_A3_POWER_MASK            (3 << 6)
4570 #define   LVDS_A3_POWER_DOWN            (0 << 6)
4571 #define   LVDS_A3_POWER_UP              (3 << 6)
4572 /*
4573  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
4574  * is set.
4575  */
4576 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
4577 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
4578 #define   LVDS_CLKB_POWER_UP            (3 << 4)
4579 /*
4580  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
4581  * setting for whether we are in dual-channel mode.  The B3 pair will
4582  * additionally only be powered up when LVDS_A3_POWER_UP is set.
4583  */
4584 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
4585 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
4586 #define   LVDS_B0B3_POWER_UP            (3 << 2)
4587
4588 /* Video Data Island Packet control */
4589 #define VIDEO_DIP_DATA          _MMIO(0x61178)
4590 /* Read the description of VIDEO_DIP_DATA (before Haswell) or VIDEO_DIP_ECC
4591  * (Haswell and newer) to see which VIDEO_DIP_DATA byte corresponds to each byte
4592  * of the infoframe structure specified by CEA-861. */
4593 #define   VIDEO_DIP_DATA_SIZE   32
4594 #define   VIDEO_DIP_VSC_DATA_SIZE       36
4595 #define VIDEO_DIP_CTL           _MMIO(0x61170)
4596 /* Pre HSW: */
4597 #define   VIDEO_DIP_ENABLE              (1 << 31)
4598 #define   VIDEO_DIP_PORT(port)          ((port) << 29)
4599 #define   VIDEO_DIP_PORT_MASK           (3 << 29)
4600 #define   VIDEO_DIP_ENABLE_GCP          (1 << 25)
4601 #define   VIDEO_DIP_ENABLE_AVI          (1 << 21)
4602 #define   VIDEO_DIP_ENABLE_VENDOR       (2 << 21)
4603 #define   VIDEO_DIP_ENABLE_GAMUT        (4 << 21)
4604 #define   VIDEO_DIP_ENABLE_SPD          (8 << 21)
4605 #define   VIDEO_DIP_SELECT_AVI          (0 << 19)
4606 #define   VIDEO_DIP_SELECT_VENDOR       (1 << 19)
4607 #define   VIDEO_DIP_SELECT_SPD          (3 << 19)
4608 #define   VIDEO_DIP_SELECT_MASK         (3 << 19)
4609 #define   VIDEO_DIP_FREQ_ONCE           (0 << 16)
4610 #define   VIDEO_DIP_FREQ_VSYNC          (1 << 16)
4611 #define   VIDEO_DIP_FREQ_2VSYNC         (2 << 16)
4612 #define   VIDEO_DIP_FREQ_MASK           (3 << 16)
4613 /* HSW and later: */
4614 #define   VIDEO_DIP_ENABLE_VSC_HSW      (1 << 20)
4615 #define   VIDEO_DIP_ENABLE_GCP_HSW      (1 << 16)
4616 #define   VIDEO_DIP_ENABLE_AVI_HSW      (1 << 12)
4617 #define   VIDEO_DIP_ENABLE_VS_HSW       (1 << 8)
4618 #define   VIDEO_DIP_ENABLE_GMP_HSW      (1 << 4)
4619 #define   VIDEO_DIP_ENABLE_SPD_HSW      (1 << 0)
4620
4621 #define  DRM_DIP_ENABLE                 (1 << 28)
4622 #define  PSR_VSC_BIT_7_SET              (1 << 27)
4623 #define  VSC_SELECT_MASK                (0x3 << 26)
4624 #define  VSC_SELECT_SHIFT               26
4625 #define  VSC_DIP_HW_HEA_DATA            (0 << 26)
4626 #define  VSC_DIP_HW_HEA_SW_DATA         (1 << 26)
4627 #define  VSC_DIP_HW_DATA_SW_HEA         (2 << 26)
4628 #define  VSC_DIP_SW_HEA_DATA            (3 << 26)
4629 #define  VDIP_ENABLE_PPS                (1 << 24)
4630
4631 /* Panel power sequencing */
4632 #define PPS_BASE                        0x61200
4633 #define VLV_PPS_BASE                    (VLV_DISPLAY_BASE + PPS_BASE)
4634 #define PCH_PPS_BASE                    0xC7200
4635
4636 #define _MMIO_PPS(pps_idx, reg)         _MMIO(dev_priv->pps_mmio_base - \
4637                                               PPS_BASE + (reg) +        \
4638                                               (pps_idx) * 0x100)
4639
4640 #define _PP_STATUS                      0x61200
4641 #define PP_STATUS(pps_idx)              _MMIO_PPS(pps_idx, _PP_STATUS)
4642 #define   PP_ON                         (1 << 31)
4643 /*
4644  * Indicates that all dependencies of the panel are on:
4645  *
4646  * - PLL enabled
4647  * - pipe enabled
4648  * - LVDS/DVOB/DVOC on
4649  */
4650 #define   PP_READY                      (1 << 30)
4651 #define   PP_SEQUENCE_NONE              (0 << 28)
4652 #define   PP_SEQUENCE_POWER_UP          (1 << 28)
4653 #define   PP_SEQUENCE_POWER_DOWN        (2 << 28)
4654 #define   PP_SEQUENCE_MASK              (3 << 28)
4655 #define   PP_SEQUENCE_SHIFT             28
4656 #define   PP_CYCLE_DELAY_ACTIVE         (1 << 27)
4657 #define   PP_SEQUENCE_STATE_MASK        0x0000000f
4658 #define   PP_SEQUENCE_STATE_OFF_IDLE    (0x0 << 0)
4659 #define   PP_SEQUENCE_STATE_OFF_S0_1    (0x1 << 0)
4660 #define   PP_SEQUENCE_STATE_OFF_S0_2    (0x2 << 0)
4661 #define   PP_SEQUENCE_STATE_OFF_S0_3    (0x3 << 0)
4662 #define   PP_SEQUENCE_STATE_ON_IDLE     (0x8 << 0)
4663 #define   PP_SEQUENCE_STATE_ON_S1_0     (0x9 << 0)
4664 #define   PP_SEQUENCE_STATE_ON_S1_2     (0xa << 0)
4665 #define   PP_SEQUENCE_STATE_ON_S1_3     (0xb << 0)
4666 #define   PP_SEQUENCE_STATE_RESET       (0xf << 0)
4667
4668 #define _PP_CONTROL                     0x61204
4669 #define PP_CONTROL(pps_idx)             _MMIO_PPS(pps_idx, _PP_CONTROL)
4670 #define  PANEL_UNLOCK_REGS              (0xabcd << 16)
4671 #define  PANEL_UNLOCK_MASK              (0xffff << 16)
4672 #define  BXT_POWER_CYCLE_DELAY_MASK     0x1f0
4673 #define  BXT_POWER_CYCLE_DELAY_SHIFT    4
4674 #define  EDP_FORCE_VDD                  (1 << 3)
4675 #define  EDP_BLC_ENABLE                 (1 << 2)
4676 #define  PANEL_POWER_RESET              (1 << 1)
4677 #define  PANEL_POWER_OFF                (0 << 0)
4678 #define  PANEL_POWER_ON                 (1 << 0)
4679
4680 #define _PP_ON_DELAYS                   0x61208
4681 #define PP_ON_DELAYS(pps_idx)           _MMIO_PPS(pps_idx, _PP_ON_DELAYS)
4682 #define  PANEL_PORT_SELECT_SHIFT        30
4683 #define  PANEL_PORT_SELECT_MASK         (3 << 30)
4684 #define  PANEL_PORT_SELECT_LVDS         (0 << 30)
4685 #define  PANEL_PORT_SELECT_DPA          (1 << 30)
4686 #define  PANEL_PORT_SELECT_DPC          (2 << 30)
4687 #define  PANEL_PORT_SELECT_DPD          (3 << 30)
4688 #define  PANEL_PORT_SELECT_VLV(port)    ((port) << 30)
4689 #define  PANEL_POWER_UP_DELAY_MASK      0x1fff0000
4690 #define  PANEL_POWER_UP_DELAY_SHIFT     16
4691 #define  PANEL_LIGHT_ON_DELAY_MASK      0x1fff
4692 #define  PANEL_LIGHT_ON_DELAY_SHIFT     0
4693
4694 #define _PP_OFF_DELAYS                  0x6120C
4695 #define PP_OFF_DELAYS(pps_idx)          _MMIO_PPS(pps_idx, _PP_OFF_DELAYS)
4696 #define  PANEL_POWER_DOWN_DELAY_MASK    0x1fff0000
4697 #define  PANEL_POWER_DOWN_DELAY_SHIFT   16
4698 #define  PANEL_LIGHT_OFF_DELAY_MASK     0x1fff
4699 #define  PANEL_LIGHT_OFF_DELAY_SHIFT    0
4700
4701 #define _PP_DIVISOR                     0x61210
4702 #define PP_DIVISOR(pps_idx)             _MMIO_PPS(pps_idx, _PP_DIVISOR)
4703 #define  PP_REFERENCE_DIVIDER_MASK      0xffffff00
4704 #define  PP_REFERENCE_DIVIDER_SHIFT     8
4705 #define  PANEL_POWER_CYCLE_DELAY_MASK   0x1f
4706 #define  PANEL_POWER_CYCLE_DELAY_SHIFT  0
4707
4708 /* Panel fitting */
4709 #define PFIT_CONTROL    _MMIO(dev_priv->info.display_mmio_offset + 0x61230)
4710 #define   PFIT_ENABLE           (1 << 31)
4711 #define   PFIT_PIPE_MASK        (3 << 29)
4712 #define   PFIT_PIPE_SHIFT       29
4713 #define   VERT_INTERP_DISABLE   (0 << 10)
4714 #define   VERT_INTERP_BILINEAR  (1 << 10)
4715 #define   VERT_INTERP_MASK      (3 << 10)
4716 #define   VERT_AUTO_SCALE       (1 << 9)
4717 #define   HORIZ_INTERP_DISABLE  (0 << 6)
4718 #define   HORIZ_INTERP_BILINEAR (1 << 6)
4719 #define   HORIZ_INTERP_MASK     (3 << 6)
4720 #define   HORIZ_AUTO_SCALE      (1 << 5)
4721 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
4722 #define   PFIT_FILTER_FUZZY     (0 << 24)
4723 #define   PFIT_SCALING_AUTO     (0 << 26)
4724 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
4725 #define   PFIT_SCALING_PILLAR   (2 << 26)
4726 #define   PFIT_SCALING_LETTER   (3 << 26)
4727 #define PFIT_PGM_RATIOS _MMIO(dev_priv->info.display_mmio_offset + 0x61234)
4728 /* Pre-965 */
4729 #define         PFIT_VERT_SCALE_SHIFT           20
4730 #define         PFIT_VERT_SCALE_MASK            0xfff00000
4731 #define         PFIT_HORIZ_SCALE_SHIFT          4
4732 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
4733 /* 965+ */
4734 #define         PFIT_VERT_SCALE_SHIFT_965       16
4735 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
4736 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
4737 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
4738
4739 #define PFIT_AUTO_RATIOS _MMIO(dev_priv->info.display_mmio_offset + 0x61238)
4740
4741 #define _VLV_BLC_PWM_CTL2_A (dev_priv->info.display_mmio_offset + 0x61250)
4742 #define _VLV_BLC_PWM_CTL2_B (dev_priv->info.display_mmio_offset + 0x61350)
4743 #define VLV_BLC_PWM_CTL2(pipe) _MMIO_PIPE(pipe, _VLV_BLC_PWM_CTL2_A, \
4744                                          _VLV_BLC_PWM_CTL2_B)
4745
4746 #define _VLV_BLC_PWM_CTL_A (dev_priv->info.display_mmio_offset + 0x61254)
4747 #define _VLV_BLC_PWM_CTL_B (dev_priv->info.display_mmio_offset + 0x61354)
4748 #define VLV_BLC_PWM_CTL(pipe) _MMIO_PIPE(pipe, _VLV_BLC_PWM_CTL_A, \
4749                                         _VLV_BLC_PWM_CTL_B)
4750
4751 #define _VLV_BLC_HIST_CTL_A (dev_priv->info.display_mmio_offset + 0x61260)
4752 #define _VLV_BLC_HIST_CTL_B (dev_priv->info.display_mmio_offset + 0x61360)
4753 #define VLV_BLC_HIST_CTL(pipe) _MMIO_PIPE(pipe, _VLV_BLC_HIST_CTL_A, \
4754                                          _VLV_BLC_HIST_CTL_B)
4755
4756 /* Backlight control */
4757 #define BLC_PWM_CTL2    _MMIO(dev_priv->info.display_mmio_offset + 0x61250) /* 965+ only */
4758 #define   BLM_PWM_ENABLE                (1 << 31)
4759 #define   BLM_COMBINATION_MODE          (1 << 30) /* gen4 only */
4760 #define   BLM_PIPE_SELECT               (1 << 29)
4761 #define   BLM_PIPE_SELECT_IVB           (3 << 29)
4762 #define   BLM_PIPE_A                    (0 << 29)
4763 #define   BLM_PIPE_B                    (1 << 29)
4764 #define   BLM_PIPE_C                    (2 << 29) /* ivb + */
4765 #define   BLM_TRANSCODER_A              BLM_PIPE_A /* hsw */
4766 #define   BLM_TRANSCODER_B              BLM_PIPE_B
4767 #define   BLM_TRANSCODER_C              BLM_PIPE_C
4768 #define   BLM_TRANSCODER_EDP            (3 << 29)
4769 #define   BLM_PIPE(pipe)                ((pipe) << 29)
4770 #define   BLM_POLARITY_I965             (1 << 28) /* gen4 only */
4771 #define   BLM_PHASE_IN_INTERUPT_STATUS  (1 << 26)
4772 #define   BLM_PHASE_IN_ENABLE           (1 << 25)
4773 #define   BLM_PHASE_IN_INTERUPT_ENABL   (1 << 24)
4774 #define   BLM_PHASE_IN_TIME_BASE_SHIFT  (16)
4775 #define   BLM_PHASE_IN_TIME_BASE_MASK   (0xff << 16)
4776 #define   BLM_PHASE_IN_COUNT_SHIFT      (8)
4777 #define   BLM_PHASE_IN_COUNT_MASK       (0xff << 8)
4778 #define   BLM_PHASE_IN_INCR_SHIFT       (0)
4779 #define   BLM_PHASE_IN_INCR_MASK        (0xff << 0)
4780 #define BLC_PWM_CTL     _MMIO(dev_priv->info.display_mmio_offset + 0x61254)
4781 /*
4782  * This is the most significant 15 bits of the number of backlight cycles in a
4783  * complete cycle of the modulated backlight control.
4784  *
4785  * The actual value is this field multiplied by two.
4786  */
4787 #define   BACKLIGHT_MODULATION_FREQ_SHIFT       (17)
4788 #define   BACKLIGHT_MODULATION_FREQ_MASK        (0x7fff << 17)
4789 #define   BLM_LEGACY_MODE                       (1 << 16) /* gen2 only */
4790 /*
4791  * This is the number of cycles out of the backlight modulation cycle for which
4792  * the backlight is on.
4793  *
4794  * This field must be no greater than the number of cycles in the complete
4795  * backlight modulation cycle.
4796  */
4797 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
4798 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
4799 #define   BACKLIGHT_DUTY_CYCLE_MASK_PNV         (0xfffe)
4800 #define   BLM_POLARITY_PNV                      (1 << 0) /* pnv only */
4801
4802 #define BLC_HIST_CTL    _MMIO(dev_priv->info.display_mmio_offset + 0x61260)
4803 #define  BLM_HISTOGRAM_ENABLE                   (1 << 31)
4804
4805 /* New registers for PCH-split platforms. Safe where new bits show up, the
4806  * register layout machtes with gen4 BLC_PWM_CTL[12]. */
4807 #define BLC_PWM_CPU_CTL2        _MMIO(0x48250)
4808 #define BLC_PWM_CPU_CTL         _MMIO(0x48254)
4809
4810 #define HSW_BLC_PWM2_CTL        _MMIO(0x48350)
4811
4812 /* PCH CTL1 is totally different, all but the below bits are reserved. CTL2 is
4813  * like the normal CTL from gen4 and earlier. Hooray for confusing naming. */
4814 #define BLC_PWM_PCH_CTL1        _MMIO(0xc8250)
4815 #define   BLM_PCH_PWM_ENABLE                    (1 << 31)
4816 #define   BLM_PCH_OVERRIDE_ENABLE               (1 << 30)
4817 #define   BLM_PCH_POLARITY                      (1 << 29)
4818 #define BLC_PWM_PCH_CTL2        _MMIO(0xc8254)
4819
4820 #define UTIL_PIN_CTL            _MMIO(0x48400)
4821 #define   UTIL_PIN_ENABLE       (1 << 31)
4822
4823 #define   UTIL_PIN_PIPE(x)     ((x) << 29)
4824 #define   UTIL_PIN_PIPE_MASK   (3 << 29)
4825 #define   UTIL_PIN_MODE_PWM    (1 << 24)
4826 #define   UTIL_PIN_MODE_MASK   (0xf << 24)
4827 #define   UTIL_PIN_POLARITY    (1 << 22)
4828
4829 /* BXT backlight register definition. */
4830 #define _BXT_BLC_PWM_CTL1                       0xC8250
4831 #define   BXT_BLC_PWM_ENABLE                    (1 << 31)
4832 #define   BXT_BLC_PWM_POLARITY                  (1 << 29)
4833 #define _BXT_BLC_PWM_FREQ1                      0xC8254
4834 #define _BXT_BLC_PWM_DUTY1                      0xC8258
4835
4836 #define _BXT_BLC_PWM_CTL2                       0xC8350
4837 #define _BXT_BLC_PWM_FREQ2                      0xC8354
4838 #define _BXT_BLC_PWM_DUTY2                      0xC8358
4839
4840 #define BXT_BLC_PWM_CTL(controller)    _MMIO_PIPE(controller,           \
4841                                         _BXT_BLC_PWM_CTL1, _BXT_BLC_PWM_CTL2)
4842 #define BXT_BLC_PWM_FREQ(controller)   _MMIO_PIPE(controller, \
4843                                         _BXT_BLC_PWM_FREQ1, _BXT_BLC_PWM_FREQ2)
4844 #define BXT_BLC_PWM_DUTY(controller)   _MMIO_PIPE(controller, \
4845                                         _BXT_BLC_PWM_DUTY1, _BXT_BLC_PWM_DUTY2)
4846
4847 #define PCH_GTC_CTL             _MMIO(0xe7000)
4848 #define   PCH_GTC_ENABLE        (1 << 31)
4849
4850 /* TV port control */
4851 #define TV_CTL                  _MMIO(0x68000)
4852 /* Enables the TV encoder */
4853 # define TV_ENC_ENABLE                  (1 << 31)
4854 /* Sources the TV encoder input from pipe B instead of A. */
4855 # define TV_ENC_PIPE_SEL_SHIFT          30
4856 # define TV_ENC_PIPE_SEL_MASK           (1 << 30)
4857 # define TV_ENC_PIPE_SEL(pipe)          ((pipe) << 30)
4858 /* Outputs composite video (DAC A only) */
4859 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
4860 /* Outputs SVideo video (DAC B/C) */
4861 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
4862 /* Outputs Component video (DAC A/B/C) */
4863 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
4864 /* Outputs Composite and SVideo (DAC A/B/C) */
4865 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
4866 # define TV_TRILEVEL_SYNC               (1 << 21)
4867 /* Enables slow sync generation (945GM only) */
4868 # define TV_SLOW_SYNC                   (1 << 20)
4869 /* Selects 4x oversampling for 480i and 576p */
4870 # define TV_OVERSAMPLE_4X               (0 << 18)
4871 /* Selects 2x oversampling for 720p and 1080i */
4872 # define TV_OVERSAMPLE_2X               (1 << 18)
4873 /* Selects no oversampling for 1080p */
4874 # define TV_OVERSAMPLE_NONE             (2 << 18)
4875 /* Selects 8x oversampling */
4876 # define TV_OVERSAMPLE_8X               (3 << 18)
4877 /* Selects progressive mode rather than interlaced */
4878 # define TV_PROGRESSIVE                 (1 << 17)
4879 /* Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
4880 # define TV_PAL_BURST                   (1 << 16)
4881 /* Field for setting delay of Y compared to C */
4882 # define TV_YC_SKEW_MASK                (7 << 12)
4883 /* Enables a fix for 480p/576p standard definition modes on the 915GM only */
4884 # define TV_ENC_SDP_FIX                 (1 << 11)
4885 /*
4886  * Enables a fix for the 915GM only.
4887  *
4888  * Not sure what it does.
4889  */
4890 # define TV_ENC_C0_FIX                  (1 << 10)
4891 /* Bits that must be preserved by software */
4892 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
4893 # define TV_FUSE_STATE_MASK             (3 << 4)
4894 /* Read-only state that reports all features enabled */
4895 # define TV_FUSE_STATE_ENABLED          (0 << 4)
4896 /* Read-only state that reports that Macrovision is disabled in hardware*/
4897 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
4898 /* Read-only state that reports that TV-out is disabled in hardware. */
4899 # define TV_FUSE_STATE_DISABLED         (2 << 4)
4900 /* Normal operation */
4901 # define TV_TEST_MODE_NORMAL            (0 << 0)
4902 /* Encoder test pattern 1 - combo pattern */
4903 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
4904 /* Encoder test pattern 2 - full screen vertical 75% color bars */
4905 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
4906 /* Encoder test pattern 3 - full screen horizontal 75% color bars */
4907 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
4908 /* Encoder test pattern 4 - random noise */
4909 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
4910 /* Encoder test pattern 5 - linear color ramps */
4911 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
4912 /*
4913  * This test mode forces the DACs to 50% of full output.
4914  *
4915  * This is used for load detection in combination with TVDAC_SENSE_MASK
4916  */
4917 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
4918 # define TV_TEST_MODE_MASK              (7 << 0)
4919
4920 #define TV_DAC                  _MMIO(0x68004)
4921 # define TV_DAC_SAVE            0x00ffff00
4922 /*
4923  * Reports that DAC state change logic has reported change (RO).
4924  *
4925  * This gets cleared when TV_DAC_STATE_EN is cleared
4926 */
4927 # define TVDAC_STATE_CHG                (1 << 31)
4928 # define TVDAC_SENSE_MASK               (7 << 28)
4929 /* Reports that DAC A voltage is above the detect threshold */
4930 # define TVDAC_A_SENSE                  (1 << 30)
4931 /* Reports that DAC B voltage is above the detect threshold */
4932 # define TVDAC_B_SENSE                  (1 << 29)
4933 /* Reports that DAC C voltage is above the detect threshold */
4934 # define TVDAC_C_SENSE                  (1 << 28)
4935 /*
4936  * Enables DAC state detection logic, for load-based TV detection.
4937  *
4938  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
4939  * to off, for load detection to work.
4940  */
4941 # define TVDAC_STATE_CHG_EN             (1 << 27)
4942 /* Sets the DAC A sense value to high */
4943 # define TVDAC_A_SENSE_CTL              (1 << 26)
4944 /* Sets the DAC B sense value to high */
4945 # define TVDAC_B_SENSE_CTL              (1 << 25)
4946 /* Sets the DAC C sense value to high */
4947 # define TVDAC_C_SENSE_CTL              (1 << 24)
4948 /* Overrides the ENC_ENABLE and DAC voltage levels */
4949 # define DAC_CTL_OVERRIDE               (1 << 7)
4950 /* Sets the slew rate.  Must be preserved in software */
4951 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
4952 # define DAC_A_1_3_V                    (0 << 4)
4953 # define DAC_A_1_1_V                    (1 << 4)
4954 # define DAC_A_0_7_V                    (2 << 4)
4955 # define DAC_A_MASK                     (3 << 4)
4956 # define DAC_B_1_3_V                    (0 << 2)
4957 # define DAC_B_1_1_V                    (1 << 2)
4958 # define DAC_B_0_7_V                    (2 << 2)
4959 # define DAC_B_MASK                     (3 << 2)
4960 # define DAC_C_1_3_V                    (0 << 0)
4961 # define DAC_C_1_1_V                    (1 << 0)
4962 # define DAC_C_0_7_V                    (2 << 0)
4963 # define DAC_C_MASK                     (3 << 0)
4964
4965 /*
4966  * CSC coefficients are stored in a floating point format with 9 bits of
4967  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
4968  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
4969  * -1 (0x3) being the only legal negative value.
4970  */
4971 #define TV_CSC_Y                _MMIO(0x68010)
4972 # define TV_RY_MASK                     0x07ff0000
4973 # define TV_RY_SHIFT                    16
4974 # define TV_GY_MASK                     0x00000fff
4975 # define TV_GY_SHIFT                    0
4976
4977 #define TV_CSC_Y2               _MMIO(0x68014)
4978 # define TV_BY_MASK                     0x07ff0000
4979 # define TV_BY_SHIFT                    16
4980 /*
4981  * Y attenuation for component video.
4982  *
4983  * Stored in 1.9 fixed point.
4984  */
4985 # define TV_AY_MASK                     0x000003ff
4986 # define TV_AY_SHIFT                    0
4987
4988 #define TV_CSC_U                _MMIO(0x68018)
4989 # define TV_RU_MASK                     0x07ff0000
4990 # define TV_RU_SHIFT                    16
4991 # define TV_GU_MASK                     0x000007ff
4992 # define TV_GU_SHIFT                    0
4993
4994 #define TV_CSC_U2               _MMIO(0x6801c)
4995 # define TV_BU_MASK                     0x07ff0000
4996 # define TV_BU_SHIFT                    16
4997 /*
4998  * U attenuation for component video.
4999  *
5000  * Stored in 1.9 fixed point.
5001  */
5002 # define TV_AU_MASK                     0x000003ff
5003 # define TV_AU_SHIFT                    0
5004
5005 #define TV_CSC_V                _MMIO(0x68020)
5006 # define TV_RV_MASK                     0x0fff0000
5007 # define TV_RV_SHIFT                    16
5008 # define TV_GV_MASK                     0x000007ff
5009 # define TV_GV_SHIFT                    0
5010
5011 #define TV_CSC_V2               _MMIO(0x68024)
5012 # define TV_BV_MASK                     0x07ff0000
5013 # define TV_BV_SHIFT                    16
5014 /*
5015  * V attenuation for component video.
5016  *
5017  * Stored in 1.9 fixed point.
5018  */
5019 # define TV_AV_MASK                     0x000007ff
5020 # define TV_AV_SHIFT                    0
5021
5022 #define TV_CLR_KNOBS            _MMIO(0x68028)
5023 /* 2s-complement brightness adjustment */
5024 # define TV_BRIGHTNESS_MASK             0xff000000
5025 # define TV_BRIGHTNESS_SHIFT            24
5026 /* Contrast adjustment, as a 2.6 unsigned floating point number */
5027 # define TV_CONTRAST_MASK               0x00ff0000
5028 # define TV_CONTRAST_SHIFT              16
5029 /* Saturation adjustment, as a 2.6 unsigned floating point number */
5030 # define TV_SATURATION_MASK             0x0000ff00
5031 # define TV_SATURATION_SHIFT            8
5032 /* Hue adjustment, as an integer phase angle in degrees */
5033 # define TV_HUE_MASK                    0x000000ff
5034 # define TV_HUE_SHIFT                   0
5035
5036 #define TV_CLR_LEVEL            _MMIO(0x6802c)
5037 /* Controls the DAC level for black */
5038 # define TV_BLACK_LEVEL_MASK            0x01ff0000
5039 # define TV_BLACK_LEVEL_SHIFT           16
5040 /* Controls the DAC level for blanking */
5041 # define TV_BLANK_LEVEL_MASK            0x000001ff
5042 # define TV_BLANK_LEVEL_SHIFT           0
5043
5044 #define TV_H_CTL_1              _MMIO(0x68030)
5045 /* Number of pixels in the hsync. */
5046 # define TV_HSYNC_END_MASK              0x1fff0000
5047 # define TV_HSYNC_END_SHIFT             16
5048 /* Total number of pixels minus one in the line (display and blanking). */
5049 # define TV_HTOTAL_MASK                 0x00001fff
5050 # define TV_HTOTAL_SHIFT                0
5051
5052 #define TV_H_CTL_2              _MMIO(0x68034)
5053 /* Enables the colorburst (needed for non-component color) */
5054 # define TV_BURST_ENA                   (1 << 31)
5055 /* Offset of the colorburst from the start of hsync, in pixels minus one. */
5056 # define TV_HBURST_START_SHIFT          16
5057 # define TV_HBURST_START_MASK           0x1fff0000
5058 /* Length of the colorburst */
5059 # define TV_HBURST_LEN_SHIFT            0
5060 # define TV_HBURST_LEN_MASK             0x0001fff
5061
5062 #define TV_H_CTL_3              _MMIO(0x68038)
5063 /* End of hblank, measured in pixels minus one from start of hsync */
5064 # define TV_HBLANK_END_SHIFT            16
5065 # define TV_HBLANK_END_MASK             0x1fff0000
5066 /* Start of hblank, measured in pixels minus one from start of hsync */
5067 # define TV_HBLANK_START_SHIFT          0
5068 # define TV_HBLANK_START_MASK           0x0001fff
5069
5070 #define TV_V_CTL_1              _MMIO(0x6803c)
5071 /* XXX */
5072 # define TV_NBR_END_SHIFT               16
5073 # define TV_NBR_END_MASK                0x07ff0000
5074 /* XXX */
5075 # define TV_VI_END_F1_SHIFT             8
5076 # define TV_VI_END_F1_MASK              0x00003f00
5077 /* XXX */
5078 # define TV_VI_END_F2_SHIFT             0
5079 # define TV_VI_END_F2_MASK              0x0000003f
5080
5081 #define TV_V_CTL_2              _MMIO(0x68040)
5082 /* Length of vsync, in half lines */
5083 # define TV_VSYNC_LEN_MASK              0x07ff0000
5084 # define TV_VSYNC_LEN_SHIFT             16
5085 /* Offset of the start of vsync in field 1, measured in one less than the
5086  * number of half lines.
5087  */
5088 # define TV_VSYNC_START_F1_MASK         0x00007f00
5089 # define TV_VSYNC_START_F1_SHIFT        8
5090 /*
5091  * Offset of the start of vsync in field 2, measured in one less than the
5092  * number of half lines.
5093  */
5094 # define TV_VSYNC_START_F2_MASK         0x0000007f
5095 # define TV_VSYNC_START_F2_SHIFT        0
5096
5097 #define TV_V_CTL_3              _MMIO(0x68044)
5098 /* Enables generation of the equalization signal */
5099 # define TV_EQUAL_ENA                   (1 << 31)
5100 /* Length of vsync, in half lines */
5101 # define TV_VEQ_LEN_MASK                0x007f0000
5102 # define TV_VEQ_LEN_SHIFT               16
5103 /* Offset of the start of equalization in field 1, measured in one less than
5104  * the number of half lines.
5105  */
5106 # define TV_VEQ_START_F1_MASK           0x0007f00
5107 # define TV_VEQ_START_F1_SHIFT          8
5108 /*
5109  * Offset of the start of equalization in field 2, measured in one less than
5110  * the number of half lines.
5111  */
5112 # define TV_VEQ_START_F2_MASK           0x000007f
5113 # define TV_VEQ_START_F2_SHIFT          0
5114
5115 #define TV_V_CTL_4              _MMIO(0x68048)
5116 /*
5117  * Offset to start of vertical colorburst, measured in one less than the
5118  * number of lines from vertical start.
5119  */
5120 # define TV_VBURST_START_F1_MASK        0x003f0000
5121 # define TV_VBURST_START_F1_SHIFT       16
5122 /*
5123  * Offset to the end of vertical colorburst, measured in one less than the
5124  * number of lines from the start of NBR.
5125  */
5126 # define TV_VBURST_END_F1_MASK          0x000000ff
5127 # define TV_VBURST_END_F1_SHIFT         0
5128
5129 #define TV_V_CTL_5              _MMIO(0x6804c)
5130 /*
5131  * Offset to start of vertical colorburst, measured in one less than the
5132  * number of lines from vertical start.
5133  */
5134 # define TV_VBURST_START_F2_MASK        0x003f0000
5135 # define TV_VBURST_START_F2_SHIFT       16
5136 /*
5137  * Offset to the end of vertical colorburst, measured in one less than the
5138  * number of lines from the start of NBR.
5139  */
5140 # define TV_VBURST_END_F2_MASK          0x000000ff
5141 # define TV_VBURST_END_F2_SHIFT         0
5142
5143 #define TV_V_CTL_6              _MMIO(0x68050)
5144 /*
5145  * Offset to start of vertical colorburst, measured in one less than the
5146  * number of lines from vertical start.
5147  */
5148 # define TV_VBURST_START_F3_MASK        0x003f0000
5149 # define TV_VBURST_START_F3_SHIFT       16
5150 /*
5151  * Offset to the end of vertical colorburst, measured in one less than the
5152  * number of lines from the start of NBR.
5153  */
5154 # define TV_VBURST_END_F3_MASK          0x000000ff
5155 # define TV_VBURST_END_F3_SHIFT         0
5156
5157 #define TV_V_CTL_7              _MMIO(0x68054)
5158 /*
5159  * Offset to start of vertical colorburst, measured in one less than the
5160  * number of lines from vertical start.
5161  */
5162 # define TV_VBURST_START_F4_MASK        0x003f0000
5163 # define TV_VBURST_START_F4_SHIFT       16
5164 /*
5165  * Offset to the end of vertical colorburst, measured in one less than the
5166  * number of lines from the start of NBR.
5167  */
5168 # define TV_VBURST_END_F4_MASK          0x000000ff
5169 # define TV_VBURST_END_F4_SHIFT         0
5170
5171 #define TV_SC_CTL_1             _MMIO(0x68060)
5172 /* Turns on the first subcarrier phase generation DDA */
5173 # define TV_SC_DDA1_EN                  (1 << 31)
5174 /* Turns on the first subcarrier phase generation DDA */
5175 # define TV_SC_DDA2_EN                  (1 << 30)
5176 /* Turns on the first subcarrier phase generation DDA */
5177 # define TV_SC_DDA3_EN                  (1 << 29)
5178 /* Sets the subcarrier DDA to reset frequency every other field */
5179 # define TV_SC_RESET_EVERY_2            (0 << 24)
5180 /* Sets the subcarrier DDA to reset frequency every fourth field */
5181 # define TV_SC_RESET_EVERY_4            (1 << 24)
5182 /* Sets the subcarrier DDA to reset frequency every eighth field */
5183 # define TV_SC_RESET_EVERY_8            (2 << 24)
5184 /* Sets the subcarrier DDA to never reset the frequency */
5185 # define TV_SC_RESET_NEVER              (3 << 24)
5186 /* Sets the peak amplitude of the colorburst.*/
5187 # define TV_BURST_LEVEL_MASK            0x00ff0000
5188 # define TV_BURST_LEVEL_SHIFT           16
5189 /* Sets the increment of the first subcarrier phase generation DDA */
5190 # define TV_SCDDA1_INC_MASK             0x00000fff
5191 # define TV_SCDDA1_INC_SHIFT            0
5192
5193 #define TV_SC_CTL_2             _MMIO(0x68064)
5194 /* Sets the rollover for the second subcarrier phase generation DDA */
5195 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
5196 # define TV_SCDDA2_SIZE_SHIFT           16
5197 /* Sets the increent of the second subcarrier phase generation DDA */
5198 # define TV_SCDDA2_INC_MASK             0x00007fff
5199 # define TV_SCDDA2_INC_SHIFT            0
5200
5201 #define TV_SC_CTL_3             _MMIO(0x68068)
5202 /* Sets the rollover for the third subcarrier phase generation DDA */
5203 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
5204 # define TV_SCDDA3_SIZE_SHIFT           16
5205 /* Sets the increent of the third subcarrier phase generation DDA */
5206 # define TV_SCDDA3_INC_MASK             0x00007fff
5207 # define TV_SCDDA3_INC_SHIFT            0
5208
5209 #define TV_WIN_POS              _MMIO(0x68070)
5210 /* X coordinate of the display from the start of horizontal active */
5211 # define TV_XPOS_MASK                   0x1fff0000
5212 # define TV_XPOS_SHIFT                  16
5213 /* Y coordinate of the display from the start of vertical active (NBR) */
5214 # define TV_YPOS_MASK                   0x00000fff
5215 # define TV_YPOS_SHIFT                  0
5216
5217 #define TV_WIN_SIZE             _MMIO(0x68074)
5218 /* Horizontal size of the display window, measured in pixels*/
5219 # define TV_XSIZE_MASK                  0x1fff0000
5220 # define TV_XSIZE_SHIFT                 16
5221 /*
5222  * Vertical size of the display window, measured in pixels.
5223  *
5224  * Must be even for interlaced modes.
5225  */
5226 # define TV_YSIZE_MASK                  0x00000fff
5227 # define TV_YSIZE_SHIFT                 0
5228
5229 #define TV_FILTER_CTL_1         _MMIO(0x68080)
5230 /*
5231  * Enables automatic scaling calculation.
5232  *
5233  * If set, the rest of the registers are ignored, and the calculated values can
5234  * be read back from the register.
5235  */
5236 # define TV_AUTO_SCALE                  (1 << 31)
5237 /*
5238  * Disables the vertical filter.
5239  *
5240  * This is required on modes more than 1024 pixels wide */
5241 # define TV_V_FILTER_BYPASS             (1 << 29)
5242 /* Enables adaptive vertical filtering */
5243 # define TV_VADAPT                      (1 << 28)
5244 # define TV_VADAPT_MODE_MASK            (3 << 26)
5245 /* Selects the least adaptive vertical filtering mode */
5246 # define TV_VADAPT_MODE_LEAST           (0 << 26)
5247 /* Selects the moderately adaptive vertical filtering mode */
5248 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
5249 /* Selects the most adaptive vertical filtering mode */
5250 # define TV_VADAPT_MODE_MOST            (3 << 26)
5251 /*
5252  * Sets the horizontal scaling factor.
5253  *
5254  * This should be the fractional part of the horizontal scaling factor divided
5255  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
5256  *
5257  * (src width - 1) / ((oversample * dest width) - 1)
5258  */
5259 # define TV_HSCALE_FRAC_MASK            0x00003fff
5260 # define TV_HSCALE_FRAC_SHIFT           0
5261
5262 #define TV_FILTER_CTL_2         _MMIO(0x68084)
5263 /*
5264  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
5265  *
5266  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
5267  */
5268 # define TV_VSCALE_INT_MASK             0x00038000
5269 # define TV_VSCALE_INT_SHIFT            15
5270 /*
5271  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
5272  *
5273  * \sa TV_VSCALE_INT_MASK
5274  */
5275 # define TV_VSCALE_FRAC_MASK            0x00007fff
5276 # define TV_VSCALE_FRAC_SHIFT           0
5277
5278 #define TV_FILTER_CTL_3         _MMIO(0x68088)
5279 /*
5280  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
5281  *
5282  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
5283  *
5284  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
5285  */
5286 # define TV_VSCALE_IP_INT_MASK          0x00038000
5287 # define TV_VSCALE_IP_INT_SHIFT         15
5288 /*
5289  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
5290  *
5291  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
5292  *
5293  * \sa TV_VSCALE_IP_INT_MASK
5294  */
5295 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
5296 # define TV_VSCALE_IP_FRAC_SHIFT                0
5297
5298 #define TV_CC_CONTROL           _MMIO(0x68090)
5299 # define TV_CC_ENABLE                   (1 << 31)
5300 /*
5301  * Specifies which field to send the CC data in.
5302  *
5303  * CC data is usually sent in field 0.
5304  */
5305 # define TV_CC_FID_MASK                 (1 << 27)
5306 # define TV_CC_FID_SHIFT                27
5307 /* Sets the horizontal position of the CC data.  Usually 135. */
5308 # define TV_CC_HOFF_MASK                0x03ff0000
5309 # define TV_CC_HOFF_SHIFT               16
5310 /* Sets the vertical position of the CC data.  Usually 21 */
5311 # define TV_CC_LINE_MASK                0x0000003f
5312 # define TV_CC_LINE_SHIFT               0
5313
5314 #define TV_CC_DATA              _MMIO(0x68094)
5315 # define TV_CC_RDY                      (1 << 31)
5316 /* Second word of CC data to be transmitted. */
5317 # define TV_CC_DATA_2_MASK              0x007f0000
5318 # define TV_CC_DATA_2_SHIFT             16
5319 /* First word of CC data to be transmitted. */
5320 # define TV_CC_DATA_1_MASK              0x0000007f
5321 # define TV_CC_DATA_1_SHIFT             0
5322
5323 #define TV_H_LUMA(i)            _MMIO(0x68100 + (i) * 4) /* 60 registers */
5324 #define TV_H_CHROMA(i)          _MMIO(0x68200 + (i) * 4) /* 60 registers */
5325 #define TV_V_LUMA(i)            _MMIO(0x68300 + (i) * 4) /* 43 registers */
5326 #define TV_V_CHROMA(i)          _MMIO(0x68400 + (i) * 4) /* 43 registers */
5327
5328 /* Display Port */
5329 #define DP_A                    _MMIO(0x64000) /* eDP */
5330 #define DP_B                    _MMIO(0x64100)
5331 #define DP_C                    _MMIO(0x64200)
5332 #define DP_D                    _MMIO(0x64300)
5333
5334 #define VLV_DP_B                _MMIO(VLV_DISPLAY_BASE + 0x64100)
5335 #define VLV_DP_C                _MMIO(VLV_DISPLAY_BASE + 0x64200)
5336 #define CHV_DP_D                _MMIO(VLV_DISPLAY_BASE + 0x64300)
5337
5338 #define   DP_PORT_EN                    (1 << 31)
5339 #define   DP_PIPE_SEL_SHIFT             30
5340 #define   DP_PIPE_SEL_MASK              (1 << 30)
5341 #define   DP_PIPE_SEL(pipe)             ((pipe) << 30)
5342 #define   DP_PIPE_SEL_SHIFT_IVB         29
5343 #define   DP_PIPE_SEL_MASK_IVB          (3 << 29)
5344 #define   DP_PIPE_SEL_IVB(pipe)         ((pipe) << 29)
5345 #define   DP_PIPE_SEL_SHIFT_CHV         16
5346 #define   DP_PIPE_SEL_MASK_CHV          (3 << 16)
5347 #define   DP_PIPE_SEL_CHV(pipe)         ((pipe) << 16)
5348
5349 /* Link training mode - select a suitable mode for each stage */
5350 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
5351 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
5352 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
5353 #define   DP_LINK_TRAIN_OFF             (3 << 28)
5354 #define   DP_LINK_TRAIN_MASK            (3 << 28)
5355 #define   DP_LINK_TRAIN_SHIFT           28
5356
5357 /* CPT Link training mode */
5358 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
5359 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
5360 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
5361 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
5362 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
5363 #define   DP_LINK_TRAIN_SHIFT_CPT       8
5364
5365 /* Signal voltages. These are mostly controlled by the other end */
5366 #define   DP_VOLTAGE_0_4                (0 << 25)
5367 #define   DP_VOLTAGE_0_6                (1 << 25)
5368 #define   DP_VOLTAGE_0_8                (2 << 25)
5369 #define   DP_VOLTAGE_1_2                (3 << 25)
5370 #define   DP_VOLTAGE_MASK               (7 << 25)
5371 #define   DP_VOLTAGE_SHIFT              25
5372
5373 /* Signal pre-emphasis levels, like voltages, the other end tells us what
5374  * they want
5375  */
5376 #define   DP_PRE_EMPHASIS_0             (0 << 22)
5377 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
5378 #define   DP_PRE_EMPHASIS_6             (2 << 22)
5379 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
5380 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
5381 #define   DP_PRE_EMPHASIS_SHIFT         22
5382
5383 /* How many wires to use. I guess 3 was too hard */
5384 #define   DP_PORT_WIDTH(width)          (((width) - 1) << 19)
5385 #define   DP_PORT_WIDTH_MASK            (7 << 19)
5386 #define   DP_PORT_WIDTH_SHIFT           19
5387
5388 /* Mystic DPCD version 1.1 special mode */
5389 #define   DP_ENHANCED_FRAMING           (1 << 18)
5390
5391 /* eDP */
5392 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
5393 #define   DP_PLL_FREQ_162MHZ            (1 << 16)
5394 #define   DP_PLL_FREQ_MASK              (3 << 16)
5395
5396 /* locked once port is enabled */
5397 #define   DP_PORT_REVERSAL              (1 << 15)
5398
5399 /* eDP */
5400 #define   DP_PLL_ENABLE                 (1 << 14)
5401
5402 /* sends the clock on lane 15 of the PEG for debug */
5403 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
5404
5405 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
5406 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
5407
5408 /* limit RGB values to avoid confusing TVs */
5409 #define   DP_COLOR_RANGE_16_235         (1 << 8)
5410
5411 /* Turn on the audio link */
5412 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
5413
5414 /* vs and hs sync polarity */
5415 #define   DP_SYNC_VS_HIGH               (1 << 4)
5416 #define   DP_SYNC_HS_HIGH               (1 << 3)
5417
5418 /* A fantasy */
5419 #define   DP_DETECTED                   (1 << 2)
5420
5421 /* The aux channel provides a way to talk to the
5422  * signal sink for DDC etc. Max packet size supported
5423  * is 20 bytes in each direction, hence the 5 fixed
5424  * data registers
5425  */
5426 #define _DPA_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64010)
5427 #define _DPA_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64014)
5428 #define _DPA_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64018)
5429 #define _DPA_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6401c)
5430 #define _DPA_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64020)
5431 #define _DPA_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64024)
5432
5433 #define _DPB_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64110)
5434 #define _DPB_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64114)
5435 #define _DPB_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64118)
5436 #define _DPB_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6411c)
5437 #define _DPB_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64120)
5438 #define _DPB_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64124)
5439
5440 #define _DPC_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64210)
5441 #define _DPC_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64214)
5442 #define _DPC_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64218)
5443 #define _DPC_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6421c)
5444 #define _DPC_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64220)
5445 #define _DPC_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64224)
5446
5447 #define _DPD_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64310)
5448 #define _DPD_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64314)
5449 #define _DPD_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64318)
5450 #define _DPD_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6431c)
5451 #define _DPD_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64320)
5452 #define _DPD_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64324)
5453
5454 #define _DPE_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64410)
5455 #define _DPE_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64414)
5456 #define _DPE_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64418)
5457 #define _DPE_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6441c)
5458 #define _DPE_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64420)
5459 #define _DPE_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64424)
5460
5461 #define _DPF_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64510)
5462 #define _DPF_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64514)
5463 #define _DPF_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64518)
5464 #define _DPF_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6451c)
5465 #define _DPF_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64520)
5466 #define _DPF_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64524)
5467
5468 #define DP_AUX_CH_CTL(aux_ch)   _MMIO_PORT(aux_ch, _DPA_AUX_CH_CTL, _DPB_AUX_CH_CTL)
5469 #define DP_AUX_CH_DATA(aux_ch, i)       _MMIO(_PORT(aux_ch, _DPA_AUX_CH_DATA1, _DPB_AUX_CH_DATA1) + (i) * 4) /* 5 registers */
5470
5471 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
5472 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
5473 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
5474 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
5475 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
5476 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
5477 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
5478 #define   DP_AUX_CH_CTL_TIME_OUT_MAX        (3 << 26) /* Varies per platform */
5479 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
5480 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
5481 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
5482 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
5483 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
5484 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
5485 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
5486 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
5487 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
5488 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
5489 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
5490 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
5491 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
5492 #define   DP_AUX_CH_CTL_PSR_DATA_AUX_REG_SKL    (1 << 14)
5493 #define   DP_AUX_CH_CTL_FS_DATA_AUX_REG_SKL     (1 << 13)
5494 #define   DP_AUX_CH_CTL_GTC_DATA_AUX_REG_SKL    (1 << 12)
5495 #define   DP_AUX_CH_CTL_FW_SYNC_PULSE_SKL_MASK (0x1f << 5)
5496 #define   DP_AUX_CH_CTL_FW_SYNC_PULSE_SKL(c) (((c) - 1) << 5)
5497 #define   DP_AUX_CH_CTL_SYNC_PULSE_SKL(c)   ((c) - 1)
5498
5499 /*
5500  * Computing GMCH M and N values for the Display Port link
5501  *
5502  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
5503  *
5504  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
5505  *
5506  * The GMCH value is used internally
5507  *
5508  * bytes_per_pixel is the number of bytes coming out of the plane,
5509  * which is after the LUTs, so we want the bytes for our color format.
5510  * For our current usage, this is always 3, one byte for R, G and B.
5511  */
5512 #define _PIPEA_DATA_M_G4X       0x70050
5513 #define _PIPEB_DATA_M_G4X       0x71050
5514
5515 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
5516 #define  TU_SIZE(x)             (((x) - 1) << 25) /* default size 64 */
5517 #define  TU_SIZE_SHIFT          25
5518 #define  TU_SIZE_MASK           (0x3f << 25)
5519
5520 #define  DATA_LINK_M_N_MASK     (0xffffff)
5521 #define  DATA_LINK_N_MAX        (0x800000)
5522
5523 #define _PIPEA_DATA_N_G4X       0x70054
5524 #define _PIPEB_DATA_N_G4X       0x71054
5525 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
5526
5527 /*
5528  * Computing Link M and N values for the Display Port link
5529  *
5530  * Link M / N = pixel_clock / ls_clk
5531  *
5532  * (the DP spec calls pixel_clock the 'strm_clk')
5533  *
5534  * The Link value is transmitted in the Main Stream
5535  * Attributes and VB-ID.
5536  */
5537
5538 #define _PIPEA_LINK_M_G4X       0x70060
5539 #define _PIPEB_LINK_M_G4X       0x71060
5540 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
5541
5542 #define _PIPEA_LINK_N_G4X       0x70064
5543 #define _PIPEB_LINK_N_G4X       0x71064
5544 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
5545
5546 #define PIPE_DATA_M_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_DATA_M_G4X, _PIPEB_DATA_M_G4X)
5547 #define PIPE_DATA_N_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_DATA_N_G4X, _PIPEB_DATA_N_G4X)
5548 #define PIPE_LINK_M_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_LINK_M_G4X, _PIPEB_LINK_M_G4X)
5549 #define PIPE_LINK_N_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_LINK_N_G4X, _PIPEB_LINK_N_G4X)
5550
5551 /* Display & cursor control */
5552
5553 /* Pipe A */
5554 #define _PIPEADSL               0x70000
5555 #define   DSL_LINEMASK_GEN2     0x00000fff
5556 #define   DSL_LINEMASK_GEN3     0x00001fff
5557 #define _PIPEACONF              0x70008
5558 #define   PIPECONF_ENABLE       (1 << 31)
5559 #define   PIPECONF_DISABLE      0
5560 #define   PIPECONF_DOUBLE_WIDE  (1 << 30)
5561 #define   I965_PIPECONF_ACTIVE  (1 << 30)
5562 #define   PIPECONF_DSI_PLL_LOCKED       (1 << 29) /* vlv & pipe A only */
5563 #define   PIPECONF_FRAME_START_DELAY_MASK (3 << 27)
5564 #define   PIPECONF_SINGLE_WIDE  0
5565 #define   PIPECONF_PIPE_UNLOCKED 0
5566 #define   PIPECONF_PIPE_LOCKED  (1 << 25)
5567 #define   PIPECONF_PALETTE      0
5568 #define   PIPECONF_GAMMA                (1 << 24)
5569 #define   PIPECONF_FORCE_BORDER (1 << 25)
5570 #define   PIPECONF_INTERLACE_MASK       (7 << 21)
5571 #define   PIPECONF_INTERLACE_MASK_HSW   (3 << 21)
5572 /* Note that pre-gen3 does not support interlaced display directly. Panel
5573  * fitting must be disabled on pre-ilk for interlaced. */
5574 #define   PIPECONF_PROGRESSIVE                  (0 << 21)
5575 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT_PANEL (4 << 21) /* gen4 only */
5576 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT       (5 << 21) /* gen4 only */
5577 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
5578 #define   PIPECONF_INTERLACE_FIELD_0_ONLY       (7 << 21) /* gen3 only */
5579 /* Ironlake and later have a complete new set of values for interlaced. PFIT
5580  * means panel fitter required, PF means progressive fetch, DBL means power
5581  * saving pixel doubling. */
5582 #define   PIPECONF_PFIT_PF_INTERLACED_ILK       (1 << 21)
5583 #define   PIPECONF_INTERLACED_ILK               (3 << 21)
5584 #define   PIPECONF_INTERLACED_DBL_ILK           (4 << 21) /* ilk/snb only */
5585 #define   PIPECONF_PFIT_PF_INTERLACED_DBL_ILK   (5 << 21) /* ilk/snb only */
5586 #define   PIPECONF_INTERLACE_MODE_MASK          (7 << 21)
5587 #define   PIPECONF_EDP_RR_MODE_SWITCH           (1 << 20)
5588 #define   PIPECONF_CXSR_DOWNCLOCK       (1 << 16)
5589 #define   PIPECONF_EDP_RR_MODE_SWITCH_VLV       (1 << 14)
5590 #define   PIPECONF_COLOR_RANGE_SELECT   (1 << 13)
5591 #define   PIPECONF_BPC_MASK     (0x7 << 5)
5592 #define   PIPECONF_8BPC         (0 << 5)
5593 #define   PIPECONF_10BPC        (1 << 5)
5594 #define   PIPECONF_6BPC         (2 << 5)
5595 #define   PIPECONF_12BPC        (3 << 5)
5596 #define   PIPECONF_DITHER_EN    (1 << 4)
5597 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
5598 #define   PIPECONF_DITHER_TYPE_SP (0 << 2)
5599 #define   PIPECONF_DITHER_TYPE_ST1 (1 << 2)
5600 #define   PIPECONF_DITHER_TYPE_ST2 (2 << 2)
5601 #define   PIPECONF_DITHER_TYPE_TEMP (3 << 2)
5602 #define _PIPEASTAT              0x70024
5603 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL << 31)
5604 #define   SPRITE1_FLIP_DONE_INT_EN_VLV          (1UL << 30)
5605 #define   PIPE_CRC_ERROR_ENABLE                 (1UL << 29)
5606 #define   PIPE_CRC_DONE_ENABLE                  (1UL << 28)
5607 #define   PERF_COUNTER2_INTERRUPT_EN            (1UL << 27)
5608 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL << 27)
5609 #define   PLANE_FLIP_DONE_INT_EN_VLV            (1UL << 26)
5610 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL << 26)
5611 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL << 25)
5612 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL << 24)
5613 #define   PIPE_DPST_EVENT_ENABLE                (1UL << 23)
5614 #define   SPRITE0_FLIP_DONE_INT_EN_VLV          (1UL << 22)
5615 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL << 22)
5616 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL << 21)
5617 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL << 20)
5618 #define   PIPE_B_PSR_INTERRUPT_ENABLE_VLV       (1UL << 19)
5619 #define   PERF_COUNTER_INTERRUPT_EN             (1UL << 19)
5620 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL << 18) /* pre-965 */
5621 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL << 18) /* 965 or later */
5622 #define   PIPE_FRAMESTART_INTERRUPT_ENABLE      (1UL << 17)
5623 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL << 17)
5624 #define   PIPEA_HBLANK_INT_EN_VLV               (1UL << 16)
5625 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL << 16)
5626 #define   SPRITE1_FLIP_DONE_INT_STATUS_VLV      (1UL << 15)
5627 #define   SPRITE0_FLIP_DONE_INT_STATUS_VLV      (1UL << 14)
5628 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL << 13)
5629 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL << 12)
5630 #define   PERF_COUNTER2_INTERRUPT_STATUS        (1UL << 11)
5631 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL << 11)
5632 #define   PLANE_FLIP_DONE_INT_STATUS_VLV        (1UL << 10)
5633 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL << 10)
5634 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL << 9)
5635 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL << 8)
5636 #define   PIPE_DPST_EVENT_STATUS                (1UL << 7)
5637 #define   PIPE_A_PSR_STATUS_VLV                 (1UL << 6)
5638 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL << 6)
5639 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL << 5)
5640 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL << 4)
5641 #define   PIPE_B_PSR_STATUS_VLV                 (1UL << 3)
5642 #define   PERF_COUNTER_INTERRUPT_STATUS         (1UL << 3)
5643 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL << 2) /* pre-965 */
5644 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL << 2) /* 965 or later */
5645 #define   PIPE_FRAMESTART_INTERRUPT_STATUS      (1UL << 1)
5646 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL << 1)
5647 #define   PIPE_HBLANK_INT_STATUS                (1UL << 0)
5648 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL << 0)
5649
5650 #define PIPESTAT_INT_ENABLE_MASK                0x7fff0000
5651 #define PIPESTAT_INT_STATUS_MASK                0x0000ffff
5652
5653 #define PIPE_A_OFFSET           0x70000
5654 #define PIPE_B_OFFSET           0x71000
5655 #define PIPE_C_OFFSET           0x72000
5656 #define CHV_PIPE_C_OFFSET       0x74000
5657 /*
5658  * There's actually no pipe EDP. Some pipe registers have
5659  * simply shifted from the pipe to the transcoder, while
5660  * keeping their original offset. Thus we need PIPE_EDP_OFFSET
5661  * to access such registers in transcoder EDP.
5662  */
5663 #define PIPE_EDP_OFFSET 0x7f000
5664
5665 #define _MMIO_PIPE2(pipe, reg) _MMIO(dev_priv->info.pipe_offsets[pipe] - \
5666         dev_priv->info.pipe_offsets[PIPE_A] + (reg) + \
5667         dev_priv->info.display_mmio_offset)
5668
5669 #define PIPECONF(pipe)          _MMIO_PIPE2(pipe, _PIPEACONF)
5670 #define PIPEDSL(pipe)           _MMIO_PIPE2(pipe, _PIPEADSL)
5671 #define PIPEFRAME(pipe)         _MMIO_PIPE2(pipe, _PIPEAFRAMEHIGH)
5672 #define PIPEFRAMEPIXEL(pipe)    _MMIO_PIPE2(pipe, _PIPEAFRAMEPIXEL)
5673 #define PIPESTAT(pipe)          _MMIO_PIPE2(pipe, _PIPEASTAT)
5674
5675 #define _PIPE_MISC_A                    0x70030
5676 #define _PIPE_MISC_B                    0x71030
5677 #define   PIPEMISC_YUV420_ENABLE        (1 << 27)
5678 #define   PIPEMISC_YUV420_MODE_FULL_BLEND (1 << 26)
5679 #define   PIPEMISC_OUTPUT_COLORSPACE_YUV  (1 << 11)
5680 #define   PIPEMISC_DITHER_BPC_MASK      (7 << 5)
5681 #define   PIPEMISC_DITHER_8_BPC         (0 << 5)
5682 #define   PIPEMISC_DITHER_10_BPC        (1 << 5)
5683 #define   PIPEMISC_DITHER_6_BPC         (2 << 5)
5684 #define   PIPEMISC_DITHER_12_BPC        (3 << 5)
5685 #define   PIPEMISC_DITHER_ENABLE        (1 << 4)
5686 #define   PIPEMISC_DITHER_TYPE_MASK     (3 << 2)
5687 #define   PIPEMISC_DITHER_TYPE_SP       (0 << 2)
5688 #define PIPEMISC(pipe)                  _MMIO_PIPE2(pipe, _PIPE_MISC_A)
5689
5690 #define VLV_DPFLIPSTAT                          _MMIO(VLV_DISPLAY_BASE + 0x70028)
5691 #define   PIPEB_LINE_COMPARE_INT_EN             (1 << 29)
5692 #define   PIPEB_HLINE_INT_EN                    (1 << 28)
5693 #define   PIPEB_VBLANK_INT_EN                   (1 << 27)
5694 #define   SPRITED_FLIP_DONE_INT_EN              (1 << 26)
5695 #define   SPRITEC_FLIP_DONE_INT_EN              (1 << 25)
5696 #define   PLANEB_FLIP_DONE_INT_EN               (1 << 24)
5697 #define   PIPE_PSR_INT_EN                       (1 << 22)
5698 #define   PIPEA_LINE_COMPARE_INT_EN             (1 << 21)
5699 #define   PIPEA_HLINE_INT_EN                    (1 << 20)
5700 #define   PIPEA_VBLANK_INT_EN                   (1 << 19)
5701 #define   SPRITEB_FLIP_DONE_INT_EN              (1 << 18)
5702 #define   SPRITEA_FLIP_DONE_INT_EN              (1 << 17)
5703 #define   PLANEA_FLIPDONE_INT_EN                (1 << 16)
5704 #define   PIPEC_LINE_COMPARE_INT_EN             (1 << 13)
5705 #define   PIPEC_HLINE_INT_EN                    (1 << 12)
5706 #define   PIPEC_VBLANK_INT_EN                   (1 << 11)
5707 #define   SPRITEF_FLIPDONE_INT_EN               (1 << 10)
5708 #define   SPRITEE_FLIPDONE_INT_EN               (1 << 9)
5709 #define   PLANEC_FLIPDONE_INT_EN                (1 << 8)
5710
5711 #define DPINVGTT                                _MMIO(VLV_DISPLAY_BASE + 0x7002c) /* VLV/CHV only */
5712 #define   SPRITEF_INVALID_GTT_INT_EN            (1 << 27)
5713 #define   SPRITEE_INVALID_GTT_INT_EN            (1 << 26)
5714 #define   PLANEC_INVALID_GTT_INT_EN             (1 << 25)
5715 #define   CURSORC_INVALID_GTT_INT_EN            (1 << 24)
5716 #define   CURSORB_INVALID_GTT_INT_EN            (1 << 23)
5717 #define   CURSORA_INVALID_GTT_INT_EN            (1 << 22)
5718 #define   SPRITED_INVALID_GTT_INT_EN            (1 << 21)
5719 #define   SPRITEC_INVALID_GTT_INT_EN            (1 << 20)
5720 #define   PLANEB_INVALID_GTT_INT_EN             (1 << 19)
5721 #define   SPRITEB_INVALID_GTT_INT_EN            (1 << 18)
5722 #define   SPRITEA_INVALID_GTT_INT_EN            (1 << 17)
5723 #define   PLANEA_INVALID_GTT_INT_EN             (1 << 16)
5724 #define   DPINVGTT_EN_MASK                      0xff0000
5725 #define   DPINVGTT_EN_MASK_CHV                  0xfff0000
5726 #define   SPRITEF_INVALID_GTT_STATUS            (1 << 11)
5727 #define   SPRITEE_INVALID_GTT_STATUS            (1 << 10)
5728 #define   PLANEC_INVALID_GTT_STATUS             (1 << 9)
5729 #define   CURSORC_INVALID_GTT_STATUS            (1 << 8)
5730 #define   CURSORB_INVALID_GTT_STATUS            (1 << 7)
5731 #define   CURSORA_INVALID_GTT_STATUS            (1 << 6)
5732 #define   SPRITED_INVALID_GTT_STATUS            (1 << 5)
5733 #define   SPRITEC_INVALID_GTT_STATUS            (1 << 4)
5734 #define   PLANEB_INVALID_GTT_STATUS             (1 << 3)
5735 #define   SPRITEB_INVALID_GTT_STATUS            (1 << 2)
5736 #define   SPRITEA_INVALID_GTT_STATUS            (1 << 1)
5737 #define   PLANEA_INVALID_GTT_STATUS             (1 << 0)
5738 #define   DPINVGTT_STATUS_MASK                  0xff
5739 #define   DPINVGTT_STATUS_MASK_CHV              0xfff
5740
5741 #define DSPARB                  _MMIO(dev_priv->info.display_mmio_offset + 0x70030)
5742 #define   DSPARB_CSTART_MASK    (0x7f << 7)
5743 #define   DSPARB_CSTART_SHIFT   7
5744 #define   DSPARB_BSTART_MASK    (0x7f)
5745 #define   DSPARB_BSTART_SHIFT   0
5746 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
5747 #define   DSPARB_AEND_SHIFT     0
5748 #define   DSPARB_SPRITEA_SHIFT_VLV      0
5749 #define   DSPARB_SPRITEA_MASK_VLV       (0xff << 0)
5750 #define   DSPARB_SPRITEB_SHIFT_VLV      8
5751 #define   DSPARB_SPRITEB_MASK_VLV       (0xff << 8)
5752 #define   DSPARB_SPRITEC_SHIFT_VLV      16
5753 #define   DSPARB_SPRITEC_MASK_VLV       (0xff << 16)
5754 #define   DSPARB_SPRITED_SHIFT_VLV      24
5755 #define   DSPARB_SPRITED_MASK_VLV       (0xff << 24)
5756 #define DSPARB2                         _MMIO(VLV_DISPLAY_BASE + 0x70060) /* vlv/chv */
5757 #define   DSPARB_SPRITEA_HI_SHIFT_VLV   0
5758 #define   DSPARB_SPRITEA_HI_MASK_VLV    (0x1 << 0)
5759 #define   DSPARB_SPRITEB_HI_SHIFT_VLV   4
5760 #define   DSPARB_SPRITEB_HI_MASK_VLV    (0x1 << 4)
5761 #define   DSPARB_SPRITEC_HI_SHIFT_VLV   8
5762 #define   DSPARB_SPRITEC_HI_MASK_VLV    (0x1 << 8)
5763 #define   DSPARB_SPRITED_HI_SHIFT_VLV   12
5764 #define   DSPARB_SPRITED_HI_MASK_VLV    (0x1 << 12)
5765 #define   DSPARB_SPRITEE_HI_SHIFT_VLV   16
5766 #define   DSPARB_SPRITEE_HI_MASK_VLV    (0x1 << 16)
5767 #define   DSPARB_SPRITEF_HI_SHIFT_VLV   20
5768 #define   DSPARB_SPRITEF_HI_MASK_VLV    (0x1 << 20)
5769 #define DSPARB3                         _MMIO(VLV_DISPLAY_BASE + 0x7006c) /* chv */
5770 #define   DSPARB_SPRITEE_SHIFT_VLV      0
5771 #define   DSPARB_SPRITEE_MASK_VLV       (0xff << 0)
5772 #define   DSPARB_SPRITEF_SHIFT_VLV      8
5773 #define   DSPARB_SPRITEF_MASK_VLV       (0xff << 8)
5774
5775 /* pnv/gen4/g4x/vlv/chv */
5776 #define DSPFW1          _MMIO(dev_priv->info.display_mmio_offset + 0x70034)
5777 #define   DSPFW_SR_SHIFT                23
5778 #define   DSPFW_SR_MASK                 (0x1ff << 23)
5779 #define   DSPFW_CURSORB_SHIFT           16
5780 #define   DSPFW_CURSORB_MASK            (0x3f << 16)
5781 #define   DSPFW_PLANEB_SHIFT            8
5782 #define   DSPFW_PLANEB_MASK             (0x7f << 8)
5783 #define   DSPFW_PLANEB_MASK_VLV         (0xff << 8) /* vlv/chv */
5784 #define   DSPFW_PLANEA_SHIFT            0
5785 #define   DSPFW_PLANEA_MASK             (0x7f << 0)
5786 #define   DSPFW_PLANEA_MASK_VLV         (0xff << 0) /* vlv/chv */
5787 #define DSPFW2          _MMIO(dev_priv->info.display_mmio_offset + 0x70038)
5788 #define   DSPFW_FBC_SR_EN               (1 << 31)         /* g4x */
5789 #define   DSPFW_FBC_SR_SHIFT            28
5790 #define   DSPFW_FBC_SR_MASK             (0x7 << 28) /* g4x */
5791 #define   DSPFW_FBC_HPLL_SR_SHIFT       24
5792 #define   DSPFW_FBC_HPLL_SR_MASK        (0xf << 24) /* g4x */
5793 #define   DSPFW_SPRITEB_SHIFT           (16)
5794 #define   DSPFW_SPRITEB_MASK            (0x7f << 16) /* g4x */
5795 #define   DSPFW_SPRITEB_MASK_VLV        (0xff << 16) /* vlv/chv */
5796 #define   DSPFW_CURSORA_SHIFT           8
5797 #define   DSPFW_CURSORA_MASK            (0x3f << 8)
5798 #define   DSPFW_PLANEC_OLD_SHIFT        0
5799 #define   DSPFW_PLANEC_OLD_MASK         (0x7f << 0) /* pre-gen4 sprite C */
5800 #define   DSPFW_SPRITEA_SHIFT           0
5801 #define   DSPFW_SPRITEA_MASK            (0x7f << 0) /* g4x */
5802 #define   DSPFW_SPRITEA_MASK_VLV        (0xff << 0) /* vlv/chv */
5803 #define DSPFW3          _MMIO(dev_priv->info.display_mmio_offset + 0x7003c)
5804 #define   DSPFW_HPLL_SR_EN              (1 << 31)
5805 #define   PINEVIEW_SELF_REFRESH_EN      (1 << 30)
5806 #define   DSPFW_CURSOR_SR_SHIFT         24
5807 #define   DSPFW_CURSOR_SR_MASK          (0x3f << 24)
5808 #define   DSPFW_HPLL_CURSOR_SHIFT       16
5809 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f << 16)
5810 #define   DSPFW_HPLL_SR_SHIFT           0
5811 #define   DSPFW_HPLL_SR_MASK            (0x1ff << 0)
5812
5813 /* vlv/chv */
5814 #define DSPFW4          _MMIO(VLV_DISPLAY_BASE + 0x70070)
5815 #define   DSPFW_SPRITEB_WM1_SHIFT       16
5816 #define   DSPFW_SPRITEB_WM1_MASK        (0xff << 16)
5817 #define   DSPFW_CURSORA_WM1_SHIFT       8
5818 #define   DSPFW_CURSORA_WM1_MASK        (0x3f << 8)
5819 #define   DSPFW_SPRITEA_WM1_SHIFT       0
5820 #define   DSPFW_SPRITEA_WM1_MASK        (0xff << 0)
5821 #define DSPFW5          _MMIO(VLV_DISPLAY_BASE + 0x70074)
5822 #define   DSPFW_PLANEB_WM1_SHIFT        24
5823 #define   DSPFW_PLANEB_WM1_MASK         (0xff << 24)
5824 #define   DSPFW_PLANEA_WM1_SHIFT        16
5825 #define   DSPFW_PLANEA_WM1_MASK         (0xff << 16)
5826 #define   DSPFW_CURSORB_WM1_SHIFT       8
5827 #define   DSPFW_CURSORB_WM1_MASK        (0x3f << 8)
5828 #define   DSPFW_CURSOR_SR_WM1_SHIFT     0
5829 #define   DSPFW_CURSOR_SR_WM1_MASK      (0x3f << 0)
5830 #define DSPFW6          _MMIO(VLV_DISPLAY_BASE + 0x70078)
5831 #define   DSPFW_SR_WM1_SHIFT            0
5832 #define   DSPFW_SR_WM1_MASK             (0x1ff << 0)
5833 #define DSPFW7          _MMIO(VLV_DISPLAY_BASE + 0x7007c)
5834 #define DSPFW7_CHV      _MMIO(VLV_DISPLAY_BASE + 0x700b4) /* wtf #1? */
5835 #define   DSPFW_SPRITED_WM1_SHIFT       24
5836 #define   DSPFW_SPRITED_WM1_MASK        (0xff << 24)
5837 #define   DSPFW_SPRITED_SHIFT           16
5838 #define   DSPFW_SPRITED_MASK_VLV        (0xff << 16)
5839 #define   DSPFW_SPRITEC_WM1_SHIFT       8
5840 #define   DSPFW_SPRITEC_WM1_MASK        (0xff << 8)
5841 #define   DSPFW_SPRITEC_SHIFT           0
5842 #define   DSPFW_SPRITEC_MASK_VLV        (0xff << 0)
5843 #define DSPFW8_CHV      _MMIO(VLV_DISPLAY_BASE + 0x700b8)
5844 #define   DSPFW_SPRITEF_WM1_SHIFT       24
5845 #define   DSPFW_SPRITEF_WM1_MASK        (0xff << 24)
5846 #define   DSPFW_SPRITEF_SHIFT           16
5847 #define   DSPFW_SPRITEF_MASK_VLV        (0xff << 16)
5848 #define   DSPFW_SPRITEE_WM1_SHIFT       8
5849 #define   DSPFW_SPRITEE_WM1_MASK        (0xff << 8)
5850 #define   DSPFW_SPRITEE_SHIFT           0
5851 #define   DSPFW_SPRITEE_MASK_VLV        (0xff << 0)
5852 #define DSPFW9_CHV      _MMIO(VLV_DISPLAY_BASE + 0x7007c) /* wtf #2? */
5853 #define   DSPFW_PLANEC_WM1_SHIFT        24
5854 #define   DSPFW_PLANEC_WM1_MASK         (0xff << 24)
5855 #define   DSPFW_PLANEC_SHIFT            16
5856 #define   DSPFW_PLANEC_MASK_VLV         (0xff << 16)
5857 #define   DSPFW_CURSORC_WM1_SHIFT       8
5858 #define   DSPFW_CURSORC_WM1_MASK        (0x3f << 16)
5859 #define   DSPFW_CURSORC_SHIFT           0
5860 #define   DSPFW_CURSORC_MASK            (0x3f << 0)
5861
5862 /* vlv/chv high order bits */
5863 #define DSPHOWM         _MMIO(VLV_DISPLAY_BASE + 0x70064)
5864 #define   DSPFW_SR_HI_SHIFT             24
5865 #define   DSPFW_SR_HI_MASK              (3 << 24) /* 2 bits for chv, 1 for vlv */
5866 #define   DSPFW_SPRITEF_HI_SHIFT        23
5867 #define   DSPFW_SPRITEF_HI_MASK         (1 << 23)
5868 #define   DSPFW_SPRITEE_HI_SHIFT        22
5869 #define   DSPFW_SPRITEE_HI_MASK         (1 << 22)
5870 #define   DSPFW_PLANEC_HI_SHIFT         21
5871 #define   DSPFW_PLANEC_HI_MASK          (1 << 21)
5872 #define   DSPFW_SPRITED_HI_SHIFT        20
5873 #define   DSPFW_SPRITED_HI_MASK         (1 << 20)
5874 #define   DSPFW_SPRITEC_HI_SHIFT        16
5875 #define   DSPFW_SPRITEC_HI_MASK         (1 << 16)
5876 #define   DSPFW_PLANEB_HI_SHIFT         12
5877 #define   DSPFW_PLANEB_HI_MASK          (1 << 12)
5878 #define   DSPFW_SPRITEB_HI_SHIFT        8
5879 #define   DSPFW_SPRITEB_HI_MASK         (1 << 8)
5880 #define   DSPFW_SPRITEA_HI_SHIFT        4
5881 #define   DSPFW_SPRITEA_HI_MASK         (1 << 4)
5882 #define   DSPFW_PLANEA_HI_SHIFT         0
5883 #define   DSPFW_PLANEA_HI_MASK          (1 << 0)
5884 #define DSPHOWM1        _MMIO(VLV_DISPLAY_BASE + 0x70068)
5885 #define   DSPFW_SR_WM1_HI_SHIFT         24
5886 #define   DSPFW_SR_WM1_HI_MASK          (3 << 24) /* 2 bits for chv, 1 for vlv */
5887 #define   DSPFW_SPRITEF_WM1_HI_SHIFT    23
5888 #define   DSPFW_SPRITEF_WM1_HI_MASK     (1 << 23)
5889 #define   DSPFW_SPRITEE_WM1_HI_SHIFT    22
5890 #define   DSPFW_SPRITEE_WM1_HI_MASK     (1 << 22)
5891 #define   DSPFW_PLANEC_WM1_HI_SHIFT     21
5892 #define   DSPFW_PLANEC_WM1_HI_MASK      (1 << 21)
5893 #define   DSPFW_SPRITED_WM1_HI_SHIFT    20
5894 #define   DSPFW_SPRITED_WM1_HI_MASK     (1 << 20)
5895 #define   DSPFW_SPRITEC_WM1_HI_SHIFT    16
5896 #define   DSPFW_SPRITEC_WM1_HI_MASK     (1 << 16)
5897 #define   DSPFW_PLANEB_WM1_HI_SHIFT     12
5898 #define   DSPFW_PLANEB_WM1_HI_MASK      (1 << 12)
5899 #define   DSPFW_SPRITEB_WM1_HI_SHIFT    8
5900 #define   DSPFW_SPRITEB_WM1_HI_MASK     (1 << 8)
5901 #define   DSPFW_SPRITEA_WM1_HI_SHIFT    4
5902 #define   DSPFW_SPRITEA_WM1_HI_MASK     (1 << 4)
5903 #define   DSPFW_PLANEA_WM1_HI_SHIFT     0
5904 #define   DSPFW_PLANEA_WM1_HI_MASK      (1 << 0)
5905
5906 /* drain latency register values*/
5907 #define VLV_DDL(pipe)                   _MMIO(VLV_DISPLAY_BASE + 0x70050 + 4 * (pipe))
5908 #define DDL_CURSOR_SHIFT                24
5909 #define DDL_SPRITE_SHIFT(sprite)        (8 + 8 * (sprite))
5910 #define DDL_PLANE_SHIFT                 0
5911 #define DDL_PRECISION_HIGH              (1 << 7)
5912 #define DDL_PRECISION_LOW               (0 << 7)
5913 #define DRAIN_LATENCY_MASK              0x7f
5914
5915 #define CBR1_VLV                        _MMIO(VLV_DISPLAY_BASE + 0x70400)
5916 #define  CBR_PND_DEADLINE_DISABLE       (1 << 31)
5917 #define  CBR_PWM_CLOCK_MUX_SELECT       (1 << 30)
5918
5919 #define CBR4_VLV                        _MMIO(VLV_DISPLAY_BASE + 0x70450)
5920 #define  CBR_DPLLBMD_PIPE(pipe)         (1 << (7 + (pipe) * 11)) /* pipes B and C */
5921
5922 /* FIFO watermark sizes etc */
5923 #define G4X_FIFO_LINE_SIZE      64
5924 #define I915_FIFO_LINE_SIZE     64
5925 #define I830_FIFO_LINE_SIZE     32
5926
5927 #define VALLEYVIEW_FIFO_SIZE    255
5928 #define G4X_FIFO_SIZE           127
5929 #define I965_FIFO_SIZE          512
5930 #define I945_FIFO_SIZE          127
5931 #define I915_FIFO_SIZE          95
5932 #define I855GM_FIFO_SIZE        127 /* In cachelines */
5933 #define I830_FIFO_SIZE          95
5934
5935 #define VALLEYVIEW_MAX_WM       0xff
5936 #define G4X_MAX_WM              0x3f
5937 #define I915_MAX_WM             0x3f
5938
5939 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
5940 #define PINEVIEW_FIFO_LINE_SIZE 64
5941 #define PINEVIEW_MAX_WM         0x1ff
5942 #define PINEVIEW_DFT_WM         0x3f
5943 #define PINEVIEW_DFT_HPLLOFF_WM 0
5944 #define PINEVIEW_GUARD_WM               10
5945 #define PINEVIEW_CURSOR_FIFO            64
5946 #define PINEVIEW_CURSOR_MAX_WM  0x3f
5947 #define PINEVIEW_CURSOR_DFT_WM  0
5948 #define PINEVIEW_CURSOR_GUARD_WM        5
5949
5950 #define VALLEYVIEW_CURSOR_MAX_WM 64
5951 #define I965_CURSOR_FIFO        64
5952 #define I965_CURSOR_MAX_WM      32
5953 #define I965_CURSOR_DFT_WM      8
5954
5955 /* Watermark register definitions for SKL */
5956 #define _CUR_WM_A_0             0x70140
5957 #define _CUR_WM_B_0             0x71140
5958 #define _PLANE_WM_1_A_0         0x70240
5959 #define _PLANE_WM_1_B_0         0x71240
5960 #define _PLANE_WM_2_A_0         0x70340
5961 #define _PLANE_WM_2_B_0         0x71340
5962 #define _PLANE_WM_TRANS_1_A_0   0x70268
5963 #define _PLANE_WM_TRANS_1_B_0   0x71268
5964 #define _PLANE_WM_TRANS_2_A_0   0x70368
5965 #define _PLANE_WM_TRANS_2_B_0   0x71368
5966 #define _CUR_WM_TRANS_A_0       0x70168
5967 #define _CUR_WM_TRANS_B_0       0x71168
5968 #define   PLANE_WM_EN           (1 << 31)
5969 #define   PLANE_WM_LINES_SHIFT  14
5970 #define   PLANE_WM_LINES_MASK   0x1f
5971 #define   PLANE_WM_BLOCKS_MASK  0x3ff
5972
5973 #define _CUR_WM_0(pipe) _PIPE(pipe, _CUR_WM_A_0, _CUR_WM_B_0)
5974 #define CUR_WM(pipe, level) _MMIO(_CUR_WM_0(pipe) + ((4) * (level)))
5975 #define CUR_WM_TRANS(pipe) _MMIO_PIPE(pipe, _CUR_WM_TRANS_A_0, _CUR_WM_TRANS_B_0)
5976
5977 #define _PLANE_WM_1(pipe) _PIPE(pipe, _PLANE_WM_1_A_0, _PLANE_WM_1_B_0)
5978 #define _PLANE_WM_2(pipe) _PIPE(pipe, _PLANE_WM_2_A_0, _PLANE_WM_2_B_0)
5979 #define _PLANE_WM_BASE(pipe, plane)     \
5980                         _PLANE(plane, _PLANE_WM_1(pipe), _PLANE_WM_2(pipe))
5981 #define PLANE_WM(pipe, plane, level)    \
5982                         _MMIO(_PLANE_WM_BASE(pipe, plane) + ((4) * (level)))
5983 #define _PLANE_WM_TRANS_1(pipe) \
5984                         _PIPE(pipe, _PLANE_WM_TRANS_1_A_0, _PLANE_WM_TRANS_1_B_0)
5985 #define _PLANE_WM_TRANS_2(pipe) \
5986                         _PIPE(pipe, _PLANE_WM_TRANS_2_A_0, _PLANE_WM_TRANS_2_B_0)
5987 #define PLANE_WM_TRANS(pipe, plane)     \
5988         _MMIO(_PLANE(plane, _PLANE_WM_TRANS_1(pipe), _PLANE_WM_TRANS_2(pipe)))
5989
5990 /* define the Watermark register on Ironlake */
5991 #define WM0_PIPEA_ILK           _MMIO(0x45100)
5992 #define  WM0_PIPE_PLANE_MASK    (0xffff << 16)
5993 #define  WM0_PIPE_PLANE_SHIFT   16
5994 #define  WM0_PIPE_SPRITE_MASK   (0xff << 8)
5995 #define  WM0_PIPE_SPRITE_SHIFT  8
5996 #define  WM0_PIPE_CURSOR_MASK   (0xff)
5997
5998 #define WM0_PIPEB_ILK           _MMIO(0x45104)
5999 #define WM0_PIPEC_IVB           _MMIO(0x45200)
6000 #define WM1_LP_ILK              _MMIO(0x45108)
6001 #define  WM1_LP_SR_EN           (1 << 31)
6002 #define  WM1_LP_LATENCY_SHIFT   24
6003 #define  WM1_LP_LATENCY_MASK    (0x7f << 24)
6004 #define  WM1_LP_FBC_MASK        (0xf << 20)
6005 #define  WM1_LP_FBC_SHIFT       20
6006 #define  WM1_LP_FBC_SHIFT_BDW   19
6007 #define  WM1_LP_SR_MASK         (0x7ff << 8)
6008 #define  WM1_LP_SR_SHIFT        8
6009 #define  WM1_LP_CURSOR_MASK     (0xff)
6010 #define WM2_LP_ILK              _MMIO(0x4510c)
6011 #define  WM2_LP_EN              (1 << 31)
6012 #define WM3_LP_ILK              _MMIO(0x45110)
6013 #define  WM3_LP_EN              (1 << 31)
6014 #define WM1S_LP_ILK             _MMIO(0x45120)
6015 #define WM2S_LP_IVB             _MMIO(0x45124)
6016 #define WM3S_LP_IVB             _MMIO(0x45128)
6017 #define  WM1S_LP_EN             (1 << 31)
6018
6019 #define HSW_WM_LP_VAL(lat, fbc, pri, cur) \
6020         (WM3_LP_EN | ((lat) << WM1_LP_LATENCY_SHIFT) | \
6021          ((fbc) << WM1_LP_FBC_SHIFT) | ((pri) << WM1_LP_SR_SHIFT) | (cur))
6022
6023 /* Memory latency timer register */
6024 #define MLTR_ILK                _MMIO(0x11222)
6025 #define  MLTR_WM1_SHIFT         0
6026 #define  MLTR_WM2_SHIFT         8
6027 /* the unit of memory self-refresh latency time is 0.5us */
6028 #define  ILK_SRLT_MASK          0x3f
6029
6030
6031 /* the address where we get all kinds of latency value */
6032 #define SSKPD                   _MMIO(0x5d10)
6033 #define SSKPD_WM_MASK           0x3f
6034 #define SSKPD_WM0_SHIFT         0
6035 #define SSKPD_WM1_SHIFT         8
6036 #define SSKPD_WM2_SHIFT         16
6037 #define SSKPD_WM3_SHIFT         24
6038
6039 /*
6040  * The two pipe frame counter registers are not synchronized, so
6041  * reading a stable value is somewhat tricky. The following code
6042  * should work:
6043  *
6044  *  do {
6045  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
6046  *             PIPE_FRAME_HIGH_SHIFT;
6047  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
6048  *             PIPE_FRAME_LOW_SHIFT);
6049  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
6050  *             PIPE_FRAME_HIGH_SHIFT);
6051  *  } while (high1 != high2);
6052  *  frame = (high1 << 8) | low1;
6053  */
6054 #define _PIPEAFRAMEHIGH          0x70040
6055 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
6056 #define   PIPE_FRAME_HIGH_SHIFT   0
6057 #define _PIPEAFRAMEPIXEL         0x70044
6058 #define   PIPE_FRAME_LOW_MASK     0xff000000
6059 #define   PIPE_FRAME_LOW_SHIFT    24
6060 #define   PIPE_PIXEL_MASK         0x00ffffff
6061 #define   PIPE_PIXEL_SHIFT        0
6062 /* GM45+ just has to be different */
6063 #define _PIPEA_FRMCOUNT_G4X     0x70040
6064 #define _PIPEA_FLIPCOUNT_G4X    0x70044
6065 #define PIPE_FRMCOUNT_G4X(pipe) _MMIO_PIPE2(pipe, _PIPEA_FRMCOUNT_G4X)
6066 #define PIPE_FLIPCOUNT_G4X(pipe) _MMIO_PIPE2(pipe, _PIPEA_FLIPCOUNT_G4X)
6067
6068 /* Cursor A & B regs */
6069 #define _CURACNTR               0x70080
6070 /* Old style CUR*CNTR flags (desktop 8xx) */
6071 #define   CURSOR_ENABLE         0x80000000
6072 #define   CURSOR_GAMMA_ENABLE   0x40000000
6073 #define   CURSOR_STRIDE_SHIFT   28
6074 #define   CURSOR_STRIDE(x)      ((ffs(x) - 9) << CURSOR_STRIDE_SHIFT) /* 256,512,1k,2k */
6075 #define   CURSOR_FORMAT_SHIFT   24
6076 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
6077 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
6078 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
6079 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
6080 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
6081 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
6082 /* New style CUR*CNTR flags */
6083 #define   MCURSOR_MODE          0x27
6084 #define   MCURSOR_MODE_DISABLE   0x00
6085 #define   MCURSOR_MODE_128_32B_AX 0x02
6086 #define   MCURSOR_MODE_256_32B_AX 0x03
6087 #define   MCURSOR_MODE_64_32B_AX 0x07
6088 #define   MCURSOR_MODE_128_ARGB_AX ((1 << 5) | MCURSOR_MODE_128_32B_AX)
6089 #define   MCURSOR_MODE_256_ARGB_AX ((1 << 5) | MCURSOR_MODE_256_32B_AX)
6090 #define   MCURSOR_MODE_64_ARGB_AX ((1 << 5) | MCURSOR_MODE_64_32B_AX)
6091 #define   MCURSOR_PIPE_SELECT_MASK      (0x3 << 28)
6092 #define   MCURSOR_PIPE_SELECT_SHIFT     28
6093 #define   MCURSOR_PIPE_SELECT(pipe)     ((pipe) << 28)
6094 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
6095 #define   MCURSOR_PIPE_CSC_ENABLE (1 << 24)
6096 #define   MCURSOR_ROTATE_180    (1 << 15)
6097 #define   MCURSOR_TRICKLE_FEED_DISABLE  (1 << 14)
6098 #define _CURABASE               0x70084
6099 #define _CURAPOS                0x70088
6100 #define   CURSOR_POS_MASK       0x007FF
6101 #define   CURSOR_POS_SIGN       0x8000
6102 #define   CURSOR_X_SHIFT        0
6103 #define   CURSOR_Y_SHIFT        16
6104 #define CURSIZE                 _MMIO(0x700a0) /* 845/865 */
6105 #define _CUR_FBC_CTL_A          0x700a0 /* ivb+ */
6106 #define   CUR_FBC_CTL_EN        (1 << 31)
6107 #define _CURASURFLIVE           0x700ac /* g4x+ */
6108 #define _CURBCNTR               0x700c0
6109 #define _CURBBASE               0x700c4
6110 #define _CURBPOS                0x700c8
6111
6112 #define _CURBCNTR_IVB           0x71080
6113 #define _CURBBASE_IVB           0x71084
6114 #define _CURBPOS_IVB            0x71088
6115
6116 #define _CURSOR2(pipe, reg) _MMIO(dev_priv->info.cursor_offsets[(pipe)] - \
6117         dev_priv->info.cursor_offsets[PIPE_A] + (reg) + \
6118         dev_priv->info.display_mmio_offset)
6119
6120 #define CURCNTR(pipe) _CURSOR2(pipe, _CURACNTR)
6121 #define CURBASE(pipe) _CURSOR2(pipe, _CURABASE)
6122 #define CURPOS(pipe) _CURSOR2(pipe, _CURAPOS)
6123 #define CUR_FBC_CTL(pipe) _CURSOR2(pipe, _CUR_FBC_CTL_A)
6124 #define CURSURFLIVE(pipe) _CURSOR2(pipe, _CURASURFLIVE)
6125
6126 #define CURSOR_A_OFFSET 0x70080
6127 #define CURSOR_B_OFFSET 0x700c0
6128 #define CHV_CURSOR_C_OFFSET 0x700e0
6129 #define IVB_CURSOR_B_OFFSET 0x71080
6130 #define IVB_CURSOR_C_OFFSET 0x72080
6131
6132 /* Display A control */
6133 #define _DSPACNTR                               0x70180
6134 #define   DISPLAY_PLANE_ENABLE                  (1 << 31)
6135 #define   DISPLAY_PLANE_DISABLE                 0
6136 #define   DISPPLANE_GAMMA_ENABLE                (1 << 30)
6137 #define   DISPPLANE_GAMMA_DISABLE               0
6138 #define   DISPPLANE_PIXFORMAT_MASK              (0xf << 26)
6139 #define   DISPPLANE_YUV422                      (0x0 << 26)
6140 #define   DISPPLANE_8BPP                        (0x2 << 26)
6141 #define   DISPPLANE_BGRA555                     (0x3 << 26)
6142 #define   DISPPLANE_BGRX555                     (0x4 << 26)
6143 #define   DISPPLANE_BGRX565                     (0x5 << 26)
6144 #define   DISPPLANE_BGRX888                     (0x6 << 26)
6145 #define   DISPPLANE_BGRA888                     (0x7 << 26)
6146 #define   DISPPLANE_RGBX101010                  (0x8 << 26)
6147 #define   DISPPLANE_RGBA101010                  (0x9 << 26)
6148 #define   DISPPLANE_BGRX101010                  (0xa << 26)
6149 #define   DISPPLANE_RGBX161616                  (0xc << 26)
6150 #define   DISPPLANE_RGBX888                     (0xe << 26)
6151 #define   DISPPLANE_RGBA888                     (0xf << 26)
6152 #define   DISPPLANE_STEREO_ENABLE               (1 << 25)
6153 #define   DISPPLANE_STEREO_DISABLE              0
6154 #define   DISPPLANE_PIPE_CSC_ENABLE             (1 << 24)
6155 #define   DISPPLANE_SEL_PIPE_SHIFT              24
6156 #define   DISPPLANE_SEL_PIPE_MASK               (3 << DISPPLANE_SEL_PIPE_SHIFT)
6157 #define   DISPPLANE_SEL_PIPE(pipe)              ((pipe) << DISPPLANE_SEL_PIPE_SHIFT)
6158 #define   DISPPLANE_SRC_KEY_ENABLE              (1 << 22)
6159 #define   DISPPLANE_SRC_KEY_DISABLE             0
6160 #define   DISPPLANE_LINE_DOUBLE                 (1 << 20)
6161 #define   DISPPLANE_NO_LINE_DOUBLE              0
6162 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
6163 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1 << 18)
6164 #define   DISPPLANE_ALPHA_PREMULTIPLY           (1 << 16) /* CHV pipe B */
6165 #define   DISPPLANE_ROTATE_180                  (1 << 15)
6166 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1 << 14) /* Ironlake */
6167 #define   DISPPLANE_TILED                       (1 << 10)
6168 #define   DISPPLANE_MIRROR                      (1 << 8) /* CHV pipe B */
6169 #define _DSPAADDR                               0x70184
6170 #define _DSPASTRIDE                             0x70188
6171 #define _DSPAPOS                                0x7018C /* reserved */
6172 #define _DSPASIZE                               0x70190
6173 #define _DSPASURF                               0x7019C /* 965+ only */
6174 #define _DSPATILEOFF                            0x701A4 /* 965+ only */
6175 #define _DSPAOFFSET                             0x701A4 /* HSW */
6176 #define _DSPASURFLIVE                           0x701AC
6177
6178 #define DSPCNTR(plane)          _MMIO_PIPE2(plane, _DSPACNTR)
6179 #define DSPADDR(plane)          _MMIO_PIPE2(plane, _DSPAADDR)
6180 #define DSPSTRIDE(plane)        _MMIO_PIPE2(plane, _DSPASTRIDE)
6181 #define DSPPOS(plane)           _MMIO_PIPE2(plane, _DSPAPOS)
6182 #define DSPSIZE(plane)          _MMIO_PIPE2(plane, _DSPASIZE)
6183 #define DSPSURF(plane)          _MMIO_PIPE2(plane, _DSPASURF)
6184 #define DSPTILEOFF(plane)       _MMIO_PIPE2(plane, _DSPATILEOFF)
6185 #define DSPLINOFF(plane)        DSPADDR(plane)
6186 #define DSPOFFSET(plane)        _MMIO_PIPE2(plane, _DSPAOFFSET)
6187 #define DSPSURFLIVE(plane)      _MMIO_PIPE2(plane, _DSPASURFLIVE)
6188
6189 /* CHV pipe B blender and primary plane */
6190 #define _CHV_BLEND_A            0x60a00
6191 #define   CHV_BLEND_LEGACY              (0 << 30)
6192 #define   CHV_BLEND_ANDROID             (1 << 30)
6193 #define   CHV_BLEND_MPO                 (2 << 30)
6194 #define   CHV_BLEND_MASK                (3 << 30)
6195 #define _CHV_CANVAS_A           0x60a04
6196 #define _PRIMPOS_A              0x60a08
6197 #define _PRIMSIZE_A             0x60a0c
6198 #define _PRIMCNSTALPHA_A        0x60a10
6199 #define   PRIM_CONST_ALPHA_ENABLE       (1 << 31)
6200
6201 #define CHV_BLEND(pipe)         _MMIO_TRANS2(pipe, _CHV_BLEND_A)
6202 #define CHV_CANVAS(pipe)        _MMIO_TRANS2(pipe, _CHV_CANVAS_A)
6203 #define PRIMPOS(plane)          _MMIO_TRANS2(plane, _PRIMPOS_A)
6204 #define PRIMSIZE(plane)         _MMIO_TRANS2(plane, _PRIMSIZE_A)
6205 #define PRIMCNSTALPHA(plane)    _MMIO_TRANS2(plane, _PRIMCNSTALPHA_A)
6206
6207 /* Display/Sprite base address macros */
6208 #define DISP_BASEADDR_MASK      (0xfffff000)
6209 #define I915_LO_DISPBASE(val)   ((val) & ~DISP_BASEADDR_MASK)
6210 #define I915_HI_DISPBASE(val)   ((val) & DISP_BASEADDR_MASK)
6211
6212 /*
6213  * VBIOS flags
6214  * gen2:
6215  * [00:06] alm,mgm
6216  * [10:16] all
6217  * [30:32] alm,mgm
6218  * gen3+:
6219  * [00:0f] all
6220  * [10:1f] all
6221  * [30:32] all
6222  */
6223 #define SWF0(i) _MMIO(dev_priv->info.display_mmio_offset + 0x70410 + (i) * 4)
6224 #define SWF1(i) _MMIO(dev_priv->info.display_mmio_offset + 0x71410 + (i) * 4)
6225 #define SWF3(i) _MMIO(dev_priv->info.display_mmio_offset + 0x72414 + (i) * 4)
6226 #define SWF_ILK(i)      _MMIO(0x4F000 + (i) * 4)
6227
6228 /* Pipe B */
6229 #define _PIPEBDSL               (dev_priv->info.display_mmio_offset + 0x71000)
6230 #define _PIPEBCONF              (dev_priv->info.display_mmio_offset + 0x71008)
6231 #define _PIPEBSTAT              (dev_priv->info.display_mmio_offset + 0x71024)
6232 #define _PIPEBFRAMEHIGH         0x71040
6233 #define _PIPEBFRAMEPIXEL        0x71044
6234 #define _PIPEB_FRMCOUNT_G4X     (dev_priv->info.display_mmio_offset + 0x71040)
6235 #define _PIPEB_FLIPCOUNT_G4X    (dev_priv->info.display_mmio_offset + 0x71044)
6236
6237
6238 /* Display B control */
6239 #define _DSPBCNTR               (dev_priv->info.display_mmio_offset + 0x71180)
6240 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1 << 15)
6241 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
6242 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
6243 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
6244 #define _DSPBADDR               (dev_priv->info.display_mmio_offset + 0x71184)
6245 #define _DSPBSTRIDE             (dev_priv->info.display_mmio_offset + 0x71188)
6246 #define _DSPBPOS                (dev_priv->info.display_mmio_offset + 0x7118C)
6247 #define _DSPBSIZE               (dev_priv->info.display_mmio_offset + 0x71190)
6248 #define _DSPBSURF               (dev_priv->info.display_mmio_offset + 0x7119C)
6249 #define _DSPBTILEOFF            (dev_priv->info.display_mmio_offset + 0x711A4)
6250 #define _DSPBOFFSET             (dev_priv->info.display_mmio_offset + 0x711A4)
6251 #define _DSPBSURFLIVE           (dev_priv->info.display_mmio_offset + 0x711AC)
6252
6253 /* Sprite A control */
6254 #define _DVSACNTR               0x72180
6255 #define   DVS_ENABLE            (1 << 31)
6256 #define   DVS_GAMMA_ENABLE      (1 << 30)
6257 #define   DVS_YUV_RANGE_CORRECTION_DISABLE      (1 << 27)
6258 #define   DVS_PIXFORMAT_MASK    (3 << 25)
6259 #define   DVS_FORMAT_YUV422     (0 << 25)
6260 #define   DVS_FORMAT_RGBX101010 (1 << 25)
6261 #define   DVS_FORMAT_RGBX888    (2 << 25)
6262 #define   DVS_FORMAT_RGBX161616 (3 << 25)
6263 #define   DVS_PIPE_CSC_ENABLE   (1 << 24)
6264 #define   DVS_SOURCE_KEY        (1 << 22)
6265 #define   DVS_RGB_ORDER_XBGR    (1 << 20)
6266 #define   DVS_YUV_FORMAT_BT709  (1 << 18)
6267 #define   DVS_YUV_BYTE_ORDER_MASK (3 << 16)
6268 #define   DVS_YUV_ORDER_YUYV    (0 << 16)
6269 #define   DVS_YUV_ORDER_UYVY    (1 << 16)
6270 #define   DVS_YUV_ORDER_YVYU    (2 << 16)
6271 #define   DVS_YUV_ORDER_VYUY    (3 << 16)
6272 #define   DVS_ROTATE_180        (1 << 15)
6273 #define   DVS_DEST_KEY          (1 << 2)
6274 #define   DVS_TRICKLE_FEED_DISABLE (1 << 14)
6275 #define   DVS_TILED             (1 << 10)
6276 #define _DVSALINOFF             0x72184
6277 #define _DVSASTRIDE             0x72188
6278 #define _DVSAPOS                0x7218c
6279 #define _DVSASIZE               0x72190
6280 #define _DVSAKEYVAL             0x72194
6281 #define _DVSAKEYMSK             0x72198
6282 #define _DVSASURF               0x7219c
6283 #define _DVSAKEYMAXVAL          0x721a0
6284 #define _DVSATILEOFF            0x721a4
6285 #define _DVSASURFLIVE           0x721ac
6286 #define _DVSASCALE              0x72204
6287 #define   DVS_SCALE_ENABLE      (1 << 31)
6288 #define   DVS_FILTER_MASK       (3 << 29)
6289 #define   DVS_FILTER_MEDIUM     (0 << 29)
6290 #define   DVS_FILTER_ENHANCING  (1 << 29)
6291 #define   DVS_FILTER_SOFTENING  (2 << 29)
6292 #define   DVS_VERTICAL_OFFSET_HALF (1 << 28) /* must be enabled below */
6293 #define   DVS_VERTICAL_OFFSET_ENABLE (1 << 27)
6294 #define _DVSAGAMC               0x72300
6295
6296 #define _DVSBCNTR               0x73180
6297 #define _DVSBLINOFF             0x73184
6298 #define _DVSBSTRIDE             0x73188
6299 #define _DVSBPOS                0x7318c
6300 #define _DVSBSIZE               0x73190
6301 #define _DVSBKEYVAL             0x73194
6302 #define _DVSBKEYMSK             0x73198
6303 #define _DVSBSURF               0x7319c
6304 #define _DVSBKEYMAXVAL          0x731a0
6305 #define _DVSBTILEOFF            0x731a4
6306 #define _DVSBSURFLIVE           0x731ac
6307 #define _DVSBSCALE              0x73204
6308 #define _DVSBGAMC               0x73300
6309
6310 #define DVSCNTR(pipe) _MMIO_PIPE(pipe, _DVSACNTR, _DVSBCNTR)
6311 #define DVSLINOFF(pipe) _MMIO_PIPE(pipe, _DVSALINOFF, _DVSBLINOFF)
6312 #define DVSSTRIDE(pipe) _MMIO_PIPE(pipe, _DVSASTRIDE, _DVSBSTRIDE)
6313 #define DVSPOS(pipe) _MMIO_PIPE(pipe, _DVSAPOS, _DVSBPOS)
6314 #define DVSSURF(pipe) _MMIO_PIPE(pipe, _DVSASURF, _DVSBSURF)
6315 #define DVSKEYMAX(pipe) _MMIO_PIPE(pipe, _DVSAKEYMAXVAL, _DVSBKEYMAXVAL)
6316 #define DVSSIZE(pipe) _MMIO_PIPE(pipe, _DVSASIZE, _DVSBSIZE)
6317 #define DVSSCALE(pipe) _MMIO_PIPE(pipe, _DVSASCALE, _DVSBSCALE)
6318 #define DVSTILEOFF(pipe) _MMIO_PIPE(pipe, _DVSATILEOFF, _DVSBTILEOFF)
6319 #define DVSKEYVAL(pipe) _MMIO_PIPE(pipe, _DVSAKEYVAL, _DVSBKEYVAL)
6320 #define DVSKEYMSK(pipe) _MMIO_PIPE(pipe, _DVSAKEYMSK, _DVSBKEYMSK)
6321 #define DVSSURFLIVE(pipe) _MMIO_PIPE(pipe, _DVSASURFLIVE, _DVSBSURFLIVE)
6322
6323 #define _SPRA_CTL               0x70280
6324 #define   SPRITE_ENABLE                 (1 << 31)
6325 #define   SPRITE_GAMMA_ENABLE           (1 << 30)
6326 #define   SPRITE_YUV_RANGE_CORRECTION_DISABLE   (1 << 28)
6327 #define   SPRITE_PIXFORMAT_MASK         (7 << 25)
6328 #define   SPRITE_FORMAT_YUV422          (0 << 25)
6329 #define   SPRITE_FORMAT_RGBX101010      (1 << 25)
6330 #define   SPRITE_FORMAT_RGBX888         (2 << 25)
6331 #define   SPRITE_FORMAT_RGBX161616      (3 << 25)
6332 #define   SPRITE_FORMAT_YUV444          (4 << 25)
6333 #define   SPRITE_FORMAT_XR_BGR101010    (5 << 25) /* Extended range */
6334 #define   SPRITE_PIPE_CSC_ENABLE        (1 << 24)
6335 #define   SPRITE_SOURCE_KEY             (1 << 22)
6336 #define   SPRITE_RGB_ORDER_RGBX         (1 << 20) /* only for 888 and 161616 */
6337 #define   SPRITE_YUV_TO_RGB_CSC_DISABLE (1 << 19)
6338 #define   SPRITE_YUV_TO_RGB_CSC_FORMAT_BT709    (1 << 18) /* 0 is BT601 */
6339 #define   SPRITE_YUV_BYTE_ORDER_MASK    (3 << 16)
6340 #define   SPRITE_YUV_ORDER_YUYV         (0 << 16)
6341 #define   SPRITE_YUV_ORDER_UYVY         (1 << 16)
6342 #define   SPRITE_YUV_ORDER_YVYU         (2 << 16)
6343 #define   SPRITE_YUV_ORDER_VYUY         (3 << 16)
6344 #define   SPRITE_ROTATE_180             (1 << 15)
6345 #define   SPRITE_TRICKLE_FEED_DISABLE   (1 << 14)
6346 #define   SPRITE_INT_GAMMA_ENABLE       (1 << 13)
6347 #define   SPRITE_TILED                  (1 << 10)
6348 #define   SPRITE_DEST_KEY               (1 << 2)
6349 #define _SPRA_LINOFF            0x70284
6350 #define _SPRA_STRIDE            0x70288
6351 #define _SPRA_POS               0x7028c
6352 #define _SPRA_SIZE              0x70290
6353 #define _SPRA_KEYVAL            0x70294
6354 #define _SPRA_KEYMSK            0x70298
6355 #define _SPRA_SURF              0x7029c
6356 #define _SPRA_KEYMAX            0x702a0
6357 #define _SPRA_TILEOFF           0x702a4
6358 #define _SPRA_OFFSET            0x702a4
6359 #define _SPRA_SURFLIVE          0x702ac
6360 #define _SPRA_SCALE             0x70304
6361 #define   SPRITE_SCALE_ENABLE   (1 << 31)
6362 #define   SPRITE_FILTER_MASK    (3 << 29)
6363 #define   SPRITE_FILTER_MEDIUM  (0 << 29)
6364 #define   SPRITE_FILTER_ENHANCING       (1 << 29)
6365 #define   SPRITE_FILTER_SOFTENING       (2 << 29)
6366 #define   SPRITE_VERTICAL_OFFSET_HALF   (1 << 28) /* must be enabled below */
6367 #define   SPRITE_VERTICAL_OFFSET_ENABLE (1 << 27)
6368 #define _SPRA_GAMC              0x70400
6369
6370 #define _SPRB_CTL               0x71280
6371 #define _SPRB_LINOFF            0x71284
6372 #define _SPRB_STRIDE            0x71288
6373 #define _SPRB_POS               0x7128c
6374 #define _SPRB_SIZE              0x71290
6375 #define _SPRB_KEYVAL            0x71294
6376 #define _SPRB_KEYMSK            0x71298
6377 #define _SPRB_SURF              0x7129c
6378 #define _SPRB_KEYMAX            0x712a0
6379 #define _SPRB_TILEOFF           0x712a4
6380 #define _SPRB_OFFSET            0x712a4
6381 #define _SPRB_SURFLIVE          0x712ac
6382 #define _SPRB_SCALE             0x71304
6383 #define _SPRB_GAMC              0x71400
6384
6385 #define SPRCTL(pipe) _MMIO_PIPE(pipe, _SPRA_CTL, _SPRB_CTL)
6386 #define SPRLINOFF(pipe) _MMIO_PIPE(pipe, _SPRA_LINOFF, _SPRB_LINOFF)
6387 #define SPRSTRIDE(pipe) _MMIO_PIPE(pipe, _SPRA_STRIDE, _SPRB_STRIDE)
6388 #define SPRPOS(pipe) _MMIO_PIPE(pipe, _SPRA_POS, _SPRB_POS)
6389 #define SPRSIZE(pipe) _MMIO_PIPE(pipe, _SPRA_SIZE, _SPRB_SIZE)
6390 #define SPRKEYVAL(pipe) _MMIO_PIPE(pipe, _SPRA_KEYVAL, _SPRB_KEYVAL)
6391 #define SPRKEYMSK(pipe) _MMIO_PIPE(pipe, _SPRA_KEYMSK, _SPRB_KEYMSK)
6392 #define SPRSURF(pipe) _MMIO_PIPE(pipe, _SPRA_SURF, _SPRB_SURF)
6393 #define SPRKEYMAX(pipe) _MMIO_PIPE(pipe, _SPRA_KEYMAX, _SPRB_KEYMAX)
6394 #define SPRTILEOFF(pipe) _MMIO_PIPE(pipe, _SPRA_TILEOFF, _SPRB_TILEOFF)
6395 #define SPROFFSET(pipe) _MMIO_PIPE(pipe, _SPRA_OFFSET, _SPRB_OFFSET)
6396 #define SPRSCALE(pipe) _MMIO_PIPE(pipe, _SPRA_SCALE, _SPRB_SCALE)
6397 #define SPRGAMC(pipe) _MMIO_PIPE(pipe, _SPRA_GAMC, _SPRB_GAMC)
6398 #define SPRSURFLIVE(pipe) _MMIO_PIPE(pipe, _SPRA_SURFLIVE, _SPRB_SURFLIVE)
6399
6400 #define _SPACNTR                (VLV_DISPLAY_BASE + 0x72180)
6401 #define   SP_ENABLE                     (1 << 31)
6402 #define   SP_GAMMA_ENABLE               (1 << 30)
6403 #define   SP_PIXFORMAT_MASK             (0xf << 26)
6404 #define   SP_FORMAT_YUV422              (0 << 26)
6405 #define   SP_FORMAT_BGR565              (5 << 26)
6406 #define   SP_FORMAT_BGRX8888            (6 << 26)
6407 #define   SP_FORMAT_BGRA8888            (7 << 26)
6408 #define   SP_FORMAT_RGBX1010102         (8 << 26)
6409 #define   SP_FORMAT_RGBA1010102         (9 << 26)
6410 #define   SP_FORMAT_RGBX8888            (0xe << 26)
6411 #define   SP_FORMAT_RGBA8888            (0xf << 26)
6412 #define   SP_ALPHA_PREMULTIPLY          (1 << 23) /* CHV pipe B */
6413 #define   SP_SOURCE_KEY                 (1 << 22)
6414 #define   SP_YUV_FORMAT_BT709           (1 << 18)
6415 #define   SP_YUV_BYTE_ORDER_MASK        (3 << 16)
6416 #define   SP_YUV_ORDER_YUYV             (0 << 16)
6417 #define   SP_YUV_ORDER_UYVY             (1 << 16)
6418 #define   SP_YUV_ORDER_YVYU             (2 << 16)
6419 #define   SP_YUV_ORDER_VYUY             (3 << 16)
6420 #define   SP_ROTATE_180                 (1 << 15)
6421 #define   SP_TILED                      (1 << 10)
6422 #define   SP_MIRROR                     (1 << 8) /* CHV pipe B */
6423 #define _SPALINOFF              (VLV_DISPLAY_BASE + 0x72184)
6424 #define _SPASTRIDE              (VLV_DISPLAY_BASE + 0x72188)
6425 #define _SPAPOS                 (VLV_DISPLAY_BASE + 0x7218c)
6426 #define _SPASIZE                (VLV_DISPLAY_BASE + 0x72190)
6427 #define _SPAKEYMINVAL           (VLV_DISPLAY_BASE + 0x72194)
6428 #define _SPAKEYMSK              (VLV_DISPLAY_BASE + 0x72198)
6429 #define _SPASURF                (VLV_DISPLAY_BASE + 0x7219c)
6430 #define _SPAKEYMAXVAL           (VLV_DISPLAY_BASE + 0x721a0)
6431 #define _SPATILEOFF             (VLV_DISPLAY_BASE + 0x721a4)
6432 #define _SPACONSTALPHA          (VLV_DISPLAY_BASE + 0x721a8)
6433 #define   SP_CONST_ALPHA_ENABLE         (1 << 31)
6434 #define _SPACLRC0               (VLV_DISPLAY_BASE + 0x721d0)
6435 #define   SP_CONTRAST(x)                ((x) << 18) /* u3.6 */
6436 #define   SP_BRIGHTNESS(x)              ((x) & 0xff) /* s8 */
6437 #define _SPACLRC1               (VLV_DISPLAY_BASE + 0x721d4)
6438 #define   SP_SH_SIN(x)                  (((x) & 0x7ff) << 16) /* s4.7 */
6439 #define   SP_SH_COS(x)                  (x) /* u3.7 */
6440 #define _SPAGAMC                (VLV_DISPLAY_BASE + 0x721f4)
6441
6442 #define _SPBCNTR                (VLV_DISPLAY_BASE + 0x72280)
6443 #define _SPBLINOFF              (VLV_DISPLAY_BASE + 0x72284)
6444 #define _SPBSTRIDE              (VLV_DISPLAY_BASE + 0x72288)
6445 #define _SPBPOS                 (VLV_DISPLAY_BASE + 0x7228c)
6446 #define _SPBSIZE                (VLV_DISPLAY_BASE + 0x72290)
6447 #define _SPBKEYMINVAL           (VLV_DISPLAY_BASE + 0x72294)
6448 #define _SPBKEYMSK              (VLV_DISPLAY_BASE + 0x72298)
6449 #define _SPBSURF                (VLV_DISPLAY_BASE + 0x7229c)
6450 #define _SPBKEYMAXVAL           (VLV_DISPLAY_BASE + 0x722a0)
6451 #define _SPBTILEOFF             (VLV_DISPLAY_BASE + 0x722a4)
6452 #define _SPBCONSTALPHA          (VLV_DISPLAY_BASE + 0x722a8)
6453 #define _SPBCLRC0               (VLV_DISPLAY_BASE + 0x722d0)
6454 #define _SPBCLRC1               (VLV_DISPLAY_BASE + 0x722d4)
6455 #define _SPBGAMC                (VLV_DISPLAY_BASE + 0x722f4)
6456
6457 #define _MMIO_VLV_SPR(pipe, plane_id, reg_a, reg_b) \
6458         _MMIO_PIPE((pipe) * 2 + (plane_id) - PLANE_SPRITE0, (reg_a), (reg_b))
6459
6460 #define SPCNTR(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPACNTR, _SPBCNTR)
6461 #define SPLINOFF(pipe, plane_id)        _MMIO_VLV_SPR((pipe), (plane_id), _SPALINOFF, _SPBLINOFF)
6462 #define SPSTRIDE(pipe, plane_id)        _MMIO_VLV_SPR((pipe), (plane_id), _SPASTRIDE, _SPBSTRIDE)
6463 #define SPPOS(pipe, plane_id)           _MMIO_VLV_SPR((pipe), (plane_id), _SPAPOS, _SPBPOS)
6464 #define SPSIZE(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPASIZE, _SPBSIZE)
6465 #define SPKEYMINVAL(pipe, plane_id)     _MMIO_VLV_SPR((pipe), (plane_id), _SPAKEYMINVAL, _SPBKEYMINVAL)
6466 #define SPKEYMSK(pipe, plane_id)        _MMIO_VLV_SPR((pipe), (plane_id), _SPAKEYMSK, _SPBKEYMSK)
6467 #define SPSURF(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPASURF, _SPBSURF)
6468 #define SPKEYMAXVAL(pipe, plane_id)     _MMIO_VLV_SPR((pipe), (plane_id), _SPAKEYMAXVAL, _SPBKEYMAXVAL)
6469 #define SPTILEOFF(pipe, plane_id)       _MMIO_VLV_SPR((pipe), (plane_id), _SPATILEOFF, _SPBTILEOFF)
6470 #define SPCONSTALPHA(pipe, plane_id)    _MMIO_VLV_SPR((pipe), (plane_id), _SPACONSTALPHA, _SPBCONSTALPHA)
6471 #define SPCLRC0(pipe, plane_id)         _MMIO_VLV_SPR((pipe), (plane_id), _SPACLRC0, _SPBCLRC0)
6472 #define SPCLRC1(pipe, plane_id)         _MMIO_VLV_SPR((pipe), (plane_id), _SPACLRC1, _SPBCLRC1)
6473 #define SPGAMC(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPAGAMC, _SPBGAMC)
6474
6475 /*
6476  * CHV pipe B sprite CSC
6477  *
6478  * |cr|   |c0 c1 c2|   |cr + cr_ioff|   |cr_ooff|
6479  * |yg| = |c3 c4 c5| x |yg + yg_ioff| + |yg_ooff|
6480  * |cb|   |c6 c7 c8|   |cb + cr_ioff|   |cb_ooff|
6481  */
6482 #define _MMIO_CHV_SPCSC(plane_id, reg) \
6483         _MMIO(VLV_DISPLAY_BASE + ((plane_id) - PLANE_SPRITE0) * 0x1000 + (reg))
6484
6485 #define SPCSCYGOFF(plane_id)    _MMIO_CHV_SPCSC(plane_id, 0x6d900)
6486 #define SPCSCCBOFF(plane_id)    _MMIO_CHV_SPCSC(plane_id, 0x6d904)
6487 #define SPCSCCROFF(plane_id)    _MMIO_CHV_SPCSC(plane_id, 0x6d908)
6488 #define  SPCSC_OOFF(x)          (((x) & 0x7ff) << 16) /* s11 */
6489 #define  SPCSC_IOFF(x)          (((x) & 0x7ff) << 0) /* s11 */
6490
6491 #define SPCSCC01(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d90c)
6492 #define SPCSCC23(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d910)
6493 #define SPCSCC45(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d914)
6494 #define SPCSCC67(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d918)
6495 #define SPCSCC8(plane_id)       _MMIO_CHV_SPCSC(plane_id, 0x6d91c)
6496 #define  SPCSC_C1(x)            (((x) & 0x7fff) << 16) /* s3.12 */
6497 #define  SPCSC_C0(x)            (((x) & 0x7fff) << 0) /* s3.12 */
6498
6499 #define SPCSCYGICLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d920)
6500 #define SPCSCCBICLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d924)
6501 #define SPCSCCRICLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d928)
6502 #define  SPCSC_IMAX(x)          (((x) & 0x7ff) << 16) /* s11 */
6503 #define  SPCSC_IMIN(x)          (((x) & 0x7ff) << 0) /* s11 */
6504
6505 #define SPCSCYGOCLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d92c)
6506 #define SPCSCCBOCLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d930)
6507 #define SPCSCCROCLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d934)
6508 #define  SPCSC_OMAX(x)          ((x) << 16) /* u10 */
6509 #define  SPCSC_OMIN(x)          ((x) << 0) /* u10 */
6510
6511 /* Skylake plane registers */
6512
6513 #define _PLANE_CTL_1_A                          0x70180
6514 #define _PLANE_CTL_2_A                          0x70280
6515 #define _PLANE_CTL_3_A                          0x70380
6516 #define   PLANE_CTL_ENABLE                      (1 << 31)
6517 #define   PLANE_CTL_PIPE_GAMMA_ENABLE           (1 << 30)   /* Pre-GLK */
6518 #define   PLANE_CTL_YUV_RANGE_CORRECTION_DISABLE        (1 << 28)
6519 /*
6520  * ICL+ uses the same PLANE_CTL_FORMAT bits, but the field definition
6521  * expanded to include bit 23 as well. However, the shift-24 based values
6522  * correctly map to the same formats in ICL, as long as bit 23 is set to 0
6523  */
6524 #define   PLANE_CTL_FORMAT_MASK                 (0xf << 24)
6525 #define   PLANE_CTL_FORMAT_YUV422               (0 << 24)
6526 #define   PLANE_CTL_FORMAT_NV12                 (1 << 24)
6527 #define   PLANE_CTL_FORMAT_XRGB_2101010         (2 << 24)
6528 #define   PLANE_CTL_FORMAT_XRGB_8888            (4 << 24)
6529 #define   PLANE_CTL_FORMAT_XRGB_16161616F       (6 << 24)
6530 #define   PLANE_CTL_FORMAT_AYUV                 (8 << 24)
6531 #define   PLANE_CTL_FORMAT_INDEXED              (12 << 24)
6532 #define   PLANE_CTL_FORMAT_RGB_565              (14 << 24)
6533 #define   ICL_PLANE_CTL_FORMAT_MASK             (0x1f << 23)
6534 #define   PLANE_CTL_PIPE_CSC_ENABLE             (1 << 23) /* Pre-GLK */
6535 #define   PLANE_CTL_KEY_ENABLE_MASK             (0x3 << 21)
6536 #define   PLANE_CTL_KEY_ENABLE_SOURCE           (1 << 21)
6537 #define   PLANE_CTL_KEY_ENABLE_DESTINATION      (2 << 21)
6538 #define   PLANE_CTL_ORDER_BGRX                  (0 << 20)
6539 #define   PLANE_CTL_ORDER_RGBX                  (1 << 20)
6540 #define   PLANE_CTL_YUV_TO_RGB_CSC_FORMAT_BT709 (1 << 18)
6541 #define   PLANE_CTL_YUV422_ORDER_MASK           (0x3 << 16)
6542 #define   PLANE_CTL_YUV422_YUYV                 (0 << 16)
6543 #define   PLANE_CTL_YUV422_UYVY                 (1 << 16)
6544 #define   PLANE_CTL_YUV422_YVYU                 (2 << 16)
6545 #define   PLANE_CTL_YUV422_VYUY                 (3 << 16)
6546 #define   PLANE_CTL_RENDER_DECOMPRESSION_ENABLE (1 << 15)
6547 #define   PLANE_CTL_TRICKLE_FEED_DISABLE        (1 << 14)
6548 #define   PLANE_CTL_PLANE_GAMMA_DISABLE         (1 << 13) /* Pre-GLK */
6549 #define   PLANE_CTL_TILED_MASK                  (0x7 << 10)
6550 #define   PLANE_CTL_TILED_LINEAR                (0 << 10)
6551 #define   PLANE_CTL_TILED_X                     (1 << 10)
6552 #define   PLANE_CTL_TILED_Y                     (4 << 10)
6553 #define   PLANE_CTL_TILED_YF                    (5 << 10)
6554 #define   PLANE_CTL_FLIP_HORIZONTAL             (1 << 8)
6555 #define   PLANE_CTL_ALPHA_MASK                  (0x3 << 4) /* Pre-GLK */
6556 #define   PLANE_CTL_ALPHA_DISABLE               (0 << 4)
6557 #define   PLANE_CTL_ALPHA_SW_PREMULTIPLY        (2 << 4)
6558 #define   PLANE_CTL_ALPHA_HW_PREMULTIPLY        (3 << 4)
6559 #define   PLANE_CTL_ROTATE_MASK                 0x3
6560 #define   PLANE_CTL_ROTATE_0                    0x0
6561 #define   PLANE_CTL_ROTATE_90                   0x1
6562 #define   PLANE_CTL_ROTATE_180                  0x2
6563 #define   PLANE_CTL_ROTATE_270                  0x3
6564 #define _PLANE_STRIDE_1_A                       0x70188
6565 #define _PLANE_STRIDE_2_A                       0x70288
6566 #define _PLANE_STRIDE_3_A                       0x70388
6567 #define _PLANE_POS_1_A                          0x7018c
6568 #define _PLANE_POS_2_A                          0x7028c
6569 #define _PLANE_POS_3_A                          0x7038c
6570 #define _PLANE_SIZE_1_A                         0x70190
6571 #define _PLANE_SIZE_2_A                         0x70290
6572 #define _PLANE_SIZE_3_A                         0x70390
6573 #define _PLANE_SURF_1_A                         0x7019c
6574 #define _PLANE_SURF_2_A                         0x7029c
6575 #define _PLANE_SURF_3_A                         0x7039c
6576 #define _PLANE_OFFSET_1_A                       0x701a4
6577 #define _PLANE_OFFSET_2_A                       0x702a4
6578 #define _PLANE_OFFSET_3_A                       0x703a4
6579 #define _PLANE_KEYVAL_1_A                       0x70194
6580 #define _PLANE_KEYVAL_2_A                       0x70294
6581 #define _PLANE_KEYMSK_1_A                       0x70198
6582 #define _PLANE_KEYMSK_2_A                       0x70298
6583 #define _PLANE_KEYMAX_1_A                       0x701a0
6584 #define _PLANE_KEYMAX_2_A                       0x702a0
6585 #define _PLANE_AUX_DIST_1_A                     0x701c0
6586 #define _PLANE_AUX_DIST_2_A                     0x702c0
6587 #define _PLANE_AUX_OFFSET_1_A                   0x701c4
6588 #define _PLANE_AUX_OFFSET_2_A                   0x702c4
6589 #define _PLANE_COLOR_CTL_1_A                    0x701CC /* GLK+ */
6590 #define _PLANE_COLOR_CTL_2_A                    0x702CC /* GLK+ */
6591 #define _PLANE_COLOR_CTL_3_A                    0x703CC /* GLK+ */
6592 #define   PLANE_COLOR_PIPE_GAMMA_ENABLE         (1 << 30) /* Pre-ICL */
6593 #define   PLANE_COLOR_YUV_RANGE_CORRECTION_DISABLE      (1 << 28)
6594 #define   PLANE_COLOR_PIPE_CSC_ENABLE           (1 << 23) /* Pre-ICL */
6595 #define   PLANE_COLOR_CSC_MODE_BYPASS                   (0 << 17)
6596 #define   PLANE_COLOR_CSC_MODE_YUV601_TO_RGB709         (1 << 17)
6597 #define   PLANE_COLOR_CSC_MODE_YUV709_TO_RGB709         (2 << 17)
6598 #define   PLANE_COLOR_CSC_MODE_YUV2020_TO_RGB2020       (3 << 17)
6599 #define   PLANE_COLOR_CSC_MODE_RGB709_TO_RGB2020        (4 << 17)
6600 #define   PLANE_COLOR_PLANE_GAMMA_DISABLE       (1 << 13)
6601 #define   PLANE_COLOR_ALPHA_MASK                (0x3 << 4)
6602 #define   PLANE_COLOR_ALPHA_DISABLE             (0 << 4)
6603 #define   PLANE_COLOR_ALPHA_SW_PREMULTIPLY      (2 << 4)
6604 #define   PLANE_COLOR_ALPHA_HW_PREMULTIPLY      (3 << 4)
6605 #define _PLANE_BUF_CFG_1_A                      0x7027c
6606 #define _PLANE_BUF_CFG_2_A                      0x7037c
6607 #define _PLANE_NV12_BUF_CFG_1_A         0x70278
6608 #define _PLANE_NV12_BUF_CFG_2_A         0x70378
6609
6610
6611 #define _PLANE_CTL_1_B                          0x71180
6612 #define _PLANE_CTL_2_B                          0x71280
6613 #define _PLANE_CTL_3_B                          0x71380
6614 #define _PLANE_CTL_1(pipe)      _PIPE(pipe, _PLANE_CTL_1_A, _PLANE_CTL_1_B)
6615 #define _PLANE_CTL_2(pipe)      _PIPE(pipe, _PLANE_CTL_2_A, _PLANE_CTL_2_B)
6616 #define _PLANE_CTL_3(pipe)      _PIPE(pipe, _PLANE_CTL_3_A, _PLANE_CTL_3_B)
6617 #define PLANE_CTL(pipe, plane)  \
6618         _MMIO_PLANE(plane, _PLANE_CTL_1(pipe), _PLANE_CTL_2(pipe))
6619
6620 #define _PLANE_STRIDE_1_B                       0x71188
6621 #define _PLANE_STRIDE_2_B                       0x71288
6622 #define _PLANE_STRIDE_3_B                       0x71388
6623 #define _PLANE_STRIDE_1(pipe)   \
6624         _PIPE(pipe, _PLANE_STRIDE_1_A, _PLANE_STRIDE_1_B)
6625 #define _PLANE_STRIDE_2(pipe)   \
6626         _PIPE(pipe, _PLANE_STRIDE_2_A, _PLANE_STRIDE_2_B)
6627 #define _PLANE_STRIDE_3(pipe)   \
6628         _PIPE(pipe, _PLANE_STRIDE_3_A, _PLANE_STRIDE_3_B)
6629 #define PLANE_STRIDE(pipe, plane)       \
6630         _MMIO_PLANE(plane, _PLANE_STRIDE_1(pipe), _PLANE_STRIDE_2(pipe))
6631
6632 #define _PLANE_POS_1_B                          0x7118c
6633 #define _PLANE_POS_2_B                          0x7128c
6634 #define _PLANE_POS_3_B                          0x7138c
6635 #define _PLANE_POS_1(pipe)      _PIPE(pipe, _PLANE_POS_1_A, _PLANE_POS_1_B)
6636 #define _PLANE_POS_2(pipe)      _PIPE(pipe, _PLANE_POS_2_A, _PLANE_POS_2_B)
6637 #define _PLANE_POS_3(pipe)      _PIPE(pipe, _PLANE_POS_3_A, _PLANE_POS_3_B)
6638 #define PLANE_POS(pipe, plane)  \
6639         _MMIO_PLANE(plane, _PLANE_POS_1(pipe), _PLANE_POS_2(pipe))
6640
6641 #define _PLANE_SIZE_1_B                         0x71190
6642 #define _PLANE_SIZE_2_B                         0x71290
6643 #define _PLANE_SIZE_3_B                         0x71390
6644 #define _PLANE_SIZE_1(pipe)     _PIPE(pipe, _PLANE_SIZE_1_A, _PLANE_SIZE_1_B)
6645 #define _PLANE_SIZE_2(pipe)     _PIPE(pipe, _PLANE_SIZE_2_A, _PLANE_SIZE_2_B)
6646 #define _PLANE_SIZE_3(pipe)     _PIPE(pipe, _PLANE_SIZE_3_A, _PLANE_SIZE_3_B)
6647 #define PLANE_SIZE(pipe, plane) \
6648         _MMIO_PLANE(plane, _PLANE_SIZE_1(pipe), _PLANE_SIZE_2(pipe))
6649
6650 #define _PLANE_SURF_1_B                         0x7119c
6651 #define _PLANE_SURF_2_B                         0x7129c
6652 #define _PLANE_SURF_3_B                         0x7139c
6653 #define _PLANE_SURF_1(pipe)     _PIPE(pipe, _PLANE_SURF_1_A, _PLANE_SURF_1_B)
6654 #define _PLANE_SURF_2(pipe)     _PIPE(pipe, _PLANE_SURF_2_A, _PLANE_SURF_2_B)
6655 #define _PLANE_SURF_3(pipe)     _PIPE(pipe, _PLANE_SURF_3_A, _PLANE_SURF_3_B)
6656 #define PLANE_SURF(pipe, plane) \
6657         _MMIO_PLANE(plane, _PLANE_SURF_1(pipe), _PLANE_SURF_2(pipe))
6658
6659 #define _PLANE_OFFSET_1_B                       0x711a4
6660 #define _PLANE_OFFSET_2_B                       0x712a4
6661 #define _PLANE_OFFSET_1(pipe) _PIPE(pipe, _PLANE_OFFSET_1_A, _PLANE_OFFSET_1_B)
6662 #define _PLANE_OFFSET_2(pipe) _PIPE(pipe, _PLANE_OFFSET_2_A, _PLANE_OFFSET_2_B)
6663 #define PLANE_OFFSET(pipe, plane)       \
6664         _MMIO_PLANE(plane, _PLANE_OFFSET_1(pipe), _PLANE_OFFSET_2(pipe))
6665
6666 #define _PLANE_KEYVAL_1_B                       0x71194
6667 #define _PLANE_KEYVAL_2_B                       0x71294
6668 #define _PLANE_KEYVAL_1(pipe) _PIPE(pipe, _PLANE_KEYVAL_1_A, _PLANE_KEYVAL_1_B)
6669 #define _PLANE_KEYVAL_2(pipe) _PIPE(pipe, _PLANE_KEYVAL_2_A, _PLANE_KEYVAL_2_B)
6670 #define PLANE_KEYVAL(pipe, plane)       \
6671         _MMIO_PLANE(plane, _PLANE_KEYVAL_1(pipe), _PLANE_KEYVAL_2(pipe))
6672
6673 #define _PLANE_KEYMSK_1_B                       0x71198
6674 #define _PLANE_KEYMSK_2_B                       0x71298
6675 #define _PLANE_KEYMSK_1(pipe) _PIPE(pipe, _PLANE_KEYMSK_1_A, _PLANE_KEYMSK_1_B)
6676 #define _PLANE_KEYMSK_2(pipe) _PIPE(pipe, _PLANE_KEYMSK_2_A, _PLANE_KEYMSK_2_B)
6677 #define PLANE_KEYMSK(pipe, plane)       \
6678         _MMIO_PLANE(plane, _PLANE_KEYMSK_1(pipe), _PLANE_KEYMSK_2(pipe))
6679
6680 #define _PLANE_KEYMAX_1_B                       0x711a0
6681 #define _PLANE_KEYMAX_2_B                       0x712a0
6682 #define _PLANE_KEYMAX_1(pipe) _PIPE(pipe, _PLANE_KEYMAX_1_A, _PLANE_KEYMAX_1_B)
6683 #define _PLANE_KEYMAX_2(pipe) _PIPE(pipe, _PLANE_KEYMAX_2_A, _PLANE_KEYMAX_2_B)
6684 #define PLANE_KEYMAX(pipe, plane)       \
6685         _MMIO_PLANE(plane, _PLANE_KEYMAX_1(pipe), _PLANE_KEYMAX_2(pipe))
6686
6687 #define _PLANE_BUF_CFG_1_B                      0x7127c
6688 #define _PLANE_BUF_CFG_2_B                      0x7137c
6689 #define  SKL_DDB_ENTRY_MASK                     0x3FF
6690 #define  ICL_DDB_ENTRY_MASK                     0x7FF
6691 #define  DDB_ENTRY_END_SHIFT                    16
6692 #define _PLANE_BUF_CFG_1(pipe)  \
6693         _PIPE(pipe, _PLANE_BUF_CFG_1_A, _PLANE_BUF_CFG_1_B)
6694 #define _PLANE_BUF_CFG_2(pipe)  \
6695         _PIPE(pipe, _PLANE_BUF_CFG_2_A, _PLANE_BUF_CFG_2_B)
6696 #define PLANE_BUF_CFG(pipe, plane)      \
6697         _MMIO_PLANE(plane, _PLANE_BUF_CFG_1(pipe), _PLANE_BUF_CFG_2(pipe))
6698
6699 #define _PLANE_NV12_BUF_CFG_1_B         0x71278
6700 #define _PLANE_NV12_BUF_CFG_2_B         0x71378
6701 #define _PLANE_NV12_BUF_CFG_1(pipe)     \
6702         _PIPE(pipe, _PLANE_NV12_BUF_CFG_1_A, _PLANE_NV12_BUF_CFG_1_B)
6703 #define _PLANE_NV12_BUF_CFG_2(pipe)     \
6704         _PIPE(pipe, _PLANE_NV12_BUF_CFG_2_A, _PLANE_NV12_BUF_CFG_2_B)
6705 #define PLANE_NV12_BUF_CFG(pipe, plane) \
6706         _MMIO_PLANE(plane, _PLANE_NV12_BUF_CFG_1(pipe), _PLANE_NV12_BUF_CFG_2(pipe))
6707
6708 #define _PLANE_AUX_DIST_1_B             0x711c0
6709 #define _PLANE_AUX_DIST_2_B             0x712c0
6710 #define _PLANE_AUX_DIST_1(pipe) \
6711                         _PIPE(pipe, _PLANE_AUX_DIST_1_A, _PLANE_AUX_DIST_1_B)
6712 #define _PLANE_AUX_DIST_2(pipe) \
6713                         _PIPE(pipe, _PLANE_AUX_DIST_2_A, _PLANE_AUX_DIST_2_B)
6714 #define PLANE_AUX_DIST(pipe, plane)     \
6715         _MMIO_PLANE(plane, _PLANE_AUX_DIST_1(pipe), _PLANE_AUX_DIST_2(pipe))
6716
6717 #define _PLANE_AUX_OFFSET_1_B           0x711c4
6718 #define _PLANE_AUX_OFFSET_2_B           0x712c4
6719 #define _PLANE_AUX_OFFSET_1(pipe)       \
6720                 _PIPE(pipe, _PLANE_AUX_OFFSET_1_A, _PLANE_AUX_OFFSET_1_B)
6721 #define _PLANE_AUX_OFFSET_2(pipe)       \
6722                 _PIPE(pipe, _PLANE_AUX_OFFSET_2_A, _PLANE_AUX_OFFSET_2_B)
6723 #define PLANE_AUX_OFFSET(pipe, plane)   \
6724         _MMIO_PLANE(plane, _PLANE_AUX_OFFSET_1(pipe), _PLANE_AUX_OFFSET_2(pipe))
6725
6726 #define _PLANE_COLOR_CTL_1_B                    0x711CC
6727 #define _PLANE_COLOR_CTL_2_B                    0x712CC
6728 #define _PLANE_COLOR_CTL_3_B                    0x713CC
6729 #define _PLANE_COLOR_CTL_1(pipe)        \
6730         _PIPE(pipe, _PLANE_COLOR_CTL_1_A, _PLANE_COLOR_CTL_1_B)
6731 #define _PLANE_COLOR_CTL_2(pipe)        \
6732         _PIPE(pipe, _PLANE_COLOR_CTL_2_A, _PLANE_COLOR_CTL_2_B)
6733 #define PLANE_COLOR_CTL(pipe, plane)    \
6734         _MMIO_PLANE(plane, _PLANE_COLOR_CTL_1(pipe), _PLANE_COLOR_CTL_2(pipe))
6735
6736 #/* SKL new cursor registers */
6737 #define _CUR_BUF_CFG_A                          0x7017c
6738 #define _CUR_BUF_CFG_B                          0x7117c
6739 #define CUR_BUF_CFG(pipe)       _MMIO_PIPE(pipe, _CUR_BUF_CFG_A, _CUR_BUF_CFG_B)
6740
6741 /* VBIOS regs */
6742 #define VGACNTRL                _MMIO(0x71400)
6743 # define VGA_DISP_DISABLE                       (1 << 31)
6744 # define VGA_2X_MODE                            (1 << 30)
6745 # define VGA_PIPE_B_SELECT                      (1 << 29)
6746
6747 #define VLV_VGACNTRL            _MMIO(VLV_DISPLAY_BASE + 0x71400)
6748
6749 /* Ironlake */
6750
6751 #define CPU_VGACNTRL    _MMIO(0x41000)
6752
6753 #define DIGITAL_PORT_HOTPLUG_CNTRL      _MMIO(0x44030)
6754 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
6755 #define  DIGITAL_PORTA_PULSE_DURATION_2ms       (0 << 2) /* pre-HSW */
6756 #define  DIGITAL_PORTA_PULSE_DURATION_4_5ms     (1 << 2) /* pre-HSW */
6757 #define  DIGITAL_PORTA_PULSE_DURATION_6ms       (2 << 2) /* pre-HSW */
6758 #define  DIGITAL_PORTA_PULSE_DURATION_100ms     (3 << 2) /* pre-HSW */
6759 #define  DIGITAL_PORTA_PULSE_DURATION_MASK      (3 << 2) /* pre-HSW */
6760 #define  DIGITAL_PORTA_HOTPLUG_STATUS_MASK      (3 << 0)
6761 #define  DIGITAL_PORTA_HOTPLUG_NO_DETECT        (0 << 0)
6762 #define  DIGITAL_PORTA_HOTPLUG_SHORT_DETECT     (1 << 0)
6763 #define  DIGITAL_PORTA_HOTPLUG_LONG_DETECT      (2 << 0)
6764
6765 /* refresh rate hardware control */
6766 #define RR_HW_CTL       _MMIO(0x45300)
6767 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
6768 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
6769
6770 #define FDI_PLL_BIOS_0  _MMIO(0x46000)
6771 #define  FDI_PLL_FB_CLOCK_MASK  0xff
6772 #define FDI_PLL_BIOS_1  _MMIO(0x46004)
6773 #define FDI_PLL_BIOS_2  _MMIO(0x46008)
6774 #define DISPLAY_PORT_PLL_BIOS_0         _MMIO(0x4600c)
6775 #define DISPLAY_PORT_PLL_BIOS_1         _MMIO(0x46010)
6776 #define DISPLAY_PORT_PLL_BIOS_2         _MMIO(0x46014)
6777
6778 #define PCH_3DCGDIS0            _MMIO(0x46020)
6779 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
6780 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
6781
6782 #define PCH_3DCGDIS1            _MMIO(0x46024)
6783 # define VFMUNIT_CLOCK_GATE_DISABLE             (1 << 11)
6784
6785 #define FDI_PLL_FREQ_CTL        _MMIO(0x46030)
6786 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1 << 24)
6787 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
6788 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
6789
6790
6791 #define _PIPEA_DATA_M1          0x60030
6792 #define  PIPE_DATA_M1_OFFSET    0
6793 #define _PIPEA_DATA_N1          0x60034
6794 #define  PIPE_DATA_N1_OFFSET    0
6795
6796 #define _PIPEA_DATA_M2          0x60038
6797 #define  PIPE_DATA_M2_OFFSET    0
6798 #define _PIPEA_DATA_N2          0x6003c
6799 #define  PIPE_DATA_N2_OFFSET    0
6800
6801 #define _PIPEA_LINK_M1          0x60040
6802 #define  PIPE_LINK_M1_OFFSET    0
6803 #define _PIPEA_LINK_N1          0x60044
6804 #define  PIPE_LINK_N1_OFFSET    0
6805
6806 #define _PIPEA_LINK_M2          0x60048
6807 #define  PIPE_LINK_M2_OFFSET    0
6808 #define _PIPEA_LINK_N2          0x6004c
6809 #define  PIPE_LINK_N2_OFFSET    0
6810
6811 /* PIPEB timing regs are same start from 0x61000 */
6812
6813 #define _PIPEB_DATA_M1          0x61030
6814 #define _PIPEB_DATA_N1          0x61034
6815 #define _PIPEB_DATA_M2          0x61038
6816 #define _PIPEB_DATA_N2          0x6103c
6817 #define _PIPEB_LINK_M1          0x61040
6818 #define _PIPEB_LINK_N1          0x61044
6819 #define _PIPEB_LINK_M2          0x61048
6820 #define _PIPEB_LINK_N2          0x6104c
6821
6822 #define PIPE_DATA_M1(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_M1)
6823 #define PIPE_DATA_N1(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_N1)
6824 #define PIPE_DATA_M2(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_M2)
6825 #define PIPE_DATA_N2(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_N2)
6826 #define PIPE_LINK_M1(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_M1)
6827 #define PIPE_LINK_N1(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_N1)
6828 #define PIPE_LINK_M2(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_M2)
6829 #define PIPE_LINK_N2(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_N2)
6830
6831 /* CPU panel fitter */
6832 /* IVB+ has 3 fitters, 0 is 7x5 capable, the other two only 3x3 */
6833 #define _PFA_CTL_1               0x68080
6834 #define _PFB_CTL_1               0x68880
6835 #define  PF_ENABLE              (1 << 31)
6836 #define  PF_PIPE_SEL_MASK_IVB   (3 << 29)
6837 #define  PF_PIPE_SEL_IVB(pipe)  ((pipe) << 29)
6838 #define  PF_FILTER_MASK         (3 << 23)
6839 #define  PF_FILTER_PROGRAMMED   (0 << 23)
6840 #define  PF_FILTER_MED_3x3      (1 << 23)
6841 #define  PF_FILTER_EDGE_ENHANCE (2 << 23)
6842 #define  PF_FILTER_EDGE_SOFTEN  (3 << 23)
6843 #define _PFA_WIN_SZ             0x68074
6844 #define _PFB_WIN_SZ             0x68874
6845 #define _PFA_WIN_POS            0x68070
6846 #define _PFB_WIN_POS            0x68870
6847 #define _PFA_VSCALE             0x68084
6848 #define _PFB_VSCALE             0x68884
6849 #define _PFA_HSCALE             0x68090
6850 #define _PFB_HSCALE             0x68890
6851
6852 #define PF_CTL(pipe)            _MMIO_PIPE(pipe, _PFA_CTL_1, _PFB_CTL_1)
6853 #define PF_WIN_SZ(pipe)         _MMIO_PIPE(pipe, _PFA_WIN_SZ, _PFB_WIN_SZ)
6854 #define PF_WIN_POS(pipe)        _MMIO_PIPE(pipe, _PFA_WIN_POS, _PFB_WIN_POS)
6855 #define PF_VSCALE(pipe)         _MMIO_PIPE(pipe, _PFA_VSCALE, _PFB_VSCALE)
6856 #define PF_HSCALE(pipe)         _MMIO_PIPE(pipe, _PFA_HSCALE, _PFB_HSCALE)
6857
6858 #define _PSA_CTL                0x68180
6859 #define _PSB_CTL                0x68980
6860 #define PS_ENABLE               (1 << 31)
6861 #define _PSA_WIN_SZ             0x68174
6862 #define _PSB_WIN_SZ             0x68974
6863 #define _PSA_WIN_POS            0x68170
6864 #define _PSB_WIN_POS            0x68970
6865
6866 #define PS_CTL(pipe)            _MMIO_PIPE(pipe, _PSA_CTL, _PSB_CTL)
6867 #define PS_WIN_SZ(pipe)         _MMIO_PIPE(pipe, _PSA_WIN_SZ, _PSB_WIN_SZ)
6868 #define PS_WIN_POS(pipe)        _MMIO_PIPE(pipe, _PSA_WIN_POS, _PSB_WIN_POS)
6869
6870 /*
6871  * Skylake scalers
6872  */
6873 #define _PS_1A_CTRL      0x68180
6874 #define _PS_2A_CTRL      0x68280
6875 #define _PS_1B_CTRL      0x68980
6876 #define _PS_2B_CTRL      0x68A80
6877 #define _PS_1C_CTRL      0x69180
6878 #define PS_SCALER_EN        (1 << 31)
6879 #define PS_SCALER_MODE_MASK (3 << 28)
6880 #define PS_SCALER_MODE_DYN  (0 << 28)
6881 #define PS_SCALER_MODE_HQ  (1 << 28)
6882 #define SKL_PS_SCALER_MODE_NV12 (2 << 28)
6883 #define PS_SCALER_MODE_PLANAR (1 << 29)
6884 #define PS_PLANE_SEL_MASK  (7 << 25)
6885 #define PS_PLANE_SEL(plane) (((plane) + 1) << 25)
6886 #define PS_FILTER_MASK         (3 << 23)
6887 #define PS_FILTER_MEDIUM       (0 << 23)
6888 #define PS_FILTER_EDGE_ENHANCE (2 << 23)
6889 #define PS_FILTER_BILINEAR     (3 << 23)
6890 #define PS_VERT3TAP            (1 << 21)
6891 #define PS_VERT_INT_INVERT_FIELD1 (0 << 20)
6892 #define PS_VERT_INT_INVERT_FIELD0 (1 << 20)
6893 #define PS_PWRUP_PROGRESS         (1 << 17)
6894 #define PS_V_FILTER_BYPASS        (1 << 8)
6895 #define PS_VADAPT_EN              (1 << 7)
6896 #define PS_VADAPT_MODE_MASK        (3 << 5)
6897 #define PS_VADAPT_MODE_LEAST_ADAPT (0 << 5)
6898 #define PS_VADAPT_MODE_MOD_ADAPT   (1 << 5)
6899 #define PS_VADAPT_MODE_MOST_ADAPT  (3 << 5)
6900
6901 #define _PS_PWR_GATE_1A     0x68160
6902 #define _PS_PWR_GATE_2A     0x68260
6903 #define _PS_PWR_GATE_1B     0x68960
6904 #define _PS_PWR_GATE_2B     0x68A60
6905 #define _PS_PWR_GATE_1C     0x69160
6906 #define PS_PWR_GATE_DIS_OVERRIDE       (1 << 31)
6907 #define PS_PWR_GATE_SETTLING_TIME_32   (0 << 3)
6908 #define PS_PWR_GATE_SETTLING_TIME_64   (1 << 3)
6909 #define PS_PWR_GATE_SETTLING_TIME_96   (2 << 3)
6910 #define PS_PWR_GATE_SETTLING_TIME_128  (3 << 3)
6911 #define PS_PWR_GATE_SLPEN_8             0
6912 #define PS_PWR_GATE_SLPEN_16            1
6913 #define PS_PWR_GATE_SLPEN_24            2
6914 #define PS_PWR_GATE_SLPEN_32            3
6915
6916 #define _PS_WIN_POS_1A      0x68170
6917 #define _PS_WIN_POS_2A      0x68270
6918 #define _PS_WIN_POS_1B      0x68970
6919 #define _PS_WIN_POS_2B      0x68A70
6920 #define _PS_WIN_POS_1C      0x69170
6921
6922 #define _PS_WIN_SZ_1A       0x68174
6923 #define _PS_WIN_SZ_2A       0x68274
6924 #define _PS_WIN_SZ_1B       0x68974
6925 #define _PS_WIN_SZ_2B       0x68A74
6926 #define _PS_WIN_SZ_1C       0x69174
6927
6928 #define _PS_VSCALE_1A       0x68184
6929 #define _PS_VSCALE_2A       0x68284
6930 #define _PS_VSCALE_1B       0x68984
6931 #define _PS_VSCALE_2B       0x68A84
6932 #define _PS_VSCALE_1C       0x69184
6933
6934 #define _PS_HSCALE_1A       0x68190
6935 #define _PS_HSCALE_2A       0x68290
6936 #define _PS_HSCALE_1B       0x68990
6937 #define _PS_HSCALE_2B       0x68A90
6938 #define _PS_HSCALE_1C       0x69190
6939
6940 #define _PS_VPHASE_1A       0x68188
6941 #define _PS_VPHASE_2A       0x68288
6942 #define _PS_VPHASE_1B       0x68988
6943 #define _PS_VPHASE_2B       0x68A88
6944 #define _PS_VPHASE_1C       0x69188
6945 #define  PS_Y_PHASE(x)          ((x) << 16)
6946 #define  PS_UV_RGB_PHASE(x)     ((x) << 0)
6947 #define   PS_PHASE_MASK (0x7fff << 1) /* u2.13 */
6948 #define   PS_PHASE_TRIP (1 << 0)
6949
6950 #define _PS_HPHASE_1A       0x68194
6951 #define _PS_HPHASE_2A       0x68294
6952 #define _PS_HPHASE_1B       0x68994
6953 #define _PS_HPHASE_2B       0x68A94
6954 #define _PS_HPHASE_1C       0x69194
6955
6956 #define _PS_ECC_STAT_1A     0x681D0
6957 #define _PS_ECC_STAT_2A     0x682D0
6958 #define _PS_ECC_STAT_1B     0x689D0
6959 #define _PS_ECC_STAT_2B     0x68AD0
6960 #define _PS_ECC_STAT_1C     0x691D0
6961
6962 #define _ID(id, a, b) _PICK_EVEN(id, a, b)
6963 #define SKL_PS_CTRL(pipe, id) _MMIO_PIPE(pipe,        \
6964                         _ID(id, _PS_1A_CTRL, _PS_2A_CTRL),       \
6965                         _ID(id, _PS_1B_CTRL, _PS_2B_CTRL))
6966 #define SKL_PS_PWR_GATE(pipe, id) _MMIO_PIPE(pipe,    \
6967                         _ID(id, _PS_PWR_GATE_1A, _PS_PWR_GATE_2A), \
6968                         _ID(id, _PS_PWR_GATE_1B, _PS_PWR_GATE_2B))
6969 #define SKL_PS_WIN_POS(pipe, id) _MMIO_PIPE(pipe,     \
6970                         _ID(id, _PS_WIN_POS_1A, _PS_WIN_POS_2A), \
6971                         _ID(id, _PS_WIN_POS_1B, _PS_WIN_POS_2B))
6972 #define SKL_PS_WIN_SZ(pipe, id)  _MMIO_PIPE(pipe,     \
6973                         _ID(id, _PS_WIN_SZ_1A, _PS_WIN_SZ_2A),   \
6974                         _ID(id, _PS_WIN_SZ_1B, _PS_WIN_SZ_2B))
6975 #define SKL_PS_VSCALE(pipe, id)  _MMIO_PIPE(pipe,     \
6976                         _ID(id, _PS_VSCALE_1A, _PS_VSCALE_2A),   \
6977                         _ID(id, _PS_VSCALE_1B, _PS_VSCALE_2B))
6978 #define SKL_PS_HSCALE(pipe, id)  _MMIO_PIPE(pipe,     \
6979                         _ID(id, _PS_HSCALE_1A, _PS_HSCALE_2A),   \
6980                         _ID(id, _PS_HSCALE_1B, _PS_HSCALE_2B))
6981 #define SKL_PS_VPHASE(pipe, id)  _MMIO_PIPE(pipe,     \
6982                         _ID(id, _PS_VPHASE_1A, _PS_VPHASE_2A),   \
6983                         _ID(id, _PS_VPHASE_1B, _PS_VPHASE_2B))
6984 #define SKL_PS_HPHASE(pipe, id)  _MMIO_PIPE(pipe,     \
6985                         _ID(id, _PS_HPHASE_1A, _PS_HPHASE_2A),   \
6986                         _ID(id, _PS_HPHASE_1B, _PS_HPHASE_2B))
6987 #define SKL_PS_ECC_STAT(pipe, id)  _MMIO_PIPE(pipe,     \
6988                         _ID(id, _PS_ECC_STAT_1A, _PS_ECC_STAT_2A),   \
6989                         _ID(id, _PS_ECC_STAT_1B, _PS_ECC_STAT_2B))
6990
6991 /* legacy palette */
6992 #define _LGC_PALETTE_A           0x4a000
6993 #define _LGC_PALETTE_B           0x4a800
6994 #define LGC_PALETTE(pipe, i) _MMIO(_PIPE(pipe, _LGC_PALETTE_A, _LGC_PALETTE_B) + (i) * 4)
6995
6996 #define _GAMMA_MODE_A           0x4a480
6997 #define _GAMMA_MODE_B           0x4ac80
6998 #define GAMMA_MODE(pipe) _MMIO_PIPE(pipe, _GAMMA_MODE_A, _GAMMA_MODE_B)
6999 #define GAMMA_MODE_MODE_MASK    (3 << 0)
7000 #define GAMMA_MODE_MODE_8BIT    (0 << 0)
7001 #define GAMMA_MODE_MODE_10BIT   (1 << 0)
7002 #define GAMMA_MODE_MODE_12BIT   (2 << 0)
7003 #define GAMMA_MODE_MODE_SPLIT   (3 << 0)
7004
7005 /* DMC/CSR */
7006 #define CSR_PROGRAM(i)          _MMIO(0x80000 + (i) * 4)
7007 #define CSR_SSP_BASE_ADDR_GEN9  0x00002FC0
7008 #define CSR_HTP_ADDR_SKL        0x00500034
7009 #define CSR_SSP_BASE            _MMIO(0x8F074)
7010 #define CSR_HTP_SKL             _MMIO(0x8F004)
7011 #define CSR_LAST_WRITE          _MMIO(0x8F034)
7012 #define CSR_LAST_WRITE_VALUE    0xc003b400
7013 /* MMIO address range for CSR program (0x80000 - 0x82FFF) */
7014 #define CSR_MMIO_START_RANGE    0x80000
7015 #define CSR_MMIO_END_RANGE      0x8FFFF
7016 #define SKL_CSR_DC3_DC5_COUNT   _MMIO(0x80030)
7017 #define SKL_CSR_DC5_DC6_COUNT   _MMIO(0x8002C)
7018 #define BXT_CSR_DC3_DC5_COUNT   _MMIO(0x80038)
7019
7020 /* Display Internal Timeout Register */
7021 #define RM_TIMEOUT              _MMIO(0x42060)
7022 #define  MMIO_TIMEOUT_US(us)    ((us) << 0)
7023
7024 /* interrupts */
7025 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
7026 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
7027 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
7028 #define DE_PLANEB_FLIP_DONE     (1 << 27)
7029 #define DE_PLANEA_FLIP_DONE     (1 << 26)
7030 #define DE_PLANE_FLIP_DONE(plane) (1 << (26 + (plane)))
7031 #define DE_PCU_EVENT            (1 << 25)
7032 #define DE_GTT_FAULT            (1 << 24)
7033 #define DE_POISON               (1 << 23)
7034 #define DE_PERFORM_COUNTER      (1 << 22)
7035 #define DE_PCH_EVENT            (1 << 21)
7036 #define DE_AUX_CHANNEL_A        (1 << 20)
7037 #define DE_DP_A_HOTPLUG         (1 << 19)
7038 #define DE_GSE                  (1 << 18)
7039 #define DE_PIPEB_VBLANK         (1 << 15)
7040 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
7041 #define DE_PIPEB_ODD_FIELD      (1 << 13)
7042 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
7043 #define DE_PIPEB_VSYNC          (1 << 11)
7044 #define DE_PIPEB_CRC_DONE       (1 << 10)
7045 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
7046 #define DE_PIPEA_VBLANK         (1 << 7)
7047 #define DE_PIPE_VBLANK(pipe)    (1 << (7 + 8 * (pipe)))
7048 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
7049 #define DE_PIPEA_ODD_FIELD      (1 << 5)
7050 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
7051 #define DE_PIPEA_VSYNC          (1 << 3)
7052 #define DE_PIPEA_CRC_DONE       (1 << 2)
7053 #define DE_PIPE_CRC_DONE(pipe)  (1 << (2 + 8 * (pipe)))
7054 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
7055 #define DE_PIPE_FIFO_UNDERRUN(pipe)  (1 << (8 * (pipe)))
7056
7057 /* More Ivybridge lolz */
7058 #define DE_ERR_INT_IVB                  (1 << 30)
7059 #define DE_GSE_IVB                      (1 << 29)
7060 #define DE_PCH_EVENT_IVB                (1 << 28)
7061 #define DE_DP_A_HOTPLUG_IVB             (1 << 27)
7062 #define DE_AUX_CHANNEL_A_IVB            (1 << 26)
7063 #define DE_EDP_PSR_INT_HSW              (1 << 19)
7064 #define DE_SPRITEC_FLIP_DONE_IVB        (1 << 14)
7065 #define DE_PLANEC_FLIP_DONE_IVB         (1 << 13)
7066 #define DE_PIPEC_VBLANK_IVB             (1 << 10)
7067 #define DE_SPRITEB_FLIP_DONE_IVB        (1 << 9)
7068 #define DE_PLANEB_FLIP_DONE_IVB         (1 << 8)
7069 #define DE_PIPEB_VBLANK_IVB             (1 << 5)
7070 #define DE_SPRITEA_FLIP_DONE_IVB        (1 << 4)
7071 #define DE_PLANEA_FLIP_DONE_IVB         (1 << 3)
7072 #define DE_PLANE_FLIP_DONE_IVB(plane)   (1 << (3 + 5 * (plane)))
7073 #define DE_PIPEA_VBLANK_IVB             (1 << 0)
7074 #define DE_PIPE_VBLANK_IVB(pipe)        (1 << ((pipe) * 5))
7075
7076 #define VLV_MASTER_IER                  _MMIO(0x4400c) /* Gunit master IER */
7077 #define   MASTER_INTERRUPT_ENABLE       (1 << 31)
7078
7079 #define DEISR   _MMIO(0x44000)
7080 #define DEIMR   _MMIO(0x44004)
7081 #define DEIIR   _MMIO(0x44008)
7082 #define DEIER   _MMIO(0x4400c)
7083
7084 #define GTISR   _MMIO(0x44010)
7085 #define GTIMR   _MMIO(0x44014)
7086 #define GTIIR   _MMIO(0x44018)
7087 #define GTIER   _MMIO(0x4401c)
7088
7089 #define GEN8_MASTER_IRQ                 _MMIO(0x44200)
7090 #define  GEN8_MASTER_IRQ_CONTROL        (1 << 31)
7091 #define  GEN8_PCU_IRQ                   (1 << 30)
7092 #define  GEN8_DE_PCH_IRQ                (1 << 23)
7093 #define  GEN8_DE_MISC_IRQ               (1 << 22)
7094 #define  GEN8_DE_PORT_IRQ               (1 << 20)
7095 #define  GEN8_DE_PIPE_C_IRQ             (1 << 18)
7096 #define  GEN8_DE_PIPE_B_IRQ             (1 << 17)
7097 #define  GEN8_DE_PIPE_A_IRQ             (1 << 16)
7098 #define  GEN8_DE_PIPE_IRQ(pipe)         (1 << (16 + (pipe)))
7099 #define  GEN8_GT_VECS_IRQ               (1 << 6)
7100 #define  GEN8_GT_GUC_IRQ                (1 << 5)
7101 #define  GEN8_GT_PM_IRQ                 (1 << 4)
7102 #define  GEN8_GT_VCS2_IRQ               (1 << 3)
7103 #define  GEN8_GT_VCS1_IRQ               (1 << 2)
7104 #define  GEN8_GT_BCS_IRQ                (1 << 1)
7105 #define  GEN8_GT_RCS_IRQ                (1 << 0)
7106
7107 #define GEN8_GT_ISR(which) _MMIO(0x44300 + (0x10 * (which)))
7108 #define GEN8_GT_IMR(which) _MMIO(0x44304 + (0x10 * (which)))
7109 #define GEN8_GT_IIR(which) _MMIO(0x44308 + (0x10 * (which)))
7110 #define GEN8_GT_IER(which) _MMIO(0x4430c + (0x10 * (which)))
7111
7112 #define GEN9_GUC_TO_HOST_INT_EVENT      (1 << 31)
7113 #define GEN9_GUC_EXEC_ERROR_EVENT       (1 << 30)
7114 #define GEN9_GUC_DISPLAY_EVENT          (1 << 29)
7115 #define GEN9_GUC_SEMA_SIGNAL_EVENT      (1 << 28)
7116 #define GEN9_GUC_IOMMU_MSG_EVENT        (1 << 27)
7117 #define GEN9_GUC_DB_RING_EVENT          (1 << 26)
7118 #define GEN9_GUC_DMA_DONE_EVENT         (1 << 25)
7119 #define GEN9_GUC_FATAL_ERROR_EVENT      (1 << 24)
7120 #define GEN9_GUC_NOTIFICATION_EVENT     (1 << 23)
7121
7122 #define GEN8_RCS_IRQ_SHIFT 0
7123 #define GEN8_BCS_IRQ_SHIFT 16
7124 #define GEN8_VCS1_IRQ_SHIFT 0
7125 #define GEN8_VCS2_IRQ_SHIFT 16
7126 #define GEN8_VECS_IRQ_SHIFT 0
7127 #define GEN8_WD_IRQ_SHIFT 16
7128
7129 #define GEN8_DE_PIPE_ISR(pipe) _MMIO(0x44400 + (0x10 * (pipe)))
7130 #define GEN8_DE_PIPE_IMR(pipe) _MMIO(0x44404 + (0x10 * (pipe)))
7131 #define GEN8_DE_PIPE_IIR(pipe) _MMIO(0x44408 + (0x10 * (pipe)))
7132 #define GEN8_DE_PIPE_IER(pipe) _MMIO(0x4440c + (0x10 * (pipe)))
7133 #define  GEN8_PIPE_FIFO_UNDERRUN        (1 << 31)
7134 #define  GEN8_PIPE_CDCLK_CRC_ERROR      (1 << 29)
7135 #define  GEN8_PIPE_CDCLK_CRC_DONE       (1 << 28)
7136 #define  GEN8_PIPE_CURSOR_FAULT         (1 << 10)
7137 #define  GEN8_PIPE_SPRITE_FAULT         (1 << 9)
7138 #define  GEN8_PIPE_PRIMARY_FAULT        (1 << 8)
7139 #define  GEN8_PIPE_SPRITE_FLIP_DONE     (1 << 5)
7140 #define  GEN8_PIPE_PRIMARY_FLIP_DONE    (1 << 4)
7141 #define  GEN8_PIPE_SCAN_LINE_EVENT      (1 << 2)
7142 #define  GEN8_PIPE_VSYNC                (1 << 1)
7143 #define  GEN8_PIPE_VBLANK               (1 << 0)
7144 #define  GEN9_PIPE_CURSOR_FAULT         (1 << 11)
7145 #define  GEN9_PIPE_PLANE4_FAULT         (1 << 10)
7146 #define  GEN9_PIPE_PLANE3_FAULT         (1 << 9)
7147 #define  GEN9_PIPE_PLANE2_FAULT         (1 << 8)
7148 #define  GEN9_PIPE_PLANE1_FAULT         (1 << 7)
7149 #define  GEN9_PIPE_PLANE4_FLIP_DONE     (1 << 6)
7150 #define  GEN9_PIPE_PLANE3_FLIP_DONE     (1 << 5)
7151 #define  GEN9_PIPE_PLANE2_FLIP_DONE     (1 << 4)
7152 #define  GEN9_PIPE_PLANE1_FLIP_DONE     (1 << 3)
7153 #define  GEN9_PIPE_PLANE_FLIP_DONE(p)   (1 << (3 + (p)))
7154 #define GEN8_DE_PIPE_IRQ_FAULT_ERRORS \
7155         (GEN8_PIPE_CURSOR_FAULT | \
7156          GEN8_PIPE_SPRITE_FAULT | \
7157          GEN8_PIPE_PRIMARY_FAULT)
7158 #define GEN9_DE_PIPE_IRQ_FAULT_ERRORS \
7159         (GEN9_PIPE_CURSOR_FAULT | \
7160          GEN9_PIPE_PLANE4_FAULT | \
7161          GEN9_PIPE_PLANE3_FAULT | \
7162          GEN9_PIPE_PLANE2_FAULT | \
7163          GEN9_PIPE_PLANE1_FAULT)
7164
7165 #define GEN8_DE_PORT_ISR _MMIO(0x44440)
7166 #define GEN8_DE_PORT_IMR _MMIO(0x44444)
7167 #define GEN8_DE_PORT_IIR _MMIO(0x44448)
7168 #define GEN8_DE_PORT_IER _MMIO(0x4444c)
7169 #define  ICL_AUX_CHANNEL_E              (1 << 29)
7170 #define  CNL_AUX_CHANNEL_F              (1 << 28)
7171 #define  GEN9_AUX_CHANNEL_D             (1 << 27)
7172 #define  GEN9_AUX_CHANNEL_C             (1 << 26)
7173 #define  GEN9_AUX_CHANNEL_B             (1 << 25)
7174 #define  BXT_DE_PORT_HP_DDIC            (1 << 5)
7175 #define  BXT_DE_PORT_HP_DDIB            (1 << 4)
7176 #define  BXT_DE_PORT_HP_DDIA            (1 << 3)
7177 #define  BXT_DE_PORT_HOTPLUG_MASK       (BXT_DE_PORT_HP_DDIA | \
7178                                          BXT_DE_PORT_HP_DDIB | \
7179                                          BXT_DE_PORT_HP_DDIC)
7180 #define  GEN8_PORT_DP_A_HOTPLUG         (1 << 3)
7181 #define  BXT_DE_PORT_GMBUS              (1 << 1)
7182 #define  GEN8_AUX_CHANNEL_A             (1 << 0)
7183
7184 #define GEN8_DE_MISC_ISR _MMIO(0x44460)
7185 #define GEN8_DE_MISC_IMR _MMIO(0x44464)
7186 #define GEN8_DE_MISC_IIR _MMIO(0x44468)
7187 #define GEN8_DE_MISC_IER _MMIO(0x4446c)
7188 #define  GEN8_DE_MISC_GSE               (1 << 27)
7189 #define  GEN8_DE_EDP_PSR                (1 << 19)
7190
7191 #define GEN8_PCU_ISR _MMIO(0x444e0)
7192 #define GEN8_PCU_IMR _MMIO(0x444e4)
7193 #define GEN8_PCU_IIR _MMIO(0x444e8)
7194 #define GEN8_PCU_IER _MMIO(0x444ec)
7195
7196 #define GEN11_GU_MISC_ISR       _MMIO(0x444f0)
7197 #define GEN11_GU_MISC_IMR       _MMIO(0x444f4)
7198 #define GEN11_GU_MISC_IIR       _MMIO(0x444f8)
7199 #define GEN11_GU_MISC_IER       _MMIO(0x444fc)
7200 #define  GEN11_GU_MISC_GSE      (1 << 27)
7201
7202 #define GEN11_GFX_MSTR_IRQ              _MMIO(0x190010)
7203 #define  GEN11_MASTER_IRQ               (1 << 31)
7204 #define  GEN11_PCU_IRQ                  (1 << 30)
7205 #define  GEN11_GU_MISC_IRQ              (1 << 29)
7206 #define  GEN11_DISPLAY_IRQ              (1 << 16)
7207 #define  GEN11_GT_DW_IRQ(x)             (1 << (x))
7208 #define  GEN11_GT_DW1_IRQ               (1 << 1)
7209 #define  GEN11_GT_DW0_IRQ               (1 << 0)
7210
7211 #define GEN11_DISPLAY_INT_CTL           _MMIO(0x44200)
7212 #define  GEN11_DISPLAY_IRQ_ENABLE       (1 << 31)
7213 #define  GEN11_AUDIO_CODEC_IRQ          (1 << 24)
7214 #define  GEN11_DE_PCH_IRQ               (1 << 23)
7215 #define  GEN11_DE_MISC_IRQ              (1 << 22)
7216 #define  GEN11_DE_HPD_IRQ               (1 << 21)
7217 #define  GEN11_DE_PORT_IRQ              (1 << 20)
7218 #define  GEN11_DE_PIPE_C                (1 << 18)
7219 #define  GEN11_DE_PIPE_B                (1 << 17)
7220 #define  GEN11_DE_PIPE_A                (1 << 16)
7221
7222 #define GEN11_DE_HPD_ISR                _MMIO(0x44470)
7223 #define GEN11_DE_HPD_IMR                _MMIO(0x44474)
7224 #define GEN11_DE_HPD_IIR                _MMIO(0x44478)
7225 #define GEN11_DE_HPD_IER                _MMIO(0x4447c)
7226 #define  GEN11_TC4_HOTPLUG                      (1 << 19)
7227 #define  GEN11_TC3_HOTPLUG                      (1 << 18)
7228 #define  GEN11_TC2_HOTPLUG                      (1 << 17)
7229 #define  GEN11_TC1_HOTPLUG                      (1 << 16)
7230 #define  GEN11_DE_TC_HOTPLUG_MASK               (GEN11_TC4_HOTPLUG | \
7231                                                  GEN11_TC3_HOTPLUG | \
7232                                                  GEN11_TC2_HOTPLUG | \
7233                                                  GEN11_TC1_HOTPLUG)
7234 #define  GEN11_TBT4_HOTPLUG                     (1 << 3)
7235 #define  GEN11_TBT3_HOTPLUG                     (1 << 2)
7236 #define  GEN11_TBT2_HOTPLUG                     (1 << 1)
7237 #define  GEN11_TBT1_HOTPLUG                     (1 << 0)
7238 #define  GEN11_DE_TBT_HOTPLUG_MASK              (GEN11_TBT4_HOTPLUG | \
7239                                                  GEN11_TBT3_HOTPLUG | \
7240                                                  GEN11_TBT2_HOTPLUG | \
7241                                                  GEN11_TBT1_HOTPLUG)
7242
7243 #define GEN11_TBT_HOTPLUG_CTL                           _MMIO(0x44030)
7244 #define GEN11_TC_HOTPLUG_CTL                            _MMIO(0x44038)
7245 #define  GEN11_HOTPLUG_CTL_ENABLE(tc_port)              (8 << (tc_port) * 4)
7246 #define  GEN11_HOTPLUG_CTL_LONG_DETECT(tc_port)         (2 << (tc_port) * 4)
7247 #define  GEN11_HOTPLUG_CTL_SHORT_DETECT(tc_port)        (1 << (tc_port) * 4)
7248 #define  GEN11_HOTPLUG_CTL_NO_DETECT(tc_port)           (0 << (tc_port) * 4)
7249
7250 #define GEN11_GT_INTR_DW0               _MMIO(0x190018)
7251 #define  GEN11_CSME                     (31)
7252 #define  GEN11_GUNIT                    (28)
7253 #define  GEN11_GUC                      (25)
7254 #define  GEN11_WDPERF                   (20)
7255 #define  GEN11_KCR                      (19)
7256 #define  GEN11_GTPM                     (16)
7257 #define  GEN11_BCS                      (15)
7258 #define  GEN11_RCS0                     (0)
7259
7260 #define GEN11_GT_INTR_DW1               _MMIO(0x19001c)
7261 #define  GEN11_VECS(x)                  (31 - (x))
7262 #define  GEN11_VCS(x)                   (x)
7263
7264 #define GEN11_GT_INTR_DW(x)             _MMIO(0x190018 + ((x) * 4))
7265
7266 #define GEN11_INTR_IDENTITY_REG0        _MMIO(0x190060)
7267 #define GEN11_INTR_IDENTITY_REG1        _MMIO(0x190064)
7268 #define  GEN11_INTR_DATA_VALID          (1 << 31)
7269 #define  GEN11_INTR_ENGINE_CLASS(x)     (((x) & GENMASK(18, 16)) >> 16)
7270 #define  GEN11_INTR_ENGINE_INSTANCE(x)  (((x) & GENMASK(25, 20)) >> 20)
7271 #define  GEN11_INTR_ENGINE_INTR(x)      ((x) & 0xffff)
7272
7273 #define GEN11_INTR_IDENTITY_REG(x)      _MMIO(0x190060 + ((x) * 4))
7274
7275 #define GEN11_IIR_REG0_SELECTOR         _MMIO(0x190070)
7276 #define GEN11_IIR_REG1_SELECTOR         _MMIO(0x190074)
7277
7278 #define GEN11_IIR_REG_SELECTOR(x)       _MMIO(0x190070 + ((x) * 4))
7279
7280 #define GEN11_RENDER_COPY_INTR_ENABLE   _MMIO(0x190030)
7281 #define GEN11_VCS_VECS_INTR_ENABLE      _MMIO(0x190034)
7282 #define GEN11_GUC_SG_INTR_ENABLE        _MMIO(0x190038)
7283 #define GEN11_GPM_WGBOXPERF_INTR_ENABLE _MMIO(0x19003c)
7284 #define GEN11_CRYPTO_RSVD_INTR_ENABLE   _MMIO(0x190040)
7285 #define GEN11_GUNIT_CSME_INTR_ENABLE    _MMIO(0x190044)
7286
7287 #define GEN11_RCS0_RSVD_INTR_MASK       _MMIO(0x190090)
7288 #define GEN11_BCS_RSVD_INTR_MASK        _MMIO(0x1900a0)
7289 #define GEN11_VCS0_VCS1_INTR_MASK       _MMIO(0x1900a8)
7290 #define GEN11_VCS2_VCS3_INTR_MASK       _MMIO(0x1900ac)
7291 #define GEN11_VECS0_VECS1_INTR_MASK     _MMIO(0x1900d0)
7292 #define GEN11_GUC_SG_INTR_MASK          _MMIO(0x1900e8)
7293 #define GEN11_GPM_WGBOXPERF_INTR_MASK   _MMIO(0x1900ec)
7294 #define GEN11_CRYPTO_RSVD_INTR_MASK     _MMIO(0x1900f0)
7295 #define GEN11_GUNIT_CSME_INTR_MASK      _MMIO(0x1900f4)
7296
7297 #define ILK_DISPLAY_CHICKEN2    _MMIO(0x42004)
7298 /* Required on all Ironlake and Sandybridge according to the B-Spec. */
7299 #define  ILK_ELPIN_409_SELECT   (1 << 25)
7300 #define  ILK_DPARB_GATE (1 << 22)
7301 #define  ILK_VSDPFD_FULL        (1 << 21)
7302 #define FUSE_STRAP                      _MMIO(0x42014)
7303 #define  ILK_INTERNAL_GRAPHICS_DISABLE  (1 << 31)
7304 #define  ILK_INTERNAL_DISPLAY_DISABLE   (1 << 30)
7305 #define  ILK_DISPLAY_DEBUG_DISABLE      (1 << 29)
7306 #define  IVB_PIPE_C_DISABLE             (1 << 28)
7307 #define  ILK_HDCP_DISABLE               (1 << 25)
7308 #define  ILK_eDP_A_DISABLE              (1 << 24)
7309 #define  HSW_CDCLK_LIMIT                (1 << 24)
7310 #define  ILK_DESKTOP                    (1 << 23)
7311
7312 #define ILK_DSPCLK_GATE_D                       _MMIO(0x42020)
7313 #define   ILK_VRHUNIT_CLOCK_GATE_DISABLE        (1 << 28)
7314 #define   ILK_DPFCUNIT_CLOCK_GATE_DISABLE       (1 << 9)
7315 #define   ILK_DPFCRUNIT_CLOCK_GATE_DISABLE      (1 << 8)
7316 #define   ILK_DPFDUNIT_CLOCK_GATE_ENABLE        (1 << 7)
7317 #define   ILK_DPARBUNIT_CLOCK_GATE_ENABLE       (1 << 5)
7318
7319 #define IVB_CHICKEN3    _MMIO(0x4200c)
7320 # define CHICKEN3_DGMG_REQ_OUT_FIX_DISABLE      (1 << 5)
7321 # define CHICKEN3_DGMG_DONE_FIX_DISABLE         (1 << 2)
7322
7323 #define CHICKEN_PAR1_1          _MMIO(0x42080)
7324 #define  SKL_DE_COMPRESSED_HASH_MODE    (1 << 15)
7325 #define  DPA_MASK_VBLANK_SRD    (1 << 15)
7326 #define  FORCE_ARB_IDLE_PLANES  (1 << 14)
7327 #define  SKL_EDP_PSR_FIX_RDWRAP (1 << 3)
7328
7329 #define CHICKEN_PAR2_1          _MMIO(0x42090)
7330 #define  KVM_CONFIG_CHANGE_NOTIFICATION_SELECT  (1 << 14)
7331
7332 #define CHICKEN_MISC_2          _MMIO(0x42084)
7333 #define  CNL_COMP_PWR_DOWN      (1 << 23)
7334 #define  GLK_CL2_PWR_DOWN       (1 << 12)
7335 #define  GLK_CL1_PWR_DOWN       (1 << 11)
7336 #define  GLK_CL0_PWR_DOWN       (1 << 10)
7337
7338 #define CHICKEN_MISC_4          _MMIO(0x4208c)
7339 #define   FBC_STRIDE_OVERRIDE   (1 << 13)
7340 #define   FBC_STRIDE_MASK       0x1FFF
7341
7342 #define _CHICKEN_PIPESL_1_A     0x420b0
7343 #define _CHICKEN_PIPESL_1_B     0x420b4
7344 #define  HSW_FBCQ_DIS                   (1 << 22)
7345 #define  BDW_DPRS_MASK_VBLANK_SRD       (1 << 0)
7346 #define CHICKEN_PIPESL_1(pipe) _MMIO_PIPE(pipe, _CHICKEN_PIPESL_1_A, _CHICKEN_PIPESL_1_B)
7347
7348 #define CHICKEN_TRANS_A         0x420c0
7349 #define CHICKEN_TRANS_B         0x420c4
7350 #define CHICKEN_TRANS(trans) _MMIO_TRANS(trans, CHICKEN_TRANS_A, CHICKEN_TRANS_B)
7351 #define  VSC_DATA_SEL_SOFTWARE_CONTROL  (1 << 25) /* GLK and CNL+ */
7352 #define  DDI_TRAINING_OVERRIDE_ENABLE   (1 << 19)
7353 #define  DDI_TRAINING_OVERRIDE_VALUE    (1 << 18)
7354 #define  DDIE_TRAINING_OVERRIDE_ENABLE  (1 << 17) /* CHICKEN_TRANS_A only */
7355 #define  DDIE_TRAINING_OVERRIDE_VALUE   (1 << 16) /* CHICKEN_TRANS_A only */
7356 #define  PSR2_ADD_VERTICAL_LINE_COUNT   (1 << 15)
7357 #define  PSR2_VSC_ENABLE_PROG_HEADER    (1 << 12)
7358
7359 #define DISP_ARB_CTL    _MMIO(0x45000)
7360 #define  DISP_FBC_MEMORY_WAKE           (1 << 31)
7361 #define  DISP_TILE_SURFACE_SWIZZLING    (1 << 13)
7362 #define  DISP_FBC_WM_DIS                (1 << 15)
7363 #define DISP_ARB_CTL2   _MMIO(0x45004)
7364 #define  DISP_DATA_PARTITION_5_6        (1 << 6)
7365 #define  DISP_IPC_ENABLE                (1 << 3)
7366 #define DBUF_CTL        _MMIO(0x45008)
7367 #define DBUF_CTL_S1     _MMIO(0x45008)
7368 #define DBUF_CTL_S2     _MMIO(0x44FE8)
7369 #define  DBUF_POWER_REQUEST             (1 << 31)
7370 #define  DBUF_POWER_STATE               (1 << 30)
7371 #define GEN7_MSG_CTL    _MMIO(0x45010)
7372 #define  WAIT_FOR_PCH_RESET_ACK         (1 << 1)
7373 #define  WAIT_FOR_PCH_FLR_ACK           (1 << 0)
7374 #define HSW_NDE_RSTWRN_OPT      _MMIO(0x46408)
7375 #define  RESET_PCH_HANDSHAKE_ENABLE     (1 << 4)
7376
7377 #define GEN8_CHICKEN_DCPR_1             _MMIO(0x46430)
7378 #define   SKL_SELECT_ALTERNATE_DC_EXIT  (1 << 30)
7379 #define   MASK_WAKEMEM                  (1 << 13)
7380 #define   CNL_DDI_CLOCK_REG_ACCESS_ON   (1 << 7)
7381
7382 #define SKL_DFSM                        _MMIO(0x51000)
7383 #define SKL_DFSM_CDCLK_LIMIT_MASK       (3 << 23)
7384 #define SKL_DFSM_CDCLK_LIMIT_675        (0 << 23)
7385 #define SKL_DFSM_CDCLK_LIMIT_540        (1 << 23)
7386 #define SKL_DFSM_CDCLK_LIMIT_450        (2 << 23)
7387 #define SKL_DFSM_CDCLK_LIMIT_337_5      (3 << 23)
7388 #define SKL_DFSM_PIPE_A_DISABLE         (1 << 30)
7389 #define SKL_DFSM_PIPE_B_DISABLE         (1 << 21)
7390 #define SKL_DFSM_PIPE_C_DISABLE         (1 << 28)
7391
7392 #define SKL_DSSM                                _MMIO(0x51004)
7393 #define CNL_DSSM_CDCLK_PLL_REFCLK_24MHz         (1 << 31)
7394 #define ICL_DSSM_CDCLK_PLL_REFCLK_MASK          (7 << 29)
7395 #define ICL_DSSM_CDCLK_PLL_REFCLK_24MHz         (0 << 29)
7396 #define ICL_DSSM_CDCLK_PLL_REFCLK_19_2MHz       (1 << 29)
7397 #define ICL_DSSM_CDCLK_PLL_REFCLK_38_4MHz       (2 << 29)
7398
7399 #define GEN7_FF_SLICE_CS_CHICKEN1       _MMIO(0x20e0)
7400 #define   GEN9_FFSC_PERCTX_PREEMPT_CTRL (1 << 14)
7401
7402 #define FF_SLICE_CS_CHICKEN2                    _MMIO(0x20e4)
7403 #define  GEN9_TSG_BARRIER_ACK_DISABLE           (1 << 8)
7404 #define  GEN9_POOLED_EU_LOAD_BALANCING_FIX_DISABLE  (1 << 10)
7405
7406 #define GEN9_CS_DEBUG_MODE1             _MMIO(0x20ec)
7407 #define GEN9_CTX_PREEMPT_REG            _MMIO(0x2248)
7408 #define GEN8_CS_CHICKEN1                _MMIO(0x2580)
7409 #define GEN9_PREEMPT_3D_OBJECT_LEVEL            (1 << 0)
7410 #define GEN9_PREEMPT_GPGPU_LEVEL(hi, lo)        (((hi) << 2) | ((lo) << 1))
7411 #define GEN9_PREEMPT_GPGPU_MID_THREAD_LEVEL     GEN9_PREEMPT_GPGPU_LEVEL(0, 0)
7412 #define GEN9_PREEMPT_GPGPU_THREAD_GROUP_LEVEL   GEN9_PREEMPT_GPGPU_LEVEL(0, 1)
7413 #define GEN9_PREEMPT_GPGPU_COMMAND_LEVEL        GEN9_PREEMPT_GPGPU_LEVEL(1, 0)
7414 #define GEN9_PREEMPT_GPGPU_LEVEL_MASK           GEN9_PREEMPT_GPGPU_LEVEL(1, 1)
7415
7416 /* GEN7 chicken */
7417 #define GEN7_COMMON_SLICE_CHICKEN1              _MMIO(0x7010)
7418   #define GEN7_CSC1_RHWO_OPT_DISABLE_IN_RCC     ((1 << 10) | (1 << 26))
7419   #define GEN9_RHWO_OPTIMIZATION_DISABLE        (1 << 14)
7420
7421 #define COMMON_SLICE_CHICKEN2                                   _MMIO(0x7014)
7422   #define GEN9_PBE_COMPRESSED_HASH_SELECTION                    (1 << 13)
7423   #define GEN9_DISABLE_GATHER_AT_SET_SHADER_COMMON_SLICE        (1 << 12)
7424   #define GEN8_SBE_DISABLE_REPLAY_BUF_OPTIMIZATION              (1 << 8)
7425   #define GEN8_CSC2_SBE_VUE_CACHE_CONSERVATIVE                  (1 << 0)
7426
7427 #define GEN11_COMMON_SLICE_CHICKEN3             _MMIO(0x7304)
7428   #define GEN11_BLEND_EMB_FIX_DISABLE_IN_RCC    (1 << 11)
7429
7430 #define HIZ_CHICKEN                                     _MMIO(0x7018)
7431 # define CHV_HZ_8X8_MODE_IN_1X                          (1 << 15)
7432 # define BDW_HIZ_POWER_COMPILER_CLOCK_GATING_DISABLE    (1 << 3)
7433
7434 #define GEN9_SLICE_COMMON_ECO_CHICKEN0          _MMIO(0x7308)
7435 #define  DISABLE_PIXEL_MASK_CAMMING             (1 << 14)
7436
7437 #define GEN9_SLICE_COMMON_ECO_CHICKEN1          _MMIO(0x731c)
7438 #define   GEN11_STATE_CACHE_REDIRECT_TO_CS      (1 << 11)
7439
7440 #define GEN7_L3SQCREG1                          _MMIO(0xB010)
7441 #define  VLV_B0_WA_L3SQCREG1_VALUE              0x00D30000
7442
7443 #define GEN8_L3SQCREG1                          _MMIO(0xB100)
7444 /*
7445  * Note that on CHV the following has an off-by-one error wrt. to BSpec.
7446  * Using the formula in BSpec leads to a hang, while the formula here works
7447  * fine and matches the formulas for all other platforms. A BSpec change
7448  * request has been filed to clarify this.
7449  */
7450 #define  L3_GENERAL_PRIO_CREDITS(x)             (((x) >> 1) << 19)
7451 #define  L3_HIGH_PRIO_CREDITS(x)                (((x) >> 1) << 14)
7452 #define  L3_PRIO_CREDITS_MASK                   ((0x1f << 19) | (0x1f << 14))
7453
7454 #define GEN7_L3CNTLREG1                         _MMIO(0xB01C)
7455 #define  GEN7_WA_FOR_GEN7_L3_CONTROL                    0x3C47FF8C
7456 #define  GEN7_L3AGDIS                           (1 << 19)
7457 #define GEN7_L3CNTLREG2                         _MMIO(0xB020)
7458 #define GEN7_L3CNTLREG3                         _MMIO(0xB024)
7459
7460 #define GEN7_L3_CHICKEN_MODE_REGISTER           _MMIO(0xB030)
7461 #define   GEN7_WA_L3_CHICKEN_MODE               0x20000000
7462 #define GEN10_L3_CHICKEN_MODE_REGISTER          _MMIO(0xB114)
7463 #define   GEN11_I2M_WRITE_DISABLE               (1 << 28)
7464
7465 #define GEN7_L3SQCREG4                          _MMIO(0xb034)
7466 #define  L3SQ_URB_READ_CAM_MATCH_DISABLE        (1 << 27)
7467
7468 #define GEN8_L3SQCREG4                          _MMIO(0xb118)
7469 #define  GEN11_LQSC_CLEAN_EVICT_DISABLE         (1 << 6)
7470 #define  GEN8_LQSC_RO_PERF_DIS                  (1 << 27)
7471 #define  GEN8_LQSC_FLUSH_COHERENT_LINES         (1 << 21)
7472
7473 /* GEN8 chicken */
7474 #define HDC_CHICKEN0                            _MMIO(0x7300)
7475 #define CNL_HDC_CHICKEN0                        _MMIO(0xE5F0)
7476 #define ICL_HDC_MODE                            _MMIO(0xE5F4)
7477 #define  HDC_FORCE_CSR_NON_COHERENT_OVR_DISABLE (1 << 15)
7478 #define  HDC_FENCE_DEST_SLM_DISABLE             (1 << 14)
7479 #define  HDC_DONOT_FETCH_MEM_WHEN_MASKED        (1 << 11)
7480 #define  HDC_FORCE_CONTEXT_SAVE_RESTORE_NON_COHERENT    (1 << 5)
7481 #define  HDC_FORCE_NON_COHERENT                 (1 << 4)
7482 #define  HDC_BARRIER_PERFORMANCE_DISABLE        (1 << 10)
7483
7484 #define GEN8_HDC_CHICKEN1                       _MMIO(0x7304)
7485
7486 /* GEN9 chicken */
7487 #define SLICE_ECO_CHICKEN0                      _MMIO(0x7308)
7488 #define   PIXEL_MASK_CAMMING_DISABLE            (1 << 14)
7489
7490 #define GEN9_WM_CHICKEN3                        _MMIO(0x5588)
7491 #define   GEN9_FACTOR_IN_CLR_VAL_HIZ            (1 << 9)
7492
7493 /* WaCatErrorRejectionIssue */
7494 #define GEN7_SQ_CHICKEN_MBCUNIT_CONFIG          _MMIO(0x9030)
7495 #define  GEN7_SQ_CHICKEN_MBCUNIT_SQINTMOB       (1 << 11)
7496
7497 #define HSW_SCRATCH1                            _MMIO(0xb038)
7498 #define  HSW_SCRATCH1_L3_DATA_ATOMICS_DISABLE   (1 << 27)
7499
7500 #define BDW_SCRATCH1                                    _MMIO(0xb11c)
7501 #define  GEN9_LBS_SLA_RETRY_TIMER_DECREMENT_ENABLE      (1 << 2)
7502
7503 /*GEN11 chicken */
7504 #define _PIPEA_CHICKEN                  0x70038
7505 #define _PIPEB_CHICKEN                  0x71038
7506 #define _PIPEC_CHICKEN                  0x72038
7507 #define  PER_PIXEL_ALPHA_BYPASS_EN      (1 << 7)
7508 #define PIPE_CHICKEN(pipe)              _MMIO_PIPE(pipe, _PIPEA_CHICKEN,\
7509                                                    _PIPEB_CHICKEN)
7510
7511 /* PCH */
7512
7513 /* south display engine interrupt: IBX */
7514 #define SDE_AUDIO_POWER_D       (1 << 27)
7515 #define SDE_AUDIO_POWER_C       (1 << 26)
7516 #define SDE_AUDIO_POWER_B       (1 << 25)
7517 #define SDE_AUDIO_POWER_SHIFT   (25)
7518 #define SDE_AUDIO_POWER_MASK    (7 << SDE_AUDIO_POWER_SHIFT)
7519 #define SDE_GMBUS               (1 << 24)
7520 #define SDE_AUDIO_HDCP_TRANSB   (1 << 23)
7521 #define SDE_AUDIO_HDCP_TRANSA   (1 << 22)
7522 #define SDE_AUDIO_HDCP_MASK     (3 << 22)
7523 #define SDE_AUDIO_TRANSB        (1 << 21)
7524 #define SDE_AUDIO_TRANSA        (1 << 20)
7525 #define SDE_AUDIO_TRANS_MASK    (3 << 20)
7526 #define SDE_POISON              (1 << 19)
7527 /* 18 reserved */
7528 #define SDE_FDI_RXB             (1 << 17)
7529 #define SDE_FDI_RXA             (1 << 16)
7530 #define SDE_FDI_MASK            (3 << 16)
7531 #define SDE_AUXD                (1 << 15)
7532 #define SDE_AUXC                (1 << 14)
7533 #define SDE_AUXB                (1 << 13)
7534 #define SDE_AUX_MASK            (7 << 13)
7535 /* 12 reserved */
7536 #define SDE_CRT_HOTPLUG         (1 << 11)
7537 #define SDE_PORTD_HOTPLUG       (1 << 10)
7538 #define SDE_PORTC_HOTPLUG       (1 << 9)
7539 #define SDE_PORTB_HOTPLUG       (1 << 8)
7540 #define SDE_SDVOB_HOTPLUG       (1 << 6)
7541 #define SDE_HOTPLUG_MASK        (SDE_CRT_HOTPLUG | \
7542                                  SDE_SDVOB_HOTPLUG |    \
7543                                  SDE_PORTB_HOTPLUG |    \
7544                                  SDE_PORTC_HOTPLUG |    \
7545                                  SDE_PORTD_HOTPLUG)
7546 #define SDE_TRANSB_CRC_DONE     (1 << 5)
7547 #define SDE_TRANSB_CRC_ERR      (1 << 4)
7548 #define SDE_TRANSB_FIFO_UNDER   (1 << 3)
7549 #define SDE_TRANSA_CRC_DONE     (1 << 2)
7550 #define SDE_TRANSA_CRC_ERR      (1 << 1)
7551 #define SDE_TRANSA_FIFO_UNDER   (1 << 0)
7552 #define SDE_TRANS_MASK          (0x3f)
7553
7554 /* south display engine interrupt: CPT - CNP */
7555 #define SDE_AUDIO_POWER_D_CPT   (1 << 31)
7556 #define SDE_AUDIO_POWER_C_CPT   (1 << 30)
7557 #define SDE_AUDIO_POWER_B_CPT   (1 << 29)
7558 #define SDE_AUDIO_POWER_SHIFT_CPT   29
7559 #define SDE_AUDIO_POWER_MASK_CPT    (7 << 29)
7560 #define SDE_AUXD_CPT            (1 << 27)
7561 #define SDE_AUXC_CPT            (1 << 26)
7562 #define SDE_AUXB_CPT            (1 << 25)
7563 #define SDE_AUX_MASK_CPT        (7 << 25)
7564 #define SDE_PORTE_HOTPLUG_SPT   (1 << 25)
7565 #define SDE_PORTA_HOTPLUG_SPT   (1 << 24)
7566 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
7567 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
7568 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
7569 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
7570 #define SDE_SDVOB_HOTPLUG_CPT   (1 << 18)
7571 #define SDE_HOTPLUG_MASK_CPT    (SDE_CRT_HOTPLUG_CPT |          \
7572                                  SDE_SDVOB_HOTPLUG_CPT |        \
7573                                  SDE_PORTD_HOTPLUG_CPT |        \
7574                                  SDE_PORTC_HOTPLUG_CPT |        \
7575                                  SDE_PORTB_HOTPLUG_CPT)
7576 #define SDE_HOTPLUG_MASK_SPT    (SDE_PORTE_HOTPLUG_SPT |        \
7577                                  SDE_PORTD_HOTPLUG_CPT |        \
7578                                  SDE_PORTC_HOTPLUG_CPT |        \
7579                                  SDE_PORTB_HOTPLUG_CPT |        \
7580                                  SDE_PORTA_HOTPLUG_SPT)
7581 #define SDE_GMBUS_CPT           (1 << 17)
7582 #define SDE_ERROR_CPT           (1 << 16)
7583 #define SDE_AUDIO_CP_REQ_C_CPT  (1 << 10)
7584 #define SDE_AUDIO_CP_CHG_C_CPT  (1 << 9)
7585 #define SDE_FDI_RXC_CPT         (1 << 8)
7586 #define SDE_AUDIO_CP_REQ_B_CPT  (1 << 6)
7587 #define SDE_AUDIO_CP_CHG_B_CPT  (1 << 5)
7588 #define SDE_FDI_RXB_CPT         (1 << 4)
7589 #define SDE_AUDIO_CP_REQ_A_CPT  (1 << 2)
7590 #define SDE_AUDIO_CP_CHG_A_CPT  (1 << 1)
7591 #define SDE_FDI_RXA_CPT         (1 << 0)
7592 #define SDE_AUDIO_CP_REQ_CPT    (SDE_AUDIO_CP_REQ_C_CPT | \
7593                                  SDE_AUDIO_CP_REQ_B_CPT | \
7594                                  SDE_AUDIO_CP_REQ_A_CPT)
7595 #define SDE_AUDIO_CP_CHG_CPT    (SDE_AUDIO_CP_CHG_C_CPT | \
7596                                  SDE_AUDIO_CP_CHG_B_CPT | \
7597                                  SDE_AUDIO_CP_CHG_A_CPT)
7598 #define SDE_FDI_MASK_CPT        (SDE_FDI_RXC_CPT | \
7599                                  SDE_FDI_RXB_CPT | \
7600                                  SDE_FDI_RXA_CPT)
7601
7602 /* south display engine interrupt: ICP */
7603 #define SDE_TC4_HOTPLUG_ICP             (1 << 27)
7604 #define SDE_TC3_HOTPLUG_ICP             (1 << 26)
7605 #define SDE_TC2_HOTPLUG_ICP             (1 << 25)
7606 #define SDE_TC1_HOTPLUG_ICP             (1 << 24)
7607 #define SDE_GMBUS_ICP                   (1 << 23)
7608 #define SDE_DDIB_HOTPLUG_ICP            (1 << 17)
7609 #define SDE_DDIA_HOTPLUG_ICP            (1 << 16)
7610 #define SDE_DDI_MASK_ICP                (SDE_DDIB_HOTPLUG_ICP | \
7611                                          SDE_DDIA_HOTPLUG_ICP)
7612 #define SDE_TC_MASK_ICP                 (SDE_TC4_HOTPLUG_ICP |  \
7613                                          SDE_TC3_HOTPLUG_ICP |  \
7614                                          SDE_TC2_HOTPLUG_ICP |  \
7615                                          SDE_TC1_HOTPLUG_ICP)
7616
7617 #define SDEISR  _MMIO(0xc4000)
7618 #define SDEIMR  _MMIO(0xc4004)
7619 #define SDEIIR  _MMIO(0xc4008)
7620 #define SDEIER  _MMIO(0xc400c)
7621
7622 #define SERR_INT                        _MMIO(0xc4040)
7623 #define  SERR_INT_POISON                (1 << 31)
7624 #define  SERR_INT_TRANS_FIFO_UNDERRUN(pipe)     (1 << ((pipe) * 3))
7625
7626 /* digital port hotplug */
7627 #define PCH_PORT_HOTPLUG                _MMIO(0xc4030)  /* SHOTPLUG_CTL */
7628 #define  PORTA_HOTPLUG_ENABLE           (1 << 28) /* LPT:LP+ & BXT */
7629 #define  BXT_DDIA_HPD_INVERT            (1 << 27)
7630 #define  PORTA_HOTPLUG_STATUS_MASK      (3 << 24) /* SPT+ & BXT */
7631 #define  PORTA_HOTPLUG_NO_DETECT        (0 << 24) /* SPT+ & BXT */
7632 #define  PORTA_HOTPLUG_SHORT_DETECT     (1 << 24) /* SPT+ & BXT */
7633 #define  PORTA_HOTPLUG_LONG_DETECT      (2 << 24) /* SPT+ & BXT */
7634 #define  PORTD_HOTPLUG_ENABLE           (1 << 20)
7635 #define  PORTD_PULSE_DURATION_2ms       (0 << 18) /* pre-LPT */
7636 #define  PORTD_PULSE_DURATION_4_5ms     (1 << 18) /* pre-LPT */
7637 #define  PORTD_PULSE_DURATION_6ms       (2 << 18) /* pre-LPT */
7638 #define  PORTD_PULSE_DURATION_100ms     (3 << 18) /* pre-LPT */
7639 #define  PORTD_PULSE_DURATION_MASK      (3 << 18) /* pre-LPT */
7640 #define  PORTD_HOTPLUG_STATUS_MASK      (3 << 16)
7641 #define  PORTD_HOTPLUG_NO_DETECT        (0 << 16)
7642 #define  PORTD_HOTPLUG_SHORT_DETECT     (1 << 16)
7643 #define  PORTD_HOTPLUG_LONG_DETECT      (2 << 16)
7644 #define  PORTC_HOTPLUG_ENABLE           (1 << 12)
7645 #define  BXT_DDIC_HPD_INVERT            (1 << 11)
7646 #define  PORTC_PULSE_DURATION_2ms       (0 << 10) /* pre-LPT */
7647 #define  PORTC_PULSE_DURATION_4_5ms     (1 << 10) /* pre-LPT */
7648 #define  PORTC_PULSE_DURATION_6ms       (2 << 10) /* pre-LPT */
7649 #define  PORTC_PULSE_DURATION_100ms     (3 << 10) /* pre-LPT */
7650 #define  PORTC_PULSE_DURATION_MASK      (3 << 10) /* pre-LPT */
7651 #define  PORTC_HOTPLUG_STATUS_MASK      (3 << 8)
7652 #define  PORTC_HOTPLUG_NO_DETECT        (0 << 8)
7653 #define  PORTC_HOTPLUG_SHORT_DETECT     (1 << 8)
7654 #define  PORTC_HOTPLUG_LONG_DETECT      (2 << 8)
7655 #define  PORTB_HOTPLUG_ENABLE           (1 << 4)
7656 #define  BXT_DDIB_HPD_INVERT            (1 << 3)
7657 #define  PORTB_PULSE_DURATION_2ms       (0 << 2) /* pre-LPT */
7658 #define  PORTB_PULSE_DURATION_4_5ms     (1 << 2) /* pre-LPT */
7659 #define  PORTB_PULSE_DURATION_6ms       (2 << 2) /* pre-LPT */
7660 #define  PORTB_PULSE_DURATION_100ms     (3 << 2) /* pre-LPT */
7661 #define  PORTB_PULSE_DURATION_MASK      (3 << 2) /* pre-LPT */
7662 #define  PORTB_HOTPLUG_STATUS_MASK      (3 << 0)
7663 #define  PORTB_HOTPLUG_NO_DETECT        (0 << 0)
7664 #define  PORTB_HOTPLUG_SHORT_DETECT     (1 << 0)
7665 #define  PORTB_HOTPLUG_LONG_DETECT      (2 << 0)
7666 #define  BXT_DDI_HPD_INVERT_MASK        (BXT_DDIA_HPD_INVERT | \
7667                                         BXT_DDIB_HPD_INVERT | \
7668                                         BXT_DDIC_HPD_INVERT)
7669
7670 #define PCH_PORT_HOTPLUG2               _MMIO(0xc403C)  /* SHOTPLUG_CTL2 SPT+ */
7671 #define  PORTE_HOTPLUG_ENABLE           (1 << 4)
7672 #define  PORTE_HOTPLUG_STATUS_MASK      (3 << 0)
7673 #define  PORTE_HOTPLUG_NO_DETECT        (0 << 0)
7674 #define  PORTE_HOTPLUG_SHORT_DETECT     (1 << 0)
7675 #define  PORTE_HOTPLUG_LONG_DETECT      (2 << 0)
7676
7677 /* This register is a reuse of PCH_PORT_HOTPLUG register. The
7678  * functionality covered in PCH_PORT_HOTPLUG is split into
7679  * SHOTPLUG_CTL_DDI and SHOTPLUG_CTL_TC.
7680  */
7681
7682 #define SHOTPLUG_CTL_DDI                        _MMIO(0xc4030)
7683 #define   ICP_DDIB_HPD_ENABLE                   (1 << 7)
7684 #define   ICP_DDIB_HPD_STATUS_MASK              (3 << 4)
7685 #define   ICP_DDIB_HPD_NO_DETECT                (0 << 4)
7686 #define   ICP_DDIB_HPD_SHORT_DETECT             (1 << 4)
7687 #define   ICP_DDIB_HPD_LONG_DETECT              (2 << 4)
7688 #define   ICP_DDIB_HPD_SHORT_LONG_DETECT        (3 << 4)
7689 #define   ICP_DDIA_HPD_ENABLE                   (1 << 3)
7690 #define   ICP_DDIA_HPD_STATUS_MASK              (3 << 0)
7691 #define   ICP_DDIA_HPD_NO_DETECT                (0 << 0)
7692 #define   ICP_DDIA_HPD_SHORT_DETECT             (1 << 0)
7693 #define   ICP_DDIA_HPD_LONG_DETECT              (2 << 0)
7694 #define   ICP_DDIA_HPD_SHORT_LONG_DETECT        (3 << 0)
7695
7696 #define SHOTPLUG_CTL_TC                         _MMIO(0xc4034)
7697 #define   ICP_TC_HPD_ENABLE(tc_port)            (8 << (tc_port) * 4)
7698 /* Icelake DSC Rate Control Range Parameter Registers */
7699 #define DSCA_RC_RANGE_PARAMETERS_0              _MMIO(0x6B240)
7700 #define DSCA_RC_RANGE_PARAMETERS_0_UDW          _MMIO(0x6B240 + 4)
7701 #define DSCC_RC_RANGE_PARAMETERS_0              _MMIO(0x6BA40)
7702 #define DSCC_RC_RANGE_PARAMETERS_0_UDW          _MMIO(0x6BA40 + 4)
7703 #define _ICL_DSC0_RC_RANGE_PARAMETERS_0_PB      (0x78208)
7704 #define _ICL_DSC0_RC_RANGE_PARAMETERS_0_UDW_PB  (0x78208 + 4)
7705 #define _ICL_DSC1_RC_RANGE_PARAMETERS_0_PB      (0x78308)
7706 #define _ICL_DSC1_RC_RANGE_PARAMETERS_0_UDW_PB  (0x78308 + 4)
7707 #define _ICL_DSC0_RC_RANGE_PARAMETERS_0_PC      (0x78408)
7708 #define _ICL_DSC0_RC_RANGE_PARAMETERS_0_UDW_PC  (0x78408 + 4)
7709 #define _ICL_DSC1_RC_RANGE_PARAMETERS_0_PC      (0x78508)
7710 #define _ICL_DSC1_RC_RANGE_PARAMETERS_0_UDW_PC  (0x78508 + 4)
7711 #define ICL_DSC0_RC_RANGE_PARAMETERS_0(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7712                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_0_PB, \
7713                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_0_PC)
7714 #define ICL_DSC0_RC_RANGE_PARAMETERS_0_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7715                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_0_UDW_PB, \
7716                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_0_UDW_PC)
7717 #define ICL_DSC1_RC_RANGE_PARAMETERS_0(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7718                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_0_PB, \
7719                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_0_PC)
7720 #define ICL_DSC1_RC_RANGE_PARAMETERS_0_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7721                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_0_UDW_PB, \
7722                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_0_UDW_PC)
7723 #define RC_BPG_OFFSET_SHIFT                     10
7724 #define RC_MAX_QP_SHIFT                         5
7725 #define RC_MIN_QP_SHIFT                         0
7726
7727 #define DSCA_RC_RANGE_PARAMETERS_1              _MMIO(0x6B248)
7728 #define DSCA_RC_RANGE_PARAMETERS_1_UDW          _MMIO(0x6B248 + 4)
7729 #define DSCC_RC_RANGE_PARAMETERS_1              _MMIO(0x6BA48)
7730 #define DSCC_RC_RANGE_PARAMETERS_1_UDW          _MMIO(0x6BA48 + 4)
7731 #define _ICL_DSC0_RC_RANGE_PARAMETERS_1_PB      (0x78210)
7732 #define _ICL_DSC0_RC_RANGE_PARAMETERS_1_UDW_PB  (0x78210 + 4)
7733 #define _ICL_DSC1_RC_RANGE_PARAMETERS_1_PB      (0x78310)
7734 #define _ICL_DSC1_RC_RANGE_PARAMETERS_1_UDW_PB  (0x78310 + 4)
7735 #define _ICL_DSC0_RC_RANGE_PARAMETERS_1_PC      (0x78410)
7736 #define _ICL_DSC0_RC_RANGE_PARAMETERS_1_UDW_PC  (0x78410 + 4)
7737 #define _ICL_DSC1_RC_RANGE_PARAMETERS_1_PC      (0x78510)
7738 #define _ICL_DSC1_RC_RANGE_PARAMETERS_1_UDW_PC  (0x78510 + 4)
7739 #define ICL_DSC0_RC_RANGE_PARAMETERS_1(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7740                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_1_PB, \
7741                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_1_PC)
7742 #define ICL_DSC0_RC_RANGE_PARAMETERS_1_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7743                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_1_UDW_PB, \
7744                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_1_UDW_PC)
7745 #define ICL_DSC1_RC_RANGE_PARAMETERS_1(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7746                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_1_PB, \
7747                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_1_PC)
7748 #define ICL_DSC1_RC_RANGE_PARAMETERS_1_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7749                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_1_UDW_PB, \
7750                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_1_UDW_PC)
7751
7752 #define DSCA_RC_RANGE_PARAMETERS_2              _MMIO(0x6B250)
7753 #define DSCA_RC_RANGE_PARAMETERS_2_UDW          _MMIO(0x6B250 + 4)
7754 #define DSCC_RC_RANGE_PARAMETERS_2              _MMIO(0x6BA50)
7755 #define DSCC_RC_RANGE_PARAMETERS_2_UDW          _MMIO(0x6BA50 + 4)
7756 #define _ICL_DSC0_RC_RANGE_PARAMETERS_2_PB      (0x78218)
7757 #define _ICL_DSC0_RC_RANGE_PARAMETERS_2_UDW_PB  (0x78218 + 4)
7758 #define _ICL_DSC1_RC_RANGE_PARAMETERS_2_PB      (0x78318)
7759 #define _ICL_DSC1_RC_RANGE_PARAMETERS_2_UDW_PB  (0x78318 + 4)
7760 #define _ICL_DSC0_RC_RANGE_PARAMETERS_2_PC      (0x78418)
7761 #define _ICL_DSC0_RC_RANGE_PARAMETERS_2_UDW_PC  (0x78418 + 4)
7762 #define _ICL_DSC1_RC_RANGE_PARAMETERS_2_PC      (0x78518)
7763 #define _ICL_DSC1_RC_RANGE_PARAMETERS_2_UDW_PC  (0x78518 + 4)
7764 #define ICL_DSC0_RC_RANGE_PARAMETERS_2(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7765                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_2_PB, \
7766                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_2_PC)
7767 #define ICL_DSC0_RC_RANGE_PARAMETERS_2_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7768                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_2_UDW_PB, \
7769                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_2_UDW_PC)
7770 #define ICL_DSC1_RC_RANGE_PARAMETERS_2(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7771                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_2_PB, \
7772                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_2_PC)
7773 #define ICL_DSC1_RC_RANGE_PARAMETERS_2_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7774                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_2_UDW_PB, \
7775                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_2_UDW_PC)
7776
7777 #define DSCA_RC_RANGE_PARAMETERS_3              _MMIO(0x6B258)
7778 #define DSCA_RC_RANGE_PARAMETERS_3_UDW          _MMIO(0x6B258 + 4)
7779 #define DSCC_RC_RANGE_PARAMETERS_3              _MMIO(0x6BA58)
7780 #define DSCC_RC_RANGE_PARAMETERS_3_UDW          _MMIO(0x6BA58 + 4)
7781 #define _ICL_DSC0_RC_RANGE_PARAMETERS_3_PB      (0x78220)
7782 #define _ICL_DSC0_RC_RANGE_PARAMETERS_3_UDW_PB  (0x78220 + 4)
7783 #define _ICL_DSC1_RC_RANGE_PARAMETERS_3_PB      (0x78320)
7784 #define _ICL_DSC1_RC_RANGE_PARAMETERS_3_UDW_PB  (0x78320 + 4)
7785 #define _ICL_DSC0_RC_RANGE_PARAMETERS_3_PC      (0x78420)
7786 #define _ICL_DSC0_RC_RANGE_PARAMETERS_3_UDW_PC  (0x78420 + 4)
7787 #define _ICL_DSC1_RC_RANGE_PARAMETERS_3_PC      (0x78520)
7788 #define _ICL_DSC1_RC_RANGE_PARAMETERS_3_UDW_PC  (0x78520 + 4)
7789 #define ICL_DSC0_RC_RANGE_PARAMETERS_3(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7790                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_3_PB, \
7791                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_3_PC)
7792 #define ICL_DSC0_RC_RANGE_PARAMETERS_3_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7793                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_3_UDW_PB, \
7794                                                         _ICL_DSC0_RC_RANGE_PARAMETERS_3_UDW_PC)
7795 #define ICL_DSC1_RC_RANGE_PARAMETERS_3(pipe)            _MMIO_PIPE((pipe) - PIPE_B, \
7796                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_3_PB, \
7797                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_3_PC)
7798 #define ICL_DSC1_RC_RANGE_PARAMETERS_3_UDW(pipe)        _MMIO_PIPE((pipe) - PIPE_B, \
7799                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_3_UDW_PB, \
7800                                                         _ICL_DSC1_RC_RANGE_PARAMETERS_3_UDW_PC)
7801
7802 #define   ICP_TC_HPD_LONG_DETECT(tc_port)       (2 << (tc_port) * 4)
7803 #define   ICP_TC_HPD_SHORT_DETECT(tc_port)      (1 << (tc_port) * 4)
7804
7805 #define PCH_GPIOA               _MMIO(0xc5010)
7806 #define PCH_GPIOB               _MMIO(0xc5014)
7807 #define PCH_GPIOC               _MMIO(0xc5018)
7808 #define PCH_GPIOD               _MMIO(0xc501c)
7809 #define PCH_GPIOE               _MMIO(0xc5020)
7810 #define PCH_GPIOF               _MMIO(0xc5024)
7811
7812 #define PCH_GMBUS0              _MMIO(0xc5100)
7813 #define PCH_GMBUS1              _MMIO(0xc5104)
7814 #define PCH_GMBUS2              _MMIO(0xc5108)
7815 #define PCH_GMBUS3              _MMIO(0xc510c)
7816 #define PCH_GMBUS4              _MMIO(0xc5110)
7817 #define PCH_GMBUS5              _MMIO(0xc5120)
7818
7819 #define _PCH_DPLL_A              0xc6014
7820 #define _PCH_DPLL_B              0xc6018
7821 #define PCH_DPLL(pll) _MMIO((pll) == 0 ? _PCH_DPLL_A : _PCH_DPLL_B)
7822
7823 #define _PCH_FPA0                0xc6040
7824 #define  FP_CB_TUNE             (0x3 << 22)
7825 #define _PCH_FPA1                0xc6044
7826 #define _PCH_FPB0                0xc6048
7827 #define _PCH_FPB1                0xc604c
7828 #define PCH_FP0(pll) _MMIO((pll) == 0 ? _PCH_FPA0 : _PCH_FPB0)
7829 #define PCH_FP1(pll) _MMIO((pll) == 0 ? _PCH_FPA1 : _PCH_FPB1)
7830
7831 #define PCH_DPLL_TEST           _MMIO(0xc606c)
7832
7833 #define PCH_DREF_CONTROL        _MMIO(0xC6200)
7834 #define  DREF_CONTROL_MASK      0x7fc3
7835 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0 << 13)
7836 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2 << 13)
7837 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3 << 13)
7838 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3 << 13)
7839 #define  DREF_SSC_SOURCE_DISABLE                (0 << 11)
7840 #define  DREF_SSC_SOURCE_ENABLE                 (2 << 11)
7841 #define  DREF_SSC_SOURCE_MASK                   (3 << 11)
7842 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0 << 9)
7843 #define  DREF_NONSPREAD_CK505_ENABLE            (1 << 9)
7844 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2 << 9)
7845 #define  DREF_NONSPREAD_SOURCE_MASK             (3 << 9)
7846 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0 << 7)
7847 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2 << 7)
7848 #define  DREF_SUPERSPREAD_SOURCE_MASK           (3 << 7)
7849 #define  DREF_SSC4_DOWNSPREAD                   (0 << 6)
7850 #define  DREF_SSC4_CENTERSPREAD                 (1 << 6)
7851 #define  DREF_SSC1_DISABLE                      (0 << 1)
7852 #define  DREF_SSC1_ENABLE                       (1 << 1)
7853 #define  DREF_SSC4_DISABLE                      (0)
7854 #define  DREF_SSC4_ENABLE                       (1)
7855
7856 #define PCH_RAWCLK_FREQ         _MMIO(0xc6204)
7857 #define  FDL_TP1_TIMER_SHIFT    12
7858 #define  FDL_TP1_TIMER_MASK     (3 << 12)
7859 #define  FDL_TP2_TIMER_SHIFT    10
7860 #define  FDL_TP2_TIMER_MASK     (3 << 10)
7861 #define  RAWCLK_FREQ_MASK       0x3ff
7862 #define  CNP_RAWCLK_DIV_MASK    (0x3ff << 16)
7863 #define  CNP_RAWCLK_DIV(div)    ((div) << 16)
7864 #define  CNP_RAWCLK_FRAC_MASK   (0xf << 26)
7865 #define  CNP_RAWCLK_FRAC(frac)  ((frac) << 26)
7866 #define  ICP_RAWCLK_DEN(den)    ((den) << 26)
7867 #define  ICP_RAWCLK_NUM(num)    ((num) << 11)
7868
7869 #define PCH_DPLL_TMR_CFG        _MMIO(0xc6208)
7870
7871 #define PCH_SSC4_PARMS          _MMIO(0xc6210)
7872 #define PCH_SSC4_AUX_PARMS      _MMIO(0xc6214)
7873
7874 #define PCH_DPLL_SEL            _MMIO(0xc7000)
7875 #define  TRANS_DPLLB_SEL(pipe)          (1 << ((pipe) * 4))
7876 #define  TRANS_DPLLA_SEL(pipe)          0
7877 #define  TRANS_DPLL_ENABLE(pipe)        (1 << ((pipe) * 4 + 3))
7878
7879 /* transcoder */
7880
7881 #define _PCH_TRANS_HTOTAL_A             0xe0000
7882 #define  TRANS_HTOTAL_SHIFT             16
7883 #define  TRANS_HACTIVE_SHIFT            0
7884 #define _PCH_TRANS_HBLANK_A             0xe0004
7885 #define  TRANS_HBLANK_END_SHIFT         16
7886 #define  TRANS_HBLANK_START_SHIFT       0
7887 #define _PCH_TRANS_HSYNC_A              0xe0008
7888 #define  TRANS_HSYNC_END_SHIFT          16
7889 #define  TRANS_HSYNC_START_SHIFT        0
7890 #define _PCH_TRANS_VTOTAL_A             0xe000c
7891 #define  TRANS_VTOTAL_SHIFT             16
7892 #define  TRANS_VACTIVE_SHIFT            0
7893 #define _PCH_TRANS_VBLANK_A             0xe0010
7894 #define  TRANS_VBLANK_END_SHIFT         16
7895 #define  TRANS_VBLANK_START_SHIFT       0
7896 #define _PCH_TRANS_VSYNC_A              0xe0014
7897 #define  TRANS_VSYNC_END_SHIFT          16
7898 #define  TRANS_VSYNC_START_SHIFT        0
7899 #define _PCH_TRANS_VSYNCSHIFT_A         0xe0028
7900
7901 #define _PCH_TRANSA_DATA_M1     0xe0030
7902 #define _PCH_TRANSA_DATA_N1     0xe0034
7903 #define _PCH_TRANSA_DATA_M2     0xe0038
7904 #define _PCH_TRANSA_DATA_N2     0xe003c
7905 #define _PCH_TRANSA_LINK_M1     0xe0040
7906 #define _PCH_TRANSA_LINK_N1     0xe0044
7907 #define _PCH_TRANSA_LINK_M2     0xe0048
7908 #define _PCH_TRANSA_LINK_N2     0xe004c
7909
7910 /* Per-transcoder DIP controls (PCH) */
7911 #define _VIDEO_DIP_CTL_A         0xe0200
7912 #define _VIDEO_DIP_DATA_A        0xe0208
7913 #define _VIDEO_DIP_GCP_A         0xe0210
7914 #define  GCP_COLOR_INDICATION           (1 << 2)
7915 #define  GCP_DEFAULT_PHASE_ENABLE       (1 << 1)
7916 #define  GCP_AV_MUTE                    (1 << 0)
7917
7918 #define _VIDEO_DIP_CTL_B         0xe1200
7919 #define _VIDEO_DIP_DATA_B        0xe1208
7920 #define _VIDEO_DIP_GCP_B         0xe1210
7921
7922 #define TVIDEO_DIP_CTL(pipe) _MMIO_PIPE(pipe, _VIDEO_DIP_CTL_A, _VIDEO_DIP_CTL_B)
7923 #define TVIDEO_DIP_DATA(pipe) _MMIO_PIPE(pipe, _VIDEO_DIP_DATA_A, _VIDEO_DIP_DATA_B)
7924 #define TVIDEO_DIP_GCP(pipe) _MMIO_PIPE(pipe, _VIDEO_DIP_GCP_A, _VIDEO_DIP_GCP_B)
7925
7926 /* Per-transcoder DIP controls (VLV) */
7927 #define _VLV_VIDEO_DIP_CTL_A            (VLV_DISPLAY_BASE + 0x60200)
7928 #define _VLV_VIDEO_DIP_DATA_A           (VLV_DISPLAY_BASE + 0x60208)
7929 #define _VLV_VIDEO_DIP_GDCP_PAYLOAD_A   (VLV_DISPLAY_BASE + 0x60210)
7930
7931 #define _VLV_VIDEO_DIP_CTL_B            (VLV_DISPLAY_BASE + 0x61170)
7932 #define _VLV_VIDEO_DIP_DATA_B           (VLV_DISPLAY_BASE + 0x61174)
7933 #define _VLV_VIDEO_DIP_GDCP_PAYLOAD_B   (VLV_DISPLAY_BASE + 0x61178)
7934
7935 #define _CHV_VIDEO_DIP_CTL_C            (VLV_DISPLAY_BASE + 0x611f0)
7936 #define _CHV_VIDEO_DIP_DATA_C           (VLV_DISPLAY_BASE + 0x611f4)
7937 #define _CHV_VIDEO_DIP_GDCP_PAYLOAD_C   (VLV_DISPLAY_BASE + 0x611f8)
7938
7939 #define VLV_TVIDEO_DIP_CTL(pipe) \
7940         _MMIO_PIPE3((pipe), _VLV_VIDEO_DIP_CTL_A, \
7941                _VLV_VIDEO_DIP_CTL_B, _CHV_VIDEO_DIP_CTL_C)
7942 #define VLV_TVIDEO_DIP_DATA(pipe) \
7943         _MMIO_PIPE3((pipe), _VLV_VIDEO_DIP_DATA_A, \
7944                _VLV_VIDEO_DIP_DATA_B, _CHV_VIDEO_DIP_DATA_C)
7945 #define VLV_TVIDEO_DIP_GCP(pipe) \
7946         _MMIO_PIPE3((pipe), _VLV_VIDEO_DIP_GDCP_PAYLOAD_A, \
7947                 _VLV_VIDEO_DIP_GDCP_PAYLOAD_B, _CHV_VIDEO_DIP_GDCP_PAYLOAD_C)
7948
7949 /* Haswell DIP controls */
7950
7951 #define _HSW_VIDEO_DIP_CTL_A            0x60200
7952 #define _HSW_VIDEO_DIP_AVI_DATA_A       0x60220
7953 #define _HSW_VIDEO_DIP_VS_DATA_A        0x60260
7954 #define _HSW_VIDEO_DIP_SPD_DATA_A       0x602A0
7955 #define _HSW_VIDEO_DIP_GMP_DATA_A       0x602E0
7956 #define _HSW_VIDEO_DIP_VSC_DATA_A       0x60320
7957 #define _HSW_VIDEO_DIP_AVI_ECC_A        0x60240
7958 #define _HSW_VIDEO_DIP_VS_ECC_A         0x60280
7959 #define _HSW_VIDEO_DIP_SPD_ECC_A        0x602C0
7960 #define _HSW_VIDEO_DIP_GMP_ECC_A        0x60300
7961 #define _HSW_VIDEO_DIP_VSC_ECC_A        0x60344
7962 #define _HSW_VIDEO_DIP_GCP_A            0x60210
7963
7964 #define _HSW_VIDEO_DIP_CTL_B            0x61200
7965 #define _HSW_VIDEO_DIP_AVI_DATA_B       0x61220
7966 #define _HSW_VIDEO_DIP_VS_DATA_B        0x61260
7967 #define _HSW_VIDEO_DIP_SPD_DATA_B       0x612A0
7968 #define _HSW_VIDEO_DIP_GMP_DATA_B       0x612E0
7969 #define _HSW_VIDEO_DIP_VSC_DATA_B       0x61320
7970 #define _HSW_VIDEO_DIP_BVI_ECC_B        0x61240
7971 #define _HSW_VIDEO_DIP_VS_ECC_B         0x61280
7972 #define _HSW_VIDEO_DIP_SPD_ECC_B        0x612C0
7973 #define _HSW_VIDEO_DIP_GMP_ECC_B        0x61300
7974 #define _HSW_VIDEO_DIP_VSC_ECC_B        0x61344
7975 #define _HSW_VIDEO_DIP_GCP_B            0x61210
7976
7977 /* Icelake PPS_DATA and _ECC DIP Registers.
7978  * These are available for transcoders B,C and eDP.
7979  * Adding the _A so as to reuse the _MMIO_TRANS2
7980  * definition, with which it offsets to the right location.
7981  */
7982
7983 #define _ICL_VIDEO_DIP_PPS_DATA_A       0x60350
7984 #define _ICL_VIDEO_DIP_PPS_DATA_B       0x61350
7985 #define _ICL_VIDEO_DIP_PPS_ECC_A        0x603D4
7986 #define _ICL_VIDEO_DIP_PPS_ECC_B        0x613D4
7987
7988 #define HSW_TVIDEO_DIP_CTL(trans)               _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_CTL_A)
7989 #define HSW_TVIDEO_DIP_AVI_DATA(trans, i)       _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_AVI_DATA_A + (i) * 4)
7990 #define HSW_TVIDEO_DIP_VS_DATA(trans, i)        _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_VS_DATA_A + (i) * 4)
7991 #define HSW_TVIDEO_DIP_SPD_DATA(trans, i)       _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_SPD_DATA_A + (i) * 4)
7992 #define HSW_TVIDEO_DIP_GCP(trans)               _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_GCP_A)
7993 #define HSW_TVIDEO_DIP_VSC_DATA(trans, i)       _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_VSC_DATA_A + (i) * 4)
7994 #define ICL_VIDEO_DIP_PPS_DATA(trans, i)        _MMIO_TRANS2(trans, _ICL_VIDEO_DIP_PPS_DATA_A + (i) * 4)
7995 #define ICL_VIDEO_DIP_PPS_ECC(trans, i)         _MMIO_TRANS2(trans, _ICL_VIDEO_DIP_PPS_ECC_A + (i) * 4)
7996
7997 #define _HSW_STEREO_3D_CTL_A            0x70020
7998 #define   S3D_ENABLE                    (1 << 31)
7999 #define _HSW_STEREO_3D_CTL_B            0x71020
8000
8001 #define HSW_STEREO_3D_CTL(trans)        _MMIO_PIPE2(trans, _HSW_STEREO_3D_CTL_A)
8002
8003 #define _PCH_TRANS_HTOTAL_B          0xe1000
8004 #define _PCH_TRANS_HBLANK_B          0xe1004
8005 #define _PCH_TRANS_HSYNC_B           0xe1008
8006 #define _PCH_TRANS_VTOTAL_B          0xe100c
8007 #define _PCH_TRANS_VBLANK_B          0xe1010
8008 #define _PCH_TRANS_VSYNC_B           0xe1014
8009 #define _PCH_TRANS_VSYNCSHIFT_B 0xe1028
8010
8011 #define PCH_TRANS_HTOTAL(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_HTOTAL_A, _PCH_TRANS_HTOTAL_B)
8012 #define PCH_TRANS_HBLANK(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_HBLANK_A, _PCH_TRANS_HBLANK_B)
8013 #define PCH_TRANS_HSYNC(pipe)           _MMIO_PIPE(pipe, _PCH_TRANS_HSYNC_A, _PCH_TRANS_HSYNC_B)
8014 #define PCH_TRANS_VTOTAL(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_VTOTAL_A, _PCH_TRANS_VTOTAL_B)
8015 #define PCH_TRANS_VBLANK(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_VBLANK_A, _PCH_TRANS_VBLANK_B)
8016 #define PCH_TRANS_VSYNC(pipe)           _MMIO_PIPE(pipe, _PCH_TRANS_VSYNC_A, _PCH_TRANS_VSYNC_B)
8017 #define PCH_TRANS_VSYNCSHIFT(pipe)      _MMIO_PIPE(pipe, _PCH_TRANS_VSYNCSHIFT_A, _PCH_TRANS_VSYNCSHIFT_B)
8018
8019 #define _PCH_TRANSB_DATA_M1     0xe1030
8020 #define _PCH_TRANSB_DATA_N1     0xe1034
8021 #define _PCH_TRANSB_DATA_M2     0xe1038
8022 #define _PCH_TRANSB_DATA_N2     0xe103c
8023 #define _PCH_TRANSB_LINK_M1     0xe1040
8024 #define _PCH_TRANSB_LINK_N1     0xe1044
8025 #define _PCH_TRANSB_LINK_M2     0xe1048
8026 #define _PCH_TRANSB_LINK_N2     0xe104c
8027
8028 #define PCH_TRANS_DATA_M1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_M1, _PCH_TRANSB_DATA_M1)
8029 #define PCH_TRANS_DATA_N1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_N1, _PCH_TRANSB_DATA_N1)
8030 #define PCH_TRANS_DATA_M2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_M2, _PCH_TRANSB_DATA_M2)
8031 #define PCH_TRANS_DATA_N2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_N2, _PCH_TRANSB_DATA_N2)
8032 #define PCH_TRANS_LINK_M1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_M1, _PCH_TRANSB_LINK_M1)
8033 #define PCH_TRANS_LINK_N1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_N1, _PCH_TRANSB_LINK_N1)
8034 #define PCH_TRANS_LINK_M2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_M2, _PCH_TRANSB_LINK_M2)
8035 #define PCH_TRANS_LINK_N2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_N2, _PCH_TRANSB_LINK_N2)
8036
8037 #define _PCH_TRANSACONF              0xf0008
8038 #define _PCH_TRANSBCONF              0xf1008
8039 #define PCH_TRANSCONF(pipe)     _MMIO_PIPE(pipe, _PCH_TRANSACONF, _PCH_TRANSBCONF)
8040 #define LPT_TRANSCONF           PCH_TRANSCONF(PIPE_A) /* lpt has only one transcoder */
8041 #define  TRANS_DISABLE          (0 << 31)
8042 #define  TRANS_ENABLE           (1 << 31)
8043 #define  TRANS_STATE_MASK       (1 << 30)
8044 #define  TRANS_STATE_DISABLE    (0 << 30)
8045 #define  TRANS_STATE_ENABLE     (1 << 30)
8046 #define  TRANS_FSYNC_DELAY_HB1  (0 << 27)
8047 #define  TRANS_FSYNC_DELAY_HB2  (1 << 27)
8048 #define  TRANS_FSYNC_DELAY_HB3  (2 << 27)
8049 #define  TRANS_FSYNC_DELAY_HB4  (3 << 27)
8050 #define  TRANS_INTERLACE_MASK   (7 << 21)
8051 #define  TRANS_PROGRESSIVE      (0 << 21)
8052 #define  TRANS_INTERLACED       (3 << 21)
8053 #define  TRANS_LEGACY_INTERLACED_ILK (2 << 21)
8054 #define  TRANS_8BPC             (0 << 5)
8055 #define  TRANS_10BPC            (1 << 5)
8056 #define  TRANS_6BPC             (2 << 5)
8057 #define  TRANS_12BPC            (3 << 5)
8058
8059 #define _TRANSA_CHICKEN1         0xf0060
8060 #define _TRANSB_CHICKEN1         0xf1060
8061 #define TRANS_CHICKEN1(pipe)    _MMIO_PIPE(pipe, _TRANSA_CHICKEN1, _TRANSB_CHICKEN1)
8062 #define  TRANS_CHICKEN1_HDMIUNIT_GC_DISABLE     (1 << 10)
8063 #define  TRANS_CHICKEN1_DP0UNIT_GC_DISABLE      (1 << 4)
8064 #define _TRANSA_CHICKEN2         0xf0064
8065 #define _TRANSB_CHICKEN2         0xf1064
8066 #define TRANS_CHICKEN2(pipe)    _MMIO_PIPE(pipe, _TRANSA_CHICKEN2, _TRANSB_CHICKEN2)
8067 #define  TRANS_CHICKEN2_TIMING_OVERRIDE                 (1 << 31)
8068 #define  TRANS_CHICKEN2_FDI_POLARITY_REVERSED           (1 << 29)
8069 #define  TRANS_CHICKEN2_FRAME_START_DELAY_MASK          (3 << 27)
8070 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_COUNTER      (1 << 26)
8071 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_MODESWITCH   (1 << 25)
8072
8073 #define SOUTH_CHICKEN1          _MMIO(0xc2000)
8074 #define  FDIA_PHASE_SYNC_SHIFT_OVR      19
8075 #define  FDIA_PHASE_SYNC_SHIFT_EN       18
8076 #define  FDI_PHASE_SYNC_OVR(pipe) (1 << (FDIA_PHASE_SYNC_SHIFT_OVR - ((pipe) * 2)))
8077 #define  FDI_PHASE_SYNC_EN(pipe) (1 << (FDIA_PHASE_SYNC_SHIFT_EN - ((pipe) * 2)))
8078 #define  FDI_BC_BIFURCATION_SELECT      (1 << 12)
8079 #define  CHASSIS_CLK_REQ_DURATION_MASK  (0xf << 8)
8080 #define  CHASSIS_CLK_REQ_DURATION(x)    ((x) << 8)
8081 #define  SPT_PWM_GRANULARITY            (1 << 0)
8082 #define SOUTH_CHICKEN2          _MMIO(0xc2004)
8083 #define  FDI_MPHY_IOSFSB_RESET_STATUS   (1 << 13)
8084 #define  FDI_MPHY_IOSFSB_RESET_CTL      (1 << 12)
8085 #define  LPT_PWM_GRANULARITY            (1 << 5)
8086 #define  DPLS_EDP_PPS_FIX_DIS           (1 << 0)
8087
8088 #define _FDI_RXA_CHICKEN        0xc200c
8089 #define _FDI_RXB_CHICKEN        0xc2010
8090 #define  FDI_RX_PHASE_SYNC_POINTER_OVR  (1 << 1)
8091 #define  FDI_RX_PHASE_SYNC_POINTER_EN   (1 << 0)
8092 #define FDI_RX_CHICKEN(pipe)    _MMIO_PIPE(pipe, _FDI_RXA_CHICKEN, _FDI_RXB_CHICKEN)
8093
8094 #define SOUTH_DSPCLK_GATE_D     _MMIO(0xc2020)
8095 #define  PCH_GMBUSUNIT_CLOCK_GATE_DISABLE (1 << 31)
8096 #define  PCH_DPLUNIT_CLOCK_GATE_DISABLE (1 << 30)
8097 #define  PCH_DPLSUNIT_CLOCK_GATE_DISABLE (1 << 29)
8098 #define  PCH_CPUNIT_CLOCK_GATE_DISABLE (1 << 14)
8099 #define  CNP_PWM_CGE_GATING_DISABLE (1 << 13)
8100 #define  PCH_LP_PARTITION_LEVEL_DISABLE  (1 << 12)
8101
8102 /* CPU: FDI_TX */
8103 #define _FDI_TXA_CTL            0x60100
8104 #define _FDI_TXB_CTL            0x61100
8105 #define FDI_TX_CTL(pipe)        _MMIO_PIPE(pipe, _FDI_TXA_CTL, _FDI_TXB_CTL)
8106 #define  FDI_TX_DISABLE         (0 << 31)
8107 #define  FDI_TX_ENABLE          (1 << 31)
8108 #define  FDI_LINK_TRAIN_PATTERN_1       (0 << 28)
8109 #define  FDI_LINK_TRAIN_PATTERN_2       (1 << 28)
8110 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2 << 28)
8111 #define  FDI_LINK_TRAIN_NONE            (3 << 28)
8112 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0 << 25)
8113 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1 << 25)
8114 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2 << 25)
8115 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3 << 25)
8116 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0 << 22)
8117 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1 << 22)
8118 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2 << 22)
8119 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3 << 22)
8120 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
8121    SNB has different settings. */
8122 /* SNB A-stepping */
8123 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38 << 22)
8124 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02 << 22)
8125 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01 << 22)
8126 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0 << 22)
8127 /* SNB B-stepping */
8128 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0 << 22)
8129 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a << 22)
8130 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39 << 22)
8131 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38 << 22)
8132 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f << 22)
8133 #define  FDI_DP_PORT_WIDTH_SHIFT                19
8134 #define  FDI_DP_PORT_WIDTH_MASK                 (7 << FDI_DP_PORT_WIDTH_SHIFT)
8135 #define  FDI_DP_PORT_WIDTH(width)           (((width) - 1) << FDI_DP_PORT_WIDTH_SHIFT)
8136 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1 << 18)
8137 /* Ironlake: hardwired to 1 */
8138 #define  FDI_TX_PLL_ENABLE              (1 << 14)
8139
8140 /* Ivybridge has different bits for lolz */
8141 #define  FDI_LINK_TRAIN_PATTERN_1_IVB       (0 << 8)
8142 #define  FDI_LINK_TRAIN_PATTERN_2_IVB       (1 << 8)
8143 #define  FDI_LINK_TRAIN_PATTERN_IDLE_IVB    (2 << 8)
8144 #define  FDI_LINK_TRAIN_NONE_IVB            (3 << 8)
8145
8146 /* both Tx and Rx */
8147 #define  FDI_COMPOSITE_SYNC             (1 << 11)
8148 #define  FDI_LINK_TRAIN_AUTO            (1 << 10)
8149 #define  FDI_SCRAMBLING_ENABLE          (0 << 7)
8150 #define  FDI_SCRAMBLING_DISABLE         (1 << 7)
8151
8152 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
8153 #define _FDI_RXA_CTL             0xf000c
8154 #define _FDI_RXB_CTL             0xf100c
8155 #define FDI_RX_CTL(pipe)        _MMIO_PIPE(pipe, _FDI_RXA_CTL, _FDI_RXB_CTL)
8156 #define  FDI_RX_ENABLE          (1 << 31)
8157 /* train, dp width same as FDI_TX */
8158 #define  FDI_FS_ERRC_ENABLE             (1 << 27)
8159 #define  FDI_FE_ERRC_ENABLE             (1 << 26)
8160 #define  FDI_RX_POLARITY_REVERSED_LPT   (1 << 16)
8161 #define  FDI_8BPC                       (0 << 16)
8162 #define  FDI_10BPC                      (1 << 16)
8163 #define  FDI_6BPC                       (2 << 16)
8164 #define  FDI_12BPC                      (3 << 16)
8165 #define  FDI_RX_LINK_REVERSAL_OVERRIDE  (1 << 15)
8166 #define  FDI_DMI_LINK_REVERSE_MASK      (1 << 14)
8167 #define  FDI_RX_PLL_ENABLE              (1 << 13)
8168 #define  FDI_FS_ERR_CORRECT_ENABLE      (1 << 11)
8169 #define  FDI_FE_ERR_CORRECT_ENABLE      (1 << 10)
8170 #define  FDI_FS_ERR_REPORT_ENABLE       (1 << 9)
8171 #define  FDI_FE_ERR_REPORT_ENABLE       (1 << 8)
8172 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1 << 6)
8173 #define  FDI_PCDCLK                     (1 << 4)
8174 /* CPT */
8175 #define  FDI_AUTO_TRAINING                      (1 << 10)
8176 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0 << 8)
8177 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1 << 8)
8178 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2 << 8)
8179 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3 << 8)
8180 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3 << 8)
8181
8182 #define _FDI_RXA_MISC                   0xf0010
8183 #define _FDI_RXB_MISC                   0xf1010
8184 #define  FDI_RX_PWRDN_LANE1_MASK        (3 << 26)
8185 #define  FDI_RX_PWRDN_LANE1_VAL(x)      ((x) << 26)
8186 #define  FDI_RX_PWRDN_LANE0_MASK        (3 << 24)
8187 #define  FDI_RX_PWRDN_LANE0_VAL(x)      ((x) << 24)
8188 #define  FDI_RX_TP1_TO_TP2_48           (2 << 20)
8189 #define  FDI_RX_TP1_TO_TP2_64           (3 << 20)
8190 #define  FDI_RX_FDI_DELAY_90            (0x90 << 0)
8191 #define FDI_RX_MISC(pipe)       _MMIO_PIPE(pipe, _FDI_RXA_MISC, _FDI_RXB_MISC)
8192
8193 #define _FDI_RXA_TUSIZE1        0xf0030
8194 #define _FDI_RXA_TUSIZE2        0xf0038
8195 #define _FDI_RXB_TUSIZE1        0xf1030
8196 #define _FDI_RXB_TUSIZE2        0xf1038
8197 #define FDI_RX_TUSIZE1(pipe)    _MMIO_PIPE(pipe, _FDI_RXA_TUSIZE1, _FDI_RXB_TUSIZE1)
8198 #define FDI_RX_TUSIZE2(pipe)    _MMIO_PIPE(pipe, _FDI_RXA_TUSIZE2, _FDI_RXB_TUSIZE2)
8199
8200 /* FDI_RX interrupt register format */
8201 #define FDI_RX_INTER_LANE_ALIGN         (1 << 10)
8202 #define FDI_RX_SYMBOL_LOCK              (1 << 9) /* train 2 */
8203 #define FDI_RX_BIT_LOCK                 (1 << 8) /* train 1 */
8204 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1 << 7)
8205 #define FDI_RX_FS_CODE_ERR              (1 << 6)
8206 #define FDI_RX_FE_CODE_ERR              (1 << 5)
8207 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1 << 4)
8208 #define FDI_RX_HDCP_LINK_FAIL           (1 << 3)
8209 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1 << 2)
8210 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1 << 1)
8211 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1 << 0)
8212
8213 #define _FDI_RXA_IIR            0xf0014
8214 #define _FDI_RXA_IMR            0xf0018
8215 #define _FDI_RXB_IIR            0xf1014
8216 #define _FDI_RXB_IMR            0xf1018
8217 #define FDI_RX_IIR(pipe)        _MMIO_PIPE(pipe, _FDI_RXA_IIR, _FDI_RXB_IIR)
8218 #define FDI_RX_IMR(pipe)        _MMIO_PIPE(pipe, _FDI_RXA_IMR, _FDI_RXB_IMR)
8219
8220 #define FDI_PLL_CTL_1           _MMIO(0xfe000)
8221 #define FDI_PLL_CTL_2           _MMIO(0xfe004)
8222
8223 #define PCH_LVDS        _MMIO(0xe1180)
8224 #define  LVDS_DETECTED  (1 << 1)
8225
8226 #define _PCH_DP_B               0xe4100
8227 #define PCH_DP_B                _MMIO(_PCH_DP_B)
8228 #define _PCH_DPB_AUX_CH_CTL     0xe4110
8229 #define _PCH_DPB_AUX_CH_DATA1   0xe4114
8230 #define _PCH_DPB_AUX_CH_DATA2   0xe4118
8231 #define _PCH_DPB_AUX_CH_DATA3   0xe411c
8232 #define _PCH_DPB_AUX_CH_DATA4   0xe4120
8233 #define _PCH_DPB_AUX_CH_DATA5   0xe4124
8234
8235 #define _PCH_DP_C               0xe4200
8236 #define PCH_DP_C                _MMIO(_PCH_DP_C)
8237 #define _PCH_DPC_AUX_CH_CTL     0xe4210
8238 #define _PCH_DPC_AUX_CH_DATA1   0xe4214
8239 #define _PCH_DPC_AUX_CH_DATA2   0xe4218
8240 #define _PCH_DPC_AUX_CH_DATA3   0xe421c
8241 #define _PCH_DPC_AUX_CH_DATA4   0xe4220
8242 #define _PCH_DPC_AUX_CH_DATA5   0xe4224
8243
8244 #define _PCH_DP_D               0xe4300
8245 #define PCH_DP_D                _MMIO(_PCH_DP_D)
8246 #define _PCH_DPD_AUX_CH_CTL     0xe4310
8247 #define _PCH_DPD_AUX_CH_DATA1   0xe4314
8248 #define _PCH_DPD_AUX_CH_DATA2   0xe4318
8249 #define _PCH_DPD_AUX_CH_DATA3   0xe431c
8250 #define _PCH_DPD_AUX_CH_DATA4   0xe4320
8251 #define _PCH_DPD_AUX_CH_DATA5   0xe4324
8252
8253 #define PCH_DP_AUX_CH_CTL(aux_ch)               _MMIO_PORT((aux_ch) - AUX_CH_B, _PCH_DPB_AUX_CH_CTL, _PCH_DPC_AUX_CH_CTL)
8254 #define PCH_DP_AUX_CH_DATA(aux_ch, i)   _MMIO(_PORT((aux_ch) - AUX_CH_B, _PCH_DPB_AUX_CH_DATA1, _PCH_DPC_AUX_CH_DATA1) + (i) * 4) /* 5 registers */
8255
8256 /* CPT */
8257 #define _TRANS_DP_CTL_A         0xe0300
8258 #define _TRANS_DP_CTL_B         0xe1300
8259 #define _TRANS_DP_CTL_C         0xe2300
8260 #define TRANS_DP_CTL(pipe)      _MMIO_PIPE(pipe, _TRANS_DP_CTL_A, _TRANS_DP_CTL_B)
8261 #define  TRANS_DP_OUTPUT_ENABLE (1 << 31)
8262 #define  TRANS_DP_PORT_SEL_MASK         (3 << 29)
8263 #define  TRANS_DP_PORT_SEL_NONE         (3 << 29)
8264 #define  TRANS_DP_PORT_SEL(port)        (((port) - PORT_B) << 29)
8265 #define  TRANS_DP_AUDIO_ONLY    (1 << 26)
8266 #define  TRANS_DP_ENH_FRAMING   (1 << 18)
8267 #define  TRANS_DP_8BPC          (0 << 9)
8268 #define  TRANS_DP_10BPC         (1 << 9)
8269 #define  TRANS_DP_6BPC          (2 << 9)
8270 #define  TRANS_DP_12BPC         (3 << 9)
8271 #define  TRANS_DP_BPC_MASK      (3 << 9)
8272 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1 << 4)
8273 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
8274 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1 << 3)
8275 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
8276 #define  TRANS_DP_SYNC_MASK     (3 << 3)
8277
8278 /* SNB eDP training params */
8279 /* SNB A-stepping */
8280 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38 << 22)
8281 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02 << 22)
8282 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01 << 22)
8283 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0 << 22)
8284 /* SNB B-stepping */
8285 #define  EDP_LINK_TRAIN_400_600MV_0DB_SNB_B     (0x0 << 22)
8286 #define  EDP_LINK_TRAIN_400MV_3_5DB_SNB_B       (0x1 << 22)
8287 #define  EDP_LINK_TRAIN_400_600MV_6DB_SNB_B     (0x3a << 22)
8288 #define  EDP_LINK_TRAIN_600_800MV_3_5DB_SNB_B   (0x39 << 22)
8289 #define  EDP_LINK_TRAIN_800_1200MV_0DB_SNB_B    (0x38 << 22)
8290 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f << 22)
8291
8292 /* IVB */
8293 #define EDP_LINK_TRAIN_400MV_0DB_IVB            (0x24 << 22)
8294 #define EDP_LINK_TRAIN_400MV_3_5DB_IVB          (0x2a << 22)
8295 #define EDP_LINK_TRAIN_400MV_6DB_IVB            (0x2f << 22)
8296 #define EDP_LINK_TRAIN_600MV_0DB_IVB            (0x30 << 22)
8297 #define EDP_LINK_TRAIN_600MV_3_5DB_IVB          (0x36 << 22)
8298 #define EDP_LINK_TRAIN_800MV_0DB_IVB            (0x38 << 22)
8299 #define EDP_LINK_TRAIN_800MV_3_5DB_IVB          (0x3e << 22)
8300
8301 /* legacy values */
8302 #define EDP_LINK_TRAIN_500MV_0DB_IVB            (0x00 << 22)
8303 #define EDP_LINK_TRAIN_1000MV_0DB_IVB           (0x20 << 22)
8304 #define EDP_LINK_TRAIN_500MV_3_5DB_IVB          (0x02 << 22)
8305 #define EDP_LINK_TRAIN_1000MV_3_5DB_IVB         (0x22 << 22)
8306 #define EDP_LINK_TRAIN_1000MV_6DB_IVB           (0x23 << 22)
8307
8308 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_IVB        (0x3f << 22)
8309
8310 #define  VLV_PMWGICZ                            _MMIO(0x1300a4)
8311
8312 #define  RC6_LOCATION                           _MMIO(0xD40)
8313 #define    RC6_CTX_IN_DRAM                      (1 << 0)
8314 #define  RC6_CTX_BASE                           _MMIO(0xD48)
8315 #define    RC6_CTX_BASE_MASK                    0xFFFFFFF0
8316 #define  PWRCTX_MAXCNT_RCSUNIT                  _MMIO(0x2054)
8317 #define  PWRCTX_MAXCNT_VCSUNIT0                 _MMIO(0x12054)
8318 #define  PWRCTX_MAXCNT_BCSUNIT                  _MMIO(0x22054)
8319 #define  PWRCTX_MAXCNT_VECSUNIT                 _MMIO(0x1A054)
8320 #define  PWRCTX_MAXCNT_VCSUNIT1                 _MMIO(0x1C054)
8321 #define    IDLE_TIME_MASK                       0xFFFFF
8322 #define  FORCEWAKE                              _MMIO(0xA18C)
8323 #define  FORCEWAKE_VLV                          _MMIO(0x1300b0)
8324 #define  FORCEWAKE_ACK_VLV                      _MMIO(0x1300b4)
8325 #define  FORCEWAKE_MEDIA_VLV                    _MMIO(0x1300b8)
8326 #define  FORCEWAKE_ACK_MEDIA_VLV                _MMIO(0x1300bc)
8327 #define  FORCEWAKE_ACK_HSW                      _MMIO(0x130044)
8328 #define  FORCEWAKE_ACK                          _MMIO(0x130090)
8329 #define  VLV_GTLC_WAKE_CTRL                     _MMIO(0x130090)
8330 #define   VLV_GTLC_RENDER_CTX_EXISTS            (1 << 25)
8331 #define   VLV_GTLC_MEDIA_CTX_EXISTS             (1 << 24)
8332 #define   VLV_GTLC_ALLOWWAKEREQ                 (1 << 0)
8333
8334 #define  VLV_GTLC_PW_STATUS                     _MMIO(0x130094)
8335 #define   VLV_GTLC_ALLOWWAKEACK                 (1 << 0)
8336 #define   VLV_GTLC_ALLOWWAKEERR                 (1 << 1)
8337 #define   VLV_GTLC_PW_MEDIA_STATUS_MASK         (1 << 5)
8338 #define   VLV_GTLC_PW_RENDER_STATUS_MASK        (1 << 7)
8339 #define  FORCEWAKE_MT                           _MMIO(0xa188) /* multi-threaded */
8340 #define  FORCEWAKE_MEDIA_GEN9                   _MMIO(0xa270)
8341 #define  FORCEWAKE_MEDIA_VDBOX_GEN11(n)         _MMIO(0xa540 + (n) * 4)
8342 #define  FORCEWAKE_MEDIA_VEBOX_GEN11(n)         _MMIO(0xa560 + (n) * 4)
8343 #define  FORCEWAKE_RENDER_GEN9                  _MMIO(0xa278)
8344 #define  FORCEWAKE_BLITTER_GEN9                 _MMIO(0xa188)
8345 #define  FORCEWAKE_ACK_MEDIA_GEN9               _MMIO(0x0D88)
8346 #define  FORCEWAKE_ACK_MEDIA_VDBOX_GEN11(n)     _MMIO(0x0D50 + (n) * 4)
8347 #define  FORCEWAKE_ACK_MEDIA_VEBOX_GEN11(n)     _MMIO(0x0D70 + (n) * 4)
8348 #define  FORCEWAKE_ACK_RENDER_GEN9              _MMIO(0x0D84)
8349 #define  FORCEWAKE_ACK_BLITTER_GEN9             _MMIO(0x130044)
8350 #define   FORCEWAKE_KERNEL                      BIT(0)
8351 #define   FORCEWAKE_USER                        BIT(1)
8352 #define   FORCEWAKE_KERNEL_FALLBACK             BIT(15)
8353 #define  FORCEWAKE_MT_ACK                       _MMIO(0x130040)
8354 #define  ECOBUS                                 _MMIO(0xa180)
8355 #define    FORCEWAKE_MT_ENABLE                  (1 << 5)
8356 #define  VLV_SPAREG2H                           _MMIO(0xA194)
8357 #define  GEN9_PWRGT_DOMAIN_STATUS               _MMIO(0xA2A0)
8358 #define   GEN9_PWRGT_MEDIA_STATUS_MASK          (1 << 0)
8359 #define   GEN9_PWRGT_RENDER_STATUS_MASK         (1 << 1)
8360
8361 #define  GTFIFODBG                              _MMIO(0x120000)
8362 #define    GT_FIFO_SBDEDICATE_FREE_ENTRY_CHV    (0x1f << 20)
8363 #define    GT_FIFO_FREE_ENTRIES_CHV             (0x7f << 13)
8364 #define    GT_FIFO_SBDROPERR                    (1 << 6)
8365 #define    GT_FIFO_BLOBDROPERR                  (1 << 5)
8366 #define    GT_FIFO_SB_READ_ABORTERR             (1 << 4)
8367 #define    GT_FIFO_DROPERR                      (1 << 3)
8368 #define    GT_FIFO_OVFERR                       (1 << 2)
8369 #define    GT_FIFO_IAWRERR                      (1 << 1)
8370 #define    GT_FIFO_IARDERR                      (1 << 0)
8371
8372 #define  GTFIFOCTL                              _MMIO(0x120008)
8373 #define    GT_FIFO_FREE_ENTRIES_MASK            0x7f
8374 #define    GT_FIFO_NUM_RESERVED_ENTRIES         20
8375 #define    GT_FIFO_CTL_BLOCK_ALL_POLICY_STALL   (1 << 12)
8376 #define    GT_FIFO_CTL_RC6_POLICY_STALL         (1 << 11)
8377
8378 #define  HSW_IDICR                              _MMIO(0x9008)
8379 #define    IDIHASHMSK(x)                        (((x) & 0x3f) << 16)
8380 #define  HSW_EDRAM_CAP                          _MMIO(0x120010)
8381 #define    EDRAM_ENABLED                        0x1
8382 #define    EDRAM_NUM_BANKS(cap)                 (((cap) >> 1) & 0xf)
8383 #define    EDRAM_WAYS_IDX(cap)                  (((cap) >> 5) & 0x7)
8384 #define    EDRAM_SETS_IDX(cap)                  (((cap) >> 8) & 0x3)
8385
8386 #define GEN6_UCGCTL1                            _MMIO(0x9400)
8387 # define GEN6_GAMUNIT_CLOCK_GATE_DISABLE                (1 << 22)
8388 # define GEN6_EU_TCUNIT_CLOCK_GATE_DISABLE              (1 << 16)
8389 # define GEN6_BLBUNIT_CLOCK_GATE_DISABLE                (1 << 5)
8390 # define GEN6_CSUNIT_CLOCK_GATE_DISABLE                 (1 << 7)
8391
8392 #define GEN6_UCGCTL2                            _MMIO(0x9404)
8393 # define GEN6_VFUNIT_CLOCK_GATE_DISABLE                 (1 << 31)
8394 # define GEN7_VDSUNIT_CLOCK_GATE_DISABLE                (1 << 30)
8395 # define GEN7_TDLUNIT_CLOCK_GATE_DISABLE                (1 << 22)
8396 # define GEN6_RCZUNIT_CLOCK_GATE_DISABLE                (1 << 13)
8397 # define GEN6_RCPBUNIT_CLOCK_GATE_DISABLE               (1 << 12)
8398 # define GEN6_RCCUNIT_CLOCK_GATE_DISABLE                (1 << 11)
8399
8400 #define GEN6_UCGCTL3                            _MMIO(0x9408)
8401 # define GEN6_OACSUNIT_CLOCK_GATE_DISABLE               (1 << 20)
8402
8403 #define GEN7_UCGCTL4                            _MMIO(0x940c)
8404 #define  GEN7_L3BANK2X_CLOCK_GATE_DISABLE       (1 << 25)
8405 #define  GEN8_EU_GAUNIT_CLOCK_GATE_DISABLE      (1 << 14)
8406
8407 #define GEN6_RCGCTL1                            _MMIO(0x9410)
8408 #define GEN6_RCGCTL2                            _MMIO(0x9414)
8409 #define GEN6_RSTCTL                             _MMIO(0x9420)
8410
8411 #define GEN8_UCGCTL6                            _MMIO(0x9430)
8412 #define   GEN8_GAPSUNIT_CLOCK_GATE_DISABLE      (1 << 24)
8413 #define   GEN8_SDEUNIT_CLOCK_GATE_DISABLE       (1 << 14)
8414 #define   GEN8_HDCUNIT_CLOCK_GATE_DISABLE_HDCREQ (1 << 28)
8415
8416 #define GEN6_GFXPAUSE                           _MMIO(0xA000)
8417 #define GEN6_RPNSWREQ                           _MMIO(0xA008)
8418 #define   GEN6_TURBO_DISABLE                    (1 << 31)
8419 #define   GEN6_FREQUENCY(x)                     ((x) << 25)
8420 #define   HSW_FREQUENCY(x)                      ((x) << 24)
8421 #define   GEN9_FREQUENCY(x)                     ((x) << 23)
8422 #define   GEN6_OFFSET(x)                        ((x) << 19)
8423 #define   GEN6_AGGRESSIVE_TURBO                 (0 << 15)
8424 #define GEN6_RC_VIDEO_FREQ                      _MMIO(0xA00C)
8425 #define GEN6_RC_CONTROL                         _MMIO(0xA090)
8426 #define   GEN6_RC_CTL_RC6pp_ENABLE              (1 << 16)
8427 #define   GEN6_RC_CTL_RC6p_ENABLE               (1 << 17)
8428 #define   GEN6_RC_CTL_RC6_ENABLE                (1 << 18)
8429 #define   GEN6_RC_CTL_RC1e_ENABLE               (1 << 20)
8430 #define   GEN6_RC_CTL_RC7_ENABLE                (1 << 22)
8431 #define   VLV_RC_CTL_CTX_RST_PARALLEL           (1 << 24)
8432 #define   GEN7_RC_CTL_TO_MODE                   (1 << 28)
8433 #define   GEN6_RC_CTL_EI_MODE(x)                ((x) << 27)
8434 #define   GEN6_RC_CTL_HW_ENABLE                 (1 << 31)
8435 #define GEN6_RP_DOWN_TIMEOUT                    _MMIO(0xA010)
8436 #define GEN6_RP_INTERRUPT_LIMITS                _MMIO(0xA014)
8437 #define GEN6_RPSTAT1                            _MMIO(0xA01C)
8438 #define   GEN6_CAGF_SHIFT                       8
8439 #define   HSW_CAGF_SHIFT                        7
8440 #define   GEN9_CAGF_SHIFT                       23
8441 #define   GEN6_CAGF_MASK                        (0x7f << GEN6_CAGF_SHIFT)
8442 #define   HSW_CAGF_MASK                         (0x7f << HSW_CAGF_SHIFT)
8443 #define   GEN9_CAGF_MASK                        (0x1ff << GEN9_CAGF_SHIFT)
8444 #define GEN6_RP_CONTROL                         _MMIO(0xA024)
8445 #define   GEN6_RP_MEDIA_TURBO                   (1 << 11)
8446 #define   GEN6_RP_MEDIA_MODE_MASK               (3 << 9)
8447 #define   GEN6_RP_MEDIA_HW_TURBO_MODE           (3 << 9)
8448 #define   GEN6_RP_MEDIA_HW_NORMAL_MODE          (2 << 9)
8449 #define   GEN6_RP_MEDIA_HW_MODE                 (1 << 9)
8450 #define   GEN6_RP_MEDIA_SW_MODE                 (0 << 9)
8451 #define   GEN6_RP_MEDIA_IS_GFX                  (1 << 8)
8452 #define   GEN6_RP_ENABLE                        (1 << 7)
8453 #define   GEN6_RP_UP_IDLE_MIN                   (0x1 << 3)
8454 #define   GEN6_RP_UP_BUSY_AVG                   (0x2 << 3)
8455 #define   GEN6_RP_UP_BUSY_CONT                  (0x4 << 3)
8456 #define   GEN6_RP_DOWN_IDLE_AVG                 (0x2 << 0)
8457 #define   GEN6_RP_DOWN_IDLE_CONT                (0x1 << 0)
8458 #define GEN6_RP_UP_THRESHOLD                    _MMIO(0xA02C)
8459 #define GEN6_RP_DOWN_THRESHOLD                  _MMIO(0xA030)
8460 #define GEN6_RP_CUR_UP_EI                       _MMIO(0xA050)
8461 #define   GEN6_RP_EI_MASK                       0xffffff
8462 #define   GEN6_CURICONT_MASK                    GEN6_RP_EI_MASK
8463 #define GEN6_RP_CUR_UP                          _MMIO(0xA054)
8464 #define   GEN6_CURBSYTAVG_MASK                  GEN6_RP_EI_MASK
8465 #define GEN6_RP_PREV_UP                         _MMIO(0xA058)
8466 #define GEN6_RP_CUR_DOWN_EI                     _MMIO(0xA05C)
8467 #define   GEN6_CURIAVG_MASK                     GEN6_RP_EI_MASK
8468 #define GEN6_RP_CUR_DOWN                        _MMIO(0xA060)
8469 #define GEN6_RP_PREV_DOWN                       _MMIO(0xA064)
8470 #define GEN6_RP_UP_EI                           _MMIO(0xA068)
8471 #define GEN6_RP_DOWN_EI                         _MMIO(0xA06C)
8472 #define GEN6_RP_IDLE_HYSTERSIS                  _MMIO(0xA070)
8473 #define GEN6_RPDEUHWTC                          _MMIO(0xA080)
8474 #define GEN6_RPDEUC                             _MMIO(0xA084)
8475 #define GEN6_RPDEUCSW                           _MMIO(0xA088)
8476 #define GEN6_RC_STATE                           _MMIO(0xA094)
8477 #define   RC_SW_TARGET_STATE_SHIFT              16
8478 #define   RC_SW_TARGET_STATE_MASK               (7 << RC_SW_TARGET_STATE_SHIFT)
8479 #define GEN6_RC1_WAKE_RATE_LIMIT                _MMIO(0xA098)
8480 #define GEN6_RC6_WAKE_RATE_LIMIT                _MMIO(0xA09C)
8481 #define GEN6_RC6pp_WAKE_RATE_LIMIT              _MMIO(0xA0A0)
8482 #define GEN10_MEDIA_WAKE_RATE_LIMIT             _MMIO(0xA0A0)
8483 #define GEN6_RC_EVALUATION_INTERVAL             _MMIO(0xA0A8)
8484 #define GEN6_RC_IDLE_HYSTERSIS                  _MMIO(0xA0AC)
8485 #define GEN6_RC_SLEEP                           _MMIO(0xA0B0)
8486 #define GEN6_RCUBMABDTMR                        _MMIO(0xA0B0)
8487 #define GEN6_RC1e_THRESHOLD                     _MMIO(0xA0B4)
8488 #define GEN6_RC6_THRESHOLD                      _MMIO(0xA0B8)
8489 #define GEN6_RC6p_THRESHOLD                     _MMIO(0xA0BC)
8490 #define VLV_RCEDATA                             _MMIO(0xA0BC)
8491 #define GEN6_RC6pp_THRESHOLD                    _MMIO(0xA0C0)
8492 #define GEN6_PMINTRMSK                          _MMIO(0xA168)
8493 #define   GEN8_PMINTR_DISABLE_REDIRECT_TO_GUC   (1 << 31)
8494 #define   ARAT_EXPIRED_INTRMSK                  (1 << 9)
8495 #define GEN8_MISC_CTRL0                         _MMIO(0xA180)
8496 #define VLV_PWRDWNUPCTL                         _MMIO(0xA294)
8497 #define GEN9_MEDIA_PG_IDLE_HYSTERESIS           _MMIO(0xA0C4)
8498 #define GEN9_RENDER_PG_IDLE_HYSTERESIS          _MMIO(0xA0C8)
8499 #define GEN9_PG_ENABLE                          _MMIO(0xA210)
8500 #define GEN9_RENDER_PG_ENABLE                   (1 << 0)
8501 #define GEN9_MEDIA_PG_ENABLE                    (1 << 1)
8502 #define GEN8_PUSHBUS_CONTROL                    _MMIO(0xA248)
8503 #define GEN8_PUSHBUS_ENABLE                     _MMIO(0xA250)
8504 #define GEN8_PUSHBUS_SHIFT                      _MMIO(0xA25C)
8505
8506 #define VLV_CHICKEN_3                           _MMIO(VLV_DISPLAY_BASE + 0x7040C)
8507 #define  PIXEL_OVERLAP_CNT_MASK                 (3 << 30)
8508 #define  PIXEL_OVERLAP_CNT_SHIFT                30
8509
8510 #define GEN6_PMISR                              _MMIO(0x44020)
8511 #define GEN6_PMIMR                              _MMIO(0x44024) /* rps_lock */
8512 #define GEN6_PMIIR                              _MMIO(0x44028)
8513 #define GEN6_PMIER                              _MMIO(0x4402C)
8514 #define  GEN6_PM_MBOX_EVENT                     (1 << 25)
8515 #define  GEN6_PM_THERMAL_EVENT                  (1 << 24)
8516 #define  GEN6_PM_RP_DOWN_TIMEOUT                (1 << 6)
8517 #define  GEN6_PM_RP_UP_THRESHOLD                (1 << 5)
8518 #define  GEN6_PM_RP_DOWN_THRESHOLD              (1 << 4)
8519 #define  GEN6_PM_RP_UP_EI_EXPIRED               (1 << 2)
8520 #define  GEN6_PM_RP_DOWN_EI_EXPIRED             (1 << 1)
8521 #define  GEN6_PM_RPS_EVENTS                     (GEN6_PM_RP_UP_THRESHOLD | \
8522                                                  GEN6_PM_RP_DOWN_THRESHOLD | \
8523                                                  GEN6_PM_RP_DOWN_TIMEOUT)
8524
8525 #define GEN7_GT_SCRATCH(i)                      _MMIO(0x4F100 + (i) * 4)
8526 #define GEN7_GT_SCRATCH_REG_NUM                 8
8527
8528 #define VLV_GTLC_SURVIVABILITY_REG              _MMIO(0x130098)
8529 #define VLV_GFX_CLK_STATUS_BIT                  (1 << 3)
8530 #define VLV_GFX_CLK_FORCE_ON_BIT                (1 << 2)
8531
8532 #define GEN6_GT_GFX_RC6_LOCKED                  _MMIO(0x138104)
8533 #define VLV_COUNTER_CONTROL                     _MMIO(0x138104)
8534 #define   VLV_COUNT_RANGE_HIGH                  (1 << 15)
8535 #define   VLV_MEDIA_RC0_COUNT_EN                (1 << 5)
8536 #define   VLV_RENDER_RC0_COUNT_EN               (1 << 4)
8537 #define   VLV_MEDIA_RC6_COUNT_EN                (1 << 1)
8538 #define   VLV_RENDER_RC6_COUNT_EN               (1 << 0)
8539 #define GEN6_GT_GFX_RC6                         _MMIO(0x138108)
8540 #define VLV_GT_RENDER_RC6                       _MMIO(0x138108)
8541 #define VLV_GT_MEDIA_RC6                        _MMIO(0x13810C)
8542
8543 #define GEN6_GT_GFX_RC6p                        _MMIO(0x13810C)
8544 #define GEN6_GT_GFX_RC6pp                       _MMIO(0x138110)
8545 #define VLV_RENDER_C0_COUNT                     _MMIO(0x138118)
8546 #define VLV_MEDIA_C0_COUNT                      _MMIO(0x13811C)
8547
8548 #define GEN6_PCODE_MAILBOX                      _MMIO(0x138124)
8549 #define   GEN6_PCODE_READY                      (1 << 31)
8550 #define   GEN6_PCODE_ERROR_MASK                 0xFF
8551 #define     GEN6_PCODE_SUCCESS                  0x0
8552 #define     GEN6_PCODE_ILLEGAL_CMD              0x1
8553 #define     GEN6_PCODE_MIN_FREQ_TABLE_GT_RATIO_OUT_OF_RANGE 0x2
8554 #define     GEN6_PCODE_TIMEOUT                  0x3
8555 #define     GEN6_PCODE_UNIMPLEMENTED_CMD        0xFF
8556 #define     GEN7_PCODE_TIMEOUT                  0x2
8557 #define     GEN7_PCODE_ILLEGAL_DATA             0x3
8558 #define     GEN7_PCODE_MIN_FREQ_TABLE_GT_RATIO_OUT_OF_RANGE 0x10
8559 #define   GEN6_PCODE_WRITE_RC6VIDS              0x4
8560 #define   GEN6_PCODE_READ_RC6VIDS               0x5
8561 #define     GEN6_ENCODE_RC6_VID(mv)             (((mv) - 245) / 5)
8562 #define     GEN6_DECODE_RC6_VID(vids)           (((vids) * 5) + 245)
8563 #define   BDW_PCODE_DISPLAY_FREQ_CHANGE_REQ     0x18
8564 #define   GEN9_PCODE_READ_MEM_LATENCY           0x6
8565 #define     GEN9_MEM_LATENCY_LEVEL_MASK         0xFF
8566 #define     GEN9_MEM_LATENCY_LEVEL_1_5_SHIFT    8
8567 #define     GEN9_MEM_LATENCY_LEVEL_2_6_SHIFT    16
8568 #define     GEN9_MEM_LATENCY_LEVEL_3_7_SHIFT    24
8569 #define   SKL_PCODE_LOAD_HDCP_KEYS              0x5
8570 #define   SKL_PCODE_CDCLK_CONTROL               0x7
8571 #define     SKL_CDCLK_PREPARE_FOR_CHANGE        0x3
8572 #define     SKL_CDCLK_READY_FOR_CHANGE          0x1
8573 #define   GEN6_PCODE_WRITE_MIN_FREQ_TABLE       0x8
8574 #define   GEN6_PCODE_READ_MIN_FREQ_TABLE        0x9
8575 #define   GEN6_READ_OC_PARAMS                   0xc
8576 #define   GEN6_PCODE_READ_D_COMP                0x10
8577 #define   GEN6_PCODE_WRITE_D_COMP               0x11
8578 #define   HSW_PCODE_DE_WRITE_FREQ_REQ           0x17
8579 #define   DISPLAY_IPS_CONTROL                   0x19
8580             /* See also IPS_CTL */
8581 #define     IPS_PCODE_CONTROL                   (1 << 30)
8582 #define   HSW_PCODE_DYNAMIC_DUTY_CYCLE_CONTROL  0x1A
8583 #define   GEN9_PCODE_SAGV_CONTROL               0x21
8584 #define     GEN9_SAGV_DISABLE                   0x0
8585 #define     GEN9_SAGV_IS_DISABLED               0x1
8586 #define     GEN9_SAGV_ENABLE                    0x3
8587 #define GEN6_PCODE_DATA                         _MMIO(0x138128)
8588 #define   GEN6_PCODE_FREQ_IA_RATIO_SHIFT        8
8589 #define   GEN6_PCODE_FREQ_RING_RATIO_SHIFT      16
8590 #define GEN6_PCODE_DATA1                        _MMIO(0x13812C)
8591
8592 #define GEN6_GT_CORE_STATUS             _MMIO(0x138060)
8593 #define   GEN6_CORE_CPD_STATE_MASK      (7 << 4)
8594 #define   GEN6_RCn_MASK                 7
8595 #define   GEN6_RC0                      0
8596 #define   GEN6_RC3                      2
8597 #define   GEN6_RC6                      3
8598 #define   GEN6_RC7                      4
8599
8600 #define GEN8_GT_SLICE_INFO              _MMIO(0x138064)
8601 #define   GEN8_LSLICESTAT_MASK          0x7
8602
8603 #define CHV_POWER_SS0_SIG1              _MMIO(0xa720)
8604 #define CHV_POWER_SS1_SIG1              _MMIO(0xa728)
8605 #define   CHV_SS_PG_ENABLE              (1 << 1)
8606 #define   CHV_EU08_PG_ENABLE            (1 << 9)
8607 #define   CHV_EU19_PG_ENABLE            (1 << 17)
8608 #define   CHV_EU210_PG_ENABLE           (1 << 25)
8609
8610 #define CHV_POWER_SS0_SIG2              _MMIO(0xa724)
8611 #define CHV_POWER_SS1_SIG2              _MMIO(0xa72c)
8612 #define   CHV_EU311_PG_ENABLE           (1 << 1)
8613
8614 #define GEN9_SLICE_PGCTL_ACK(slice)     _MMIO(0x804c + (slice) * 0x4)
8615 #define GEN10_SLICE_PGCTL_ACK(slice)    _MMIO(0x804c + ((slice) / 3) * 0x34 + \
8616                                               ((slice) % 3) * 0x4)
8617 #define   GEN9_PGCTL_SLICE_ACK          (1 << 0)
8618 #define   GEN9_PGCTL_SS_ACK(subslice)   (1 << (2 + (subslice) * 2))
8619 #define   GEN10_PGCTL_VALID_SS_MASK(slice) ((slice) == 0 ? 0x7F : 0x1F)
8620
8621 #define GEN9_SS01_EU_PGCTL_ACK(slice)   _MMIO(0x805c + (slice) * 0x8)
8622 #define GEN10_SS01_EU_PGCTL_ACK(slice)  _MMIO(0x805c + ((slice) / 3) * 0x30 + \
8623                                               ((slice) % 3) * 0x8)
8624 #define GEN9_SS23_EU_PGCTL_ACK(slice)   _MMIO(0x8060 + (slice) * 0x8)
8625 #define GEN10_SS23_EU_PGCTL_ACK(slice)  _MMIO(0x8060 + ((slice) / 3) * 0x30 + \
8626                                               ((slice) % 3) * 0x8)
8627 #define   GEN9_PGCTL_SSA_EU08_ACK       (1 << 0)
8628 #define   GEN9_PGCTL_SSA_EU19_ACK       (1 << 2)
8629 #define   GEN9_PGCTL_SSA_EU210_ACK      (1 << 4)
8630 #define   GEN9_PGCTL_SSA_EU311_ACK      (1 << 6)
8631 #define   GEN9_PGCTL_SSB_EU08_ACK       (1 << 8)
8632 #define   GEN9_PGCTL_SSB_EU19_ACK       (1 << 10)
8633 #define   GEN9_PGCTL_SSB_EU210_ACK      (1 << 12)
8634 #define   GEN9_PGCTL_SSB_EU311_ACK      (1 << 14)
8635
8636 #define GEN7_MISCCPCTL                          _MMIO(0x9424)
8637 #define   GEN7_DOP_CLOCK_GATE_ENABLE            (1 << 0)
8638 #define   GEN8_DOP_CLOCK_GATE_CFCLK_ENABLE      (1 << 2)
8639 #define   GEN8_DOP_CLOCK_GATE_GUC_ENABLE        (1 << 4)
8640 #define   GEN8_DOP_CLOCK_GATE_MEDIA_ENABLE     (1 << 6)
8641
8642 #define GEN8_GARBCNTL                           _MMIO(0xB004)
8643 #define   GEN9_GAPS_TSV_CREDIT_DISABLE          (1 << 7)
8644 #define   GEN11_ARBITRATION_PRIO_ORDER_MASK     (0x3f << 22)
8645 #define   GEN11_HASH_CTRL_EXCL_MASK             (0x7f << 0)
8646 #define   GEN11_HASH_CTRL_EXCL_BIT0             (1 << 0)
8647
8648 #define GEN11_GLBLINVL                          _MMIO(0xB404)
8649 #define   GEN11_BANK_HASH_ADDR_EXCL_MASK        (0x7f << 5)
8650 #define   GEN11_BANK_HASH_ADDR_EXCL_BIT0        (1 << 5)
8651
8652 #define GEN10_DFR_RATIO_EN_AND_CHICKEN  _MMIO(0x9550)
8653 #define   DFR_DISABLE                   (1 << 9)
8654
8655 #define GEN11_GACB_PERF_CTRL                    _MMIO(0x4B80)
8656 #define   GEN11_HASH_CTRL_MASK                  (0x3 << 12 | 0xf << 0)
8657 #define   GEN11_HASH_CTRL_BIT0                  (1 << 0)
8658 #define   GEN11_HASH_CTRL_BIT4                  (1 << 12)
8659
8660 #define GEN11_LSN_UNSLCVC                               _MMIO(0xB43C)
8661 #define   GEN11_LSN_UNSLCVC_GAFS_HALF_CL2_MAXALLOC      (1 << 9)
8662 #define   GEN11_LSN_UNSLCVC_GAFS_HALF_SF_MAXALLOC       (1 << 7)
8663
8664 #define GAMW_ECO_DEV_RW_IA_REG                  _MMIO(0x4080)
8665 #define   GAMW_ECO_DEV_CTX_RELOAD_DISABLE       (1 << 7)
8666
8667 /* IVYBRIDGE DPF */
8668 #define GEN7_L3CDERRST1(slice)          _MMIO(0xB008 + (slice) * 0x200) /* L3CD Error Status 1 */
8669 #define   GEN7_L3CDERRST1_ROW_MASK      (0x7ff << 14)
8670 #define   GEN7_PARITY_ERROR_VALID       (1 << 13)
8671 #define   GEN7_L3CDERRST1_BANK_MASK     (3 << 11)
8672 #define   GEN7_L3CDERRST1_SUBBANK_MASK  (7 << 8)
8673 #define GEN7_PARITY_ERROR_ROW(reg) \
8674                 (((reg) & GEN7_L3CDERRST1_ROW_MASK) >> 14)
8675 #define GEN7_PARITY_ERROR_BANK(reg) \
8676                 (((reg) & GEN7_L3CDERRST1_BANK_MASK) >> 11)
8677 #define GEN7_PARITY_ERROR_SUBBANK(reg) \
8678                 (((reg) & GEN7_L3CDERRST1_SUBBANK_MASK) >> 8)
8679 #define   GEN7_L3CDERRST1_ENABLE        (1 << 7)
8680
8681 #define GEN7_L3LOG(slice, i)            _MMIO(0xB070 + (slice) * 0x200 + (i) * 4)
8682 #define GEN7_L3LOG_SIZE                 0x80
8683
8684 #define GEN7_HALF_SLICE_CHICKEN1        _MMIO(0xe100) /* IVB GT1 + VLV */
8685 #define GEN7_HALF_SLICE_CHICKEN1_GT2    _MMIO(0xf100)
8686 #define   GEN7_MAX_PS_THREAD_DEP                (8 << 12)
8687 #define   GEN7_SINGLE_SUBSCAN_DISPATCH_ENABLE   (1 << 10)
8688 #define   GEN7_SBE_SS_CACHE_DISPATCH_PORT_SHARING_DISABLE       (1 << 4)
8689 #define   GEN7_PSD_SINGLE_PORT_DISPATCH_ENABLE  (1 << 3)
8690
8691 #define GEN9_HALF_SLICE_CHICKEN5        _MMIO(0xe188)
8692 #define   GEN9_DG_MIRROR_FIX_ENABLE     (1 << 5)
8693 #define   GEN9_CCS_TLB_PREFETCH_ENABLE  (1 << 3)
8694
8695 #define GEN8_ROW_CHICKEN                _MMIO(0xe4f0)
8696 #define   FLOW_CONTROL_ENABLE           (1 << 15)
8697 #define   PARTIAL_INSTRUCTION_SHOOTDOWN_DISABLE (1 << 8)
8698 #define   STALL_DOP_GATING_DISABLE              (1 << 5)
8699 #define   THROTTLE_12_5                         (7 << 2)
8700 #define   DISABLE_EARLY_EOT                     (1 << 1)
8701
8702 #define GEN7_ROW_CHICKEN2               _MMIO(0xe4f4)
8703 #define GEN7_ROW_CHICKEN2_GT2           _MMIO(0xf4f4)
8704 #define   DOP_CLOCK_GATING_DISABLE      (1 << 0)
8705 #define   PUSH_CONSTANT_DEREF_DISABLE   (1 << 8)
8706 #define   GEN11_TDL_CLOCK_GATING_FIX_DISABLE    (1 << 1)
8707
8708 #define HSW_ROW_CHICKEN3                _MMIO(0xe49c)
8709 #define  HSW_ROW_CHICKEN3_L3_GLOBAL_ATOMICS_DISABLE    (1 << 6)
8710
8711 #define HALF_SLICE_CHICKEN2             _MMIO(0xe180)
8712 #define   GEN8_ST_PO_DISABLE            (1 << 13)
8713
8714 #define HALF_SLICE_CHICKEN3             _MMIO(0xe184)
8715 #define   HSW_SAMPLE_C_PERFORMANCE      (1 << 9)
8716 #define   GEN8_CENTROID_PIXEL_OPT_DIS   (1 << 8)
8717 #define   GEN9_DISABLE_OCL_OOB_SUPPRESS_LOGIC   (1 << 5)
8718 #define   CNL_FAST_ANISO_L1_BANKING_FIX (1 << 4)
8719 #define   GEN8_SAMPLER_POWER_BYPASS_DIS (1 << 1)
8720
8721 #define GEN9_HALF_SLICE_CHICKEN7        _MMIO(0xe194)
8722 #define   GEN9_SAMPLER_HASH_COMPRESSED_READ_ADDR        (1 << 8)
8723 #define   GEN9_ENABLE_YV12_BUGFIX       (1 << 4)
8724 #define   GEN9_ENABLE_GPGPU_PREEMPTION  (1 << 2)
8725
8726 /* Audio */
8727 #define G4X_AUD_VID_DID                 _MMIO(dev_priv->info.display_mmio_offset + 0x62020)
8728 #define   INTEL_AUDIO_DEVCL             0x808629FB
8729 #define   INTEL_AUDIO_DEVBLC            0x80862801
8730 #define   INTEL_AUDIO_DEVCTG            0x80862802
8731
8732 #define G4X_AUD_CNTL_ST                 _MMIO(0x620B4)
8733 #define   G4X_ELDV_DEVCL_DEVBLC         (1 << 13)
8734 #define   G4X_ELDV_DEVCTG               (1 << 14)
8735 #define   G4X_ELD_ADDR_MASK             (0xf << 5)
8736 #define   G4X_ELD_ACK                   (1 << 4)
8737 #define G4X_HDMIW_HDMIEDID              _MMIO(0x6210C)
8738
8739 #define _IBX_HDMIW_HDMIEDID_A           0xE2050
8740 #define _IBX_HDMIW_HDMIEDID_B           0xE2150
8741 #define IBX_HDMIW_HDMIEDID(pipe)        _MMIO_PIPE(pipe, _IBX_HDMIW_HDMIEDID_A, \
8742                                                   _IBX_HDMIW_HDMIEDID_B)
8743 #define _IBX_AUD_CNTL_ST_A              0xE20B4
8744 #define _IBX_AUD_CNTL_ST_B              0xE21B4
8745 #define IBX_AUD_CNTL_ST(pipe)           _MMIO_PIPE(pipe, _IBX_AUD_CNTL_ST_A, \
8746                                                   _IBX_AUD_CNTL_ST_B)
8747 #define   IBX_ELD_BUFFER_SIZE_MASK      (0x1f << 10)
8748 #define   IBX_ELD_ADDRESS_MASK          (0x1f << 5)
8749 #define   IBX_ELD_ACK                   (1 << 4)
8750 #define IBX_AUD_CNTL_ST2                _MMIO(0xE20C0)
8751 #define   IBX_CP_READY(port)            ((1 << 1) << (((port) - 1) * 4))
8752 #define   IBX_ELD_VALID(port)           ((1 << 0) << (((port) - 1) * 4))
8753
8754 #define _CPT_HDMIW_HDMIEDID_A           0xE5050
8755 #define _CPT_HDMIW_HDMIEDID_B           0xE5150
8756 #define CPT_HDMIW_HDMIEDID(pipe)        _MMIO_PIPE(pipe, _CPT_HDMIW_HDMIEDID_A, _CPT_HDMIW_HDMIEDID_B)
8757 #define _CPT_AUD_CNTL_ST_A              0xE50B4
8758 #define _CPT_AUD_CNTL_ST_B              0xE51B4
8759 #define CPT_AUD_CNTL_ST(pipe)           _MMIO_PIPE(pipe, _CPT_AUD_CNTL_ST_A, _CPT_AUD_CNTL_ST_B)
8760 #define CPT_AUD_CNTRL_ST2               _MMIO(0xE50C0)
8761
8762 #define _VLV_HDMIW_HDMIEDID_A           (VLV_DISPLAY_BASE + 0x62050)
8763 #define _VLV_HDMIW_HDMIEDID_B           (VLV_DISPLAY_BASE + 0x62150)
8764 #define VLV_HDMIW_HDMIEDID(pipe)        _MMIO_PIPE(pipe, _VLV_HDMIW_HDMIEDID_A, _VLV_HDMIW_HDMIEDID_B)
8765 #define _VLV_AUD_CNTL_ST_A              (VLV_DISPLAY_BASE + 0x620B4)
8766 #define _VLV_AUD_CNTL_ST_B              (VLV_DISPLAY_BASE + 0x621B4)
8767 #define VLV_AUD_CNTL_ST(pipe)           _MMIO_PIPE(pipe, _VLV_AUD_CNTL_ST_A, _VLV_AUD_CNTL_ST_B)
8768 #define VLV_AUD_CNTL_ST2                _MMIO(VLV_DISPLAY_BASE + 0x620C0)
8769
8770 /* These are the 4 32-bit write offset registers for each stream
8771  * output buffer.  It determines the offset from the
8772  * 3DSTATE_SO_BUFFERs that the next streamed vertex output goes to.
8773  */
8774 #define GEN7_SO_WRITE_OFFSET(n)         _MMIO(0x5280 + (n) * 4)
8775
8776 #define _IBX_AUD_CONFIG_A               0xe2000
8777 #define _IBX_AUD_CONFIG_B               0xe2100
8778 #define IBX_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _IBX_AUD_CONFIG_A, _IBX_AUD_CONFIG_B)
8779 #define _CPT_AUD_CONFIG_A               0xe5000
8780 #define _CPT_AUD_CONFIG_B               0xe5100
8781 #define CPT_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _CPT_AUD_CONFIG_A, _CPT_AUD_CONFIG_B)
8782 #define _VLV_AUD_CONFIG_A               (VLV_DISPLAY_BASE + 0x62000)
8783 #define _VLV_AUD_CONFIG_B               (VLV_DISPLAY_BASE + 0x62100)
8784 #define VLV_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _VLV_AUD_CONFIG_A, _VLV_AUD_CONFIG_B)
8785
8786 #define   AUD_CONFIG_N_VALUE_INDEX              (1 << 29)
8787 #define   AUD_CONFIG_N_PROG_ENABLE              (1 << 28)
8788 #define   AUD_CONFIG_UPPER_N_SHIFT              20
8789 #define   AUD_CONFIG_UPPER_N_MASK               (0xff << 20)
8790 #define   AUD_CONFIG_LOWER_N_SHIFT              4
8791 #define   AUD_CONFIG_LOWER_N_MASK               (0xfff << 4)
8792 #define   AUD_CONFIG_N_MASK                     (AUD_CONFIG_UPPER_N_MASK | AUD_CONFIG_LOWER_N_MASK)
8793 #define   AUD_CONFIG_N(n) \
8794         (((((n) >> 12) & 0xff) << AUD_CONFIG_UPPER_N_SHIFT) |   \
8795          (((n) & 0xfff) << AUD_CONFIG_LOWER_N_SHIFT))
8796 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_SHIFT     16
8797 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_MASK      (0xf << 16)
8798 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_25175     (0 << 16)
8799 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_25200     (1 << 16)
8800 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_27000     (2 << 16)
8801 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_27027     (3 << 16)
8802 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_54000     (4 << 16)
8803 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_54054     (5 << 16)
8804 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_74176     (6 << 16)
8805 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_74250     (7 << 16)
8806 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_148352    (8 << 16)
8807 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_148500    (9 << 16)
8808 #define   AUD_CONFIG_DISABLE_NCTS               (1 << 3)
8809
8810 /* HSW Audio */
8811 #define _HSW_AUD_CONFIG_A               0x65000
8812 #define _HSW_AUD_CONFIG_B               0x65100
8813 #define HSW_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _HSW_AUD_CONFIG_A, _HSW_AUD_CONFIG_B)
8814
8815 #define _HSW_AUD_MISC_CTRL_A            0x65010
8816 #define _HSW_AUD_MISC_CTRL_B            0x65110
8817 #define HSW_AUD_MISC_CTRL(pipe)         _MMIO_PIPE(pipe, _HSW_AUD_MISC_CTRL_A, _HSW_AUD_MISC_CTRL_B)
8818
8819 #define _HSW_AUD_M_CTS_ENABLE_A         0x65028
8820 #define _HSW_AUD_M_CTS_ENABLE_B         0x65128
8821 #define HSW_AUD_M_CTS_ENABLE(pipe)      _MMIO_PIPE(pipe, _HSW_AUD_M_CTS_ENABLE_A, _HSW_AUD_M_CTS_ENABLE_B)
8822 #define   AUD_M_CTS_M_VALUE_INDEX       (1 << 21)
8823 #define   AUD_M_CTS_M_PROG_ENABLE       (1 << 20)
8824 #define   AUD_CONFIG_M_MASK             0xfffff
8825
8826 #define _HSW_AUD_DIP_ELD_CTRL_ST_A      0x650b4
8827 #define _HSW_AUD_DIP_ELD_CTRL_ST_B      0x651b4
8828 #define HSW_AUD_DIP_ELD_CTRL(pipe)      _MMIO_PIPE(pipe, _HSW_AUD_DIP_ELD_CTRL_ST_A, _HSW_AUD_DIP_ELD_CTRL_ST_B)
8829
8830 /* Audio Digital Converter */
8831 #define _HSW_AUD_DIG_CNVT_1             0x65080
8832 #define _HSW_AUD_DIG_CNVT_2             0x65180
8833 #define AUD_DIG_CNVT(pipe)              _MMIO_PIPE(pipe, _HSW_AUD_DIG_CNVT_1, _HSW_AUD_DIG_CNVT_2)
8834 #define DIP_PORT_SEL_MASK               0x3
8835
8836 #define _HSW_AUD_EDID_DATA_A            0x65050
8837 #define _HSW_AUD_EDID_DATA_B            0x65150
8838 #define HSW_AUD_EDID_DATA(pipe)         _MMIO_PIPE(pipe, _HSW_AUD_EDID_DATA_A, _HSW_AUD_EDID_DATA_B)
8839
8840 #define HSW_AUD_PIPE_CONV_CFG           _MMIO(0x6507c)
8841 #define HSW_AUD_PIN_ELD_CP_VLD          _MMIO(0x650c0)
8842 #define   AUDIO_INACTIVE(trans)         ((1 << 3) << ((trans) * 4))
8843 #define   AUDIO_OUTPUT_ENABLE(trans)    ((1 << 2) << ((trans) * 4))
8844 #define   AUDIO_CP_READY(trans)         ((1 << 1) << ((trans) * 4))
8845 #define   AUDIO_ELD_VALID(trans)        ((1 << 0) << ((trans) * 4))
8846
8847 #define HSW_AUD_CHICKENBIT                      _MMIO(0x65f10)
8848 #define   SKL_AUD_CODEC_WAKE_SIGNAL             (1 << 15)
8849
8850 /* HSW Power Wells */
8851 #define _HSW_PWR_WELL_CTL1                      0x45400
8852 #define _HSW_PWR_WELL_CTL2                      0x45404
8853 #define _HSW_PWR_WELL_CTL3                      0x45408
8854 #define _HSW_PWR_WELL_CTL4                      0x4540C
8855
8856 #define _ICL_PWR_WELL_CTL_AUX1                  0x45440
8857 #define _ICL_PWR_WELL_CTL_AUX2                  0x45444
8858 #define _ICL_PWR_WELL_CTL_AUX4                  0x4544C
8859
8860 #define _ICL_PWR_WELL_CTL_DDI1                  0x45450
8861 #define _ICL_PWR_WELL_CTL_DDI2                  0x45454
8862 #define _ICL_PWR_WELL_CTL_DDI4                  0x4545C
8863
8864 /*
8865  * Each power well control register contains up to 16 (request, status) HW
8866  * flag tuples. The register index and HW flag shift is determined by the
8867  * power well ID (see i915_power_well_id). There are 4 possible sources of
8868  * power well requests each source having its own set of control registers:
8869  * BIOS, DRIVER, KVMR, DEBUG.
8870  */
8871 #define _HSW_PW_REG_IDX(pw)                     ((pw) >> 4)
8872 #define _HSW_PW_SHIFT(pw)                       (((pw) & 0xf) * 2)
8873 #define HSW_PWR_WELL_CTL_BIOS(pw)       _MMIO(_PICK(_HSW_PW_REG_IDX(pw),       \
8874                                                     _HSW_PWR_WELL_CTL1,        \
8875                                                     _ICL_PWR_WELL_CTL_AUX1,    \
8876                                                     _ICL_PWR_WELL_CTL_DDI1))
8877 #define HSW_PWR_WELL_CTL_DRIVER(pw)     _MMIO(_PICK(_HSW_PW_REG_IDX(pw),       \
8878                                                     _HSW_PWR_WELL_CTL2,        \
8879                                                     _ICL_PWR_WELL_CTL_AUX2,    \
8880                                                     _ICL_PWR_WELL_CTL_DDI2))
8881 /* KVMR doesn't have a reg for AUX or DDI power well control */
8882 #define HSW_PWR_WELL_CTL_KVMR           _MMIO(_HSW_PWR_WELL_CTL3)
8883 #define HSW_PWR_WELL_CTL_DEBUG(pw)      _MMIO(_PICK(_HSW_PW_REG_IDX(pw),       \
8884                                                     _HSW_PWR_WELL_CTL4,        \
8885                                                     _ICL_PWR_WELL_CTL_AUX4,    \
8886                                                     _ICL_PWR_WELL_CTL_DDI4))
8887
8888 #define   HSW_PWR_WELL_CTL_REQ(pw)              (1 << (_HSW_PW_SHIFT(pw) + 1))
8889 #define   HSW_PWR_WELL_CTL_STATE(pw)            (1 << _HSW_PW_SHIFT(pw))
8890 #define HSW_PWR_WELL_CTL5                       _MMIO(0x45410)
8891 #define   HSW_PWR_WELL_ENABLE_SINGLE_STEP       (1 << 31)
8892 #define   HSW_PWR_WELL_PWR_GATE_OVERRIDE        (1 << 20)
8893 #define   HSW_PWR_WELL_FORCE_ON                 (1 << 19)
8894 #define HSW_PWR_WELL_CTL6                       _MMIO(0x45414)
8895
8896 /* SKL Fuse Status */
8897 enum skl_power_gate {
8898         SKL_PG0,
8899         SKL_PG1,
8900         SKL_PG2,
8901 };
8902
8903 #define SKL_FUSE_STATUS                         _MMIO(0x42000)
8904 #define  SKL_FUSE_DOWNLOAD_STATUS               (1 << 31)
8905 /* PG0 (HW control->no power well ID), PG1..PG2 (SKL_DISP_PW1..SKL_DISP_PW2) */
8906 #define  SKL_PW_TO_PG(pw)                       ((pw) - SKL_DISP_PW_1 + SKL_PG1)
8907 /* PG0 (HW control->no power well ID), PG1..PG4 (ICL_DISP_PW1..ICL_DISP_PW4) */
8908 #define  ICL_PW_TO_PG(pw)                       ((pw) - ICL_DISP_PW_1 + SKL_PG1)
8909 #define  SKL_FUSE_PG_DIST_STATUS(pg)            (1 << (27 - (pg)))
8910
8911 #define _CNL_AUX_REG_IDX(pw)            ((pw) - 9)
8912 #define _CNL_AUX_ANAOVRD1_B             0x162250
8913 #define _CNL_AUX_ANAOVRD1_C             0x162210
8914 #define _CNL_AUX_ANAOVRD1_D             0x1622D0
8915 #define _CNL_AUX_ANAOVRD1_F             0x162A90
8916 #define CNL_AUX_ANAOVRD1(pw)            _MMIO(_PICK(_CNL_AUX_REG_IDX(pw), \
8917                                                     _CNL_AUX_ANAOVRD1_B, \
8918                                                     _CNL_AUX_ANAOVRD1_C, \
8919                                                     _CNL_AUX_ANAOVRD1_D, \
8920                                                     _CNL_AUX_ANAOVRD1_F))
8921 #define   CNL_AUX_ANAOVRD1_ENABLE       (1 << 16)
8922 #define   CNL_AUX_ANAOVRD1_LDO_BYPASS   (1 << 23)
8923
8924 /* HDCP Key Registers */
8925 #define HDCP_KEY_CONF                   _MMIO(0x66c00)
8926 #define  HDCP_AKSV_SEND_TRIGGER         BIT(31)
8927 #define  HDCP_CLEAR_KEYS_TRIGGER        BIT(30)
8928 #define  HDCP_KEY_LOAD_TRIGGER          BIT(8)
8929 #define HDCP_KEY_STATUS                 _MMIO(0x66c04)
8930 #define  HDCP_FUSE_IN_PROGRESS          BIT(7)
8931 #define  HDCP_FUSE_ERROR                BIT(6)
8932 #define  HDCP_FUSE_DONE                 BIT(5)
8933 #define  HDCP_KEY_LOAD_STATUS           BIT(1)
8934 #define  HDCP_KEY_LOAD_DONE             BIT(0)
8935 #define HDCP_AKSV_LO                    _MMIO(0x66c10)
8936 #define HDCP_AKSV_HI                    _MMIO(0x66c14)
8937
8938 /* HDCP Repeater Registers */
8939 #define HDCP_REP_CTL                    _MMIO(0x66d00)
8940 #define  HDCP_DDIB_REP_PRESENT          BIT(30)
8941 #define  HDCP_DDIA_REP_PRESENT          BIT(29)
8942 #define  HDCP_DDIC_REP_PRESENT          BIT(28)
8943 #define  HDCP_DDID_REP_PRESENT          BIT(27)
8944 #define  HDCP_DDIF_REP_PRESENT          BIT(26)
8945 #define  HDCP_DDIE_REP_PRESENT          BIT(25)
8946 #define  HDCP_DDIB_SHA1_M0              (1 << 20)
8947 #define  HDCP_DDIA_SHA1_M0              (2 << 20)
8948 #define  HDCP_DDIC_SHA1_M0              (3 << 20)
8949 #define  HDCP_DDID_SHA1_M0              (4 << 20)
8950 #define  HDCP_DDIF_SHA1_M0              (5 << 20)
8951 #define  HDCP_DDIE_SHA1_M0              (6 << 20) /* Bspec says 5? */
8952 #define  HDCP_SHA1_BUSY                 BIT(16)
8953 #define  HDCP_SHA1_READY                BIT(17)
8954 #define  HDCP_SHA1_COMPLETE             BIT(18)
8955 #define  HDCP_SHA1_V_MATCH              BIT(19)
8956 #define  HDCP_SHA1_TEXT_32              (1 << 1)
8957 #define  HDCP_SHA1_COMPLETE_HASH        (2 << 1)
8958 #define  HDCP_SHA1_TEXT_24              (4 << 1)
8959 #define  HDCP_SHA1_TEXT_16              (5 << 1)
8960 #define  HDCP_SHA1_TEXT_8               (6 << 1)
8961 #define  HDCP_SHA1_TEXT_0               (7 << 1)
8962 #define HDCP_SHA_V_PRIME_H0             _MMIO(0x66d04)
8963 #define HDCP_SHA_V_PRIME_H1             _MMIO(0x66d08)
8964 #define HDCP_SHA_V_PRIME_H2             _MMIO(0x66d0C)
8965 #define HDCP_SHA_V_PRIME_H3             _MMIO(0x66d10)
8966 #define HDCP_SHA_V_PRIME_H4             _MMIO(0x66d14)
8967 #define HDCP_SHA_V_PRIME(h)             _MMIO((0x66d04 + (h) * 4))
8968 #define HDCP_SHA_TEXT                   _MMIO(0x66d18)
8969
8970 /* HDCP Auth Registers */
8971 #define _PORTA_HDCP_AUTHENC             0x66800
8972 #define _PORTB_HDCP_AUTHENC             0x66500
8973 #define _PORTC_HDCP_AUTHENC             0x66600
8974 #define _PORTD_HDCP_AUTHENC             0x66700
8975 #define _PORTE_HDCP_AUTHENC             0x66A00
8976 #define _PORTF_HDCP_AUTHENC             0x66900
8977 #define _PORT_HDCP_AUTHENC(port, x)     _MMIO(_PICK(port, \
8978                                           _PORTA_HDCP_AUTHENC, \
8979                                           _PORTB_HDCP_AUTHENC, \
8980                                           _PORTC_HDCP_AUTHENC, \
8981                                           _PORTD_HDCP_AUTHENC, \
8982                                           _PORTE_HDCP_AUTHENC, \
8983                                           _PORTF_HDCP_AUTHENC) + (x))
8984 #define PORT_HDCP_CONF(port)            _PORT_HDCP_AUTHENC(port, 0x0)
8985 #define  HDCP_CONF_CAPTURE_AN           BIT(0)
8986 #define  HDCP_CONF_AUTH_AND_ENC         (BIT(1) | BIT(0))
8987 #define PORT_HDCP_ANINIT(port)          _PORT_HDCP_AUTHENC(port, 0x4)
8988 #define PORT_HDCP_ANLO(port)            _PORT_HDCP_AUTHENC(port, 0x8)
8989 #define PORT_HDCP_ANHI(port)            _PORT_HDCP_AUTHENC(port, 0xC)
8990 #define PORT_HDCP_BKSVLO(port)          _PORT_HDCP_AUTHENC(port, 0x10)
8991 #define PORT_HDCP_BKSVHI(port)          _PORT_HDCP_AUTHENC(port, 0x14)
8992 #define PORT_HDCP_RPRIME(port)          _PORT_HDCP_AUTHENC(port, 0x18)
8993 #define PORT_HDCP_STATUS(port)          _PORT_HDCP_AUTHENC(port, 0x1C)
8994 #define  HDCP_STATUS_STREAM_A_ENC       BIT(31)
8995 #define  HDCP_STATUS_STREAM_B_ENC       BIT(30)
8996 #define  HDCP_STATUS_STREAM_C_ENC       BIT(29)
8997 #define  HDCP_STATUS_STREAM_D_ENC       BIT(28)
8998 #define  HDCP_STATUS_AUTH               BIT(21)
8999 #define  HDCP_STATUS_ENC                BIT(20)
9000 #define  HDCP_STATUS_RI_MATCH           BIT(19)
9001 #define  HDCP_STATUS_R0_READY           BIT(18)
9002 #define  HDCP_STATUS_AN_READY           BIT(17)
9003 #define  HDCP_STATUS_CIPHER             BIT(16)
9004 #define  HDCP_STATUS_FRAME_CNT(x)       (((x) >> 8) & 0xff)
9005
9006 /* Per-pipe DDI Function Control */
9007 #define _TRANS_DDI_FUNC_CTL_A           0x60400
9008 #define _TRANS_DDI_FUNC_CTL_B           0x61400
9009 #define _TRANS_DDI_FUNC_CTL_C           0x62400
9010 #define _TRANS_DDI_FUNC_CTL_EDP         0x6F400
9011 #define TRANS_DDI_FUNC_CTL(tran) _MMIO_TRANS2(tran, _TRANS_DDI_FUNC_CTL_A)
9012
9013 #define  TRANS_DDI_FUNC_ENABLE          (1 << 31)
9014 /* Those bits are ignored by pipe EDP since it can only connect to DDI A */
9015 #define  TRANS_DDI_PORT_MASK            (7 << 28)
9016 #define  TRANS_DDI_PORT_SHIFT           28
9017 #define  TRANS_DDI_SELECT_PORT(x)       ((x) << 28)
9018 #define  TRANS_DDI_PORT_NONE            (0 << 28)
9019 #define  TRANS_DDI_MODE_SELECT_MASK     (7 << 24)
9020 #define  TRANS_DDI_MODE_SELECT_HDMI     (0 << 24)
9021 #define  TRANS_DDI_MODE_SELECT_DVI      (1 << 24)
9022 #define  TRANS_DDI_MODE_SELECT_DP_SST   (2 << 24)
9023 #define  TRANS_DDI_MODE_SELECT_DP_MST   (3 << 24)
9024 #define  TRANS_DDI_MODE_SELECT_FDI      (4 << 24)
9025 #define  TRANS_DDI_BPC_MASK             (7 << 20)
9026 #define  TRANS_DDI_BPC_8                (0 << 20)
9027 #define  TRANS_DDI_BPC_10               (1 << 20)
9028 #define  TRANS_DDI_BPC_6                (2 << 20)
9029 #define  TRANS_DDI_BPC_12               (3 << 20)
9030 #define  TRANS_DDI_PVSYNC               (1 << 17)
9031 #define  TRANS_DDI_PHSYNC               (1 << 16)
9032 #define  TRANS_DDI_EDP_INPUT_MASK       (7 << 12)
9033 #define  TRANS_DDI_EDP_INPUT_A_ON       (0 << 12)
9034 #define  TRANS_DDI_EDP_INPUT_A_ONOFF    (4 << 12)
9035 #define  TRANS_DDI_EDP_INPUT_B_ONOFF    (5 << 12)
9036 #define  TRANS_DDI_EDP_INPUT_C_ONOFF    (6 << 12)
9037 #define  TRANS_DDI_HDCP_SIGNALLING      (1 << 9)
9038 #define  TRANS_DDI_DP_VC_PAYLOAD_ALLOC  (1 << 8)
9039 #define  TRANS_DDI_HDMI_SCRAMBLER_CTS_ENABLE (1 << 7)
9040 #define  TRANS_DDI_HDMI_SCRAMBLER_RESET_FREQ (1 << 6)
9041 #define  TRANS_DDI_BFI_ENABLE           (1 << 4)
9042 #define  TRANS_DDI_HIGH_TMDS_CHAR_RATE  (1 << 4)
9043 #define  TRANS_DDI_HDMI_SCRAMBLING      (1 << 0)
9044 #define  TRANS_DDI_HDMI_SCRAMBLING_MASK (TRANS_DDI_HDMI_SCRAMBLER_CTS_ENABLE \
9045                                         | TRANS_DDI_HDMI_SCRAMBLER_RESET_FREQ \
9046                                         | TRANS_DDI_HDMI_SCRAMBLING)
9047
9048 /* DisplayPort Transport Control */
9049 #define _DP_TP_CTL_A                    0x64040
9050 #define _DP_TP_CTL_B                    0x64140
9051 #define DP_TP_CTL(port) _MMIO_PORT(port, _DP_TP_CTL_A, _DP_TP_CTL_B)
9052 #define  DP_TP_CTL_ENABLE                       (1 << 31)
9053 #define  DP_TP_CTL_MODE_SST                     (0 << 27)
9054 #define  DP_TP_CTL_MODE_MST                     (1 << 27)
9055 #define  DP_TP_CTL_FORCE_ACT                    (1 << 25)
9056 #define  DP_TP_CTL_ENHANCED_FRAME_ENABLE        (1 << 18)
9057 #define  DP_TP_CTL_FDI_AUTOTRAIN                (1 << 15)
9058 #define  DP_TP_CTL_LINK_TRAIN_MASK              (7 << 8)
9059 #define  DP_TP_CTL_LINK_TRAIN_PAT1              (0 << 8)
9060 #define  DP_TP_CTL_LINK_TRAIN_PAT2              (1 << 8)
9061 #define  DP_TP_CTL_LINK_TRAIN_PAT3              (4 << 8)
9062 #define  DP_TP_CTL_LINK_TRAIN_PAT4              (5 << 8)
9063 #define  DP_TP_CTL_LINK_TRAIN_IDLE              (2 << 8)
9064 #define  DP_TP_CTL_LINK_TRAIN_NORMAL            (3 << 8)
9065 #define  DP_TP_CTL_SCRAMBLE_DISABLE             (1 << 7)
9066
9067 /* DisplayPort Transport Status */
9068 #define _DP_TP_STATUS_A                 0x64044
9069 #define _DP_TP_STATUS_B                 0x64144
9070 #define DP_TP_STATUS(port) _MMIO_PORT(port, _DP_TP_STATUS_A, _DP_TP_STATUS_B)
9071 #define  DP_TP_STATUS_IDLE_DONE                 (1 << 25)
9072 #define  DP_TP_STATUS_ACT_SENT                  (1 << 24)
9073 #define  DP_TP_STATUS_MODE_STATUS_MST           (1 << 23)
9074 #define  DP_TP_STATUS_AUTOTRAIN_DONE            (1 << 12)
9075 #define  DP_TP_STATUS_PAYLOAD_MAPPING_VC2       (3 << 8)
9076 #define  DP_TP_STATUS_PAYLOAD_MAPPING_VC1       (3 << 4)
9077 #define  DP_TP_STATUS_PAYLOAD_MAPPING_VC0       (3 << 0)
9078
9079 /* DDI Buffer Control */
9080 #define _DDI_BUF_CTL_A                          0x64000
9081 #define _DDI_BUF_CTL_B                          0x64100
9082 #define DDI_BUF_CTL(port) _MMIO_PORT(port, _DDI_BUF_CTL_A, _DDI_BUF_CTL_B)
9083 #define  DDI_BUF_CTL_ENABLE                     (1 << 31)
9084 #define  DDI_BUF_TRANS_SELECT(n)        ((n) << 24)
9085 #define  DDI_BUF_EMP_MASK                       (0xf << 24)
9086 #define  DDI_BUF_PORT_REVERSAL                  (1 << 16)
9087 #define  DDI_BUF_IS_IDLE                        (1 << 7)
9088 #define  DDI_A_4_LANES                          (1 << 4)
9089 #define  DDI_PORT_WIDTH(width)                  (((width) - 1) << 1)
9090 #define  DDI_PORT_WIDTH_MASK                    (7 << 1)
9091 #define  DDI_PORT_WIDTH_SHIFT                   1
9092 #define  DDI_INIT_DISPLAY_DETECTED              (1 << 0)
9093
9094 /* DDI Buffer Translations */
9095 #define _DDI_BUF_TRANS_A                0x64E00
9096 #define _DDI_BUF_TRANS_B                0x64E60
9097 #define DDI_BUF_TRANS_LO(port, i)       _MMIO(_PORT(port, _DDI_BUF_TRANS_A, _DDI_BUF_TRANS_B) + (i) * 8)
9098 #define  DDI_BUF_BALANCE_LEG_ENABLE     (1 << 31)
9099 #define DDI_BUF_TRANS_HI(port, i)       _MMIO(_PORT(port, _DDI_BUF_TRANS_A, _DDI_BUF_TRANS_B) + (i) * 8 + 4)
9100
9101 /* Sideband Interface (SBI) is programmed indirectly, via
9102  * SBI_ADDR, which contains the register offset; and SBI_DATA,
9103  * which contains the payload */
9104 #define SBI_ADDR                        _MMIO(0xC6000)
9105 #define SBI_DATA                        _MMIO(0xC6004)
9106 #define SBI_CTL_STAT                    _MMIO(0xC6008)
9107 #define  SBI_CTL_DEST_ICLK              (0x0 << 16)
9108 #define  SBI_CTL_DEST_MPHY              (0x1 << 16)
9109 #define  SBI_CTL_OP_IORD                (0x2 << 8)
9110 #define  SBI_CTL_OP_IOWR                (0x3 << 8)
9111 #define  SBI_CTL_OP_CRRD                (0x6 << 8)
9112 #define  SBI_CTL_OP_CRWR                (0x7 << 8)
9113 #define  SBI_RESPONSE_FAIL              (0x1 << 1)
9114 #define  SBI_RESPONSE_SUCCESS           (0x0 << 1)
9115 #define  SBI_BUSY                       (0x1 << 0)
9116 #define  SBI_READY                      (0x0 << 0)
9117
9118 /* SBI offsets */
9119 #define  SBI_SSCDIVINTPHASE                     0x0200
9120 #define  SBI_SSCDIVINTPHASE6                    0x0600
9121 #define   SBI_SSCDIVINTPHASE_DIVSEL_SHIFT       1
9122 #define   SBI_SSCDIVINTPHASE_DIVSEL_MASK        (0x7f << 1)
9123 #define   SBI_SSCDIVINTPHASE_DIVSEL(x)          ((x) << 1)
9124 #define   SBI_SSCDIVINTPHASE_INCVAL_SHIFT       8
9125 #define   SBI_SSCDIVINTPHASE_INCVAL_MASK        (0x7f << 8)
9126 #define   SBI_SSCDIVINTPHASE_INCVAL(x)          ((x) << 8)
9127 #define   SBI_SSCDIVINTPHASE_DIR(x)             ((x) << 15)
9128 #define   SBI_SSCDIVINTPHASE_PROPAGATE          (1 << 0)
9129 #define  SBI_SSCDITHPHASE                       0x0204
9130 #define  SBI_SSCCTL                             0x020c
9131 #define  SBI_SSCCTL6                            0x060C
9132 #define   SBI_SSCCTL_PATHALT                    (1 << 3)
9133 #define   SBI_SSCCTL_DISABLE                    (1 << 0)
9134 #define  SBI_SSCAUXDIV6                         0x0610
9135 #define   SBI_SSCAUXDIV_FINALDIV2SEL_SHIFT      4
9136 #define   SBI_SSCAUXDIV_FINALDIV2SEL_MASK       (1 << 4)
9137 #define   SBI_SSCAUXDIV_FINALDIV2SEL(x)         ((x) << 4)
9138 #define  SBI_DBUFF0                             0x2a00
9139 #define  SBI_GEN0                               0x1f00
9140 #define   SBI_GEN0_CFG_BUFFENABLE_DISABLE       (1 << 0)
9141
9142 /* LPT PIXCLK_GATE */
9143 #define PIXCLK_GATE                     _MMIO(0xC6020)
9144 #define  PIXCLK_GATE_UNGATE             (1 << 0)
9145 #define  PIXCLK_GATE_GATE               (0 << 0)
9146
9147 /* SPLL */
9148 #define SPLL_CTL                        _MMIO(0x46020)
9149 #define  SPLL_PLL_ENABLE                (1 << 31)
9150 #define  SPLL_PLL_SSC                   (1 << 28)
9151 #define  SPLL_PLL_NON_SSC               (2 << 28)
9152 #define  SPLL_PLL_LCPLL                 (3 << 28)
9153 #define  SPLL_PLL_REF_MASK              (3 << 28)
9154 #define  SPLL_PLL_FREQ_810MHz           (0 << 26)
9155 #define  SPLL_PLL_FREQ_1350MHz          (1 << 26)
9156 #define  SPLL_PLL_FREQ_2700MHz          (2 << 26)
9157 #define  SPLL_PLL_FREQ_MASK             (3 << 26)
9158
9159 /* WRPLL */
9160 #define _WRPLL_CTL1                     0x46040
9161 #define _WRPLL_CTL2                     0x46060
9162 #define WRPLL_CTL(pll)                  _MMIO_PIPE(pll, _WRPLL_CTL1, _WRPLL_CTL2)
9163 #define  WRPLL_PLL_ENABLE               (1 << 31)
9164 #define  WRPLL_PLL_SSC                  (1 << 28)
9165 #define  WRPLL_PLL_NON_SSC              (2 << 28)
9166 #define  WRPLL_PLL_LCPLL                (3 << 28)
9167 #define  WRPLL_PLL_REF_MASK             (3 << 28)
9168 /* WRPLL divider programming */
9169 #define  WRPLL_DIVIDER_REFERENCE(x)     ((x) << 0)
9170 #define  WRPLL_DIVIDER_REF_MASK         (0xff)
9171 #define  WRPLL_DIVIDER_POST(x)          ((x) << 8)
9172 #define  WRPLL_DIVIDER_POST_MASK        (0x3f << 8)
9173 #define  WRPLL_DIVIDER_POST_SHIFT       8
9174 #define  WRPLL_DIVIDER_FEEDBACK(x)      ((x) << 16)
9175 #define  WRPLL_DIVIDER_FB_SHIFT         16
9176 #define  WRPLL_DIVIDER_FB_MASK          (0xff << 16)
9177
9178 /* Port clock selection */
9179 #define _PORT_CLK_SEL_A                 0x46100
9180 #define _PORT_CLK_SEL_B                 0x46104
9181 #define PORT_CLK_SEL(port) _MMIO_PORT(port, _PORT_CLK_SEL_A, _PORT_CLK_SEL_B)
9182 #define  PORT_CLK_SEL_LCPLL_2700        (0 << 29)
9183 #define  PORT_CLK_SEL_LCPLL_1350        (1 << 29)
9184 #define  PORT_CLK_SEL_LCPLL_810         (2 << 29)
9185 #define  PORT_CLK_SEL_SPLL              (3 << 29)
9186 #define  PORT_CLK_SEL_WRPLL(pll)        (((pll) + 4) << 29)
9187 #define  PORT_CLK_SEL_WRPLL1            (4 << 29)
9188 #define  PORT_CLK_SEL_WRPLL2            (5 << 29)
9189 #define  PORT_CLK_SEL_NONE              (7 << 29)
9190 #define  PORT_CLK_SEL_MASK              (7 << 29)
9191
9192 /* On ICL+ this is the same as PORT_CLK_SEL, but all bits change. */
9193 #define DDI_CLK_SEL(port)               PORT_CLK_SEL(port)
9194 #define  DDI_CLK_SEL_NONE               (0x0 << 28)
9195 #define  DDI_CLK_SEL_MG                 (0x8 << 28)
9196 #define  DDI_CLK_SEL_TBT_162            (0xC << 28)
9197 #define  DDI_CLK_SEL_TBT_270            (0xD << 28)
9198 #define  DDI_CLK_SEL_TBT_540            (0xE << 28)
9199 #define  DDI_CLK_SEL_TBT_810            (0xF << 28)
9200 #define  DDI_CLK_SEL_MASK               (0xF << 28)
9201
9202 /* Transcoder clock selection */
9203 #define _TRANS_CLK_SEL_A                0x46140
9204 #define _TRANS_CLK_SEL_B                0x46144
9205 #define TRANS_CLK_SEL(tran) _MMIO_TRANS(tran, _TRANS_CLK_SEL_A, _TRANS_CLK_SEL_B)
9206 /* For each transcoder, we need to select the corresponding port clock */
9207 #define  TRANS_CLK_SEL_DISABLED         (0x0 << 29)
9208 #define  TRANS_CLK_SEL_PORT(x)          (((x) + 1) << 29)
9209
9210 #define CDCLK_FREQ                      _MMIO(0x46200)
9211
9212 #define _TRANSA_MSA_MISC                0x60410
9213 #define _TRANSB_MSA_MISC                0x61410
9214 #define _TRANSC_MSA_MISC                0x62410
9215 #define _TRANS_EDP_MSA_MISC             0x6f410
9216 #define TRANS_MSA_MISC(tran) _MMIO_TRANS2(tran, _TRANSA_MSA_MISC)
9217
9218 #define  TRANS_MSA_SYNC_CLK             (1 << 0)
9219 #define  TRANS_MSA_6_BPC                (0 << 5)
9220 #define  TRANS_MSA_8_BPC                (1 << 5)
9221 #define  TRANS_MSA_10_BPC               (2 << 5)
9222 #define  TRANS_MSA_12_BPC               (3 << 5)
9223 #define  TRANS_MSA_16_BPC               (4 << 5)
9224 #define  TRANS_MSA_CEA_RANGE            (1 << 3)
9225
9226 /* LCPLL Control */
9227 #define LCPLL_CTL                       _MMIO(0x130040)
9228 #define  LCPLL_PLL_DISABLE              (1 << 31)
9229 #define  LCPLL_PLL_LOCK                 (1 << 30)
9230 #define  LCPLL_CLK_FREQ_MASK            (3 << 26)
9231 #define  LCPLL_CLK_FREQ_450             (0 << 26)
9232 #define  LCPLL_CLK_FREQ_54O_BDW         (1 << 26)
9233 #define  LCPLL_CLK_FREQ_337_5_BDW       (2 << 26)
9234 #define  LCPLL_CLK_FREQ_675_BDW         (3 << 26)
9235 #define  LCPLL_CD_CLOCK_DISABLE         (1 << 25)
9236 #define  LCPLL_ROOT_CD_CLOCK_DISABLE    (1 << 24)
9237 #define  LCPLL_CD2X_CLOCK_DISABLE       (1 << 23)
9238 #define  LCPLL_POWER_DOWN_ALLOW         (1 << 22)
9239 #define  LCPLL_CD_SOURCE_FCLK           (1 << 21)
9240 #define  LCPLL_CD_SOURCE_FCLK_DONE      (1 << 19)
9241
9242 /*
9243  * SKL Clocks
9244  */
9245
9246 /* CDCLK_CTL */
9247 #define CDCLK_CTL                       _MMIO(0x46000)
9248 #define  CDCLK_FREQ_SEL_MASK            (3 << 26)
9249 #define  CDCLK_FREQ_450_432             (0 << 26)
9250 #define  CDCLK_FREQ_540                 (1 << 26)
9251 #define  CDCLK_FREQ_337_308             (2 << 26)
9252 #define  CDCLK_FREQ_675_617             (3 << 26)
9253 #define  BXT_CDCLK_CD2X_DIV_SEL_MASK    (3 << 22)
9254 #define  BXT_CDCLK_CD2X_DIV_SEL_1       (0 << 22)
9255 #define  BXT_CDCLK_CD2X_DIV_SEL_1_5     (1 << 22)
9256 #define  BXT_CDCLK_CD2X_DIV_SEL_2       (2 << 22)
9257 #define  BXT_CDCLK_CD2X_DIV_SEL_4       (3 << 22)
9258 #define  BXT_CDCLK_CD2X_PIPE(pipe)      ((pipe) << 20)
9259 #define  CDCLK_DIVMUX_CD_OVERRIDE       (1 << 19)
9260 #define  BXT_CDCLK_CD2X_PIPE_NONE       BXT_CDCLK_CD2X_PIPE(3)
9261 #define  ICL_CDCLK_CD2X_PIPE_NONE       (7 << 19)
9262 #define  BXT_CDCLK_SSA_PRECHARGE_ENABLE (1 << 16)
9263 #define  CDCLK_FREQ_DECIMAL_MASK        (0x7ff)
9264
9265 /* LCPLL_CTL */
9266 #define LCPLL1_CTL              _MMIO(0x46010)
9267 #define LCPLL2_CTL              _MMIO(0x46014)
9268 #define  LCPLL_PLL_ENABLE       (1 << 31)
9269
9270 /* DPLL control1 */
9271 #define DPLL_CTRL1              _MMIO(0x6C058)
9272 #define  DPLL_CTRL1_HDMI_MODE(id)               (1 << ((id) * 6 + 5))
9273 #define  DPLL_CTRL1_SSC(id)                     (1 << ((id) * 6 + 4))
9274 #define  DPLL_CTRL1_LINK_RATE_MASK(id)          (7 << ((id) * 6 + 1))
9275 #define  DPLL_CTRL1_LINK_RATE_SHIFT(id)         ((id) * 6 + 1)
9276 #define  DPLL_CTRL1_LINK_RATE(linkrate, id)     ((linkrate) << ((id) * 6 + 1))
9277 #define  DPLL_CTRL1_OVERRIDE(id)                (1 << ((id) * 6))
9278 #define  DPLL_CTRL1_LINK_RATE_2700              0
9279 #define  DPLL_CTRL1_LINK_RATE_1350              1
9280 #define  DPLL_CTRL1_LINK_RATE_810               2
9281 #define  DPLL_CTRL1_LINK_RATE_1620              3
9282 #define  DPLL_CTRL1_LINK_RATE_1080              4
9283 #define  DPLL_CTRL1_LINK_RATE_2160              5
9284
9285 /* DPLL control2 */
9286 #define DPLL_CTRL2                              _MMIO(0x6C05C)
9287 #define  DPLL_CTRL2_DDI_CLK_OFF(port)           (1 << ((port) + 15))
9288 #define  DPLL_CTRL2_DDI_CLK_SEL_MASK(port)      (3 << ((port) * 3 + 1))
9289 #define  DPLL_CTRL2_DDI_CLK_SEL_SHIFT(port)    ((port) * 3 + 1)
9290 #define  DPLL_CTRL2_DDI_CLK_SEL(clk, port)      ((clk) << ((port) * 3 + 1))
9291 #define  DPLL_CTRL2_DDI_SEL_OVERRIDE(port)     (1 << ((port) * 3))
9292
9293 /* DPLL Status */
9294 #define DPLL_STATUS     _MMIO(0x6C060)
9295 #define  DPLL_LOCK(id) (1 << ((id) * 8))
9296
9297 /* DPLL cfg */
9298 #define _DPLL1_CFGCR1   0x6C040
9299 #define _DPLL2_CFGCR1   0x6C048
9300 #define _DPLL3_CFGCR1   0x6C050
9301 #define  DPLL_CFGCR1_FREQ_ENABLE        (1 << 31)
9302 #define  DPLL_CFGCR1_DCO_FRACTION_MASK  (0x7fff << 9)
9303 #define  DPLL_CFGCR1_DCO_FRACTION(x)    ((x) << 9)
9304 #define  DPLL_CFGCR1_DCO_INTEGER_MASK   (0x1ff)
9305
9306 #define _DPLL1_CFGCR2   0x6C044
9307 #define _DPLL2_CFGCR2   0x6C04C
9308 #define _DPLL3_CFGCR2   0x6C054
9309 #define  DPLL_CFGCR2_QDIV_RATIO_MASK    (0xff << 8)
9310 #define  DPLL_CFGCR2_QDIV_RATIO(x)      ((x) << 8)
9311 #define  DPLL_CFGCR2_QDIV_MODE(x)       ((x) << 7)
9312 #define  DPLL_CFGCR2_KDIV_MASK          (3 << 5)
9313 #define  DPLL_CFGCR2_KDIV(x)            ((x) << 5)
9314 #define  DPLL_CFGCR2_KDIV_5 (0 << 5)
9315 #define  DPLL_CFGCR2_KDIV_2 (1 << 5)
9316 #define  DPLL_CFGCR2_KDIV_3 (2 << 5)
9317 #define  DPLL_CFGCR2_KDIV_1 (3 << 5)
9318 #define  DPLL_CFGCR2_PDIV_MASK          (7 << 2)
9319 #define  DPLL_CFGCR2_PDIV(x)            ((x) << 2)
9320 #define  DPLL_CFGCR2_PDIV_1 (0 << 2)
9321 #define  DPLL_CFGCR2_PDIV_2 (1 << 2)
9322 #define  DPLL_CFGCR2_PDIV_3 (2 << 2)
9323 #define  DPLL_CFGCR2_PDIV_7 (4 << 2)
9324 #define  DPLL_CFGCR2_CENTRAL_FREQ_MASK  (3)
9325
9326 #define DPLL_CFGCR1(id) _MMIO_PIPE((id) - SKL_DPLL1, _DPLL1_CFGCR1, _DPLL2_CFGCR1)
9327 #define DPLL_CFGCR2(id) _MMIO_PIPE((id) - SKL_DPLL1, _DPLL1_CFGCR2, _DPLL2_CFGCR2)
9328
9329 /*
9330  * CNL Clocks
9331  */
9332 #define DPCLKA_CFGCR0                           _MMIO(0x6C200)
9333 #define DPCLKA_CFGCR0_ICL                       _MMIO(0x164280)
9334 #define  DPCLKA_CFGCR0_DDI_CLK_OFF(port)        (1 << ((port) ==  PORT_F ? 23 : \
9335                                                       (port) + 10))
9336 #define  DPCLKA_CFGCR0_DDI_CLK_SEL_SHIFT(port)  ((port) == PORT_F ? 21 : \
9337                                                 (port) * 2)
9338 #define  DPCLKA_CFGCR0_DDI_CLK_SEL_MASK(port)   (3 << DPCLKA_CFGCR0_DDI_CLK_SEL_SHIFT(port))
9339 #define  DPCLKA_CFGCR0_DDI_CLK_SEL(pll, port)   ((pll) << DPCLKA_CFGCR0_DDI_CLK_SEL_SHIFT(port))
9340
9341 /* CNL PLL */
9342 #define DPLL0_ENABLE            0x46010
9343 #define DPLL1_ENABLE            0x46014
9344 #define  PLL_ENABLE             (1 << 31)
9345 #define  PLL_LOCK               (1 << 30)
9346 #define  PLL_POWER_ENABLE       (1 << 27)
9347 #define  PLL_POWER_STATE        (1 << 26)
9348 #define CNL_DPLL_ENABLE(pll)    _MMIO_PLL(pll, DPLL0_ENABLE, DPLL1_ENABLE)
9349
9350 #define TBT_PLL_ENABLE          _MMIO(0x46020)
9351
9352 #define _MG_PLL1_ENABLE         0x46030
9353 #define _MG_PLL2_ENABLE         0x46034
9354 #define _MG_PLL3_ENABLE         0x46038
9355 #define _MG_PLL4_ENABLE         0x4603C
9356 /* Bits are the same as DPLL0_ENABLE */
9357 #define MG_PLL_ENABLE(port)     _MMIO_PORT((port) - PORT_C, _MG_PLL1_ENABLE, \
9358                                            _MG_PLL2_ENABLE)
9359
9360 #define _MG_REFCLKIN_CTL_PORT1                          0x16892C
9361 #define _MG_REFCLKIN_CTL_PORT2                          0x16992C
9362 #define _MG_REFCLKIN_CTL_PORT3                          0x16A92C
9363 #define _MG_REFCLKIN_CTL_PORT4                          0x16B92C
9364 #define   MG_REFCLKIN_CTL_OD_2_MUX(x)                   ((x) << 8)
9365 #define   MG_REFCLKIN_CTL_OD_2_MUX_MASK                 (0x7 << 8)
9366 #define MG_REFCLKIN_CTL(port) _MMIO_PORT((port) - PORT_C, \
9367                                          _MG_REFCLKIN_CTL_PORT1, \
9368                                          _MG_REFCLKIN_CTL_PORT2)
9369
9370 #define _MG_CLKTOP2_CORECLKCTL1_PORT1                   0x1688D8
9371 #define _MG_CLKTOP2_CORECLKCTL1_PORT2                   0x1698D8
9372 #define _MG_CLKTOP2_CORECLKCTL1_PORT3                   0x16A8D8
9373 #define _MG_CLKTOP2_CORECLKCTL1_PORT4                   0x16B8D8
9374 #define   MG_CLKTOP2_CORECLKCTL1_B_DIVRATIO(x)          ((x) << 16)
9375 #define   MG_CLKTOP2_CORECLKCTL1_B_DIVRATIO_MASK        (0xff << 16)
9376 #define   MG_CLKTOP2_CORECLKCTL1_A_DIVRATIO(x)          ((x) << 8)
9377 #define   MG_CLKTOP2_CORECLKCTL1_A_DIVRATIO_MASK        (0xff << 8)
9378 #define MG_CLKTOP2_CORECLKCTL1(port) _MMIO_PORT((port) - PORT_C, \
9379                                                 _MG_CLKTOP2_CORECLKCTL1_PORT1, \
9380                                                 _MG_CLKTOP2_CORECLKCTL1_PORT2)
9381
9382 #define _MG_CLKTOP2_HSCLKCTL_PORT1                      0x1688D4
9383 #define _MG_CLKTOP2_HSCLKCTL_PORT2                      0x1698D4
9384 #define _MG_CLKTOP2_HSCLKCTL_PORT3                      0x16A8D4
9385 #define _MG_CLKTOP2_HSCLKCTL_PORT4                      0x16B8D4
9386 #define   MG_CLKTOP2_HSCLKCTL_CORE_INPUTSEL(x)          ((x) << 16)
9387 #define   MG_CLKTOP2_HSCLKCTL_CORE_INPUTSEL_MASK        (0x1 << 16)
9388 #define   MG_CLKTOP2_HSCLKCTL_TLINEDRV_CLKSEL(x)        ((x) << 14)
9389 #define   MG_CLKTOP2_HSCLKCTL_TLINEDRV_CLKSEL_MASK      (0x3 << 14)
9390 #define   MG_CLKTOP2_HSCLKCTL_HSDIV_RATIO(x)            ((x) << 12)
9391 #define   MG_CLKTOP2_HSCLKCTL_HSDIV_RATIO_MASK          (0x3 << 12)
9392 #define   MG_CLKTOP2_HSCLKCTL_DSDIV_RATIO(x)            ((x) << 8)
9393 #define   MG_CLKTOP2_HSCLKCTL_DSDIV_RATIO_MASK          (0xf << 8)
9394 #define MG_CLKTOP2_HSCLKCTL(port) _MMIO_PORT((port) - PORT_C, \
9395                                              _MG_CLKTOP2_HSCLKCTL_PORT1, \
9396                                              _MG_CLKTOP2_HSCLKCTL_PORT2)
9397
9398 #define _MG_PLL_DIV0_PORT1                              0x168A00
9399 #define _MG_PLL_DIV0_PORT2                              0x169A00
9400 #define _MG_PLL_DIV0_PORT3                              0x16AA00
9401 #define _MG_PLL_DIV0_PORT4                              0x16BA00
9402 #define   MG_PLL_DIV0_FRACNEN_H                         (1 << 30)
9403 #define   MG_PLL_DIV0_FBDIV_FRAC(x)                     ((x) << 8)
9404 #define   MG_PLL_DIV0_FBDIV_INT(x)                      ((x) << 0)
9405 #define MG_PLL_DIV0(port) _MMIO_PORT((port) - PORT_C, _MG_PLL_DIV0_PORT1, \
9406                                      _MG_PLL_DIV0_PORT2)
9407
9408 #define _MG_PLL_DIV1_PORT1                              0x168A04
9409 #define _MG_PLL_DIV1_PORT2                              0x169A04
9410 #define _MG_PLL_DIV1_PORT3                              0x16AA04
9411 #define _MG_PLL_DIV1_PORT4                              0x16BA04
9412 #define   MG_PLL_DIV1_IREF_NDIVRATIO(x)                 ((x) << 16)
9413 #define   MG_PLL_DIV1_DITHER_DIV_1                      (0 << 12)
9414 #define   MG_PLL_DIV1_DITHER_DIV_2                      (1 << 12)
9415 #define   MG_PLL_DIV1_DITHER_DIV_4                      (2 << 12)
9416 #define   MG_PLL_DIV1_DITHER_DIV_8                      (3 << 12)
9417 #define   MG_PLL_DIV1_NDIVRATIO(x)                      ((x) << 4)
9418 #define   MG_PLL_DIV1_FBPREDIV(x)                       ((x) << 0)
9419 #define MG_PLL_DIV1(port) _MMIO_PORT((port) - PORT_C, _MG_PLL_DIV1_PORT1, \
9420                                      _MG_PLL_DIV1_PORT2)
9421
9422 #define _MG_PLL_LF_PORT1                                0x168A08
9423 #define _MG_PLL_LF_PORT2                                0x169A08
9424 #define _MG_PLL_LF_PORT3                                0x16AA08
9425 #define _MG_PLL_LF_PORT4                                0x16BA08
9426 #define   MG_PLL_LF_TDCTARGETCNT(x)                     ((x) << 24)
9427 #define   MG_PLL_LF_AFCCNTSEL_256                       (0 << 20)
9428 #define   MG_PLL_LF_AFCCNTSEL_512                       (1 << 20)
9429 #define   MG_PLL_LF_GAINCTRL(x)                         ((x) << 16)
9430 #define   MG_PLL_LF_INT_COEFF(x)                        ((x) << 8)
9431 #define   MG_PLL_LF_PROP_COEFF(x)                       ((x) << 0)
9432 #define MG_PLL_LF(port) _MMIO_PORT((port) - PORT_C, _MG_PLL_LF_PORT1, \
9433                                    _MG_PLL_LF_PORT2)
9434
9435 #define _MG_PLL_FRAC_LOCK_PORT1                         0x168A0C
9436 #define _MG_PLL_FRAC_LOCK_PORT2                         0x169A0C
9437 #define _MG_PLL_FRAC_LOCK_PORT3                         0x16AA0C
9438 #define _MG_PLL_FRAC_LOCK_PORT4                         0x16BA0C
9439 #define   MG_PLL_FRAC_LOCK_TRUELOCK_CRIT_32             (1 << 18)
9440 #define   MG_PLL_FRAC_LOCK_EARLYLOCK_CRIT_32            (1 << 16)
9441 #define   MG_PLL_FRAC_LOCK_LOCKTHRESH(x)                ((x) << 11)
9442 #define   MG_PLL_FRAC_LOCK_DCODITHEREN                  (1 << 10)
9443 #define   MG_PLL_FRAC_LOCK_FEEDFWRDCAL_EN               (1 << 8)
9444 #define   MG_PLL_FRAC_LOCK_FEEDFWRDGAIN(x)              ((x) << 0)
9445 #define MG_PLL_FRAC_LOCK(port) _MMIO_PORT((port) - PORT_C, \
9446                                           _MG_PLL_FRAC_LOCK_PORT1, \
9447                                           _MG_PLL_FRAC_LOCK_PORT2)
9448
9449 #define _MG_PLL_SSC_PORT1                               0x168A10
9450 #define _MG_PLL_SSC_PORT2                               0x169A10
9451 #define _MG_PLL_SSC_PORT3                               0x16AA10
9452 #define _MG_PLL_SSC_PORT4                               0x16BA10
9453 #define   MG_PLL_SSC_EN                                 (1 << 28)
9454 #define   MG_PLL_SSC_TYPE(x)                            ((x) << 26)
9455 #define   MG_PLL_SSC_STEPLENGTH(x)                      ((x) << 16)
9456 #define   MG_PLL_SSC_STEPNUM(x)                         ((x) << 10)
9457 #define   MG_PLL_SSC_FLLEN                              (1 << 9)
9458 #define   MG_PLL_SSC_STEPSIZE(x)                        ((x) << 0)
9459 #define MG_PLL_SSC(port) _MMIO_PORT((port) - PORT_C, _MG_PLL_SSC_PORT1, \
9460                                     _MG_PLL_SSC_PORT2)
9461
9462 #define _MG_PLL_BIAS_PORT1                              0x168A14
9463 #define _MG_PLL_BIAS_PORT2                              0x169A14
9464 #define _MG_PLL_BIAS_PORT3                              0x16AA14
9465 #define _MG_PLL_BIAS_PORT4                              0x16BA14
9466 #define   MG_PLL_BIAS_BIAS_GB_SEL(x)                    ((x) << 30)
9467 #define   MG_PLL_BIAS_BIAS_GB_SEL_MASK                  (0x3 << 30)
9468 #define   MG_PLL_BIAS_INIT_DCOAMP(x)                    ((x) << 24)
9469 #define   MG_PLL_BIAS_INIT_DCOAMP_MASK                  (0x3f << 24)
9470 #define   MG_PLL_BIAS_BIAS_BONUS(x)                     ((x) << 16)
9471 #define   MG_PLL_BIAS_BIAS_BONUS_MASK                   (0xff << 16)
9472 #define   MG_PLL_BIAS_BIASCAL_EN                        (1 << 15)
9473 #define   MG_PLL_BIAS_CTRIM(x)                          ((x) << 8)
9474 #define   MG_PLL_BIAS_CTRIM_MASK                        (0x1f << 8)
9475 #define   MG_PLL_BIAS_VREF_RDAC(x)                      ((x) << 5)
9476 #define   MG_PLL_BIAS_VREF_RDAC_MASK                    (0x7 << 5)
9477 #define   MG_PLL_BIAS_IREFTRIM(x)                       ((x) << 0)
9478 #define   MG_PLL_BIAS_IREFTRIM_MASK                     (0x1f << 0)
9479 #define MG_PLL_BIAS(port) _MMIO_PORT((port) - PORT_C, _MG_PLL_BIAS_PORT1, \
9480                                      _MG_PLL_BIAS_PORT2)
9481
9482 #define _MG_PLL_TDC_COLDST_BIAS_PORT1                   0x168A18
9483 #define _MG_PLL_TDC_COLDST_BIAS_PORT2                   0x169A18
9484 #define _MG_PLL_TDC_COLDST_BIAS_PORT3                   0x16AA18
9485 #define _MG_PLL_TDC_COLDST_BIAS_PORT4                   0x16BA18
9486 #define   MG_PLL_TDC_COLDST_IREFINT_EN                  (1 << 27)
9487 #define   MG_PLL_TDC_COLDST_REFBIAS_START_PULSE_W(x)    ((x) << 17)
9488 #define   MG_PLL_TDC_COLDST_COLDSTART                   (1 << 16)
9489 #define   MG_PLL_TDC_TDCOVCCORR_EN                      (1 << 2)
9490 #define   MG_PLL_TDC_TDCSEL(x)                          ((x) << 0)
9491 #define MG_PLL_TDC_COLDST_BIAS(port) _MMIO_PORT((port) - PORT_C, \
9492                                                 _MG_PLL_TDC_COLDST_BIAS_PORT1, \
9493                                                 _MG_PLL_TDC_COLDST_BIAS_PORT2)
9494
9495 #define _CNL_DPLL0_CFGCR0               0x6C000
9496 #define _CNL_DPLL1_CFGCR0               0x6C080
9497 #define  DPLL_CFGCR0_HDMI_MODE          (1 << 30)
9498 #define  DPLL_CFGCR0_SSC_ENABLE         (1 << 29)
9499 #define  DPLL_CFGCR0_SSC_ENABLE_ICL     (1 << 25)
9500 #define  DPLL_CFGCR0_LINK_RATE_MASK     (0xf << 25)
9501 #define  DPLL_CFGCR0_LINK_RATE_2700     (0 << 25)
9502 #define  DPLL_CFGCR0_LINK_RATE_1350     (1 << 25)
9503 #define  DPLL_CFGCR0_LINK_RATE_810      (2 << 25)
9504 #define  DPLL_CFGCR0_LINK_RATE_1620     (3 << 25)
9505 #define  DPLL_CFGCR0_LINK_RATE_1080     (4 << 25)
9506 #define  DPLL_CFGCR0_LINK_RATE_2160     (5 << 25)
9507 #define  DPLL_CFGCR0_LINK_RATE_3240     (6 << 25)
9508 #define  DPLL_CFGCR0_LINK_RATE_4050     (7 << 25)
9509 #define  DPLL_CFGCR0_DCO_FRACTION_MASK  (0x7fff << 10)
9510 #define  DPLL_CFGCR0_DCO_FRACTION_SHIFT (10)
9511 #define  DPLL_CFGCR0_DCO_FRACTION(x)    ((x) << 10)
9512 #define  DPLL_CFGCR0_DCO_INTEGER_MASK   (0x3ff)
9513 #define CNL_DPLL_CFGCR0(pll)            _MMIO_PLL(pll, _CNL_DPLL0_CFGCR0, _CNL_DPLL1_CFGCR0)
9514
9515 #define _CNL_DPLL0_CFGCR1               0x6C004
9516 #define _CNL_DPLL1_CFGCR1               0x6C084
9517 #define  DPLL_CFGCR1_QDIV_RATIO_MASK    (0xff << 10)
9518 #define  DPLL_CFGCR1_QDIV_RATIO_SHIFT   (10)
9519 #define  DPLL_CFGCR1_QDIV_RATIO(x)      ((x) << 10)
9520 #define  DPLL_CFGCR1_QDIV_MODE_SHIFT    (9)
9521 #define  DPLL_CFGCR1_QDIV_MODE(x)       ((x) << 9)
9522 #define  DPLL_CFGCR1_KDIV_MASK          (7 << 6)
9523 #define  DPLL_CFGCR1_KDIV_SHIFT         (6)
9524 #define  DPLL_CFGCR1_KDIV(x)            ((x) << 6)
9525 #define  DPLL_CFGCR1_KDIV_1             (1 << 6)
9526 #define  DPLL_CFGCR1_KDIV_2             (2 << 6)
9527 #define  DPLL_CFGCR1_KDIV_4             (4 << 6)
9528 #define  DPLL_CFGCR1_PDIV_MASK          (0xf << 2)
9529 #define  DPLL_CFGCR1_PDIV_SHIFT         (2)
9530 #define  DPLL_CFGCR1_PDIV(x)            ((x) << 2)
9531 #define  DPLL_CFGCR1_PDIV_2             (1 << 2)
9532 #define  DPLL_CFGCR1_PDIV_3             (2 << 2)
9533 #define  DPLL_CFGCR1_PDIV_5             (4 << 2)
9534 #define  DPLL_CFGCR1_PDIV_7             (8 << 2)
9535 #define  DPLL_CFGCR1_CENTRAL_FREQ       (3 << 0)
9536 #define  DPLL_CFGCR1_CENTRAL_FREQ_8400  (3 << 0)
9537 #define CNL_DPLL_CFGCR1(pll)            _MMIO_PLL(pll, _CNL_DPLL0_CFGCR1, _CNL_DPLL1_CFGCR1)
9538
9539 #define _ICL_DPLL0_CFGCR0               0x164000
9540 #define _ICL_DPLL1_CFGCR0               0x164080
9541 #define ICL_DPLL_CFGCR0(pll)            _MMIO_PLL(pll, _ICL_DPLL0_CFGCR0, \
9542                                                   _ICL_DPLL1_CFGCR0)
9543
9544 #define _ICL_DPLL0_CFGCR1               0x164004
9545 #define _ICL_DPLL1_CFGCR1               0x164084
9546 #define ICL_DPLL_CFGCR1(pll)            _MMIO_PLL(pll, _ICL_DPLL0_CFGCR1, \
9547                                                   _ICL_DPLL1_CFGCR1)
9548
9549 /* BXT display engine PLL */
9550 #define BXT_DE_PLL_CTL                  _MMIO(0x6d000)
9551 #define   BXT_DE_PLL_RATIO(x)           (x)     /* {60,65,100} * 19.2MHz */
9552 #define   BXT_DE_PLL_RATIO_MASK         0xff
9553
9554 #define BXT_DE_PLL_ENABLE               _MMIO(0x46070)
9555 #define   BXT_DE_PLL_PLL_ENABLE         (1 << 31)
9556 #define   BXT_DE_PLL_LOCK               (1 << 30)
9557 #define   CNL_CDCLK_PLL_RATIO(x)        (x)
9558 #define   CNL_CDCLK_PLL_RATIO_MASK      0xff
9559
9560 /* GEN9 DC */
9561 #define DC_STATE_EN                     _MMIO(0x45504)
9562 #define  DC_STATE_DISABLE               0
9563 #define  DC_STATE_EN_UPTO_DC5           (1 << 0)
9564 #define  DC_STATE_EN_DC9                (1 << 3)
9565 #define  DC_STATE_EN_UPTO_DC6           (2 << 0)
9566 #define  DC_STATE_EN_UPTO_DC5_DC6_MASK   0x3
9567
9568 #define  DC_STATE_DEBUG                  _MMIO(0x45520)
9569 #define  DC_STATE_DEBUG_MASK_CORES      (1 << 0)
9570 #define  DC_STATE_DEBUG_MASK_MEMORY_UP  (1 << 1)
9571
9572 /* Please see hsw_read_dcomp() and hsw_write_dcomp() before using this register,
9573  * since on HSW we can't write to it using I915_WRITE. */
9574 #define D_COMP_HSW                      _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5F0C)
9575 #define D_COMP_BDW                      _MMIO(0x138144)
9576 #define  D_COMP_RCOMP_IN_PROGRESS       (1 << 9)
9577 #define  D_COMP_COMP_FORCE              (1 << 8)
9578 #define  D_COMP_COMP_DISABLE            (1 << 0)
9579
9580 /* Pipe WM_LINETIME - watermark line time */
9581 #define _PIPE_WM_LINETIME_A             0x45270
9582 #define _PIPE_WM_LINETIME_B             0x45274
9583 #define PIPE_WM_LINETIME(pipe) _MMIO_PIPE(pipe, _PIPE_WM_LINETIME_A, _PIPE_WM_LINETIME_B)
9584 #define   PIPE_WM_LINETIME_MASK                 (0x1ff)
9585 #define   PIPE_WM_LINETIME_TIME(x)              ((x))
9586 #define   PIPE_WM_LINETIME_IPS_LINETIME_MASK    (0x1ff << 16)
9587 #define   PIPE_WM_LINETIME_IPS_LINETIME(x)      ((x) << 16)
9588
9589 /* SFUSE_STRAP */
9590 #define SFUSE_STRAP                     _MMIO(0xc2014)
9591 #define  SFUSE_STRAP_FUSE_LOCK          (1 << 13)
9592 #define  SFUSE_STRAP_RAW_FREQUENCY      (1 << 8)
9593 #define  SFUSE_STRAP_DISPLAY_DISABLED   (1 << 7)
9594 #define  SFUSE_STRAP_CRT_DISABLED       (1 << 6)
9595 #define  SFUSE_STRAP_DDIF_DETECTED      (1 << 3)
9596 #define  SFUSE_STRAP_DDIB_DETECTED      (1 << 2)
9597 #define  SFUSE_STRAP_DDIC_DETECTED      (1 << 1)
9598 #define  SFUSE_STRAP_DDID_DETECTED      (1 << 0)
9599
9600 #define WM_MISC                         _MMIO(0x45260)
9601 #define  WM_MISC_DATA_PARTITION_5_6     (1 << 0)
9602
9603 #define WM_DBG                          _MMIO(0x45280)
9604 #define  WM_DBG_DISALLOW_MULTIPLE_LP    (1 << 0)
9605 #define  WM_DBG_DISALLOW_MAXFIFO        (1 << 1)
9606 #define  WM_DBG_DISALLOW_SPRITE         (1 << 2)
9607
9608 /* pipe CSC */
9609 #define _PIPE_A_CSC_COEFF_RY_GY 0x49010
9610 #define _PIPE_A_CSC_COEFF_BY    0x49014
9611 #define _PIPE_A_CSC_COEFF_RU_GU 0x49018
9612 #define _PIPE_A_CSC_COEFF_BU    0x4901c
9613 #define _PIPE_A_CSC_COEFF_RV_GV 0x49020
9614 #define _PIPE_A_CSC_COEFF_BV    0x49024
9615 #define _PIPE_A_CSC_MODE        0x49028
9616 #define   CSC_BLACK_SCREEN_OFFSET       (1 << 2)
9617 #define   CSC_POSITION_BEFORE_GAMMA     (1 << 1)
9618 #define   CSC_MODE_YUV_TO_RGB           (1 << 0)
9619 #define _PIPE_A_CSC_PREOFF_HI   0x49030
9620 #define _PIPE_A_CSC_PREOFF_ME   0x49034
9621 #define _PIPE_A_CSC_PREOFF_LO   0x49038
9622 #define _PIPE_A_CSC_POSTOFF_HI  0x49040
9623 #define _PIPE_A_CSC_POSTOFF_ME  0x49044
9624 #define _PIPE_A_CSC_POSTOFF_LO  0x49048
9625
9626 #define _PIPE_B_CSC_COEFF_RY_GY 0x49110
9627 #define _PIPE_B_CSC_COEFF_BY    0x49114
9628 #define _PIPE_B_CSC_COEFF_RU_GU 0x49118
9629 #define _PIPE_B_CSC_COEFF_BU    0x4911c
9630 #define _PIPE_B_CSC_COEFF_RV_GV 0x49120
9631 #define _PIPE_B_CSC_COEFF_BV    0x49124
9632 #define _PIPE_B_CSC_MODE        0x49128
9633 #define _PIPE_B_CSC_PREOFF_HI   0x49130
9634 #define _PIPE_B_CSC_PREOFF_ME   0x49134
9635 #define _PIPE_B_CSC_PREOFF_LO   0x49138
9636 #define _PIPE_B_CSC_POSTOFF_HI  0x49140
9637 #define _PIPE_B_CSC_POSTOFF_ME  0x49144
9638 #define _PIPE_B_CSC_POSTOFF_LO  0x49148
9639
9640 #define PIPE_CSC_COEFF_RY_GY(pipe)      _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_RY_GY, _PIPE_B_CSC_COEFF_RY_GY)
9641 #define PIPE_CSC_COEFF_BY(pipe)         _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_BY, _PIPE_B_CSC_COEFF_BY)
9642 #define PIPE_CSC_COEFF_RU_GU(pipe)      _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_RU_GU, _PIPE_B_CSC_COEFF_RU_GU)
9643 #define PIPE_CSC_COEFF_BU(pipe)         _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_BU, _PIPE_B_CSC_COEFF_BU)
9644 #define PIPE_CSC_COEFF_RV_GV(pipe)      _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_RV_GV, _PIPE_B_CSC_COEFF_RV_GV)
9645 #define PIPE_CSC_COEFF_BV(pipe)         _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_BV, _PIPE_B_CSC_COEFF_BV)
9646 #define PIPE_CSC_MODE(pipe)             _MMIO_PIPE(pipe, _PIPE_A_CSC_MODE, _PIPE_B_CSC_MODE)
9647 #define PIPE_CSC_PREOFF_HI(pipe)        _MMIO_PIPE(pipe, _PIPE_A_CSC_PREOFF_HI, _PIPE_B_CSC_PREOFF_HI)
9648 #define PIPE_CSC_PREOFF_ME(pipe)        _MMIO_PIPE(pipe, _PIPE_A_CSC_PREOFF_ME, _PIPE_B_CSC_PREOFF_ME)
9649 #define PIPE_CSC_PREOFF_LO(pipe)        _MMIO_PIPE(pipe, _PIPE_A_CSC_PREOFF_LO, _PIPE_B_CSC_PREOFF_LO)
9650 #define PIPE_CSC_POSTOFF_HI(pipe)       _MMIO_PIPE(pipe, _PIPE_A_CSC_POSTOFF_HI, _PIPE_B_CSC_POSTOFF_HI)
9651 #define PIPE_CSC_POSTOFF_ME(pipe)       _MMIO_PIPE(pipe, _PIPE_A_CSC_POSTOFF_ME, _PIPE_B_CSC_POSTOFF_ME)
9652 #define PIPE_CSC_POSTOFF_LO(pipe)       _MMIO_PIPE(pipe, _PIPE_A_CSC_POSTOFF_LO, _PIPE_B_CSC_POSTOFF_LO)
9653
9654 /* pipe degamma/gamma LUTs on IVB+ */
9655 #define _PAL_PREC_INDEX_A       0x4A400
9656 #define _PAL_PREC_INDEX_B       0x4AC00
9657 #define _PAL_PREC_INDEX_C       0x4B400
9658 #define   PAL_PREC_10_12_BIT            (0 << 31)
9659 #define   PAL_PREC_SPLIT_MODE           (1 << 31)
9660 #define   PAL_PREC_AUTO_INCREMENT       (1 << 15)
9661 #define   PAL_PREC_INDEX_VALUE_MASK     (0x3ff << 0)
9662 #define _PAL_PREC_DATA_A        0x4A404
9663 #define _PAL_PREC_DATA_B        0x4AC04
9664 #define _PAL_PREC_DATA_C        0x4B404
9665 #define _PAL_PREC_GC_MAX_A      0x4A410
9666 #define _PAL_PREC_GC_MAX_B      0x4AC10
9667 #define _PAL_PREC_GC_MAX_C      0x4B410
9668 #define _PAL_PREC_EXT_GC_MAX_A  0x4A420
9669 #define _PAL_PREC_EXT_GC_MAX_B  0x4AC20
9670 #define _PAL_PREC_EXT_GC_MAX_C  0x4B420
9671 #define _PAL_PREC_EXT2_GC_MAX_A 0x4A430
9672 #define _PAL_PREC_EXT2_GC_MAX_B 0x4AC30
9673 #define _PAL_PREC_EXT2_GC_MAX_C 0x4B430
9674
9675 #define PREC_PAL_INDEX(pipe)            _MMIO_PIPE(pipe, _PAL_PREC_INDEX_A, _PAL_PREC_INDEX_B)
9676 #define PREC_PAL_DATA(pipe)             _MMIO_PIPE(pipe, _PAL_PREC_DATA_A, _PAL_PREC_DATA_B)
9677 #define PREC_PAL_GC_MAX(pipe, i)        _MMIO(_PIPE(pipe, _PAL_PREC_GC_MAX_A, _PAL_PREC_GC_MAX_B) + (i) * 4)
9678 #define PREC_PAL_EXT_GC_MAX(pipe, i)    _MMIO(_PIPE(pipe, _PAL_PREC_EXT_GC_MAX_A, _PAL_PREC_EXT_GC_MAX_B) + (i) * 4)
9679
9680 #define _PRE_CSC_GAMC_INDEX_A   0x4A484
9681 #define _PRE_CSC_GAMC_INDEX_B   0x4AC84
9682 #define _PRE_CSC_GAMC_INDEX_C   0x4B484
9683 #define   PRE_CSC_GAMC_AUTO_INCREMENT   (1 << 10)
9684 #define _PRE_CSC_GAMC_DATA_A    0x4A488
9685 #define _PRE_CSC_GAMC_DATA_B    0x4AC88
9686 #define _PRE_CSC_GAMC_DATA_C    0x4B488
9687
9688 #define PRE_CSC_GAMC_INDEX(pipe)        _MMIO_PIPE(pipe, _PRE_CSC_GAMC_INDEX_A, _PRE_CSC_GAMC_INDEX_B)
9689 #define PRE_CSC_GAMC_DATA(pipe)         _MMIO_PIPE(pipe, _PRE_CSC_GAMC_DATA_A, _PRE_CSC_GAMC_DATA_B)
9690
9691 /* pipe CSC & degamma/gamma LUTs on CHV */
9692 #define _CGM_PIPE_A_CSC_COEFF01 (VLV_DISPLAY_BASE + 0x67900)
9693 #define _CGM_PIPE_A_CSC_COEFF23 (VLV_DISPLAY_BASE + 0x67904)
9694 #define _CGM_PIPE_A_CSC_COEFF45 (VLV_DISPLAY_BASE + 0x67908)
9695 #define _CGM_PIPE_A_CSC_COEFF67 (VLV_DISPLAY_BASE + 0x6790C)
9696 #define _CGM_PIPE_A_CSC_COEFF8  (VLV_DISPLAY_BASE + 0x67910)
9697 #define _CGM_PIPE_A_DEGAMMA     (VLV_DISPLAY_BASE + 0x66000)
9698 #define _CGM_PIPE_A_GAMMA       (VLV_DISPLAY_BASE + 0x67000)
9699 #define _CGM_PIPE_A_MODE        (VLV_DISPLAY_BASE + 0x67A00)
9700 #define   CGM_PIPE_MODE_GAMMA   (1 << 2)
9701 #define   CGM_PIPE_MODE_CSC     (1 << 1)
9702 #define   CGM_PIPE_MODE_DEGAMMA (1 << 0)
9703
9704 #define _CGM_PIPE_B_CSC_COEFF01 (VLV_DISPLAY_BASE + 0x69900)
9705 #define _CGM_PIPE_B_CSC_COEFF23 (VLV_DISPLAY_BASE + 0x69904)
9706 #define _CGM_PIPE_B_CSC_COEFF45 (VLV_DISPLAY_BASE + 0x69908)
9707 #define _CGM_PIPE_B_CSC_COEFF67 (VLV_DISPLAY_BASE + 0x6990C)
9708 #define _CGM_PIPE_B_CSC_COEFF8  (VLV_DISPLAY_BASE + 0x69910)
9709 #define _CGM_PIPE_B_DEGAMMA     (VLV_DISPLAY_BASE + 0x68000)
9710 #define _CGM_PIPE_B_GAMMA       (VLV_DISPLAY_BASE + 0x69000)
9711 #define _CGM_PIPE_B_MODE        (VLV_DISPLAY_BASE + 0x69A00)
9712
9713 #define CGM_PIPE_CSC_COEFF01(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF01, _CGM_PIPE_B_CSC_COEFF01)
9714 #define CGM_PIPE_CSC_COEFF23(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF23, _CGM_PIPE_B_CSC_COEFF23)
9715 #define CGM_PIPE_CSC_COEFF45(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF45, _CGM_PIPE_B_CSC_COEFF45)
9716 #define CGM_PIPE_CSC_COEFF67(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF67, _CGM_PIPE_B_CSC_COEFF67)
9717 #define CGM_PIPE_CSC_COEFF8(pipe)       _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF8, _CGM_PIPE_B_CSC_COEFF8)
9718 #define CGM_PIPE_DEGAMMA(pipe, i, w)    _MMIO(_PIPE(pipe, _CGM_PIPE_A_DEGAMMA, _CGM_PIPE_B_DEGAMMA) + (i) * 8 + (w) * 4)
9719 #define CGM_PIPE_GAMMA(pipe, i, w)      _MMIO(_PIPE(pipe, _CGM_PIPE_A_GAMMA, _CGM_PIPE_B_GAMMA) + (i) * 8 + (w) * 4)
9720 #define CGM_PIPE_MODE(pipe)             _MMIO_PIPE(pipe, _CGM_PIPE_A_MODE, _CGM_PIPE_B_MODE)
9721
9722 /* MIPI DSI registers */
9723
9724 #define _MIPI_PORT(port, a, c)  (((port) == PORT_A) ? a : c)    /* ports A and C only */
9725 #define _MMIO_MIPI(port, a, c)  _MMIO(_MIPI_PORT(port, a, c))
9726
9727 #define MIPIO_TXESC_CLK_DIV1                    _MMIO(0x160004)
9728 #define  GLK_TX_ESC_CLK_DIV1_MASK                       0x3FF
9729 #define MIPIO_TXESC_CLK_DIV2                    _MMIO(0x160008)
9730 #define  GLK_TX_ESC_CLK_DIV2_MASK                       0x3FF
9731
9732 #define _ICL_DSI_ESC_CLK_DIV0           0x6b090
9733 #define _ICL_DSI_ESC_CLK_DIV1           0x6b890
9734 #define ICL_DSI_ESC_CLK_DIV(port)       _MMIO_PORT((port),      \
9735                                                         _ICL_DSI_ESC_CLK_DIV0, \
9736                                                         _ICL_DSI_ESC_CLK_DIV1)
9737 #define _ICL_DPHY_ESC_CLK_DIV0          0x162190
9738 #define _ICL_DPHY_ESC_CLK_DIV1          0x6C190
9739 #define ICL_DPHY_ESC_CLK_DIV(port)      _MMIO_PORT((port),      \
9740                                                 _ICL_DPHY_ESC_CLK_DIV0, \
9741                                                 _ICL_DPHY_ESC_CLK_DIV1)
9742 #define  ICL_BYTE_CLK_PER_ESC_CLK_MASK          (0x1f << 16)
9743 #define  ICL_BYTE_CLK_PER_ESC_CLK_SHIFT 16
9744 #define  ICL_ESC_CLK_DIV_MASK                   0x1ff
9745 #define  ICL_ESC_CLK_DIV_SHIFT                  0
9746 #define DSI_MAX_ESC_CLK                 20000           /* in KHz */
9747
9748 /* Gen4+ Timestamp and Pipe Frame time stamp registers */
9749 #define GEN4_TIMESTAMP          _MMIO(0x2358)
9750 #define ILK_TIMESTAMP_HI        _MMIO(0x70070)
9751 #define IVB_TIMESTAMP_CTR       _MMIO(0x44070)
9752
9753 #define GEN9_TIMESTAMP_OVERRIDE                         _MMIO(0x44074)
9754 #define  GEN9_TIMESTAMP_OVERRIDE_US_COUNTER_DIVIDER_SHIFT       0
9755 #define  GEN9_TIMESTAMP_OVERRIDE_US_COUNTER_DIVIDER_MASK        0x3ff
9756 #define  GEN9_TIMESTAMP_OVERRIDE_US_COUNTER_DENOMINATOR_SHIFT   12
9757 #define  GEN9_TIMESTAMP_OVERRIDE_US_COUNTER_DENOMINATOR_MASK    (0xf << 12)
9758
9759 #define _PIPE_FRMTMSTMP_A               0x70048
9760 #define PIPE_FRMTMSTMP(pipe)            \
9761                         _MMIO_PIPE2(pipe, _PIPE_FRMTMSTMP_A)
9762
9763 /* BXT MIPI clock controls */
9764 #define BXT_MAX_VAR_OUTPUT_KHZ                  39500
9765
9766 #define BXT_MIPI_CLOCK_CTL                      _MMIO(0x46090)
9767 #define  BXT_MIPI1_DIV_SHIFT                    26
9768 #define  BXT_MIPI2_DIV_SHIFT                    10
9769 #define  BXT_MIPI_DIV_SHIFT(port)               \
9770                         _MIPI_PORT(port, BXT_MIPI1_DIV_SHIFT, \
9771                                         BXT_MIPI2_DIV_SHIFT)
9772
9773 /* TX control divider to select actual TX clock output from (8x/var) */
9774 #define  BXT_MIPI1_TX_ESCLK_SHIFT               26
9775 #define  BXT_MIPI2_TX_ESCLK_SHIFT               10
9776 #define  BXT_MIPI_TX_ESCLK_SHIFT(port)          \
9777                         _MIPI_PORT(port, BXT_MIPI1_TX_ESCLK_SHIFT, \
9778                                         BXT_MIPI2_TX_ESCLK_SHIFT)
9779 #define  BXT_MIPI1_TX_ESCLK_FIXDIV_MASK         (0x3F << 26)
9780 #define  BXT_MIPI2_TX_ESCLK_FIXDIV_MASK         (0x3F << 10)
9781 #define  BXT_MIPI_TX_ESCLK_FIXDIV_MASK(port)    \
9782                         _MIPI_PORT(port, BXT_MIPI1_TX_ESCLK_FIXDIV_MASK, \
9783                                         BXT_MIPI2_TX_ESCLK_FIXDIV_MASK)
9784 #define  BXT_MIPI_TX_ESCLK_DIVIDER(port, val)   \
9785                 (((val) & 0x3F) << BXT_MIPI_TX_ESCLK_SHIFT(port))
9786 /* RX upper control divider to select actual RX clock output from 8x */
9787 #define  BXT_MIPI1_RX_ESCLK_UPPER_SHIFT         21
9788 #define  BXT_MIPI2_RX_ESCLK_UPPER_SHIFT         5
9789 #define  BXT_MIPI_RX_ESCLK_UPPER_SHIFT(port)            \
9790                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_UPPER_SHIFT, \
9791                                         BXT_MIPI2_RX_ESCLK_UPPER_SHIFT)
9792 #define  BXT_MIPI1_RX_ESCLK_UPPER_FIXDIV_MASK           (3 << 21)
9793 #define  BXT_MIPI2_RX_ESCLK_UPPER_FIXDIV_MASK           (3 << 5)
9794 #define  BXT_MIPI_RX_ESCLK_UPPER_FIXDIV_MASK(port)      \
9795                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_UPPER_FIXDIV_MASK, \
9796                                         BXT_MIPI2_RX_ESCLK_UPPER_FIXDIV_MASK)
9797 #define  BXT_MIPI_RX_ESCLK_UPPER_DIVIDER(port, val)     \
9798                 (((val) & 3) << BXT_MIPI_RX_ESCLK_UPPER_SHIFT(port))
9799 /* 8/3X divider to select the actual 8/3X clock output from 8x */
9800 #define  BXT_MIPI1_8X_BY3_SHIFT                19
9801 #define  BXT_MIPI2_8X_BY3_SHIFT                3
9802 #define  BXT_MIPI_8X_BY3_SHIFT(port)          \
9803                         _MIPI_PORT(port, BXT_MIPI1_8X_BY3_SHIFT, \
9804                                         BXT_MIPI2_8X_BY3_SHIFT)
9805 #define  BXT_MIPI1_8X_BY3_DIVIDER_MASK         (3 << 19)
9806 #define  BXT_MIPI2_8X_BY3_DIVIDER_MASK         (3 << 3)
9807 #define  BXT_MIPI_8X_BY3_DIVIDER_MASK(port)    \
9808                         _MIPI_PORT(port, BXT_MIPI1_8X_BY3_DIVIDER_MASK, \
9809                                                 BXT_MIPI2_8X_BY3_DIVIDER_MASK)
9810 #define  BXT_MIPI_8X_BY3_DIVIDER(port, val)    \
9811                         (((val) & 3) << BXT_MIPI_8X_BY3_SHIFT(port))
9812 /* RX lower control divider to select actual RX clock output from 8x */
9813 #define  BXT_MIPI1_RX_ESCLK_LOWER_SHIFT         16
9814 #define  BXT_MIPI2_RX_ESCLK_LOWER_SHIFT         0
9815 #define  BXT_MIPI_RX_ESCLK_LOWER_SHIFT(port)            \
9816                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_LOWER_SHIFT, \
9817                                         BXT_MIPI2_RX_ESCLK_LOWER_SHIFT)
9818 #define  BXT_MIPI1_RX_ESCLK_LOWER_FIXDIV_MASK           (3 << 16)
9819 #define  BXT_MIPI2_RX_ESCLK_LOWER_FIXDIV_MASK           (3 << 0)
9820 #define  BXT_MIPI_RX_ESCLK_LOWER_FIXDIV_MASK(port)      \
9821                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_LOWER_FIXDIV_MASK, \
9822                                         BXT_MIPI2_RX_ESCLK_LOWER_FIXDIV_MASK)
9823 #define  BXT_MIPI_RX_ESCLK_LOWER_DIVIDER(port, val)     \
9824                 (((val) & 3) << BXT_MIPI_RX_ESCLK_LOWER_SHIFT(port))
9825
9826 #define RX_DIVIDER_BIT_1_2                     0x3
9827 #define RX_DIVIDER_BIT_3_4                     0xC
9828
9829 /* BXT MIPI mode configure */
9830 #define  _BXT_MIPIA_TRANS_HACTIVE                       0x6B0F8
9831 #define  _BXT_MIPIC_TRANS_HACTIVE                       0x6B8F8
9832 #define  BXT_MIPI_TRANS_HACTIVE(tc)     _MMIO_MIPI(tc, \
9833                 _BXT_MIPIA_TRANS_HACTIVE, _BXT_MIPIC_TRANS_HACTIVE)
9834
9835 #define  _BXT_MIPIA_TRANS_VACTIVE                       0x6B0FC
9836 #define  _BXT_MIPIC_TRANS_VACTIVE                       0x6B8FC
9837 #define  BXT_MIPI_TRANS_VACTIVE(tc)     _MMIO_MIPI(tc, \
9838                 _BXT_MIPIA_TRANS_VACTIVE, _BXT_MIPIC_TRANS_VACTIVE)
9839
9840 #define  _BXT_MIPIA_TRANS_VTOTAL                        0x6B100
9841 #define  _BXT_MIPIC_TRANS_VTOTAL                        0x6B900
9842 #define  BXT_MIPI_TRANS_VTOTAL(tc)      _MMIO_MIPI(tc, \
9843                 _BXT_MIPIA_TRANS_VTOTAL, _BXT_MIPIC_TRANS_VTOTAL)
9844
9845 #define BXT_DSI_PLL_CTL                 _MMIO(0x161000)
9846 #define  BXT_DSI_PLL_PVD_RATIO_SHIFT    16
9847 #define  BXT_DSI_PLL_PVD_RATIO_MASK     (3 << BXT_DSI_PLL_PVD_RATIO_SHIFT)
9848 #define  BXT_DSI_PLL_PVD_RATIO_1        (1 << BXT_DSI_PLL_PVD_RATIO_SHIFT)
9849 #define  BXT_DSIC_16X_BY1               (0 << 10)
9850 #define  BXT_DSIC_16X_BY2               (1 << 10)
9851 #define  BXT_DSIC_16X_BY3               (2 << 10)
9852 #define  BXT_DSIC_16X_BY4               (3 << 10)
9853 #define  BXT_DSIC_16X_MASK              (3 << 10)
9854 #define  BXT_DSIA_16X_BY1               (0 << 8)
9855 #define  BXT_DSIA_16X_BY2               (1 << 8)
9856 #define  BXT_DSIA_16X_BY3               (2 << 8)
9857 #define  BXT_DSIA_16X_BY4               (3 << 8)
9858 #define  BXT_DSIA_16X_MASK              (3 << 8)
9859 #define  BXT_DSI_FREQ_SEL_SHIFT         8
9860 #define  BXT_DSI_FREQ_SEL_MASK          (0xF << BXT_DSI_FREQ_SEL_SHIFT)
9861
9862 #define BXT_DSI_PLL_RATIO_MAX           0x7D
9863 #define BXT_DSI_PLL_RATIO_MIN           0x22
9864 #define GLK_DSI_PLL_RATIO_MAX           0x6F
9865 #define GLK_DSI_PLL_RATIO_MIN           0x22
9866 #define BXT_DSI_PLL_RATIO_MASK          0xFF
9867 #define BXT_REF_CLOCK_KHZ               19200
9868
9869 #define BXT_DSI_PLL_ENABLE              _MMIO(0x46080)
9870 #define  BXT_DSI_PLL_DO_ENABLE          (1 << 31)
9871 #define  BXT_DSI_PLL_LOCKED             (1 << 30)
9872
9873 #define _MIPIA_PORT_CTRL                        (VLV_DISPLAY_BASE + 0x61190)
9874 #define _MIPIC_PORT_CTRL                        (VLV_DISPLAY_BASE + 0x61700)
9875 #define MIPI_PORT_CTRL(port)    _MMIO_MIPI(port, _MIPIA_PORT_CTRL, _MIPIC_PORT_CTRL)
9876
9877  /* BXT port control */
9878 #define _BXT_MIPIA_PORT_CTRL                            0x6B0C0
9879 #define _BXT_MIPIC_PORT_CTRL                            0x6B8C0
9880 #define BXT_MIPI_PORT_CTRL(tc)  _MMIO_MIPI(tc, _BXT_MIPIA_PORT_CTRL, _BXT_MIPIC_PORT_CTRL)
9881
9882 /* ICL DSI MODE control */
9883 #define _ICL_DSI_IO_MODECTL_0                           0x6B094
9884 #define _ICL_DSI_IO_MODECTL_1                           0x6B894
9885 #define ICL_DSI_IO_MODECTL(port)        _MMIO_PORT(port,        \
9886                                                     _ICL_DSI_IO_MODECTL_0, \
9887                                                     _ICL_DSI_IO_MODECTL_1)
9888 #define  COMBO_PHY_MODE_DSI                             (1 << 0)
9889
9890 #define BXT_P_DSI_REGULATOR_CFG                 _MMIO(0x160020)
9891 #define  STAP_SELECT                                    (1 << 0)
9892
9893 #define BXT_P_DSI_REGULATOR_TX_CTRL             _MMIO(0x160054)
9894 #define  HS_IO_CTRL_SELECT                              (1 << 0)
9895
9896 #define  DPI_ENABLE                                     (1 << 31) /* A + C */
9897 #define  MIPIA_MIPI4DPHY_DELAY_COUNT_SHIFT              27
9898 #define  MIPIA_MIPI4DPHY_DELAY_COUNT_MASK               (0xf << 27)
9899 #define  DUAL_LINK_MODE_SHIFT                           26
9900 #define  DUAL_LINK_MODE_MASK                            (1 << 26)
9901 #define  DUAL_LINK_MODE_FRONT_BACK                      (0 << 26)
9902 #define  DUAL_LINK_MODE_PIXEL_ALTERNATIVE               (1 << 26)
9903 #define  DITHERING_ENABLE                               (1 << 25) /* A + C */
9904 #define  FLOPPED_HSTX                                   (1 << 23)
9905 #define  DE_INVERT                                      (1 << 19) /* XXX */
9906 #define  MIPIA_FLISDSI_DELAY_COUNT_SHIFT                18
9907 #define  MIPIA_FLISDSI_DELAY_COUNT_MASK                 (0xf << 18)
9908 #define  AFE_LATCHOUT                                   (1 << 17)
9909 #define  LP_OUTPUT_HOLD                                 (1 << 16)
9910 #define  MIPIC_FLISDSI_DELAY_COUNT_HIGH_SHIFT           15
9911 #define  MIPIC_FLISDSI_DELAY_COUNT_HIGH_MASK            (1 << 15)
9912 #define  MIPIC_MIPI4DPHY_DELAY_COUNT_SHIFT              11
9913 #define  MIPIC_MIPI4DPHY_DELAY_COUNT_MASK               (0xf << 11)
9914 #define  CSB_SHIFT                                      9
9915 #define  CSB_MASK                                       (3 << 9)
9916 #define  CSB_20MHZ                                      (0 << 9)
9917 #define  CSB_10MHZ                                      (1 << 9)
9918 #define  CSB_40MHZ                                      (2 << 9)
9919 #define  BANDGAP_MASK                                   (1 << 8)
9920 #define  BANDGAP_PNW_CIRCUIT                            (0 << 8)
9921 #define  BANDGAP_LNC_CIRCUIT                            (1 << 8)
9922 #define  MIPIC_FLISDSI_DELAY_COUNT_LOW_SHIFT            5
9923 #define  MIPIC_FLISDSI_DELAY_COUNT_LOW_MASK             (7 << 5)
9924 #define  TEARING_EFFECT_DELAY                           (1 << 4) /* A + C */
9925 #define  TEARING_EFFECT_SHIFT                           2 /* A + C */
9926 #define  TEARING_EFFECT_MASK                            (3 << 2)
9927 #define  TEARING_EFFECT_OFF                             (0 << 2)
9928 #define  TEARING_EFFECT_DSI                             (1 << 2)
9929 #define  TEARING_EFFECT_GPIO                            (2 << 2)
9930 #define  LANE_CONFIGURATION_SHIFT                       0
9931 #define  LANE_CONFIGURATION_MASK                        (3 << 0)
9932 #define  LANE_CONFIGURATION_4LANE                       (0 << 0)
9933 #define  LANE_CONFIGURATION_DUAL_LINK_A                 (1 << 0)
9934 #define  LANE_CONFIGURATION_DUAL_LINK_B                 (2 << 0)
9935
9936 #define _MIPIA_TEARING_CTRL                     (VLV_DISPLAY_BASE + 0x61194)
9937 #define _MIPIC_TEARING_CTRL                     (VLV_DISPLAY_BASE + 0x61704)
9938 #define MIPI_TEARING_CTRL(port)                 _MMIO_MIPI(port, _MIPIA_TEARING_CTRL, _MIPIC_TEARING_CTRL)
9939 #define  TEARING_EFFECT_DELAY_SHIFT                     0
9940 #define  TEARING_EFFECT_DELAY_MASK                      (0xffff << 0)
9941
9942 /* XXX: all bits reserved */
9943 #define _MIPIA_AUTOPWG                  (VLV_DISPLAY_BASE + 0x611a0)
9944
9945 /* MIPI DSI Controller and D-PHY registers */
9946
9947 #define _MIPIA_DEVICE_READY             (dev_priv->mipi_mmio_base + 0xb000)
9948 #define _MIPIC_DEVICE_READY             (dev_priv->mipi_mmio_base + 0xb800)
9949 #define MIPI_DEVICE_READY(port)         _MMIO_MIPI(port, _MIPIA_DEVICE_READY, _MIPIC_DEVICE_READY)
9950 #define  BUS_POSSESSION                                 (1 << 3) /* set to give bus to receiver */
9951 #define  ULPS_STATE_MASK                                (3 << 1)
9952 #define  ULPS_STATE_ENTER                               (2 << 1)
9953 #define  ULPS_STATE_EXIT                                (1 << 1)
9954 #define  ULPS_STATE_NORMAL_OPERATION                    (0 << 1)
9955 #define  DEVICE_READY                                   (1 << 0)
9956
9957 #define _MIPIA_INTR_STAT                (dev_priv->mipi_mmio_base + 0xb004)
9958 #define _MIPIC_INTR_STAT                (dev_priv->mipi_mmio_base + 0xb804)
9959 #define MIPI_INTR_STAT(port)            _MMIO_MIPI(port, _MIPIA_INTR_STAT, _MIPIC_INTR_STAT)
9960 #define _MIPIA_INTR_EN                  (dev_priv->mipi_mmio_base + 0xb008)
9961 #define _MIPIC_INTR_EN                  (dev_priv->mipi_mmio_base + 0xb808)
9962 #define MIPI_INTR_EN(port)              _MMIO_MIPI(port, _MIPIA_INTR_EN, _MIPIC_INTR_EN)
9963 #define  TEARING_EFFECT                                 (1 << 31)
9964 #define  SPL_PKT_SENT_INTERRUPT                         (1 << 30)
9965 #define  GEN_READ_DATA_AVAIL                            (1 << 29)
9966 #define  LP_GENERIC_WR_FIFO_FULL                        (1 << 28)
9967 #define  HS_GENERIC_WR_FIFO_FULL                        (1 << 27)
9968 #define  RX_PROT_VIOLATION                              (1 << 26)
9969 #define  RX_INVALID_TX_LENGTH                           (1 << 25)
9970 #define  ACK_WITH_NO_ERROR                              (1 << 24)
9971 #define  TURN_AROUND_ACK_TIMEOUT                        (1 << 23)
9972 #define  LP_RX_TIMEOUT                                  (1 << 22)
9973 #define  HS_TX_TIMEOUT                                  (1 << 21)
9974 #define  DPI_FIFO_UNDERRUN                              (1 << 20)
9975 #define  LOW_CONTENTION                                 (1 << 19)
9976 #define  HIGH_CONTENTION                                (1 << 18)
9977 #define  TXDSI_VC_ID_INVALID                            (1 << 17)
9978 #define  TXDSI_DATA_TYPE_NOT_RECOGNISED                 (1 << 16)
9979 #define  TXCHECKSUM_ERROR                               (1 << 15)
9980 #define  TXECC_MULTIBIT_ERROR                           (1 << 14)
9981 #define  TXECC_SINGLE_BIT_ERROR                         (1 << 13)
9982 #define  TXFALSE_CONTROL_ERROR                          (1 << 12)
9983 #define  RXDSI_VC_ID_INVALID                            (1 << 11)
9984 #define  RXDSI_DATA_TYPE_NOT_REGOGNISED                 (1 << 10)
9985 #define  RXCHECKSUM_ERROR                               (1 << 9)
9986 #define  RXECC_MULTIBIT_ERROR                           (1 << 8)
9987 #define  RXECC_SINGLE_BIT_ERROR                         (1 << 7)
9988 #define  RXFALSE_CONTROL_ERROR                          (1 << 6)
9989 #define  RXHS_RECEIVE_TIMEOUT_ERROR                     (1 << 5)
9990 #define  RX_LP_TX_SYNC_ERROR                            (1 << 4)
9991 #define  RXEXCAPE_MODE_ENTRY_ERROR                      (1 << 3)
9992 #define  RXEOT_SYNC_ERROR                               (1 << 2)
9993 #define  RXSOT_SYNC_ERROR                               (1 << 1)
9994 #define  RXSOT_ERROR                                    (1 << 0)
9995
9996 #define _MIPIA_DSI_FUNC_PRG             (dev_priv->mipi_mmio_base + 0xb00c)
9997 #define _MIPIC_DSI_FUNC_PRG             (dev_priv->mipi_mmio_base + 0xb80c)
9998 #define MIPI_DSI_FUNC_PRG(port)         _MMIO_MIPI(port, _MIPIA_DSI_FUNC_PRG, _MIPIC_DSI_FUNC_PRG)
9999 #define  CMD_MODE_DATA_WIDTH_MASK                       (7 << 13)
10000 #define  CMD_MODE_NOT_SUPPORTED                         (0 << 13)
10001 #define  CMD_MODE_DATA_WIDTH_16_BIT                     (1 << 13)
10002 #define  CMD_MODE_DATA_WIDTH_9_BIT                      (2 << 13)
10003 #define  CMD_MODE_DATA_WIDTH_8_BIT                      (3 << 13)
10004 #define  CMD_MODE_DATA_WIDTH_OPTION1                    (4 << 13)
10005 #define  CMD_MODE_DATA_WIDTH_OPTION2                    (5 << 13)
10006 #define  VID_MODE_FORMAT_MASK                           (0xf << 7)
10007 #define  VID_MODE_NOT_SUPPORTED                         (0 << 7)
10008 #define  VID_MODE_FORMAT_RGB565                         (1 << 7)
10009 #define  VID_MODE_FORMAT_RGB666_PACKED                  (2 << 7)
10010 #define  VID_MODE_FORMAT_RGB666                         (3 << 7)
10011 #define  VID_MODE_FORMAT_RGB888                         (4 << 7)
10012 #define  CMD_MODE_CHANNEL_NUMBER_SHIFT                  5
10013 #define  CMD_MODE_CHANNEL_NUMBER_MASK                   (3 << 5)
10014 #define  VID_MODE_CHANNEL_NUMBER_SHIFT                  3
10015 #define  VID_MODE_CHANNEL_NUMBER_MASK                   (3 << 3)
10016 #define  DATA_LANES_PRG_REG_SHIFT                       0
10017 #define  DATA_LANES_PRG_REG_MASK                        (7 << 0)
10018
10019 #define _MIPIA_HS_TX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb010)
10020 #define _MIPIC_HS_TX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb810)
10021 #define MIPI_HS_TX_TIMEOUT(port)        _MMIO_MIPI(port, _MIPIA_HS_TX_TIMEOUT, _MIPIC_HS_TX_TIMEOUT)
10022 #define  HIGH_SPEED_TX_TIMEOUT_COUNTER_MASK             0xffffff
10023
10024 #define _MIPIA_LP_RX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb014)
10025 #define _MIPIC_LP_RX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb814)
10026 #define MIPI_LP_RX_TIMEOUT(port)        _MMIO_MIPI(port, _MIPIA_LP_RX_TIMEOUT, _MIPIC_LP_RX_TIMEOUT)
10027 #define  LOW_POWER_RX_TIMEOUT_COUNTER_MASK              0xffffff
10028
10029 #define _MIPIA_TURN_AROUND_TIMEOUT      (dev_priv->mipi_mmio_base + 0xb018)
10030 #define _MIPIC_TURN_AROUND_TIMEOUT      (dev_priv->mipi_mmio_base + 0xb818)
10031 #define MIPI_TURN_AROUND_TIMEOUT(port)  _MMIO_MIPI(port, _MIPIA_TURN_AROUND_TIMEOUT, _MIPIC_TURN_AROUND_TIMEOUT)
10032 #define  TURN_AROUND_TIMEOUT_MASK                       0x3f
10033
10034 #define _MIPIA_DEVICE_RESET_TIMER       (dev_priv->mipi_mmio_base + 0xb01c)
10035 #define _MIPIC_DEVICE_RESET_TIMER       (dev_priv->mipi_mmio_base + 0xb81c)
10036 #define MIPI_DEVICE_RESET_TIMER(port)   _MMIO_MIPI(port, _MIPIA_DEVICE_RESET_TIMER, _MIPIC_DEVICE_RESET_TIMER)
10037 #define  DEVICE_RESET_TIMER_MASK                        0xffff
10038
10039 #define _MIPIA_DPI_RESOLUTION           (dev_priv->mipi_mmio_base + 0xb020)
10040 #define _MIPIC_DPI_RESOLUTION           (dev_priv->mipi_mmio_base + 0xb820)
10041 #define MIPI_DPI_RESOLUTION(port)       _MMIO_MIPI(port, _MIPIA_DPI_RESOLUTION, _MIPIC_DPI_RESOLUTION)
10042 #define  VERTICAL_ADDRESS_SHIFT                         16
10043 #define  VERTICAL_ADDRESS_MASK                          (0xffff << 16)
10044 #define  HORIZONTAL_ADDRESS_SHIFT                       0
10045 #define  HORIZONTAL_ADDRESS_MASK                        0xffff
10046
10047 #define _MIPIA_DBI_FIFO_THROTTLE        (dev_priv->mipi_mmio_base + 0xb024)
10048 #define _MIPIC_DBI_FIFO_THROTTLE        (dev_priv->mipi_mmio_base + 0xb824)
10049 #define MIPI_DBI_FIFO_THROTTLE(port)    _MMIO_MIPI(port, _MIPIA_DBI_FIFO_THROTTLE, _MIPIC_DBI_FIFO_THROTTLE)
10050 #define  DBI_FIFO_EMPTY_HALF                            (0 << 0)
10051 #define  DBI_FIFO_EMPTY_QUARTER                         (1 << 0)
10052 #define  DBI_FIFO_EMPTY_7_LOCATIONS                     (2 << 0)
10053
10054 /* regs below are bits 15:0 */
10055 #define _MIPIA_HSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb028)
10056 #define _MIPIC_HSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb828)
10057 #define MIPI_HSYNC_PADDING_COUNT(port)  _MMIO_MIPI(port, _MIPIA_HSYNC_PADDING_COUNT, _MIPIC_HSYNC_PADDING_COUNT)
10058
10059 #define _MIPIA_HBP_COUNT                (dev_priv->mipi_mmio_base + 0xb02c)
10060 #define _MIPIC_HBP_COUNT                (dev_priv->mipi_mmio_base + 0xb82c)
10061 #define MIPI_HBP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_HBP_COUNT, _MIPIC_HBP_COUNT)
10062
10063 #define _MIPIA_HFP_COUNT                (dev_priv->mipi_mmio_base + 0xb030)
10064 #define _MIPIC_HFP_COUNT                (dev_priv->mipi_mmio_base + 0xb830)
10065 #define MIPI_HFP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_HFP_COUNT, _MIPIC_HFP_COUNT)
10066
10067 #define _MIPIA_HACTIVE_AREA_COUNT       (dev_priv->mipi_mmio_base + 0xb034)
10068 #define _MIPIC_HACTIVE_AREA_COUNT       (dev_priv->mipi_mmio_base + 0xb834)
10069 #define MIPI_HACTIVE_AREA_COUNT(port)   _MMIO_MIPI(port, _MIPIA_HACTIVE_AREA_COUNT, _MIPIC_HACTIVE_AREA_COUNT)
10070
10071 #define _MIPIA_VSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb038)
10072 #define _MIPIC_VSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb838)
10073 #define MIPI_VSYNC_PADDING_COUNT(port)  _MMIO_MIPI(port, _MIPIA_VSYNC_PADDING_COUNT, _MIPIC_VSYNC_PADDING_COUNT)
10074
10075 #define _MIPIA_VBP_COUNT                (dev_priv->mipi_mmio_base + 0xb03c)
10076 #define _MIPIC_VBP_COUNT                (dev_priv->mipi_mmio_base + 0xb83c)
10077 #define MIPI_VBP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_VBP_COUNT, _MIPIC_VBP_COUNT)
10078
10079 #define _MIPIA_VFP_COUNT                (dev_priv->mipi_mmio_base + 0xb040)
10080 #define _MIPIC_VFP_COUNT                (dev_priv->mipi_mmio_base + 0xb840)
10081 #define MIPI_VFP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_VFP_COUNT, _MIPIC_VFP_COUNT)
10082
10083 #define _MIPIA_HIGH_LOW_SWITCH_COUNT    (dev_priv->mipi_mmio_base + 0xb044)
10084 #define _MIPIC_HIGH_LOW_SWITCH_COUNT    (dev_priv->mipi_mmio_base + 0xb844)
10085 #define MIPI_HIGH_LOW_SWITCH_COUNT(port)        _MMIO_MIPI(port,        _MIPIA_HIGH_LOW_SWITCH_COUNT, _MIPIC_HIGH_LOW_SWITCH_COUNT)
10086
10087 /* regs above are bits 15:0 */
10088
10089 #define _MIPIA_DPI_CONTROL              (dev_priv->mipi_mmio_base + 0xb048)
10090 #define _MIPIC_DPI_CONTROL              (dev_priv->mipi_mmio_base + 0xb848)
10091 #define MIPI_DPI_CONTROL(port)          _MMIO_MIPI(port, _MIPIA_DPI_CONTROL, _MIPIC_DPI_CONTROL)
10092 #define  DPI_LP_MODE                                    (1 << 6)
10093 #define  BACKLIGHT_OFF                                  (1 << 5)
10094 #define  BACKLIGHT_ON                                   (1 << 4)
10095 #define  COLOR_MODE_OFF                                 (1 << 3)
10096 #define  COLOR_MODE_ON                                  (1 << 2)
10097 #define  TURN_ON                                        (1 << 1)
10098 #define  SHUTDOWN                                       (1 << 0)
10099
10100 #define _MIPIA_DPI_DATA                 (dev_priv->mipi_mmio_base + 0xb04c)
10101 #define _MIPIC_DPI_DATA                 (dev_priv->mipi_mmio_base + 0xb84c)
10102 #define MIPI_DPI_DATA(port)             _MMIO_MIPI(port, _MIPIA_DPI_DATA, _MIPIC_DPI_DATA)
10103 #define  COMMAND_BYTE_SHIFT                             0
10104 #define  COMMAND_BYTE_MASK                              (0x3f << 0)
10105
10106 #define _MIPIA_INIT_COUNT               (dev_priv->mipi_mmio_base + 0xb050)
10107 #define _MIPIC_INIT_COUNT               (dev_priv->mipi_mmio_base + 0xb850)
10108 #define MIPI_INIT_COUNT(port)           _MMIO_MIPI(port, _MIPIA_INIT_COUNT, _MIPIC_INIT_COUNT)
10109 #define  MASTER_INIT_TIMER_SHIFT                        0
10110 #define  MASTER_INIT_TIMER_MASK                         (0xffff << 0)
10111
10112 #define _MIPIA_MAX_RETURN_PKT_SIZE      (dev_priv->mipi_mmio_base + 0xb054)
10113 #define _MIPIC_MAX_RETURN_PKT_SIZE      (dev_priv->mipi_mmio_base + 0xb854)
10114 #define MIPI_MAX_RETURN_PKT_SIZE(port)  _MMIO_MIPI(port, \
10115                         _MIPIA_MAX_RETURN_PKT_SIZE, _MIPIC_MAX_RETURN_PKT_SIZE)
10116 #define  MAX_RETURN_PKT_SIZE_SHIFT                      0
10117 #define  MAX_RETURN_PKT_SIZE_MASK                       (0x3ff << 0)
10118
10119 #define _MIPIA_VIDEO_MODE_FORMAT        (dev_priv->mipi_mmio_base + 0xb058)
10120 #define _MIPIC_VIDEO_MODE_FORMAT        (dev_priv->mipi_mmio_base + 0xb858)
10121 #define MIPI_VIDEO_MODE_FORMAT(port)    _MMIO_MIPI(port, _MIPIA_VIDEO_MODE_FORMAT, _MIPIC_VIDEO_MODE_FORMAT)
10122 #define  RANDOM_DPI_DISPLAY_RESOLUTION                  (1 << 4)
10123 #define  DISABLE_VIDEO_BTA                              (1 << 3)
10124 #define  IP_TG_CONFIG                                   (1 << 2)
10125 #define  VIDEO_MODE_NON_BURST_WITH_SYNC_PULSE           (1 << 0)
10126 #define  VIDEO_MODE_NON_BURST_WITH_SYNC_EVENTS          (2 << 0)
10127 #define  VIDEO_MODE_BURST                               (3 << 0)
10128
10129 #define _MIPIA_EOT_DISABLE              (dev_priv->mipi_mmio_base + 0xb05c)
10130 #define _MIPIC_EOT_DISABLE              (dev_priv->mipi_mmio_base + 0xb85c)
10131 #define MIPI_EOT_DISABLE(port)          _MMIO_MIPI(port, _MIPIA_EOT_DISABLE, _MIPIC_EOT_DISABLE)
10132 #define  BXT_DEFEATURE_DPI_FIFO_CTR                     (1 << 9)
10133 #define  BXT_DPHY_DEFEATURE_EN                          (1 << 8)
10134 #define  LP_RX_TIMEOUT_ERROR_RECOVERY_DISABLE           (1 << 7)
10135 #define  HS_RX_TIMEOUT_ERROR_RECOVERY_DISABLE           (1 << 6)
10136 #define  LOW_CONTENTION_RECOVERY_DISABLE                (1 << 5)
10137 #define  HIGH_CONTENTION_RECOVERY_DISABLE               (1 << 4)
10138 #define  TXDSI_TYPE_NOT_RECOGNISED_ERROR_RECOVERY_DISABLE (1 << 3)
10139 #define  TXECC_MULTIBIT_ERROR_RECOVERY_DISABLE          (1 << 2)
10140 #define  CLOCKSTOP                                      (1 << 1)
10141 #define  EOT_DISABLE                                    (1 << 0)
10142
10143 #define _MIPIA_LP_BYTECLK               (dev_priv->mipi_mmio_base + 0xb060)
10144 #define _MIPIC_LP_BYTECLK               (dev_priv->mipi_mmio_base + 0xb860)
10145 #define MIPI_LP_BYTECLK(port)           _MMIO_MIPI(port, _MIPIA_LP_BYTECLK, _MIPIC_LP_BYTECLK)
10146 #define  LP_BYTECLK_SHIFT                               0
10147 #define  LP_BYTECLK_MASK                                (0xffff << 0)
10148
10149 #define _MIPIA_TLPX_TIME_COUNT          (dev_priv->mipi_mmio_base + 0xb0a4)
10150 #define _MIPIC_TLPX_TIME_COUNT          (dev_priv->mipi_mmio_base + 0xb8a4)
10151 #define MIPI_TLPX_TIME_COUNT(port)       _MMIO_MIPI(port, _MIPIA_TLPX_TIME_COUNT, _MIPIC_TLPX_TIME_COUNT)
10152
10153 #define _MIPIA_CLK_LANE_TIMING          (dev_priv->mipi_mmio_base + 0xb098)
10154 #define _MIPIC_CLK_LANE_TIMING          (dev_priv->mipi_mmio_base + 0xb898)
10155 #define MIPI_CLK_LANE_TIMING(port)       _MMIO_MIPI(port, _MIPIA_CLK_LANE_TIMING, _MIPIC_CLK_LANE_TIMING)
10156
10157 /* bits 31:0 */
10158 #define _MIPIA_LP_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb064)
10159 #define _MIPIC_LP_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb864)
10160 #define MIPI_LP_GEN_DATA(port)          _MMIO_MIPI(port, _MIPIA_LP_GEN_DATA, _MIPIC_LP_GEN_DATA)
10161
10162 /* bits 31:0 */
10163 #define _MIPIA_HS_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb068)
10164 #define _MIPIC_HS_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb868)
10165 #define MIPI_HS_GEN_DATA(port)          _MMIO_MIPI(port, _MIPIA_HS_GEN_DATA, _MIPIC_HS_GEN_DATA)
10166
10167 #define _MIPIA_LP_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb06c)
10168 #define _MIPIC_LP_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb86c)
10169 #define MIPI_LP_GEN_CTRL(port)          _MMIO_MIPI(port, _MIPIA_LP_GEN_CTRL, _MIPIC_LP_GEN_CTRL)
10170 #define _MIPIA_HS_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb070)
10171 #define _MIPIC_HS_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb870)
10172 #define MIPI_HS_GEN_CTRL(port)          _MMIO_MIPI(port, _MIPIA_HS_GEN_CTRL, _MIPIC_HS_GEN_CTRL)
10173 #define  LONG_PACKET_WORD_COUNT_SHIFT                   8
10174 #define  LONG_PACKET_WORD_COUNT_MASK                    (0xffff << 8)
10175 #define  SHORT_PACKET_PARAM_SHIFT                       8
10176 #define  SHORT_PACKET_PARAM_MASK                        (0xffff << 8)
10177 #define  VIRTUAL_CHANNEL_SHIFT                          6
10178 #define  VIRTUAL_CHANNEL_MASK                           (3 << 6)
10179 #define  DATA_TYPE_SHIFT                                0
10180 #define  DATA_TYPE_MASK                                 (0x3f << 0)
10181 /* data type values, see include/video/mipi_display.h */
10182
10183 #define _MIPIA_GEN_FIFO_STAT            (dev_priv->mipi_mmio_base + 0xb074)
10184 #define _MIPIC_GEN_FIFO_STAT            (dev_priv->mipi_mmio_base + 0xb874)
10185 #define MIPI_GEN_FIFO_STAT(port)        _MMIO_MIPI(port, _MIPIA_GEN_FIFO_STAT, _MIPIC_GEN_FIFO_STAT)
10186 #define  DPI_FIFO_EMPTY                                 (1 << 28)
10187 #define  DBI_FIFO_EMPTY                                 (1 << 27)
10188 #define  LP_CTRL_FIFO_EMPTY                             (1 << 26)
10189 #define  LP_CTRL_FIFO_HALF_EMPTY                        (1 << 25)
10190 #define  LP_CTRL_FIFO_FULL                              (1 << 24)
10191 #define  HS_CTRL_FIFO_EMPTY                             (1 << 18)
10192 #define  HS_CTRL_FIFO_HALF_EMPTY                        (1 << 17)
10193 #define  HS_CTRL_FIFO_FULL                              (1 << 16)
10194 #define  LP_DATA_FIFO_EMPTY                             (1 << 10)
10195 #define  LP_DATA_FIFO_HALF_EMPTY                        (1 << 9)
10196 #define  LP_DATA_FIFO_FULL                              (1 << 8)
10197 #define  HS_DATA_FIFO_EMPTY                             (1 << 2)
10198 #define  HS_DATA_FIFO_HALF_EMPTY                        (1 << 1)
10199 #define  HS_DATA_FIFO_FULL                              (1 << 0)
10200
10201 #define _MIPIA_HS_LS_DBI_ENABLE         (dev_priv->mipi_mmio_base + 0xb078)
10202 #define _MIPIC_HS_LS_DBI_ENABLE         (dev_priv->mipi_mmio_base + 0xb878)
10203 #define MIPI_HS_LP_DBI_ENABLE(port)     _MMIO_MIPI(port, _MIPIA_HS_LS_DBI_ENABLE, _MIPIC_HS_LS_DBI_ENABLE)
10204 #define  DBI_HS_LP_MODE_MASK                            (1 << 0)
10205 #define  DBI_LP_MODE                                    (1 << 0)
10206 #define  DBI_HS_MODE                                    (0 << 0)
10207
10208 #define _MIPIA_DPHY_PARAM               (dev_priv->mipi_mmio_base + 0xb080)
10209 #define _MIPIC_DPHY_PARAM               (dev_priv->mipi_mmio_base + 0xb880)
10210 #define MIPI_DPHY_PARAM(port)           _MMIO_MIPI(port, _MIPIA_DPHY_PARAM, _MIPIC_DPHY_PARAM)
10211 #define  EXIT_ZERO_COUNT_SHIFT                          24
10212 #define  EXIT_ZERO_COUNT_MASK                           (0x3f << 24)
10213 #define  TRAIL_COUNT_SHIFT                              16
10214 #define  TRAIL_COUNT_MASK                               (0x1f << 16)
10215 #define  CLK_ZERO_COUNT_SHIFT                           8
10216 #define  CLK_ZERO_COUNT_MASK                            (0xff << 8)
10217 #define  PREPARE_COUNT_SHIFT                            0
10218 #define  PREPARE_COUNT_MASK                             (0x3f << 0)
10219
10220 /* bits 31:0 */
10221 #define _MIPIA_DBI_BW_CTRL              (dev_priv->mipi_mmio_base + 0xb084)
10222 #define _MIPIC_DBI_BW_CTRL              (dev_priv->mipi_mmio_base + 0xb884)
10223 #define MIPI_DBI_BW_CTRL(port)          _MMIO_MIPI(port, _MIPIA_DBI_BW_CTRL, _MIPIC_DBI_BW_CTRL)
10224
10225 #define _MIPIA_CLK_LANE_SWITCH_TIME_CNT         (dev_priv->mipi_mmio_base + 0xb088)
10226 #define _MIPIC_CLK_LANE_SWITCH_TIME_CNT         (dev_priv->mipi_mmio_base + 0xb888)
10227 #define MIPI_CLK_LANE_SWITCH_TIME_CNT(port)     _MMIO_MIPI(port, _MIPIA_CLK_LANE_SWITCH_TIME_CNT, _MIPIC_CLK_LANE_SWITCH_TIME_CNT)
10228 #define  LP_HS_SSW_CNT_SHIFT                            16
10229 #define  LP_HS_SSW_CNT_MASK                             (0xffff << 16)
10230 #define  HS_LP_PWR_SW_CNT_SHIFT                         0
10231 #define  HS_LP_PWR_SW_CNT_MASK                          (0xffff << 0)
10232
10233 #define _MIPIA_STOP_STATE_STALL         (dev_priv->mipi_mmio_base + 0xb08c)
10234 #define _MIPIC_STOP_STATE_STALL         (dev_priv->mipi_mmio_base + 0xb88c)
10235 #define MIPI_STOP_STATE_STALL(port)     _MMIO_MIPI(port, _MIPIA_STOP_STATE_STALL, _MIPIC_STOP_STATE_STALL)
10236 #define  STOP_STATE_STALL_COUNTER_SHIFT                 0
10237 #define  STOP_STATE_STALL_COUNTER_MASK                  (0xff << 0)
10238
10239 #define _MIPIA_INTR_STAT_REG_1          (dev_priv->mipi_mmio_base + 0xb090)
10240 #define _MIPIC_INTR_STAT_REG_1          (dev_priv->mipi_mmio_base + 0xb890)
10241 #define MIPI_INTR_STAT_REG_1(port)      _MMIO_MIPI(port, _MIPIA_INTR_STAT_REG_1, _MIPIC_INTR_STAT_REG_1)
10242 #define _MIPIA_INTR_EN_REG_1            (dev_priv->mipi_mmio_base + 0xb094)
10243 #define _MIPIC_INTR_EN_REG_1            (dev_priv->mipi_mmio_base + 0xb894)
10244 #define MIPI_INTR_EN_REG_1(port)        _MMIO_MIPI(port, _MIPIA_INTR_EN_REG_1, _MIPIC_INTR_EN_REG_1)
10245 #define  RX_CONTENTION_DETECTED                         (1 << 0)
10246
10247 /* XXX: only pipe A ?!? */
10248 #define MIPIA_DBI_TYPEC_CTRL            (dev_priv->mipi_mmio_base + 0xb100)
10249 #define  DBI_TYPEC_ENABLE                               (1 << 31)
10250 #define  DBI_TYPEC_WIP                                  (1 << 30)
10251 #define  DBI_TYPEC_OPTION_SHIFT                         28
10252 #define  DBI_TYPEC_OPTION_MASK                          (3 << 28)
10253 #define  DBI_TYPEC_FREQ_SHIFT                           24
10254 #define  DBI_TYPEC_FREQ_MASK                            (0xf << 24)
10255 #define  DBI_TYPEC_OVERRIDE                             (1 << 8)
10256 #define  DBI_TYPEC_OVERRIDE_COUNTER_SHIFT               0
10257 #define  DBI_TYPEC_OVERRIDE_COUNTER_MASK                (0xff << 0)
10258
10259
10260 /* MIPI adapter registers */
10261
10262 #define _MIPIA_CTRL                     (dev_priv->mipi_mmio_base + 0xb104)
10263 #define _MIPIC_CTRL                     (dev_priv->mipi_mmio_base + 0xb904)
10264 #define MIPI_CTRL(port)                 _MMIO_MIPI(port, _MIPIA_CTRL, _MIPIC_CTRL)
10265 #define  ESCAPE_CLOCK_DIVIDER_SHIFT                     5 /* A only */
10266 #define  ESCAPE_CLOCK_DIVIDER_MASK                      (3 << 5)
10267 #define  ESCAPE_CLOCK_DIVIDER_1                         (0 << 5)
10268 #define  ESCAPE_CLOCK_DIVIDER_2                         (1 << 5)
10269 #define  ESCAPE_CLOCK_DIVIDER_4                         (2 << 5)
10270 #define  READ_REQUEST_PRIORITY_SHIFT                    3
10271 #define  READ_REQUEST_PRIORITY_MASK                     (3 << 3)
10272 #define  READ_REQUEST_PRIORITY_LOW                      (0 << 3)
10273 #define  READ_REQUEST_PRIORITY_HIGH                     (3 << 3)
10274 #define  RGB_FLIP_TO_BGR                                (1 << 2)
10275
10276 #define  BXT_PIPE_SELECT_SHIFT                          7
10277 #define  BXT_PIPE_SELECT_MASK                           (7 << 7)
10278 #define  BXT_PIPE_SELECT(pipe)                          ((pipe) << 7)
10279 #define  GLK_PHY_STATUS_PORT_READY                      (1 << 31) /* RO */
10280 #define  GLK_ULPS_NOT_ACTIVE                            (1 << 30) /* RO */
10281 #define  GLK_MIPIIO_RESET_RELEASED                      (1 << 28)
10282 #define  GLK_CLOCK_LANE_STOP_STATE                      (1 << 27) /* RO */
10283 #define  GLK_DATA_LANE_STOP_STATE                       (1 << 26) /* RO */
10284 #define  GLK_LP_WAKE                                    (1 << 22)
10285 #define  GLK_LP11_LOW_PWR_MODE                          (1 << 21)
10286 #define  GLK_LP00_LOW_PWR_MODE                          (1 << 20)
10287 #define  GLK_FIREWALL_ENABLE                            (1 << 16)
10288 #define  BXT_PIXEL_OVERLAP_CNT_MASK                     (0xf << 10)
10289 #define  BXT_PIXEL_OVERLAP_CNT_SHIFT                    10
10290 #define  BXT_DSC_ENABLE                                 (1 << 3)
10291 #define  BXT_RGB_FLIP                                   (1 << 2)
10292 #define  GLK_MIPIIO_PORT_POWERED                        (1 << 1) /* RO */
10293 #define  GLK_MIPIIO_ENABLE                              (1 << 0)
10294
10295 #define _MIPIA_DATA_ADDRESS             (dev_priv->mipi_mmio_base + 0xb108)
10296 #define _MIPIC_DATA_ADDRESS             (dev_priv->mipi_mmio_base + 0xb908)
10297 #define MIPI_DATA_ADDRESS(port)         _MMIO_MIPI(port, _MIPIA_DATA_ADDRESS, _MIPIC_DATA_ADDRESS)
10298 #define  DATA_MEM_ADDRESS_SHIFT                         5
10299 #define  DATA_MEM_ADDRESS_MASK                          (0x7ffffff << 5)
10300 #define  DATA_VALID                                     (1 << 0)
10301
10302 #define _MIPIA_DATA_LENGTH              (dev_priv->mipi_mmio_base + 0xb10c)
10303 #define _MIPIC_DATA_LENGTH              (dev_priv->mipi_mmio_base + 0xb90c)
10304 #define MIPI_DATA_LENGTH(port)          _MMIO_MIPI(port, _MIPIA_DATA_LENGTH, _MIPIC_DATA_LENGTH)
10305 #define  DATA_LENGTH_SHIFT                              0
10306 #define  DATA_LENGTH_MASK                               (0xfffff << 0)
10307
10308 #define _MIPIA_COMMAND_ADDRESS          (dev_priv->mipi_mmio_base + 0xb110)
10309 #define _MIPIC_COMMAND_ADDRESS          (dev_priv->mipi_mmio_base + 0xb910)
10310 #define MIPI_COMMAND_ADDRESS(port)      _MMIO_MIPI(port, _MIPIA_COMMAND_ADDRESS, _MIPIC_COMMAND_ADDRESS)
10311 #define  COMMAND_MEM_ADDRESS_SHIFT                      5
10312 #define  COMMAND_MEM_ADDRESS_MASK                       (0x7ffffff << 5)
10313 #define  AUTO_PWG_ENABLE                                (1 << 2)
10314 #define  MEMORY_WRITE_DATA_FROM_PIPE_RENDERING          (1 << 1)
10315 #define  COMMAND_VALID                                  (1 << 0)
10316
10317 #define _MIPIA_COMMAND_LENGTH           (dev_priv->mipi_mmio_base + 0xb114)
10318 #define _MIPIC_COMMAND_LENGTH           (dev_priv->mipi_mmio_base + 0xb914)
10319 #define MIPI_COMMAND_LENGTH(port)       _MMIO_MIPI(port, _MIPIA_COMMAND_LENGTH, _MIPIC_COMMAND_LENGTH)
10320 #define  COMMAND_LENGTH_SHIFT(n)                        (8 * (n)) /* n: 0...3 */
10321 #define  COMMAND_LENGTH_MASK(n)                         (0xff << (8 * (n)))
10322
10323 #define _MIPIA_READ_DATA_RETURN0        (dev_priv->mipi_mmio_base + 0xb118)
10324 #define _MIPIC_READ_DATA_RETURN0        (dev_priv->mipi_mmio_base + 0xb918)
10325 #define MIPI_READ_DATA_RETURN(port, n) _MMIO(_MIPI(port, _MIPIA_READ_DATA_RETURN0, _MIPIC_READ_DATA_RETURN0) + 4 * (n)) /* n: 0...7 */
10326
10327 #define _MIPIA_READ_DATA_VALID          (dev_priv->mipi_mmio_base + 0xb138)
10328 #define _MIPIC_READ_DATA_VALID          (dev_priv->mipi_mmio_base + 0xb938)
10329 #define MIPI_READ_DATA_VALID(port)      _MMIO_MIPI(port, _MIPIA_READ_DATA_VALID, _MIPIC_READ_DATA_VALID)
10330 #define  READ_DATA_VALID(n)                             (1 << (n))
10331
10332 /* For UMS only (deprecated): */
10333 #define _PALETTE_A (dev_priv->info.display_mmio_offset + 0xa000)
10334 #define _PALETTE_B (dev_priv->info.display_mmio_offset + 0xa800)
10335
10336 /* MOCS (Memory Object Control State) registers */
10337 #define GEN9_LNCFCMOCS(i)       _MMIO(0xb020 + (i) * 4) /* L3 Cache Control */
10338
10339 #define GEN9_GFX_MOCS(i)        _MMIO(0xc800 + (i) * 4) /* Graphics MOCS registers */
10340 #define GEN9_MFX0_MOCS(i)       _MMIO(0xc900 + (i) * 4) /* Media 0 MOCS registers */
10341 #define GEN9_MFX1_MOCS(i)       _MMIO(0xca00 + (i) * 4) /* Media 1 MOCS registers */
10342 #define GEN9_VEBOX_MOCS(i)      _MMIO(0xcb00 + (i) * 4) /* Video MOCS registers */
10343 #define GEN9_BLT_MOCS(i)        _MMIO(0xcc00 + (i) * 4) /* Blitter MOCS registers */
10344 /* Media decoder 2 MOCS registers */
10345 #define GEN11_MFX2_MOCS(i)      _MMIO(0x10000 + (i) * 4)
10346
10347 #define GEN10_SCRATCH_LNCF2             _MMIO(0xb0a0)
10348 #define   PMFLUSHDONE_LNICRSDROP        (1 << 20)
10349 #define   PMFLUSH_GAPL3UNBLOCK          (1 << 21)
10350 #define   PMFLUSHDONE_LNEBLK            (1 << 22)
10351
10352 /* gamt regs */
10353 #define GEN8_L3_LRA_1_GPGPU _MMIO(0x4dd4)
10354 #define   GEN8_L3_LRA_1_GPGPU_DEFAULT_VALUE_BDW  0x67F1427F /* max/min for LRA1/2 */
10355 #define   GEN8_L3_LRA_1_GPGPU_DEFAULT_VALUE_CHV  0x5FF101FF /* max/min for LRA1/2 */
10356 #define   GEN9_L3_LRA_1_GPGPU_DEFAULT_VALUE_SKL  0x67F1427F /*    "        " */
10357 #define   GEN9_L3_LRA_1_GPGPU_DEFAULT_VALUE_BXT  0x5FF101FF /*    "        " */
10358
10359 #define MMCD_MISC_CTRL          _MMIO(0x4ddc) /* skl+ */
10360 #define  MMCD_PCLA              (1 << 31)
10361 #define  MMCD_HOTSPOT_EN        (1 << 27)
10362
10363 #define _ICL_PHY_MISC_A         0x64C00
10364 #define _ICL_PHY_MISC_B         0x64C04
10365 #define ICL_PHY_MISC(port)      _MMIO_PORT(port, _ICL_PHY_MISC_A, \
10366                                                  _ICL_PHY_MISC_B)
10367 #define  ICL_PHY_MISC_DE_IO_COMP_PWR_DOWN       (1 << 23)
10368
10369 /* Icelake Display Stream Compression Registers */
10370 #define DSCA_PICTURE_PARAMETER_SET_0            0x6B200
10371 #define DSCC_PICTURE_PARAMETER_SET_0            0x6BA00
10372 #define _ICL_DSC0_PICTURE_PARAMETER_SET_0_PB    0x78270
10373 #define _ICL_DSC1_PICTURE_PARAMETER_SET_0_PB    0x78370
10374 #define _ICL_DSC0_PICTURE_PARAMETER_SET_0_PC    0x78470
10375 #define _ICL_DSC1_PICTURE_PARAMETER_SET_0_PC    0x78570
10376 #define ICL_DSC0_PICTURE_PARAMETER_SET_0(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10377                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_0_PB, \
10378                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_0_PC)
10379 #define ICL_DSC1_PICTURE_PARAMETER_SET_0(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10380                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_0_PB, \
10381                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_0_PC)
10382 #define  DSC_VBR_ENABLE                 (1 << 19)
10383 #define  DSC_422_ENABLE                 (1 << 18)
10384 #define  DSC_COLOR_SPACE_CONVERSION     (1 << 17)
10385 #define  DSC_BLOCK_PREDICTION           (1 << 16)
10386 #define  DSC_LINE_BUF_DEPTH_SHIFT       12
10387 #define  DSC_BPC_SHIFT                  8
10388 #define  DSC_VER_MIN_SHIFT              4
10389 #define  DSC_VER_MAJ                    (0x1 << 0)
10390
10391 #define DSCA_PICTURE_PARAMETER_SET_1            0x6B204
10392 #define DSCC_PICTURE_PARAMETER_SET_1            0x6BA04
10393 #define _ICL_DSC0_PICTURE_PARAMETER_SET_1_PB    0x78274
10394 #define _ICL_DSC1_PICTURE_PARAMETER_SET_1_PB    0x78374
10395 #define _ICL_DSC0_PICTURE_PARAMETER_SET_1_PC    0x78474
10396 #define _ICL_DSC1_PICTURE_PARAMETER_SET_1_PC    0x78574
10397 #define ICL_DSC0_PICTURE_PARAMETER_SET_1(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10398                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_1_PB, \
10399                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_1_PC)
10400 #define ICL_DSC1_PICTURE_PARAMETER_SET_1(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10401                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_1_PB, \
10402                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_1_PC)
10403 #define  DSC_BPP(bpp)                           ((bpp) << 0)
10404
10405 #define DSCA_PICTURE_PARAMETER_SET_2            0x6B208
10406 #define DSCC_PICTURE_PARAMETER_SET_2            0x6BA08
10407 #define _ICL_DSC0_PICTURE_PARAMETER_SET_2_PB    0x78278
10408 #define _ICL_DSC1_PICTURE_PARAMETER_SET_2_PB    0x78378
10409 #define _ICL_DSC0_PICTURE_PARAMETER_SET_2_PC    0x78478
10410 #define _ICL_DSC1_PICTURE_PARAMETER_SET_2_PC    0x78578
10411 #define ICL_DSC0_PICTURE_PARAMETER_SET_2(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10412                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_2_PB, \
10413                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_2_PC)
10414 #define ICL_DSC1_PICTURE_PARAMETER_SET_2(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10415                                             _ICL_DSC1_PICTURE_PARAMETER_SET_2_PB, \
10416                                             _ICL_DSC1_PICTURE_PARAMETER_SET_2_PC)
10417 #define  DSC_PIC_WIDTH(pic_width)       ((pic_width) << 16)
10418 #define  DSC_PIC_HEIGHT(pic_height)     ((pic_height) << 0)
10419
10420 #define DSCA_PICTURE_PARAMETER_SET_3            0x6B20C
10421 #define DSCC_PICTURE_PARAMETER_SET_3            0x6BA0C
10422 #define _ICL_DSC0_PICTURE_PARAMETER_SET_3_PB    0x7827C
10423 #define _ICL_DSC1_PICTURE_PARAMETER_SET_3_PB    0x7837C
10424 #define _ICL_DSC0_PICTURE_PARAMETER_SET_3_PC    0x7847C
10425 #define _ICL_DSC1_PICTURE_PARAMETER_SET_3_PC    0x7857C
10426 #define ICL_DSC0_PICTURE_PARAMETER_SET_3(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10427                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_3_PB, \
10428                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_3_PC)
10429 #define ICL_DSC1_PICTURE_PARAMETER_SET_3(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10430                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_3_PB, \
10431                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_3_PC)
10432 #define  DSC_SLICE_WIDTH(slice_width)   ((slice_width) << 16)
10433 #define  DSC_SLICE_HEIGHT(slice_height) ((slice_height) << 0)
10434
10435 #define DSCA_PICTURE_PARAMETER_SET_4            0x6B210
10436 #define DSCC_PICTURE_PARAMETER_SET_4            0x6BA10
10437 #define _ICL_DSC0_PICTURE_PARAMETER_SET_4_PB    0x78280
10438 #define _ICL_DSC1_PICTURE_PARAMETER_SET_4_PB    0x78380
10439 #define _ICL_DSC0_PICTURE_PARAMETER_SET_4_PC    0x78480
10440 #define _ICL_DSC1_PICTURE_PARAMETER_SET_4_PC    0x78580
10441 #define ICL_DSC0_PICTURE_PARAMETER_SET_4(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10442                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_4_PB, \
10443                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_4_PC)
10444 #define ICL_DSC1_PICTURE_PARAMETER_SET_4(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10445                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_4_PB, \
10446                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_4_PC)
10447 #define  DSC_INITIAL_DEC_DELAY(dec_delay)       ((dec_delay) << 16)
10448 #define  DSC_INITIAL_XMIT_DELAY(xmit_delay)     ((xmit_delay) << 0)
10449
10450 #define DSCA_PICTURE_PARAMETER_SET_5            0x6B214
10451 #define DSCC_PICTURE_PARAMETER_SET_5            0x6BA14
10452 #define _ICL_DSC0_PICTURE_PARAMETER_SET_5_PB    0x78284
10453 #define _ICL_DSC1_PICTURE_PARAMETER_SET_5_PB    0x78384
10454 #define _ICL_DSC0_PICTURE_PARAMETER_SET_5_PC    0x78484
10455 #define _ICL_DSC1_PICTURE_PARAMETER_SET_5_PC    0x78584
10456 #define ICL_DSC0_PICTURE_PARAMETER_SET_5(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10457                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_5_PB, \
10458                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_5_PC)
10459 #define ICL_DSC1_PICTURE_PARAMETER_SET_5(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10460                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_5_PB, \
10461                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_5_PC)
10462 #define  DSC_SCALE_DEC_INTINT(scale_dec)        ((scale_dec) << 16)
10463 #define  DSC_SCALE_INC_INT(scale_inc)           ((scale_inc) << 0)
10464
10465 #define DSCA_PICTURE_PARAMETER_SET_6            0x6B218
10466 #define DSCC_PICTURE_PARAMETER_SET_6            0x6BA18
10467 #define _ICL_DSC0_PICTURE_PARAMETER_SET_6_PB    0x78288
10468 #define _ICL_DSC1_PICTURE_PARAMETER_SET_6_PB    0x78388
10469 #define _ICL_DSC0_PICTURE_PARAMETER_SET_6_PC    0x78488
10470 #define _ICL_DSC1_PICTURE_PARAMETER_SET_6_PC    0x78588
10471 #define ICL_DSC0_PICTURE_PARAMETER_SET_6(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10472                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_6_PB, \
10473                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_6_PC)
10474 #define ICL_DSC1_PICTURE_PARAMETER_SET_6(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10475                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_6_PB, \
10476                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_6_PC)
10477 #define  DSC_FLATNESS_MAX_QP(max_qp)            (qp << 24)
10478 #define  DSC_FLATNESS_MIN_QP(min_qp)            (qp << 16)
10479 #define  DSC_FIRST_LINE_BPG_OFFSET(offset)      ((offset) << 8)
10480 #define  DSC_INITIAL_SCALE_VALUE(value)         ((value) << 0)
10481
10482 #define DSCA_PICTURE_PARAMETER_SET_7            0x6B21C
10483 #define DSCC_PICTURE_PARAMETER_SET_7            0x6BA1C
10484 #define _ICL_DSC0_PICTURE_PARAMETER_SET_7_PB    0x7828C
10485 #define _ICL_DSC1_PICTURE_PARAMETER_SET_7_PB    0x7838C
10486 #define _ICL_DSC0_PICTURE_PARAMETER_SET_7_PC    0x7848C
10487 #define _ICL_DSC1_PICTURE_PARAMETER_SET_7_PC    0x7858C
10488 #define ICL_DSC0_PICTURE_PARAMETER_SET_7(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10489                                                             _ICL_DSC0_PICTURE_PARAMETER_SET_7_PB, \
10490                                                             _ICL_DSC0_PICTURE_PARAMETER_SET_7_PC)
10491 #define ICL_DSC1_PICTURE_PARAMETER_SET_7(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10492                                                             _ICL_DSC1_PICTURE_PARAMETER_SET_7_PB, \
10493                                                             _ICL_DSC1_PICTURE_PARAMETER_SET_7_PC)
10494 #define  DSC_NFL_BPG_OFFSET(bpg_offset)         ((bpg_offset) << 16)
10495 #define  DSC_SLICE_BPG_OFFSET(bpg_offset)       ((bpg_offset) << 0)
10496
10497 #define DSCA_PICTURE_PARAMETER_SET_8            0x6B220
10498 #define DSCC_PICTURE_PARAMETER_SET_8            0x6BA20
10499 #define _ICL_DSC0_PICTURE_PARAMETER_SET_8_PB    0x78290
10500 #define _ICL_DSC1_PICTURE_PARAMETER_SET_8_PB    0x78390
10501 #define _ICL_DSC0_PICTURE_PARAMETER_SET_8_PC    0x78490
10502 #define _ICL_DSC1_PICTURE_PARAMETER_SET_8_PC    0x78590
10503 #define ICL_DSC0_PICTURE_PARAMETER_SET_8(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10504                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_8_PB, \
10505                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_8_PC)
10506 #define ICL_DSC1_PICTURE_PARAMETER_SET_8(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10507                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_8_PB, \
10508                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_8_PC)
10509 #define  DSC_INITIAL_OFFSET(initial_offset)             ((initial_offset) << 16)
10510 #define  DSC_FINAL_OFFSET(final_offset)                 ((final_offset) << 0)
10511
10512 #define DSCA_PICTURE_PARAMETER_SET_9            0x6B224
10513 #define DSCC_PICTURE_PARAMETER_SET_9            0x6BA24
10514 #define _ICL_DSC0_PICTURE_PARAMETER_SET_9_PB    0x78294
10515 #define _ICL_DSC1_PICTURE_PARAMETER_SET_9_PB    0x78394
10516 #define _ICL_DSC0_PICTURE_PARAMETER_SET_9_PC    0x78494
10517 #define _ICL_DSC1_PICTURE_PARAMETER_SET_9_PC    0x78594
10518 #define ICL_DSC0_PICTURE_PARAMETER_SET_9(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10519                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_9_PB, \
10520                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_9_PC)
10521 #define ICL_DSC1_PICTURE_PARAMETER_SET_9(pipe)  _MMIO_PIPE((pipe) - PIPE_B, \
10522                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_9_PB, \
10523                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_9_PC)
10524 #define  DSC_RC_EDGE_FACTOR(rc_edge_fact)       ((rc_edge_fact) << 16)
10525 #define  DSC_RC_MODEL_SIZE(rc_model_size)       ((rc_model_size) << 0)
10526
10527 #define DSCA_PICTURE_PARAMETER_SET_10           0x6B228
10528 #define DSCC_PICTURE_PARAMETER_SET_10           0x6BA28
10529 #define _ICL_DSC0_PICTURE_PARAMETER_SET_10_PB   0x78298
10530 #define _ICL_DSC1_PICTURE_PARAMETER_SET_10_PB   0x78398
10531 #define _ICL_DSC0_PICTURE_PARAMETER_SET_10_PC   0x78498
10532 #define _ICL_DSC1_PICTURE_PARAMETER_SET_10_PC   0x78598
10533 #define ICL_DSC0_PICTURE_PARAMETER_SET_10(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10534                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_10_PB, \
10535                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_10_PC)
10536 #define ICL_DSC1_PICTURE_PARAMETER_SET_10(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10537                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_10_PB, \
10538                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_10_PC)
10539 #define  DSC_RC_TARGET_OFF_LOW(rc_tgt_off_low)          ((rc_tgt_off_low) << 20)
10540 #define  DSC_RC_TARGET_OFF_HIGH(rc_tgt_off_high)        ((rc_tgt_off_high) << 16)
10541 #define  DSC_RC_QUANT_INC_LIMIT1(lim)                   ((lim) << 8)
10542 #define  DSC_RC_QUANT_INC_LIMIT0(lim)                   ((lim) << 0)
10543
10544 #define DSCA_PICTURE_PARAMETER_SET_11           0x6B22C
10545 #define DSCC_PICTURE_PARAMETER_SET_11           0x6BA2C
10546 #define _ICL_DSC0_PICTURE_PARAMETER_SET_11_PB   0x7829C
10547 #define _ICL_DSC1_PICTURE_PARAMETER_SET_11_PB   0x7839C
10548 #define _ICL_DSC0_PICTURE_PARAMETER_SET_11_PC   0x7849C
10549 #define _ICL_DSC1_PICTURE_PARAMETER_SET_11_PC   0x7859C
10550 #define ICL_DSC0_PICTURE_PARAMETER_SET_11(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10551                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_11_PB, \
10552                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_11_PC)
10553 #define ICL_DSC1_PICTURE_PARAMETER_SET_11(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10554                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_11_PB, \
10555                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_11_PC)
10556
10557 #define DSCA_PICTURE_PARAMETER_SET_12           0x6B260
10558 #define DSCC_PICTURE_PARAMETER_SET_12           0x6BA60
10559 #define _ICL_DSC0_PICTURE_PARAMETER_SET_12_PB   0x782A0
10560 #define _ICL_DSC1_PICTURE_PARAMETER_SET_12_PB   0x783A0
10561 #define _ICL_DSC0_PICTURE_PARAMETER_SET_12_PC   0x784A0
10562 #define _ICL_DSC1_PICTURE_PARAMETER_SET_12_PC   0x785A0
10563 #define ICL_DSC0_PICTURE_PARAMETER_SET_12(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10564                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_12_PB, \
10565                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_12_PC)
10566 #define ICL_DSC1_PICTURE_PARAMETER_SET_12(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10567                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_12_PB, \
10568                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_12_PC)
10569
10570 #define DSCA_PICTURE_PARAMETER_SET_13           0x6B264
10571 #define DSCC_PICTURE_PARAMETER_SET_13           0x6BA64
10572 #define _ICL_DSC0_PICTURE_PARAMETER_SET_13_PB   0x782A4
10573 #define _ICL_DSC1_PICTURE_PARAMETER_SET_13_PB   0x783A4
10574 #define _ICL_DSC0_PICTURE_PARAMETER_SET_13_PC   0x784A4
10575 #define _ICL_DSC1_PICTURE_PARAMETER_SET_13_PC   0x785A4
10576 #define ICL_DSC0_PICTURE_PARAMETER_SET_13(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10577                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_13_PB, \
10578                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_13_PC)
10579 #define ICL_DSC1_PICTURE_PARAMETER_SET_13(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10580                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_13_PB, \
10581                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_13_PC)
10582
10583 #define DSCA_PICTURE_PARAMETER_SET_14           0x6B268
10584 #define DSCC_PICTURE_PARAMETER_SET_14           0x6BA68
10585 #define _ICL_DSC0_PICTURE_PARAMETER_SET_14_PB   0x782A8
10586 #define _ICL_DSC1_PICTURE_PARAMETER_SET_14_PB   0x783A8
10587 #define _ICL_DSC0_PICTURE_PARAMETER_SET_14_PC   0x784A8
10588 #define _ICL_DSC1_PICTURE_PARAMETER_SET_14_PC   0x785A8
10589 #define ICL_DSC0_PICTURE_PARAMETER_SET_14(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10590                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_14_PB, \
10591                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_14_PC)
10592 #define ICL_DSC1_PICTURE_PARAMETER_SET_14(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10593                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_14_PB, \
10594                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_14_PC)
10595
10596 #define DSCA_PICTURE_PARAMETER_SET_15           0x6B26C
10597 #define DSCC_PICTURE_PARAMETER_SET_15           0x6BA6C
10598 #define _ICL_DSC0_PICTURE_PARAMETER_SET_15_PB   0x782AC
10599 #define _ICL_DSC1_PICTURE_PARAMETER_SET_15_PB   0x783AC
10600 #define _ICL_DSC0_PICTURE_PARAMETER_SET_15_PC   0x784AC
10601 #define _ICL_DSC1_PICTURE_PARAMETER_SET_15_PC   0x785AC
10602 #define ICL_DSC0_PICTURE_PARAMETER_SET_15(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10603                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_15_PB, \
10604                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_15_PC)
10605 #define ICL_DSC1_PICTURE_PARAMETER_SET_15(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10606                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_15_PB, \
10607                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_15_PC)
10608
10609 #define DSCA_PICTURE_PARAMETER_SET_16           0x6B270
10610 #define DSCC_PICTURE_PARAMETER_SET_16           0x6BA70
10611 #define _ICL_DSC0_PICTURE_PARAMETER_SET_16_PB   0x782B0
10612 #define _ICL_DSC1_PICTURE_PARAMETER_SET_16_PB   0x783B0
10613 #define _ICL_DSC0_PICTURE_PARAMETER_SET_16_PC   0x784B0
10614 #define _ICL_DSC1_PICTURE_PARAMETER_SET_16_PC   0x785B0
10615 #define ICL_DSC0_PICTURE_PARAMETER_SET_16(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10616                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_16_PB, \
10617                                                            _ICL_DSC0_PICTURE_PARAMETER_SET_16_PC)
10618 #define ICL_DSC1_PICTURE_PARAMETER_SET_16(pipe) _MMIO_PIPE((pipe) - PIPE_B, \
10619                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_16_PB, \
10620                                                            _ICL_DSC1_PICTURE_PARAMETER_SET_16_PC)
10621 #define  DSC_SLICE_PER_LINE(slice_per_line)             ((slice_per_line) << 16)
10622 #define  DSC_SLICE_CHUNK_SIZE(slice_chunk_aize)         (slice_chunk_size << 0)
10623
10624 /* Icelake Rate Control Buffer Threshold Registers */
10625 #define DSCA_RC_BUF_THRESH_0                    _MMIO(0x6B230)
10626 #define DSCA_RC_BUF_THRESH_0_UDW                _MMIO(0x6B230 + 4)
10627 #define DSCC_RC_BUF_THRESH_0                    _MMIO(0x6BA30)
10628 #define DSCC_RC_BUF_THRESH_0_UDW                _MMIO(0x6BA30 + 4)
10629 #define _ICL_DSC0_RC_BUF_THRESH_0_PB            (0x78254)
10630 #define _ICL_DSC0_RC_BUF_THRESH_0_UDW_PB        (0x78254 + 4)
10631 #define _ICL_DSC1_RC_BUF_THRESH_0_PB            (0x78354)
10632 #define _ICL_DSC1_RC_BUF_THRESH_0_UDW_PB        (0x78354 + 4)
10633 #define _ICL_DSC0_RC_BUF_THRESH_0_PC            (0x78454)
10634 #define _ICL_DSC0_RC_BUF_THRESH_0_UDW_PC        (0x78454 + 4)
10635 #define _ICL_DSC1_RC_BUF_THRESH_0_PC            (0x78554)
10636 #define _ICL_DSC1_RC_BUF_THRESH_0_UDW_PC        (0x78554 + 4)
10637 #define ICL_DSC0_RC_BUF_THRESH_0(pipe)          _MMIO_PIPE((pipe) - PIPE_B, \
10638                                                 _ICL_DSC0_RC_BUF_THRESH_0_PB, \
10639                                                 _ICL_DSC0_RC_BUF_THRESH_0_PC)
10640 #define ICL_DSC0_RC_BUF_THRESH_0_UDW(pipe)      _MMIO_PIPE((pipe) - PIPE_B, \
10641                                                 _ICL_DSC0_RC_BUF_THRESH_0_UDW_PB, \
10642                                                 _ICL_DSC0_RC_BUF_THRESH_0_UDW_PC)
10643 #define ICL_DSC1_RC_BUF_THRESH_0(pipe)          _MMIO_PIPE((pipe) - PIPE_B, \
10644                                                 _ICL_DSC1_RC_BUF_THRESH_0_PB, \
10645                                                 _ICL_DSC1_RC_BUF_THRESH_0_PC)
10646 #define ICL_DSC1_RC_BUF_THRESH_0_UDW(pipe)      _MMIO_PIPE((pipe) - PIPE_B, \
10647                                                 _ICL_DSC1_RC_BUF_THRESH_0_UDW_PB, \
10648                                                 _ICL_DSC1_RC_BUF_THRESH_0_UDW_PC)
10649
10650 #define DSCA_RC_BUF_THRESH_1                    _MMIO(0x6B238)
10651 #define DSCA_RC_BUF_THRESH_1_UDW                _MMIO(0x6B238 + 4)
10652 #define DSCC_RC_BUF_THRESH_1                    _MMIO(0x6BA38)
10653 #define DSCC_RC_BUF_THRESH_1_UDW                _MMIO(0x6BA38 + 4)
10654 #define _ICL_DSC0_RC_BUF_THRESH_1_PB            (0x7825C)
10655 #define _ICL_DSC0_RC_BUF_THRESH_1_UDW_PB        (0x7825C + 4)
10656 #define _ICL_DSC1_RC_BUF_THRESH_1_PB            (0x7835C)
10657 #define _ICL_DSC1_RC_BUF_THRESH_1_UDW_PB        (0x7835C + 4)
10658 #define _ICL_DSC0_RC_BUF_THRESH_1_PC            (0x7845C)
10659 #define _ICL_DSC0_RC_BUF_THRESH_1_UDW_PC        (0x7845C + 4)
10660 #define _ICL_DSC1_RC_BUF_THRESH_1_PC            (0x7855C)
10661 #define _ICL_DSC1_RC_BUF_THRESH_1_UDW_PC        (0x7855C + 4)
10662 #define ICL_DSC0_RC_BUF_THRESH_1(pipe)          _MMIO_PIPE((pipe) - PIPE_B, \
10663                                                 _ICL_DSC0_RC_BUF_THRESH_1_PB, \
10664                                                 _ICL_DSC0_RC_BUF_THRESH_1_PC)
10665 #define ICL_DSC0_RC_BUF_THRESH_1_UDW(pipe)      _MMIO_PIPE((pipe) - PIPE_B, \
10666                                                 _ICL_DSC0_RC_BUF_THRESH_1_UDW_PB, \
10667                                                 _ICL_DSC0_RC_BUF_THRESH_1_UDW_PC)
10668 #define ICL_DSC1_RC_BUF_THRESH_1(pipe)          _MMIO_PIPE((pipe) - PIPE_B, \
10669                                                 _ICL_DSC1_RC_BUF_THRESH_1_PB, \
10670                                                 _ICL_DSC1_RC_BUF_THRESH_1_PC)
10671 #define ICL_DSC1_RC_BUF_THRESH_1_UDW(pipe)      _MMIO_PIPE((pipe) - PIPE_B, \
10672                                                 _ICL_DSC1_RC_BUF_THRESH_1_UDW_PB, \
10673                                                 _ICL_DSC1_RC_BUF_THRESH_1_UDW_PC)
10674
10675 #endif /* _I915_REG_H_ */