drivers/gpu/drm/omapdrm/dss/dsi.c

   1 /*
   2  * Copyright (C) 2009 Nokia Corporation
   3  * Author: Tomi Valkeinen <tomi.valkeinen@ti.com>
   4  *
   5  * This program is free software; you can redistribute it and/or modify it
   6  * under the terms of the GNU General Public License version 2 as published by
   7  * the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program.  If not, see <http://www.gnu.org/licenses/>.
  16  */
  17
  18 #define DSS_SUBSYS_NAME "DSI"
  19
  20 #include <linux/kernel.h>
  21 #include <linux/mfd/syscon.h>
  22 #include <linux/regmap.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/module.h>
  31 #include <linux/semaphore.h>
  32 #include <linux/seq_file.h>
  33 #include <linux/platform_device.h>
  34 #include <linux/regulator/consumer.h>
  35 #include <linux/wait.h>
  36 #include <linux/workqueue.h>
  37 #include <linux/sched.h>
  38 #include <linux/slab.h>
  39 #include <linux/debugfs.h>
  40 #include <linux/pm_runtime.h>
  41 #include <linux/of.h>
  42 #include <linux/of_graph.h>
  43 #include <linux/of_platform.h>
  44 #include <linux/component.h>
  45 #include <linux/sys_soc.h>
  46
  47 #include <video/mipi_display.h>
  48
  49 #include "omapdss.h"
  50 #include "dss.h"
  51
  52 #define DSI_CATCH_MISSING_TE
  53
  54 struct dsi_reg { u16 module; u16 idx; };
  55
  56 #define DSI_REG(mod, idx)               ((const struct dsi_reg) { mod, idx })
  57
  58 /* DSI Protocol Engine */
  59
  60 #define DSI_PROTO                       0
  61 #define DSI_PROTO_SZ                    0x200
  62
  63 #define DSI_REVISION                    DSI_REG(DSI_PROTO, 0x0000)
  64 #define DSI_SYSCONFIG                   DSI_REG(DSI_PROTO, 0x0010)
  65 #define DSI_SYSSTATUS                   DSI_REG(DSI_PROTO, 0x0014)
  66 #define DSI_IRQSTATUS                   DSI_REG(DSI_PROTO, 0x0018)
  67 #define DSI_IRQENABLE                   DSI_REG(DSI_PROTO, 0x001C)
  68 #define DSI_CTRL                        DSI_REG(DSI_PROTO, 0x0040)
  69 #define DSI_GNQ                         DSI_REG(DSI_PROTO, 0x0044)
  70 #define DSI_COMPLEXIO_CFG1              DSI_REG(DSI_PROTO, 0x0048)
  71 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(DSI_PROTO, 0x004C)
  72 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(DSI_PROTO, 0x0050)
  73 #define DSI_CLK_CTRL                    DSI_REG(DSI_PROTO, 0x0054)
  74 #define DSI_TIMING1                     DSI_REG(DSI_PROTO, 0x0058)
  75 #define DSI_TIMING2                     DSI_REG(DSI_PROTO, 0x005C)
  76 #define DSI_VM_TIMING1                  DSI_REG(DSI_PROTO, 0x0060)
  77 #define DSI_VM_TIMING2                  DSI_REG(DSI_PROTO, 0x0064)
  78 #define DSI_VM_TIMING3                  DSI_REG(DSI_PROTO, 0x0068)
  79 #define DSI_CLK_TIMING                  DSI_REG(DSI_PROTO, 0x006C)
  80 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(DSI_PROTO, 0x0070)
  81 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(DSI_PROTO, 0x0074)
  82 #define DSI_COMPLEXIO_CFG2              DSI_REG(DSI_PROTO, 0x0078)
  83 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(DSI_PROTO, 0x007C)
  84 #define DSI_VM_TIMING4                  DSI_REG(DSI_PROTO, 0x0080)
  85 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(DSI_PROTO, 0x0084)
  86 #define DSI_VM_TIMING5                  DSI_REG(DSI_PROTO, 0x0088)
  87 #define DSI_VM_TIMING6                  DSI_REG(DSI_PROTO, 0x008C)
  88 #define DSI_VM_TIMING7                  DSI_REG(DSI_PROTO, 0x0090)
  89 #define DSI_STOPCLK_TIMING              DSI_REG(DSI_PROTO, 0x0094)
  90 #define DSI_VC_CTRL(n)                  DSI_REG(DSI_PROTO, 0x0100 + (n * 0x20))
  91 #define DSI_VC_TE(n)                    DSI_REG(DSI_PROTO, 0x0104 + (n * 0x20))
  92 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(DSI_PROTO, 0x0108 + (n * 0x20))
  93 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(DSI_PROTO, 0x010C + (n * 0x20))
  94 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(DSI_PROTO, 0x0110 + (n * 0x20))
  95 #define DSI_VC_IRQSTATUS(n)             DSI_REG(DSI_PROTO, 0x0118 + (n * 0x20))
  96 #define DSI_VC_IRQENABLE(n)             DSI_REG(DSI_PROTO, 0x011C + (n * 0x20))
  97
  98 /* DSIPHY_SCP */
  99
 100 #define DSI_PHY                         1
 101 #define DSI_PHY_OFFSET                  0x200
 102 #define DSI_PHY_SZ                      0x40
 103
 104 #define DSI_DSIPHY_CFG0                 DSI_REG(DSI_PHY, 0x0000)
 105 #define DSI_DSIPHY_CFG1                 DSI_REG(DSI_PHY, 0x0004)
 106 #define DSI_DSIPHY_CFG2                 DSI_REG(DSI_PHY, 0x0008)
 107 #define DSI_DSIPHY_CFG5                 DSI_REG(DSI_PHY, 0x0014)
 108 #define DSI_DSIPHY_CFG10                DSI_REG(DSI_PHY, 0x0028)
 109
 110 /* DSI_PLL_CTRL_SCP */
 111
 112 #define DSI_PLL                         2
 113 #define DSI_PLL_OFFSET                  0x300
 114 #define DSI_PLL_SZ                      0x20
 115
 116 #define DSI_PLL_CONTROL                 DSI_REG(DSI_PLL, 0x0000)
 117 #define DSI_PLL_STATUS                  DSI_REG(DSI_PLL, 0x0004)
 118 #define DSI_PLL_GO                      DSI_REG(DSI_PLL, 0x0008)
 119 #define DSI_PLL_CONFIGURATION1          DSI_REG(DSI_PLL, 0x000C)
 120 #define DSI_PLL_CONFIGURATION2          DSI_REG(DSI_PLL, 0x0010)
 121
 122 #define REG_GET(dsi, idx, start, end) \
 123         FLD_GET(dsi_read_reg(dsi, idx), start, end)
 124
 125 #define REG_FLD_MOD(dsi, idx, val, start, end) \
 126         dsi_write_reg(dsi, idx, FLD_MOD(dsi_read_reg(dsi, idx), val, start, end))
 127
 128 /* Global interrupts */
 129 #define DSI_IRQ_VC0             (1 << 0)
 130 #define DSI_IRQ_VC1             (1 << 1)
 131 #define DSI_IRQ_VC2             (1 << 2)
 132 #define DSI_IRQ_VC3             (1 << 3)
 133 #define DSI_IRQ_WAKEUP          (1 << 4)
 134 #define DSI_IRQ_RESYNC          (1 << 5)
 135 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 136 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 137 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 138 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 139 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 140 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 141 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 142 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 143 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 144 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 145 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 146 #define DSI_IRQ_ERROR_MASK \
 147         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 148         DSI_IRQ_TA_TIMEOUT)
 149 #define DSI_IRQ_CHANNEL_MASK    0xf
 150
 151 /* Virtual channel interrupts */
 152 #define DSI_VC_IRQ_CS           (1 << 0)
 153 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 154 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 155 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 156 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 157 #define DSI_VC_IRQ_BTA          (1 << 5)
 158 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 159 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 160 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 161 #define DSI_VC_IRQ_ERROR_MASK \
 162         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 163         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 164         DSI_VC_IRQ_FIFO_TX_UDF)
 165
 166 /* ComplexIO interrupts */
 167 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 168 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 169 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 170 #define DSI_CIO_IRQ_ERRSYNCESC4         (1 << 3)
 171 #define DSI_CIO_IRQ_ERRSYNCESC5         (1 << 4)
 172 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 173 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 174 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 175 #define DSI_CIO_IRQ_ERRESC4             (1 << 8)
 176 #define DSI_CIO_IRQ_ERRESC5             (1 << 9)
 177 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 178 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 179 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 180 #define DSI_CIO_IRQ_ERRCONTROL4         (1 << 13)
 181 #define DSI_CIO_IRQ_ERRCONTROL5         (1 << 14)
 182 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 183 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 184 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 185 #define DSI_CIO_IRQ_STATEULPS4          (1 << 18)
 186 #define DSI_CIO_IRQ_STATEULPS5          (1 << 19)
 187 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 188 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 189 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 190 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 191 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 192 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 193 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_4  (1 << 26)
 194 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_4  (1 << 27)
 195 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_5  (1 << 28)
 196 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_5  (1 << 29)
 197 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 198 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 199 #define DSI_CIO_IRQ_ERROR_MASK \
 200         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 201          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRSYNCESC4 | \
 202          DSI_CIO_IRQ_ERRSYNCESC5 | \
 203          DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 204          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRESC4 | \
 205          DSI_CIO_IRQ_ERRESC5 | \
 206          DSI_CIO_IRQ_ERRCONTROL1 | DSI_CIO_IRQ_ERRCONTROL2 | \
 207          DSI_CIO_IRQ_ERRCONTROL3 | DSI_CIO_IRQ_ERRCONTROL4 | \
 208          DSI_CIO_IRQ_ERRCONTROL5 | \
 209          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 210          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 211          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3 | \
 212          DSI_CIO_IRQ_ERRCONTENTIONLP0_4 | DSI_CIO_IRQ_ERRCONTENTIONLP1_4 | \
 213          DSI_CIO_IRQ_ERRCONTENTIONLP0_5 | DSI_CIO_IRQ_ERRCONTENTIONLP1_5)
 214
 215 typedef void (*omap_dsi_isr_t) (void *arg, u32 mask);
 216 struct dsi_data;
 217
 218 static int dsi_display_init_dispc(struct dsi_data *dsi);
 219 static void dsi_display_uninit_dispc(struct dsi_data *dsi);
 220
 221 static int dsi_vc_send_null(struct dsi_data *dsi, int channel);
 222
 223 /* DSI PLL HSDIV indices */
 224 #define HSDIV_DISPC     0
 225 #define HSDIV_DSI       1
 226
 227 #define DSI_MAX_NR_ISRS                2
 228 #define DSI_MAX_NR_LANES        5
 229
 230 enum dsi_model {
 231         DSI_MODEL_OMAP3,
 232         DSI_MODEL_OMAP4,
 233         DSI_MODEL_OMAP5,
 234 };
 235
 236 enum dsi_lane_function {
 237         DSI_LANE_UNUSED = 0,
 238         DSI_LANE_CLK,
 239         DSI_LANE_DATA1,
 240         DSI_LANE_DATA2,
 241         DSI_LANE_DATA3,
 242         DSI_LANE_DATA4,
 243 };
 244
 245 struct dsi_lane_config {
 246         enum dsi_lane_function function;
 247         u8 polarity;
 248 };
 249
 250 struct dsi_isr_data {
 251         omap_dsi_isr_t  isr;
 252         void            *arg;
 253         u32             mask;
 254 };
 255
 256 enum fifo_size {
 257         DSI_FIFO_SIZE_0         = 0,
 258         DSI_FIFO_SIZE_32        = 1,
 259         DSI_FIFO_SIZE_64        = 2,
 260         DSI_FIFO_SIZE_96        = 3,
 261         DSI_FIFO_SIZE_128       = 4,
 262 };
 263
 264 enum dsi_vc_source {
 265         DSI_VC_SOURCE_L4 = 0,
 266         DSI_VC_SOURCE_VP,
 267 };
 268
 269 struct dsi_irq_stats {
 270         unsigned long last_reset;
 271         unsigned int irq_count;
 272         unsigned int dsi_irqs[32];
 273         unsigned int vc_irqs[4][32];
 274         unsigned int cio_irqs[32];
 275 };
 276
 277 struct dsi_isr_tables {
 278         struct dsi_isr_data isr_table[DSI_MAX_NR_ISRS];
 279         struct dsi_isr_data isr_table_vc[4][DSI_MAX_NR_ISRS];
 280         struct dsi_isr_data isr_table_cio[DSI_MAX_NR_ISRS];
 281 };
 282
 283 struct dsi_clk_calc_ctx {
 284         struct dsi_data *dsi;
 285         struct dss_pll *pll;
 286
 287         /* inputs */
 288
 289         const struct omap_dss_dsi_config *config;
 290
 291         unsigned long req_pck_min, req_pck_nom, req_pck_max;
 292
 293         /* outputs */
 294
 295         struct dss_pll_clock_info dsi_cinfo;
 296         struct dispc_clock_info dispc_cinfo;
 297
 298         struct videomode vm;
 299         struct omap_dss_dsi_videomode_timings dsi_vm;
 300 };
 301
 302 struct dsi_lp_clock_info {
 303         unsigned long lp_clk;
 304         u16 lp_clk_div;
 305 };
 306
 307 struct dsi_module_id_data {
 308         u32 address;
 309         int id;
 310 };
 311
 312 enum dsi_quirks {
 313         DSI_QUIRK_PLL_PWR_BUG = (1 << 0),       /* DSI-PLL power command 0x3 is not working */
 314         DSI_QUIRK_DCS_CMD_CONFIG_VC = (1 << 1),
 315         DSI_QUIRK_VC_OCP_WIDTH = (1 << 2),
 316         DSI_QUIRK_REVERSE_TXCLKESC = (1 << 3),
 317         DSI_QUIRK_GNQ = (1 << 4),
 318         DSI_QUIRK_PHY_DCC = (1 << 5),
 319 };
 320
 321 struct dsi_of_data {
 322         enum dsi_model model;
 323         const struct dss_pll_hw *pll_hw;
 324         const struct dsi_module_id_data *modules;
 325         unsigned int max_fck_freq;
 326         unsigned int max_pll_lpdiv;
 327         enum dsi_quirks quirks;
 328 };
 329
 330 struct dsi_data {
 331         struct device *dev;
 332         void __iomem *proto_base;
 333         void __iomem *phy_base;
 334         void __iomem *pll_base;
 335
 336         const struct dsi_of_data *data;
 337         int module_id;
 338
 339         int irq;
 340
 341         bool is_enabled;
 342
 343         struct clk *dss_clk;
 344         struct regmap *syscon;
 345         struct dss_device *dss;
 346
 347         struct dispc_clock_info user_dispc_cinfo;
 348         struct dss_pll_clock_info user_dsi_cinfo;
 349
 350         struct dsi_lp_clock_info user_lp_cinfo;
 351         struct dsi_lp_clock_info current_lp_cinfo;
 352
 353         struct dss_pll pll;
 354
 355         bool vdds_dsi_enabled;
 356         struct regulator *vdds_dsi_reg;
 357
 358         struct {
 359                 enum dsi_vc_source source;
 360                 struct omap_dss_device *dssdev;
 361                 enum fifo_size tx_fifo_size;
 362                 enum fifo_size rx_fifo_size;
 363                 int vc_id;
 364         } vc[4];
 365
 366         struct mutex lock;
 367         struct semaphore bus_lock;
 368
 369         spinlock_t irq_lock;
 370         struct dsi_isr_tables isr_tables;
 371         /* space for a copy used by the interrupt handler */
 372         struct dsi_isr_tables isr_tables_copy;
 373
 374         int update_channel;
 375 #ifdef DSI_PERF_MEASURE
 376         unsigned int update_bytes;
 377 #endif
 378
 379         bool te_enabled;
 380         bool ulps_enabled;
 381
 382         void (*framedone_callback)(int, void *);
 383         void *framedone_data;
 384
 385         struct delayed_work framedone_timeout_work;
 386
 387 #ifdef DSI_CATCH_MISSING_TE
 388         struct timer_list te_timer;
 389 #endif
 390
 391         unsigned long cache_req_pck;
 392         unsigned long cache_clk_freq;
 393         struct dss_pll_clock_info cache_cinfo;
 394
 395         u32             errors;
 396         spinlock_t      errors_lock;
 397 #ifdef DSI_PERF_MEASURE
 398         ktime_t perf_setup_time;
 399         ktime_t perf_start_time;
 400 #endif
 401         int debug_read;
 402         int debug_write;
 403         struct {
 404                 struct dss_debugfs_entry *irqs;
 405                 struct dss_debugfs_entry *regs;
 406         } debugfs;
 407
 408 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 409         spinlock_t irq_stats_lock;
 410         struct dsi_irq_stats irq_stats;
 411 #endif
 412
 413         unsigned int num_lanes_supported;
 414         unsigned int line_buffer_size;
 415
 416         struct dsi_lane_config lanes[DSI_MAX_NR_LANES];
 417         unsigned int num_lanes_used;
 418
 419         unsigned int scp_clk_refcount;
 420
 421         struct dss_lcd_mgr_config mgr_config;
 422         struct videomode vm;
 423         enum omap_dss_dsi_pixel_format pix_fmt;
 424         enum omap_dss_dsi_mode mode;
 425         struct omap_dss_dsi_videomode_timings vm_timings;
 426
 427         struct omap_dss_device output;
 428 };
 429
 430 struct dsi_packet_sent_handler_data {
 431         struct dsi_data *dsi;
 432         struct completion *completion;
 433 };
 434
 435 #ifdef DSI_PERF_MEASURE
 436 static bool dsi_perf;
 437 module_param(dsi_perf, bool, 0644);
 438 #endif
 439
 440 static inline struct dsi_data *to_dsi_data(struct omap_dss_device *dssdev)
 441 {
 442         return dev_get_drvdata(dssdev->dev);
 443 }
 444
 445 static struct dsi_data *dsi_get_dsi_from_id(int module)
 446 {
 447         struct omap_dss_device *out;
 448         enum omap_dss_output_id id;
 449
 450         switch (module) {
 451         case 0:
 452                 id = OMAP_DSS_OUTPUT_DSI1;
 453                 break;
 454         case 1:
 455                 id = OMAP_DSS_OUTPUT_DSI2;
 456                 break;
 457         default:
 458                 return NULL;
 459         }
 460
 461         out = omap_dss_get_output(id);
 462
 463         return out ? to_dsi_data(out) : NULL;
 464 }
 465
 466 static inline void dsi_write_reg(struct dsi_data *dsi,
 467                                  const struct dsi_reg idx, u32 val)
 468 {
 469         void __iomem *base;
 470
 471         switch(idx.module) {
 472                 case DSI_PROTO: base = dsi->proto_base; break;
 473                 case DSI_PHY: base = dsi->phy_base; break;
 474                 case DSI_PLL: base = dsi->pll_base; break;
 475                 default: return;
 476         }
 477
 478         __raw_writel(val, base + idx.idx);
 479 }
 480
 481 static inline u32 dsi_read_reg(struct dsi_data *dsi, const struct dsi_reg idx)
 482 {
 483         void __iomem *base;
 484
 485         switch(idx.module) {
 486                 case DSI_PROTO: base = dsi->proto_base; break;
 487                 case DSI_PHY: base = dsi->phy_base; break;
 488                 case DSI_PLL: base = dsi->pll_base; break;
 489                 default: return 0;
 490         }
 491
 492         return __raw_readl(base + idx.idx);
 493 }
 494
 495 static void dsi_bus_lock(struct omap_dss_device *dssdev)
 496 {
 497         struct dsi_data *dsi = to_dsi_data(dssdev);
 498
 499         down(&dsi->bus_lock);
 500 }
 501
 502 static void dsi_bus_unlock(struct omap_dss_device *dssdev)
 503 {
 504         struct dsi_data *dsi = to_dsi_data(dssdev);
 505
 506         up(&dsi->bus_lock);
 507 }
 508
 509 static bool dsi_bus_is_locked(struct dsi_data *dsi)
 510 {
 511         return dsi->bus_lock.count == 0;
 512 }
 513
 514 static void dsi_completion_handler(void *data, u32 mask)
 515 {
 516         complete((struct completion *)data);
 517 }
 518
 519 static inline bool wait_for_bit_change(struct dsi_data *dsi,
 520                                        const struct dsi_reg idx,
 521                                        int bitnum, int value)
 522 {
 523         unsigned long timeout;
 524         ktime_t wait;
 525         int t;
 526
 527         /* first busyloop to see if the bit changes right away */
 528         t = 100;
 529         while (t-- > 0) {
 530                 if (REG_GET(dsi, idx, bitnum, bitnum) == value)
 531                         return true;
 532         }
 533
 534         /* then loop for 500ms, sleeping for 1ms in between */
 535         timeout = jiffies + msecs_to_jiffies(500);
 536         while (time_before(jiffies, timeout)) {
 537                 if (REG_GET(dsi, idx, bitnum, bitnum) == value)
 538                         return true;
 539
 540                 wait = ns_to_ktime(1000 * 1000);
 541                 set_current_state(TASK_UNINTERRUPTIBLE);
 542                 schedule_hrtimeout(&wait, HRTIMER_MODE_REL);
 543         }
 544
 545         return false;
 546 }
 547
 548 static u8 dsi_get_pixel_size(enum omap_dss_dsi_pixel_format fmt)
 549 {
 550         switch (fmt) {
 551         case OMAP_DSS_DSI_FMT_RGB888:
 552         case OMAP_DSS_DSI_FMT_RGB666:
 553                 return 24;
 554         case OMAP_DSS_DSI_FMT_RGB666_PACKED:
 555                 return 18;
 556         case OMAP_DSS_DSI_FMT_RGB565:
 557                 return 16;
 558         default:
 559                 BUG();
 560                 return 0;
 561         }
 562 }
 563
 564 #ifdef DSI_PERF_MEASURE
 565 static void dsi_perf_mark_setup(struct dsi_data *dsi)
 566 {
 567         dsi->perf_setup_time = ktime_get();
 568 }
 569
 570 static void dsi_perf_mark_start(struct dsi_data *dsi)
 571 {
 572         dsi->perf_start_time = ktime_get();
 573 }
 574
 575 static void dsi_perf_show(struct dsi_data *dsi, const char *name)
 576 {
 577         ktime_t t, setup_time, trans_time;
 578         u32 total_bytes;
 579         u32 setup_us, trans_us, total_us;
 580
 581         if (!dsi_perf)
 582                 return;
 583
 584         t = ktime_get();
 585
 586         setup_time = ktime_sub(dsi->perf_start_time, dsi->perf_setup_time);
 587         setup_us = (u32)ktime_to_us(setup_time);
 588         if (setup_us == 0)
 589                 setup_us = 1;
 590
 591         trans_time = ktime_sub(t, dsi->perf_start_time);
 592         trans_us = (u32)ktime_to_us(trans_time);
 593         if (trans_us == 0)
 594                 trans_us = 1;
 595
 596         total_us = setup_us + trans_us;
 597
 598         total_bytes = dsi->update_bytes;
 599
 600         pr_info("DSI(%s): %u us + %u us = %u us (%uHz), %u bytes, %u kbytes/sec\n",
 601                 name,
 602                 setup_us,
 603                 trans_us,
 604                 total_us,
 605                 1000 * 1000 / total_us,
 606                 total_bytes,
 607                 total_bytes * 1000 / total_us);
 608 }
 609 #else
 610 static inline void dsi_perf_mark_setup(struct dsi_data *dsi)
 611 {
 612 }
 613
 614 static inline void dsi_perf_mark_start(struct dsi_data *dsi)
 615 {
 616 }
 617
 618 static inline void dsi_perf_show(struct dsi_data *dsi, const char *name)
 619 {
 620 }
 621 #endif
 622
 623 static int verbose_irq;
 624
 625 static void print_irq_status(u32 status)
 626 {
 627         if (status == 0)
 628                 return;
 629
 630         if (!verbose_irq && (status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 631                 return;
 632
 633 #define PIS(x) (status & DSI_IRQ_##x) ? (#x " ") : ""
 634
 635         pr_debug("DSI IRQ: 0x%x: %s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s\n",
 636                 status,
 637                 verbose_irq ? PIS(VC0) : "",
 638                 verbose_irq ? PIS(VC1) : "",
 639                 verbose_irq ? PIS(VC2) : "",
 640                 verbose_irq ? PIS(VC3) : "",
 641                 PIS(WAKEUP),
 642                 PIS(RESYNC),
 643                 PIS(PLL_LOCK),
 644                 PIS(PLL_UNLOCK),
 645                 PIS(PLL_RECALL),
 646                 PIS(COMPLEXIO_ERR),
 647                 PIS(HS_TX_TIMEOUT),
 648                 PIS(LP_RX_TIMEOUT),
 649                 PIS(TE_TRIGGER),
 650                 PIS(ACK_TRIGGER),
 651                 PIS(SYNC_LOST),
 652                 PIS(LDO_POWER_GOOD),
 653                 PIS(TA_TIMEOUT));
 654 #undef PIS
 655 }
 656
 657 static void print_irq_status_vc(int channel, u32 status)
 658 {
 659         if (status == 0)
 660                 return;
 661
 662         if (!verbose_irq && (status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 663                 return;
 664
 665 #define PIS(x) (status & DSI_VC_IRQ_##x) ? (#x " ") : ""
 666
 667         pr_debug("DSI VC(%d) IRQ 0x%x: %s%s%s%s%s%s%s%s%s\n",
 668                 channel,
 669                 status,
 670                 PIS(CS),
 671                 PIS(ECC_CORR),
 672                 PIS(ECC_NO_CORR),
 673                 verbose_irq ? PIS(PACKET_SENT) : "",
 674                 PIS(BTA),
 675                 PIS(FIFO_TX_OVF),
 676                 PIS(FIFO_RX_OVF),
 677                 PIS(FIFO_TX_UDF),
 678                 PIS(PP_BUSY_CHANGE));
 679 #undef PIS
 680 }
 681
 682 static void print_irq_status_cio(u32 status)
 683 {
 684         if (status == 0)
 685                 return;
 686
 687 #define PIS(x) (status & DSI_CIO_IRQ_##x) ? (#x " ") : ""
 688
 689         pr_debug("DSI CIO IRQ 0x%x: %s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s%s\n",
 690                 status,
 691                 PIS(ERRSYNCESC1),
 692                 PIS(ERRSYNCESC2),
 693                 PIS(ERRSYNCESC3),
 694                 PIS(ERRESC1),
 695                 PIS(ERRESC2),
 696                 PIS(ERRESC3),
 697                 PIS(ERRCONTROL1),
 698                 PIS(ERRCONTROL2),
 699                 PIS(ERRCONTROL3),
 700                 PIS(STATEULPS1),
 701                 PIS(STATEULPS2),
 702                 PIS(STATEULPS3),
 703                 PIS(ERRCONTENTIONLP0_1),
 704                 PIS(ERRCONTENTIONLP1_1),
 705                 PIS(ERRCONTENTIONLP0_2),
 706                 PIS(ERRCONTENTIONLP1_2),
 707                 PIS(ERRCONTENTIONLP0_3),
 708                 PIS(ERRCONTENTIONLP1_3),
 709                 PIS(ULPSACTIVENOT_ALL0),
 710                 PIS(ULPSACTIVENOT_ALL1));
 711 #undef PIS
 712 }
 713
 714 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 715 static void dsi_collect_irq_stats(struct dsi_data *dsi, u32 irqstatus,
 716                                   u32 *vcstatus, u32 ciostatus)
 717 {
 718         int i;
 719
 720         spin_lock(&dsi->irq_stats_lock);
 721
 722         dsi->irq_stats.irq_count++;
 723         dss_collect_irq_stats(irqstatus, dsi->irq_stats.dsi_irqs);
 724
 725         for (i = 0; i < 4; ++i)
 726                 dss_collect_irq_stats(vcstatus[i], dsi->irq_stats.vc_irqs[i]);
 727
 728         dss_collect_irq_stats(ciostatus, dsi->irq_stats.cio_irqs);
 729
 730         spin_unlock(&dsi->irq_stats_lock);
 731 }
 732 #else
 733 #define dsi_collect_irq_stats(dsi, irqstatus, vcstatus, ciostatus)
 734 #endif
 735
 736 static int debug_irq;
 737
 738 static void dsi_handle_irq_errors(struct dsi_data *dsi, u32 irqstatus,
 739                                   u32 *vcstatus, u32 ciostatus)
 740 {
 741         int i;
 742
 743         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 744                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 745                 print_irq_status(irqstatus);
 746                 spin_lock(&dsi->errors_lock);
 747                 dsi->errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 748                 spin_unlock(&dsi->errors_lock);
 749         } else if (debug_irq) {
 750                 print_irq_status(irqstatus);
 751         }
 752
 753         for (i = 0; i < 4; ++i) {
 754                 if (vcstatus[i] & DSI_VC_IRQ_ERROR_MASK) {
 755                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 756                                        i, vcstatus[i]);
 757                         print_irq_status_vc(i, vcstatus[i]);
 758                 } else if (debug_irq) {
 759                         print_irq_status_vc(i, vcstatus[i]);
 760                 }
 761         }
 762
 763         if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 764                 DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 765                 print_irq_status_cio(ciostatus);
 766         } else if (debug_irq) {
 767                 print_irq_status_cio(ciostatus);
 768         }
 769 }
 770
 771 static void dsi_call_isrs(struct dsi_isr_data *isr_array,
 772                 unsigned int isr_array_size, u32 irqstatus)
 773 {
 774         struct dsi_isr_data *isr_data;
 775         int i;
 776
 777         for (i = 0; i < isr_array_size; i++) {
 778                 isr_data = &isr_array[i];
 779                 if (isr_data->isr && isr_data->mask & irqstatus)
 780                         isr_data->isr(isr_data->arg, irqstatus);
 781         }
 782 }
 783
 784 static void dsi_handle_isrs(struct dsi_isr_tables *isr_tables,
 785                 u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 786 {
 787         int i;
 788
 789         dsi_call_isrs(isr_tables->isr_table,
 790                         ARRAY_SIZE(isr_tables->isr_table),
 791                         irqstatus);
 792
 793         for (i = 0; i < 4; ++i) {
 794                 if (vcstatus[i] == 0)
 795                         continue;
 796                 dsi_call_isrs(isr_tables->isr_table_vc[i],
 797                                 ARRAY_SIZE(isr_tables->isr_table_vc[i]),
 798                                 vcstatus[i]);
 799         }
 800
 801         if (ciostatus != 0)
 802                 dsi_call_isrs(isr_tables->isr_table_cio,
 803                                 ARRAY_SIZE(isr_tables->isr_table_cio),
 804                                 ciostatus);
 805 }
 806
 807 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 808 {
 809         struct dsi_data *dsi = arg;
 810         u32 irqstatus, vcstatus[4], ciostatus;
 811         int i;
 812
 813         if (!dsi->is_enabled)
 814                 return IRQ_NONE;
 815
 816         spin_lock(&dsi->irq_lock);
 817
 818         irqstatus = dsi_read_reg(dsi, DSI_IRQSTATUS);
 819
 820         /* IRQ is not for us */
 821         if (!irqstatus) {
 822                 spin_unlock(&dsi->irq_lock);
 823                 return IRQ_NONE;
 824         }
 825
 826         dsi_write_reg(dsi, DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 827         /* flush posted write */
 828         dsi_read_reg(dsi, DSI_IRQSTATUS);
 829
 830         for (i = 0; i < 4; ++i) {
 831                 if ((irqstatus & (1 << i)) == 0) {
 832                         vcstatus[i] = 0;
 833                         continue;
 834                 }
 835
 836                 vcstatus[i] = dsi_read_reg(dsi, DSI_VC_IRQSTATUS(i));
 837
 838                 dsi_write_reg(dsi, DSI_VC_IRQSTATUS(i), vcstatus[i]);
 839                 /* flush posted write */
 840                 dsi_read_reg(dsi, DSI_VC_IRQSTATUS(i));
 841         }
 842
 843         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 844                 ciostatus = dsi_read_reg(dsi, DSI_COMPLEXIO_IRQ_STATUS);
 845
 846                 dsi_write_reg(dsi, DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 847                 /* flush posted write */
 848                 dsi_read_reg(dsi, DSI_COMPLEXIO_IRQ_STATUS);
 849         } else {
 850                 ciostatus = 0;
 851         }
 852
 853 #ifdef DSI_CATCH_MISSING_TE
 854         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 855                 del_timer(&dsi->te_timer);
 856 #endif
 857
 858         /* make a copy and unlock, so that isrs can unregister
 859          * themselves */
 860         memcpy(&dsi->isr_tables_copy, &dsi->isr_tables,
 861                 sizeof(dsi->isr_tables));
 862
 863         spin_unlock(&dsi->irq_lock);
 864
 865         dsi_handle_isrs(&dsi->isr_tables_copy, irqstatus, vcstatus, ciostatus);
 866
 867         dsi_handle_irq_errors(dsi, irqstatus, vcstatus, ciostatus);
 868
 869         dsi_collect_irq_stats(dsi, irqstatus, vcstatus, ciostatus);
 870
 871         return IRQ_HANDLED;
 872 }
 873
 874 /* dsi->irq_lock has to be locked by the caller */
 875 static void _omap_dsi_configure_irqs(struct dsi_data *dsi,
 876                                      struct dsi_isr_data *isr_array,
 877                                      unsigned int isr_array_size,
 878                                      u32 default_mask,
 879                                      const struct dsi_reg enable_reg,
 880                                      const struct dsi_reg status_reg)
 881 {
 882         struct dsi_isr_data *isr_data;
 883         u32 mask;
 884         u32 old_mask;
 885         int i;
 886
 887         mask = default_mask;
 888
 889         for (i = 0; i < isr_array_size; i++) {
 890                 isr_data = &isr_array[i];
 891
 892                 if (isr_data->isr == NULL)
 893                         continue;
 894
 895                 mask |= isr_data->mask;
 896         }
 897
 898         old_mask = dsi_read_reg(dsi, enable_reg);
 899         /* clear the irqstatus for newly enabled irqs */
 900         dsi_write_reg(dsi, status_reg, (mask ^ old_mask) & mask);
 901         dsi_write_reg(dsi, enable_reg, mask);
 902
 903         /* flush posted writes */
 904         dsi_read_reg(dsi, enable_reg);
 905         dsi_read_reg(dsi, status_reg);
 906 }
 907
 908 /* dsi->irq_lock has to be locked by the caller */
 909 static void _omap_dsi_set_irqs(struct dsi_data *dsi)
 910 {
 911         u32 mask = DSI_IRQ_ERROR_MASK;
 912 #ifdef DSI_CATCH_MISSING_TE
 913         mask |= DSI_IRQ_TE_TRIGGER;
 914 #endif
 915         _omap_dsi_configure_irqs(dsi, dsi->isr_tables.isr_table,
 916                         ARRAY_SIZE(dsi->isr_tables.isr_table), mask,
 917                         DSI_IRQENABLE, DSI_IRQSTATUS);
 918 }
 919
 920 /* dsi->irq_lock has to be locked by the caller */
 921 static void _omap_dsi_set_irqs_vc(struct dsi_data *dsi, int vc)
 922 {
 923         _omap_dsi_configure_irqs(dsi, dsi->isr_tables.isr_table_vc[vc],
 924                         ARRAY_SIZE(dsi->isr_tables.isr_table_vc[vc]),
 925                         DSI_VC_IRQ_ERROR_MASK,
 926                         DSI_VC_IRQENABLE(vc), DSI_VC_IRQSTATUS(vc));
 927 }
 928
 929 /* dsi->irq_lock has to be locked by the caller */
 930 static void _omap_dsi_set_irqs_cio(struct dsi_data *dsi)
 931 {
 932         _omap_dsi_configure_irqs(dsi, dsi->isr_tables.isr_table_cio,
 933                         ARRAY_SIZE(dsi->isr_tables.isr_table_cio),
 934                         DSI_CIO_IRQ_ERROR_MASK,
 935                         DSI_COMPLEXIO_IRQ_ENABLE, DSI_COMPLEXIO_IRQ_STATUS);
 936 }
 937
 938 static void _dsi_initialize_irq(struct dsi_data *dsi)
 939 {
 940         unsigned long flags;
 941         int vc;
 942
 943         spin_lock_irqsave(&dsi->irq_lock, flags);
 944
 945         memset(&dsi->isr_tables, 0, sizeof(dsi->isr_tables));
 946
 947         _omap_dsi_set_irqs(dsi);
 948         for (vc = 0; vc < 4; ++vc)
 949                 _omap_dsi_set_irqs_vc(dsi, vc);
 950         _omap_dsi_set_irqs_cio(dsi);
 951
 952         spin_unlock_irqrestore(&dsi->irq_lock, flags);
 953 }
 954
 955 static int _dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 956                 struct dsi_isr_data *isr_array, unsigned int isr_array_size)
 957 {
 958         struct dsi_isr_data *isr_data;
 959         int free_idx;
 960         int i;
 961
 962         BUG_ON(isr == NULL);
 963
 964         /* check for duplicate entry and find a free slot */
 965         free_idx = -1;
 966         for (i = 0; i < isr_array_size; i++) {
 967                 isr_data = &isr_array[i];
 968
 969                 if (isr_data->isr == isr && isr_data->arg == arg &&
 970                                 isr_data->mask == mask) {
 971                         return -EINVAL;
 972                 }
 973
 974                 if (isr_data->isr == NULL && free_idx == -1)
 975                         free_idx = i;
 976         }
 977
 978         if (free_idx == -1)
 979                 return -EBUSY;
 980
 981         isr_data = &isr_array[free_idx];
 982         isr_data->isr = isr;
 983         isr_data->arg = arg;
 984         isr_data->mask = mask;
 985
 986         return 0;
 987 }
 988
 989 static int _dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 990                 struct dsi_isr_data *isr_array, unsigned int isr_array_size)
 991 {
 992         struct dsi_isr_data *isr_data;
 993         int i;
 994
 995         for (i = 0; i < isr_array_size; i++) {
 996                 isr_data = &isr_array[i];
 997                 if (isr_data->isr != isr || isr_data->arg != arg ||
 998                                 isr_data->mask != mask)
 999                         continue;
1000
1001                 isr_data->isr = NULL;
1002                 isr_data->arg = NULL;
1003                 isr_data->mask = 0;
1004
1005                 return 0;
1006         }
1007
1008         return -EINVAL;
1009 }
1010
1011 static int dsi_register_isr(struct dsi_data *dsi, omap_dsi_isr_t isr,
1012                             void *arg, u32 mask)
1013 {
1014         unsigned long flags;
1015         int r;
1016
1017         spin_lock_irqsave(&dsi->irq_lock, flags);
1018
1019         r = _dsi_register_isr(isr, arg, mask, dsi->isr_tables.isr_table,
1020                         ARRAY_SIZE(dsi->isr_tables.isr_table));
1021
1022         if (r == 0)
1023                 _omap_dsi_set_irqs(dsi);
1024
1025         spin_unlock_irqrestore(&dsi->irq_lock, flags);
1026
1027         return r;
1028 }
1029
1030 static int dsi_unregister_isr(struct dsi_data *dsi, omap_dsi_isr_t isr,
1031                               void *arg, u32 mask)
1032 {
1033         unsigned long flags;
1034         int r;
1035
1036         spin_lock_irqsave(&dsi->irq_lock, flags);
1037
1038         r = _dsi_unregister_isr(isr, arg, mask, dsi->isr_tables.isr_table,
1039                         ARRAY_SIZE(dsi->isr_tables.isr_table));
1040
1041         if (r == 0)
1042                 _omap_dsi_set_irqs(dsi);
1043
1044         spin_unlock_irqrestore(&dsi->irq_lock, flags);
1045
1046         return r;
1047 }
1048
1049 static int dsi_register_isr_vc(struct dsi_data *dsi, int channel,
1050                                omap_dsi_isr_t isr, void *arg, u32 mask)
1051 {
1052         unsigned long flags;
1053         int r;
1054
1055         spin_lock_irqsave(&dsi->irq_lock, flags);
1056
1057         r = _dsi_register_isr(isr, arg, mask,
1058                         dsi->isr_tables.isr_table_vc[channel],
1059                         ARRAY_SIZE(dsi->isr_tables.isr_table_vc[channel]));
1060
1061         if (r == 0)
1062                 _omap_dsi_set_irqs_vc(dsi, channel);
1063
1064         spin_unlock_irqrestore(&dsi->irq_lock, flags);
1065
1066         return r;
1067 }
1068
1069 static int dsi_unregister_isr_vc(struct dsi_data *dsi, int channel,
1070                                  omap_dsi_isr_t isr, void *arg, u32 mask)
1071 {
1072         unsigned long flags;
1073         int r;
1074
1075         spin_lock_irqsave(&dsi->irq_lock, flags);
1076
1077         r = _dsi_unregister_isr(isr, arg, mask,
1078                         dsi->isr_tables.isr_table_vc[channel],
1079                         ARRAY_SIZE(dsi->isr_tables.isr_table_vc[channel]));
1080
1081         if (r == 0)
1082                 _omap_dsi_set_irqs_vc(dsi, channel);
1083
1084         spin_unlock_irqrestore(&dsi->irq_lock, flags);
1085
1086         return r;
1087 }
1088
1089 static int dsi_register_isr_cio(struct dsi_data *dsi, omap_dsi_isr_t isr,
1090                                 void *arg, u32 mask)
1091 {
1092         unsigned long flags;
1093         int r;
1094
1095         spin_lock_irqsave(&dsi->irq_lock, flags);
1096
1097         r = _dsi_register_isr(isr, arg, mask, dsi->isr_tables.isr_table_cio,
1098                         ARRAY_SIZE(dsi->isr_tables.isr_table_cio));
1099
1100         if (r == 0)
1101                 _omap_dsi_set_irqs_cio(dsi);
1102
1103         spin_unlock_irqrestore(&dsi->irq_lock, flags);
1104
1105         return r;
1106 }
1107
1108 static int dsi_unregister_isr_cio(struct dsi_data *dsi, omap_dsi_isr_t isr,
1109                                   void *arg, u32 mask)
1110 {
1111         unsigned long flags;
1112         int r;
1113
1114         spin_lock_irqsave(&dsi->irq_lock, flags);
1115
1116         r = _dsi_unregister_isr(isr, arg, mask, dsi->isr_tables.isr_table_cio,
1117                         ARRAY_SIZE(dsi->isr_tables.isr_table_cio));
1118
1119         if (r == 0)
1120                 _omap_dsi_set_irqs_cio(dsi);
1121
1122         spin_unlock_irqrestore(&dsi->irq_lock, flags);
1123
1124         return r;
1125 }
1126
1127 static u32 dsi_get_errors(struct dsi_data *dsi)
1128 {
1129         unsigned long flags;
1130         u32 e;
1131
1132         spin_lock_irqsave(&dsi->errors_lock, flags);
1133         e = dsi->errors;
1134         dsi->errors = 0;
1135         spin_unlock_irqrestore(&dsi->errors_lock, flags);
1136         return e;
1137 }
1138
1139 static int dsi_runtime_get(struct dsi_data *dsi)
1140 {
1141         int r;
1142
1143         DSSDBG("dsi_runtime_get\n");
1144
1145         r = pm_runtime_get_sync(dsi->dev);
1146         WARN_ON(r < 0);
1147         return r < 0 ? r : 0;
1148 }
1149
1150 static void dsi_runtime_put(struct dsi_data *dsi)
1151 {
1152         int r;
1153
1154         DSSDBG("dsi_runtime_put\n");
1155
1156         r = pm_runtime_put_sync(dsi->dev);
1157         WARN_ON(r < 0 && r != -ENOSYS);
1158 }
1159
1160 static int dsi_regulator_init(struct dsi_data *dsi)
1161 {
1162         struct regulator *vdds_dsi;
1163
1164         if (dsi->vdds_dsi_reg != NULL)
1165                 return 0;
1166
1167         vdds_dsi = devm_regulator_get(dsi->dev, "vdd");
1168
1169         if (IS_ERR(vdds_dsi)) {
1170                 if (PTR_ERR(vdds_dsi) != -EPROBE_DEFER)
1171                         DSSERR("can't get DSI VDD regulator\n");
1172                 return PTR_ERR(vdds_dsi);
1173         }
1174
1175         dsi->vdds_dsi_reg = vdds_dsi;
1176
1177         return 0;
1178 }
1179
1180 static void _dsi_print_reset_status(struct dsi_data *dsi)
1181 {
1182         u32 l;
1183         int b0, b1, b2;
1184
1185         /* A dummy read using the SCP interface to any DSIPHY register is
1186          * required after DSIPHY reset to complete the reset of the DSI complex
1187          * I/O. */
1188         l = dsi_read_reg(dsi, DSI_DSIPHY_CFG5);
1189
1190         if (dsi->data->quirks & DSI_QUIRK_REVERSE_TXCLKESC) {
1191                 b0 = 28;
1192                 b1 = 27;
1193                 b2 = 26;
1194         } else {
1195                 b0 = 24;
1196                 b1 = 25;
1197                 b2 = 26;
1198         }
1199
1200 #define DSI_FLD_GET(fld, start, end)\
1201         FLD_GET(dsi_read_reg(dsi, DSI_##fld), start, end)
1202
1203         pr_debug("DSI resets: PLL (%d) CIO (%d) PHY (%x%x%x, %d, %d, %d)\n",
1204                 DSI_FLD_GET(PLL_STATUS, 0, 0),
1205                 DSI_FLD_GET(COMPLEXIO_CFG1, 29, 29),
1206                 DSI_FLD_GET(DSIPHY_CFG5, b0, b0),
1207                 DSI_FLD_GET(DSIPHY_CFG5, b1, b1),
1208                 DSI_FLD_GET(DSIPHY_CFG5, b2, b2),
1209                 DSI_FLD_GET(DSIPHY_CFG5, 29, 29),
1210                 DSI_FLD_GET(DSIPHY_CFG5, 30, 30),
1211                 DSI_FLD_GET(DSIPHY_CFG5, 31, 31));
1212
1213 #undef DSI_FLD_GET
1214 }
1215
1216 static inline int dsi_if_enable(struct dsi_data *dsi, bool enable)
1217 {
1218         DSSDBG("dsi_if_enable(%d)\n", enable);
1219
1220         enable = enable ? 1 : 0;
1221         REG_FLD_MOD(dsi, DSI_CTRL, enable, 0, 0); /* IF_EN */
1222
1223         if (!wait_for_bit_change(dsi, DSI_CTRL, 0, enable)) {
1224                 DSSERR("Failed to set dsi_if_enable to %d\n", enable);
1225                 return -EIO;
1226         }
1227
1228         return 0;
1229 }
1230
1231 static unsigned long dsi_get_pll_hsdiv_dispc_rate(struct dsi_data *dsi)
1232 {
1233         return dsi->pll.cinfo.clkout[HSDIV_DISPC];
1234 }
1235
1236 static unsigned long dsi_get_pll_hsdiv_dsi_rate(struct dsi_data *dsi)
1237 {
1238         return dsi->pll.cinfo.clkout[HSDIV_DSI];
1239 }
1240
1241 static unsigned long dsi_get_txbyteclkhs(struct dsi_data *dsi)
1242 {
1243         return dsi->pll.cinfo.clkdco / 16;
1244 }
1245
1246 static unsigned long dsi_fclk_rate(struct dsi_data *dsi)
1247 {
1248         unsigned long r;
1249         enum dss_clk_source source;
1250
1251         source = dss_get_dsi_clk_source(dsi->dss, dsi->module_id);
1252         if (source == DSS_CLK_SRC_FCK) {
1253                 /* DSI FCLK source is DSS_CLK_FCK */
1254                 r = clk_get_rate(dsi->dss_clk);
1255         } else {
1256                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
1257                 r = dsi_get_pll_hsdiv_dsi_rate(dsi);
1258         }
1259
1260         return r;
1261 }
1262
1263 static int dsi_lp_clock_calc(unsigned long dsi_fclk,
1264                 unsigned long lp_clk_min, unsigned long lp_clk_max,
1265                 struct dsi_lp_clock_info *lp_cinfo)
1266 {
1267         unsigned int lp_clk_div;
1268         unsigned long lp_clk;
1269
1270         lp_clk_div = DIV_ROUND_UP(dsi_fclk, lp_clk_max * 2);
1271         lp_clk = dsi_fclk / 2 / lp_clk_div;
1272
1273         if (lp_clk < lp_clk_min || lp_clk > lp_clk_max)
1274                 return -EINVAL;
1275
1276         lp_cinfo->lp_clk_div = lp_clk_div;
1277         lp_cinfo->lp_clk = lp_clk;
1278
1279         return 0;
1280 }
1281
1282 static int dsi_set_lp_clk_divisor(struct dsi_data *dsi)
1283 {
1284         unsigned long dsi_fclk;
1285         unsigned int lp_clk_div;
1286         unsigned long lp_clk;
1287         unsigned int lpdiv_max = dsi->data->max_pll_lpdiv;
1288
1289
1290         lp_clk_div = dsi->user_lp_cinfo.lp_clk_div;
1291
1292         if (lp_clk_div == 0 || lp_clk_div > lpdiv_max)
1293                 return -EINVAL;
1294
1295         dsi_fclk = dsi_fclk_rate(dsi);
1296
1297         lp_clk = dsi_fclk / 2 / lp_clk_div;
1298
1299         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
1300         dsi->current_lp_cinfo.lp_clk = lp_clk;
1301         dsi->current_lp_cinfo.lp_clk_div = lp_clk_div;
1302
1303         /* LP_CLK_DIVISOR */
1304         REG_FLD_MOD(dsi, DSI_CLK_CTRL, lp_clk_div, 12, 0);
1305
1306         /* LP_RX_SYNCHRO_ENABLE */
1307         REG_FLD_MOD(dsi, DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0, 21, 21);
1308
1309         return 0;
1310 }
1311
1312 static void dsi_enable_scp_clk(struct dsi_data *dsi)
1313 {
1314         if (dsi->scp_clk_refcount++ == 0)
1315                 REG_FLD_MOD(dsi, DSI_CLK_CTRL, 1, 14, 14); /* CIO_CLK_ICG */
1316 }
1317
1318 static void dsi_disable_scp_clk(struct dsi_data *dsi)
1319 {
1320         WARN_ON(dsi->scp_clk_refcount == 0);
1321         if (--dsi->scp_clk_refcount == 0)
1322                 REG_FLD_MOD(dsi, DSI_CLK_CTRL, 0, 14, 14); /* CIO_CLK_ICG */
1323 }
1324
1325 enum dsi_pll_power_state {
1326         DSI_PLL_POWER_OFF       = 0x0,
1327         DSI_PLL_POWER_ON_HSCLK  = 0x1,
1328         DSI_PLL_POWER_ON_ALL    = 0x2,
1329         DSI_PLL_POWER_ON_DIV    = 0x3,
1330 };
1331
1332 static int dsi_pll_power(struct dsi_data *dsi, enum dsi_pll_power_state state)
1333 {
1334         int t = 0;
1335
1336         /* DSI-PLL power command 0x3 is not working */
1337         if ((dsi->data->quirks & DSI_QUIRK_PLL_PWR_BUG) &&
1338             state == DSI_PLL_POWER_ON_DIV)
1339                 state = DSI_PLL_POWER_ON_ALL;
1340
1341         /* PLL_PWR_CMD */
1342         REG_FLD_MOD(dsi, DSI_CLK_CTRL, state, 31, 30);
1343
1344         /* PLL_PWR_STATUS */
1345         while (FLD_GET(dsi_read_reg(dsi, DSI_CLK_CTRL), 29, 28) != state) {
1346                 if (++t > 1000) {
1347                         DSSERR("Failed to set DSI PLL power mode to %d\n",
1348                                         state);
1349                         return -ENODEV;
1350                 }
1351                 udelay(1);
1352         }
1353
1354         return 0;
1355 }
1356
1357
1358 static void dsi_pll_calc_dsi_fck(struct dsi_data *dsi,
1359                                  struct dss_pll_clock_info *cinfo)
1360 {
1361         unsigned long max_dsi_fck;
1362
1363         max_dsi_fck = dsi->data->max_fck_freq;
1364
1365         cinfo->mX[HSDIV_DSI] = DIV_ROUND_UP(cinfo->clkdco, max_dsi_fck);
1366         cinfo->clkout[HSDIV_DSI] = cinfo->clkdco / cinfo->mX[HSDIV_DSI];
1367 }
1368
1369 static int dsi_pll_enable(struct dss_pll *pll)
1370 {
1371         struct dsi_data *dsi = container_of(pll, struct dsi_data, pll);
1372         int r = 0;
1373
1374         DSSDBG("PLL init\n");
1375
1376         r = dsi_regulator_init(dsi);
1377         if (r)
1378                 return r;
1379
1380         r = dsi_runtime_get(dsi);
1381         if (r)
1382                 return r;
1383
1384         /*
1385          * Note: SCP CLK is not required on OMAP3, but it is required on OMAP4.
1386          */
1387         dsi_enable_scp_clk(dsi);
1388
1389         r = regulator_enable(dsi->vdds_dsi_reg);
1390         if (r)
1391                 goto err0;
1392
1393         /* XXX PLL does not come out of reset without this... */
1394         dispc_pck_free_enable(dsi->dss->dispc, 1);
1395
1396         if (!wait_for_bit_change(dsi, DSI_PLL_STATUS, 0, 1)) {
1397                 DSSERR("PLL not coming out of reset.\n");
1398                 r = -ENODEV;
1399                 dispc_pck_free_enable(dsi->dss->dispc, 0);
1400                 goto err1;
1401         }
1402
1403         /* XXX ... but if left on, we get problems when planes do not
1404          * fill the whole display. No idea about this */
1405         dispc_pck_free_enable(dsi->dss->dispc, 0);
1406
1407         r = dsi_pll_power(dsi, DSI_PLL_POWER_ON_ALL);
1408
1409         if (r)
1410                 goto err1;
1411
1412         DSSDBG("PLL init done\n");
1413
1414         return 0;
1415 err1:
1416         regulator_disable(dsi->vdds_dsi_reg);
1417 err0:
1418         dsi_disable_scp_clk(dsi);
1419         dsi_runtime_put(dsi);
1420         return r;
1421 }
1422
1423 static void dsi_pll_disable(struct dss_pll *pll)
1424 {
1425         struct dsi_data *dsi = container_of(pll, struct dsi_data, pll);
1426
1427         dsi_pll_power(dsi, DSI_PLL_POWER_OFF);
1428
1429         regulator_disable(dsi->vdds_dsi_reg);
1430
1431         dsi_disable_scp_clk(dsi);
1432         dsi_runtime_put(dsi);
1433
1434         DSSDBG("PLL disable done\n");
1435 }
1436
1437 static void dsi_dump_dsi_clocks(struct dsi_data *dsi, struct seq_file *s)
1438 {
1439         struct dss_pll_clock_info *cinfo = &dsi->pll.cinfo;
1440         enum dss_clk_source dispc_clk_src, dsi_clk_src;
1441         int dsi_module = dsi->module_id;
1442         struct dss_pll *pll = &dsi->pll;
1443
1444         dispc_clk_src = dss_get_dispc_clk_source(dsi->dss);
1445         dsi_clk_src = dss_get_dsi_clk_source(dsi->dss, dsi_module);
1446
1447         if (dsi_runtime_get(dsi))
1448                 return;
1449
1450         seq_printf(s,   "- DSI%d PLL -\n", dsi_module + 1);
1451
1452         seq_printf(s,   "dsi pll clkin\t%lu\n", clk_get_rate(pll->clkin));
1453
1454         seq_printf(s,   "Fint\t\t%-16lun %u\n", cinfo->fint, cinfo->n);
1455
1456         seq_printf(s,   "CLKIN4DDR\t%-16lum %u\n",
1457                         cinfo->clkdco, cinfo->m);
1458
1459         seq_printf(s,   "DSI_PLL_HSDIV_DISPC (%s)\t%-16lum_dispc %u\t(%s)\n",
1460                         dss_get_clk_source_name(dsi_module == 0 ?
1461                                 DSS_CLK_SRC_PLL1_1 :
1462                                 DSS_CLK_SRC_PLL2_1),
1463                         cinfo->clkout[HSDIV_DISPC],
1464                         cinfo->mX[HSDIV_DISPC],
1465                         dispc_clk_src == DSS_CLK_SRC_FCK ?
1466                         "off" : "on");
1467
1468         seq_printf(s,   "DSI_PLL_HSDIV_DSI (%s)\t%-16lum_dsi %u\t(%s)\n",
1469                         dss_get_clk_source_name(dsi_module == 0 ?
1470                                 DSS_CLK_SRC_PLL1_2 :
1471                                 DSS_CLK_SRC_PLL2_2),
1472                         cinfo->clkout[HSDIV_DSI],
1473                         cinfo->mX[HSDIV_DSI],
1474                         dsi_clk_src == DSS_CLK_SRC_FCK ?
1475                         "off" : "on");
1476
1477         seq_printf(s,   "- DSI%d -\n", dsi_module + 1);
1478
1479         seq_printf(s,   "dsi fclk source = %s\n",
1480                         dss_get_clk_source_name(dsi_clk_src));
1481
1482         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate(dsi));
1483
1484         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1485                         cinfo->clkdco / 4);
1486
1487         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs(dsi));
1488
1489         seq_printf(s,   "LP_CLK\t\t%lu\n", dsi->current_lp_cinfo.lp_clk);
1490
1491         dsi_runtime_put(dsi);
1492 }
1493
1494 void dsi_dump_clocks(struct seq_file *s)
1495 {
1496         struct dsi_data *dsi;
1497         int i;
1498
1499         for  (i = 0; i < MAX_NUM_DSI; i++) {
1500                 dsi = dsi_get_dsi_from_id(i);
1501                 if (dsi)
1502                         dsi_dump_dsi_clocks(dsi, s);
1503         }
1504 }
1505
1506 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1507 static void dsi_dump_dsi_irqs(struct dsi_data *dsi, struct seq_file *s)
1508 {
1509         unsigned long flags;
1510         struct dsi_irq_stats stats;
1511
1512         spin_lock_irqsave(&dsi->irq_stats_lock, flags);
1513
1514         stats = dsi->irq_stats;
1515         memset(&dsi->irq_stats, 0, sizeof(dsi->irq_stats));
1516         dsi->irq_stats.last_reset = jiffies;
1517
1518         spin_unlock_irqrestore(&dsi->irq_stats_lock, flags);
1519
1520         seq_printf(s, "period %u ms\n",
1521                         jiffies_to_msecs(jiffies - stats.last_reset));
1522
1523         seq_printf(s, "irqs %d\n", stats.irq_count);
1524 #define PIS(x) \
1525         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1526
1527         seq_printf(s, "-- DSI%d interrupts --\n", dsi->module_id + 1);
1528         PIS(VC0);
1529         PIS(VC1);
1530         PIS(VC2);
1531         PIS(VC3);
1532         PIS(WAKEUP);
1533         PIS(RESYNC);
1534         PIS(PLL_LOCK);
1535         PIS(PLL_UNLOCK);
1536         PIS(PLL_RECALL);
1537         PIS(COMPLEXIO_ERR);
1538         PIS(HS_TX_TIMEOUT);
1539         PIS(LP_RX_TIMEOUT);
1540         PIS(TE_TRIGGER);
1541         PIS(ACK_TRIGGER);
1542         PIS(SYNC_LOST);
1543         PIS(LDO_POWER_GOOD);
1544         PIS(TA_TIMEOUT);
1545 #undef PIS
1546
1547 #define PIS(x) \
1548         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1549                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1550                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1551                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1552                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1553
1554         seq_printf(s, "-- VC interrupts --\n");
1555         PIS(CS);
1556         PIS(ECC_CORR);
1557         PIS(PACKET_SENT);
1558         PIS(FIFO_TX_OVF);
1559         PIS(FIFO_RX_OVF);
1560         PIS(BTA);
1561         PIS(ECC_NO_CORR);
1562         PIS(FIFO_TX_UDF);
1563         PIS(PP_BUSY_CHANGE);
1564 #undef PIS
1565
1566 #define PIS(x) \
1567         seq_printf(s, "%-20s %10d\n", #x, \
1568                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1569
1570         seq_printf(s, "-- CIO interrupts --\n");
1571         PIS(ERRSYNCESC1);
1572         PIS(ERRSYNCESC2);
1573         PIS(ERRSYNCESC3);
1574         PIS(ERRESC1);
1575         PIS(ERRESC2);
1576         PIS(ERRESC3);
1577         PIS(ERRCONTROL1);
1578         PIS(ERRCONTROL2);
1579         PIS(ERRCONTROL3);
1580         PIS(STATEULPS1);
1581         PIS(STATEULPS2);
1582         PIS(STATEULPS3);
1583         PIS(ERRCONTENTIONLP0_1);
1584         PIS(ERRCONTENTIONLP1_1);
1585         PIS(ERRCONTENTIONLP0_2);
1586         PIS(ERRCONTENTIONLP1_2);
1587         PIS(ERRCONTENTIONLP0_3);
1588         PIS(ERRCONTENTIONLP1_3);
1589         PIS(ULPSACTIVENOT_ALL0);
1590         PIS(ULPSACTIVENOT_ALL1);
1591 #undef PIS
1592 }
1593
1594 static int dsi1_dump_irqs(struct seq_file *s, void *p)
1595 {
1596         struct dsi_data *dsi = dsi_get_dsi_from_id(0);
1597
1598         dsi_dump_dsi_irqs(dsi, s);
1599         return 0;
1600 }
1601
1602 static int dsi2_dump_irqs(struct seq_file *s, void *p)
1603 {
1604         struct dsi_data *dsi = dsi_get_dsi_from_id(1);
1605
1606         dsi_dump_dsi_irqs(dsi, s);
1607         return 0;
1608 }
1609 #endif
1610
1611 static void dsi_dump_dsi_regs(struct dsi_data *dsi, struct seq_file *s)
1612 {
1613 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(dsi, r))
1614
1615         if (dsi_runtime_get(dsi))
1616                 return;
1617         dsi_enable_scp_clk(dsi);
1618
1619         DUMPREG(DSI_REVISION);
1620         DUMPREG(DSI_SYSCONFIG);
1621         DUMPREG(DSI_SYSSTATUS);
1622         DUMPREG(DSI_IRQSTATUS);
1623         DUMPREG(DSI_IRQENABLE);
1624         DUMPREG(DSI_CTRL);
1625         DUMPREG(DSI_COMPLEXIO_CFG1);
1626         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1627         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1628         DUMPREG(DSI_CLK_CTRL);
1629         DUMPREG(DSI_TIMING1);
1630         DUMPREG(DSI_TIMING2);
1631         DUMPREG(DSI_VM_TIMING1);
1632         DUMPREG(DSI_VM_TIMING2);
1633         DUMPREG(DSI_VM_TIMING3);
1634         DUMPREG(DSI_CLK_TIMING);
1635         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1636         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1637         DUMPREG(DSI_COMPLEXIO_CFG2);
1638         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1639         DUMPREG(DSI_VM_TIMING4);
1640         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1641         DUMPREG(DSI_VM_TIMING5);
1642         DUMPREG(DSI_VM_TIMING6);
1643         DUMPREG(DSI_VM_TIMING7);
1644         DUMPREG(DSI_STOPCLK_TIMING);
1645
1646         DUMPREG(DSI_VC_CTRL(0));
1647         DUMPREG(DSI_VC_TE(0));
1648         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1649         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1650         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1651         DUMPREG(DSI_VC_IRQSTATUS(0));
1652         DUMPREG(DSI_VC_IRQENABLE(0));
1653
1654         DUMPREG(DSI_VC_CTRL(1));
1655         DUMPREG(DSI_VC_TE(1));
1656         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1657         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1658         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1659         DUMPREG(DSI_VC_IRQSTATUS(1));
1660         DUMPREG(DSI_VC_IRQENABLE(1));
1661
1662         DUMPREG(DSI_VC_CTRL(2));
1663         DUMPREG(DSI_VC_TE(2));
1664         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1665         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1666         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1667         DUMPREG(DSI_VC_IRQSTATUS(2));
1668         DUMPREG(DSI_VC_IRQENABLE(2));
1669
1670         DUMPREG(DSI_VC_CTRL(3));
1671         DUMPREG(DSI_VC_TE(3));
1672         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1673         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1674         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1675         DUMPREG(DSI_VC_IRQSTATUS(3));
1676         DUMPREG(DSI_VC_IRQENABLE(3));
1677
1678         DUMPREG(DSI_DSIPHY_CFG0);
1679         DUMPREG(DSI_DSIPHY_CFG1);
1680         DUMPREG(DSI_DSIPHY_CFG2);
1681         DUMPREG(DSI_DSIPHY_CFG5);
1682
1683         DUMPREG(DSI_PLL_CONTROL);
1684         DUMPREG(DSI_PLL_STATUS);
1685         DUMPREG(DSI_PLL_GO);
1686         DUMPREG(DSI_PLL_CONFIGURATION1);
1687         DUMPREG(DSI_PLL_CONFIGURATION2);
1688
1689         dsi_disable_scp_clk(dsi);
1690         dsi_runtime_put(dsi);
1691 #undef DUMPREG
1692 }
1693
1694 static int dsi1_dump_regs(struct seq_file *s, void *p)
1695 {
1696         struct dsi_data *dsi = dsi_get_dsi_from_id(0);
1697
1698         dsi_dump_dsi_regs(dsi, s);
1699         return 0;
1700 }
1701
1702 static int dsi2_dump_regs(struct seq_file *s, void *p)
1703 {
1704         struct dsi_data *dsi = dsi_get_dsi_from_id(1);
1705
1706         dsi_dump_dsi_regs(dsi, s);
1707         return 0;
1708 }
1709
1710 enum dsi_cio_power_state {
1711         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1712         DSI_COMPLEXIO_POWER_ON          = 0x1,
1713         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1714 };
1715
1716 static int dsi_cio_power(struct dsi_data *dsi, enum dsi_cio_power_state state)
1717 {
1718         int t = 0;
1719
1720         /* PWR_CMD */
1721         REG_FLD_MOD(dsi, DSI_COMPLEXIO_CFG1, state, 28, 27);
1722
1723         /* PWR_STATUS */
1724         while (FLD_GET(dsi_read_reg(dsi, DSI_COMPLEXIO_CFG1),
1725                         26, 25) != state) {
1726                 if (++t > 1000) {
1727                         DSSERR("failed to set complexio power state to "
1728                                         "%d\n", state);
1729                         return -ENODEV;
1730                 }
1731                 udelay(1);
1732         }
1733
1734         return 0;
1735 }
1736
1737 static unsigned int dsi_get_line_buf_size(struct dsi_data *dsi)
1738 {
1739         int val;
1740
1741         /* line buffer on OMAP3 is 1024 x 24bits */
1742         /* XXX: for some reason using full buffer size causes
1743          * considerable TX slowdown with update sizes that fill the
1744          * whole buffer */
1745         if (!(dsi->data->quirks & DSI_QUIRK_GNQ))
1746                 return 1023 * 3;
1747
1748         val = REG_GET(dsi, DSI_GNQ, 14, 12); /* VP1_LINE_BUFFER_SIZE */
1749
1750         switch (val) {
1751         case 1:
1752                 return 512 * 3;         /* 512x24 bits */
1753         case 2:
1754                 return 682 * 3;         /* 682x24 bits */
1755         case 3:
1756                 return 853 * 3;         /* 853x24 bits */
1757         case 4:
1758                 return 1024 * 3;        /* 1024x24 bits */
1759         case 5:
1760                 return 1194 * 3;        /* 1194x24 bits */
1761         case 6:
1762                 return 1365 * 3;        /* 1365x24 bits */
1763         case 7:
1764                 return 1920 * 3;        /* 1920x24 bits */
1765         default:
1766                 BUG();
1767                 return 0;
1768         }
1769 }
1770
1771 static int dsi_set_lane_config(struct dsi_data *dsi)
1772 {
1773         static const u8 offsets[] = { 0, 4, 8, 12, 16 };
1774         static const enum dsi_lane_function functions[] = {
1775                 DSI_LANE_CLK,
1776                 DSI_LANE_DATA1,
1777                 DSI_LANE_DATA2,
1778                 DSI_LANE_DATA3,
1779                 DSI_LANE_DATA4,
1780         };
1781         u32 r;
1782         int i;
1783
1784         r = dsi_read_reg(dsi, DSI_COMPLEXIO_CFG1);
1785
1786         for (i = 0; i < dsi->num_lanes_used; ++i) {
1787                 unsigned int offset = offsets[i];
1788                 unsigned int polarity, lane_number;
1789                 unsigned int t;
1790
1791                 for (t = 0; t < dsi->num_lanes_supported; ++t)
1792                         if (dsi->lanes[t].function == functions[i])
1793                                 break;
1794
1795                 if (t == dsi->num_lanes_supported)
1796                         return -EINVAL;
1797
1798                 lane_number = t;
1799                 polarity = dsi->lanes[t].polarity;
1800
1801                 r = FLD_MOD(r, lane_number + 1, offset + 2, offset);
1802                 r = FLD_MOD(r, polarity, offset + 3, offset + 3);
1803         }
1804
1805         /* clear the unused lanes */
1806         for (; i < dsi->num_lanes_supported; ++i) {
1807                 unsigned int offset = offsets[i];
1808
1809                 r = FLD_MOD(r, 0, offset + 2, offset);
1810                 r = FLD_MOD(r, 0, offset + 3, offset + 3);
1811         }
1812
1813         dsi_write_reg(dsi, DSI_COMPLEXIO_CFG1, r);
1814
1815         return 0;
1816 }
1817
1818 static inline unsigned int ns2ddr(struct dsi_data *dsi, unsigned int ns)
1819 {
1820         /* convert time in ns to ddr ticks, rounding up */
1821         unsigned long ddr_clk = dsi->pll.cinfo.clkdco / 4;
1822
1823         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1824 }
1825
1826 static inline unsigned int ddr2ns(struct dsi_data *dsi, unsigned int ddr)
1827 {
1828         unsigned long ddr_clk = dsi->pll.cinfo.clkdco / 4;
1829
1830         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1831 }
1832
1833 static void dsi_cio_timings(struct dsi_data *dsi)
1834 {
1835         u32 r;
1836         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1837         u32 tlpx_half, tclk_trail, tclk_zero;
1838         u32 tclk_prepare;
1839
1840         /* calculate timings */
1841
1842         /* 1 * DDR_CLK = 2 * UI */
1843
1844         /* min 40ns + 4*UI      max 85ns + 6*UI */
1845         ths_prepare = ns2ddr(dsi, 70) + 2;
1846
1847         /* min 145ns + 10*UI */
1848         ths_prepare_ths_zero = ns2ddr(dsi, 175) + 2;
1849
1850         /* min max(8*UI, 60ns+4*UI) */
1851         ths_trail = ns2ddr(dsi, 60) + 5;
1852
1853         /* min 100ns */
1854         ths_exit = ns2ddr(dsi, 145);
1855
1856         /* tlpx min 50n */
1857         tlpx_half = ns2ddr(dsi, 25);
1858
1859         /* min 60ns */
1860         tclk_trail = ns2ddr(dsi, 60) + 2;
1861
1862         /* min 38ns, max 95ns */
1863         tclk_prepare = ns2ddr(dsi, 65);
1864
1865         /* min tclk-prepare + tclk-zero = 300ns */
1866         tclk_zero = ns2ddr(dsi, 260);
1867
1868         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1869                 ths_prepare, ddr2ns(dsi, ths_prepare),
1870                 ths_prepare_ths_zero, ddr2ns(dsi, ths_prepare_ths_zero));
1871         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1872                         ths_trail, ddr2ns(dsi, ths_trail),
1873                         ths_exit, ddr2ns(dsi, ths_exit));
1874
1875         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1876                         "tclk_zero %u (%uns)\n",
1877                         tlpx_half, ddr2ns(dsi, tlpx_half),
1878                         tclk_trail, ddr2ns(dsi, tclk_trail),
1879                         tclk_zero, ddr2ns(dsi, tclk_zero));
1880         DSSDBG("tclk_prepare %u (%uns)\n",
1881                         tclk_prepare, ddr2ns(dsi, tclk_prepare));
1882
1883         /* program timings */
1884
1885         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG0);
1886         r = FLD_MOD(r, ths_prepare, 31, 24);
1887         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1888         r = FLD_MOD(r, ths_trail, 15, 8);
1889         r = FLD_MOD(r, ths_exit, 7, 0);
1890         dsi_write_reg(dsi, DSI_DSIPHY_CFG0, r);
1891
1892         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG1);
1893         r = FLD_MOD(r, tlpx_half, 20, 16);
1894         r = FLD_MOD(r, tclk_trail, 15, 8);
1895         r = FLD_MOD(r, tclk_zero, 7, 0);
1896
1897         if (dsi->data->quirks & DSI_QUIRK_PHY_DCC) {
1898                 r = FLD_MOD(r, 0, 21, 21);      /* DCCEN = disable */
1899                 r = FLD_MOD(r, 1, 22, 22);      /* CLKINP_DIVBY2EN = enable */
1900                 r = FLD_MOD(r, 1, 23, 23);      /* CLKINP_SEL = enable */
1901         }
1902
1903         dsi_write_reg(dsi, DSI_DSIPHY_CFG1, r);
1904
1905         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG2);
1906         r = FLD_MOD(r, tclk_prepare, 7, 0);
1907         dsi_write_reg(dsi, DSI_DSIPHY_CFG2, r);
1908 }
1909
1910 /* lane masks have lane 0 at lsb. mask_p for positive lines, n for negative */
1911 static void dsi_cio_enable_lane_override(struct dsi_data *dsi,
1912                                          unsigned int mask_p,
1913                                          unsigned int mask_n)
1914 {
1915         int i;
1916         u32 l;
1917         u8 lptxscp_start = dsi->num_lanes_supported == 3 ? 22 : 26;
1918
1919         l = 0;
1920
1921         for (i = 0; i < dsi->num_lanes_supported; ++i) {
1922                 unsigned int p = dsi->lanes[i].polarity;
1923
1924                 if (mask_p & (1 << i))
1925                         l |= 1 << (i * 2 + (p ? 0 : 1));
1926
1927                 if (mask_n & (1 << i))
1928                         l |= 1 << (i * 2 + (p ? 1 : 0));
1929         }
1930
1931         /*
1932          * Bits in REGLPTXSCPDAT4TO0DXDY:
1933          * 17: DY0 18: DX0
1934          * 19: DY1 20: DX1
1935          * 21: DY2 22: DX2
1936          * 23: DY3 24: DX3
1937          * 25: DY4 26: DX4
1938          */
1939
1940         /* Set the lane override configuration */
1941
1942         /* REGLPTXSCPDAT4TO0DXDY */
1943         REG_FLD_MOD(dsi, DSI_DSIPHY_CFG10, l, lptxscp_start, 17);
1944
1945         /* Enable lane override */
1946
1947         /* ENLPTXSCPDAT */
1948         REG_FLD_MOD(dsi, DSI_DSIPHY_CFG10, 1, 27, 27);
1949 }
1950
1951 static void dsi_cio_disable_lane_override(struct dsi_data *dsi)
1952 {
1953         /* Disable lane override */
1954         REG_FLD_MOD(dsi, DSI_DSIPHY_CFG10, 0, 27, 27); /* ENLPTXSCPDAT */
1955         /* Reset the lane override configuration */
1956         /* REGLPTXSCPDAT4TO0DXDY */
1957         REG_FLD_MOD(dsi, DSI_DSIPHY_CFG10, 0, 22, 17);
1958 }
1959
1960 static int dsi_cio_wait_tx_clk_esc_reset(struct dsi_data *dsi)
1961 {
1962         int t, i;
1963         bool in_use[DSI_MAX_NR_LANES];
1964         static const u8 offsets_old[] = { 28, 27, 26 };
1965         static const u8 offsets_new[] = { 24, 25, 26, 27, 28 };
1966         const u8 *offsets;
1967
1968         if (dsi->data->quirks & DSI_QUIRK_REVERSE_TXCLKESC)
1969                 offsets = offsets_old;
1970         else
1971                 offsets = offsets_new;
1972
1973         for (i = 0; i < dsi->num_lanes_supported; ++i)
1974                 in_use[i] = dsi->lanes[i].function != DSI_LANE_UNUSED;
1975
1976         t = 100000;
1977         while (true) {
1978                 u32 l;
1979                 int ok;
1980
1981                 l = dsi_read_reg(dsi, DSI_DSIPHY_CFG5);
1982
1983                 ok = 0;
1984                 for (i = 0; i < dsi->num_lanes_supported; ++i) {
1985                         if (!in_use[i] || (l & (1 << offsets[i])))
1986                                 ok++;
1987                 }
1988
1989                 if (ok == dsi->num_lanes_supported)
1990                         break;
1991
1992                 if (--t == 0) {
1993                         for (i = 0; i < dsi->num_lanes_supported; ++i) {
1994                                 if (!in_use[i] || (l & (1 << offsets[i])))
1995                                         continue;
1996
1997                                 DSSERR("CIO TXCLKESC%d domain not coming " \
1998                                                 "out of reset\n", i);
1999                         }
2000                         return -EIO;
2001                 }
2002         }
2003
2004         return 0;
2005 }
2006
2007 /* return bitmask of enabled lanes, lane0 being the lsb */
2008 static unsigned int dsi_get_lane_mask(struct dsi_data *dsi)
2009 {
2010         unsigned int mask = 0;
2011         int i;
2012
2013         for (i = 0; i < dsi->num_lanes_supported; ++i) {
2014                 if (dsi->lanes[i].function != DSI_LANE_UNUSED)
2015                         mask |= 1 << i;
2016         }
2017
2018         return mask;
2019 }
2020
2021 /* OMAP4 CONTROL_DSIPHY */
2022 #define OMAP4_DSIPHY_SYSCON_OFFSET                      0x78
2023
2024 #define OMAP4_DSI2_LANEENABLE_SHIFT                     29
2025 #define OMAP4_DSI2_LANEENABLE_MASK                      (0x7 << 29)
2026 #define OMAP4_DSI1_LANEENABLE_SHIFT                     24
2027 #define OMAP4_DSI1_LANEENABLE_MASK                      (0x1f << 24)
2028 #define OMAP4_DSI1_PIPD_SHIFT                           19
2029 #define OMAP4_DSI1_PIPD_MASK                            (0x1f << 19)
2030 #define OMAP4_DSI2_PIPD_SHIFT                           14
2031 #define OMAP4_DSI2_PIPD_MASK                            (0x1f << 14)
2032
2033 static int dsi_omap4_mux_pads(struct dsi_data *dsi, unsigned int lanes)
2034 {
2035         u32 enable_mask, enable_shift;
2036         u32 pipd_mask, pipd_shift;
2037
2038         if (dsi->module_id == 0) {
2039                 enable_mask = OMAP4_DSI1_LANEENABLE_MASK;
2040                 enable_shift = OMAP4_DSI1_LANEENABLE_SHIFT;
2041                 pipd_mask = OMAP4_DSI1_PIPD_MASK;
2042                 pipd_shift = OMAP4_DSI1_PIPD_SHIFT;
2043         } else if (dsi->module_id == 1) {
2044                 enable_mask = OMAP4_DSI2_LANEENABLE_MASK;
2045                 enable_shift = OMAP4_DSI2_LANEENABLE_SHIFT;
2046                 pipd_mask = OMAP4_DSI2_PIPD_MASK;
2047                 pipd_shift = OMAP4_DSI2_PIPD_SHIFT;
2048         } else {
2049                 return -ENODEV;
2050         }
2051
2052         return regmap_update_bits(dsi->syscon, OMAP4_DSIPHY_SYSCON_OFFSET,
2053                 enable_mask | pipd_mask,
2054                 (lanes << enable_shift) | (lanes << pipd_shift));
2055 }
2056
2057 /* OMAP5 CONTROL_DSIPHY */
2058
2059 #define OMAP5_DSIPHY_SYSCON_OFFSET      0x74
2060
2061 #define OMAP5_DSI1_LANEENABLE_SHIFT     24
2062 #define OMAP5_DSI2_LANEENABLE_SHIFT     19
2063 #define OMAP5_DSI_LANEENABLE_MASK       0x1f
2064
2065 static int dsi_omap5_mux_pads(struct dsi_data *dsi, unsigned int lanes)
2066 {
2067         u32 enable_shift;
2068
2069         if (dsi->module_id == 0)
2070                 enable_shift = OMAP5_DSI1_LANEENABLE_SHIFT;
2071         else if (dsi->module_id == 1)
2072                 enable_shift = OMAP5_DSI2_LANEENABLE_SHIFT;
2073         else
2074                 return -ENODEV;
2075
2076         return regmap_update_bits(dsi->syscon, OMAP5_DSIPHY_SYSCON_OFFSET,
2077                 OMAP5_DSI_LANEENABLE_MASK << enable_shift,
2078                 lanes << enable_shift);
2079 }
2080
2081 static int dsi_enable_pads(struct dsi_data *dsi, unsigned int lane_mask)
2082 {
2083         if (dsi->data->model == DSI_MODEL_OMAP4)
2084                 return dsi_omap4_mux_pads(dsi, lane_mask);
2085         if (dsi->data->model == DSI_MODEL_OMAP5)
2086                 return dsi_omap5_mux_pads(dsi, lane_mask);
2087         return 0;
2088 }
2089
2090 static void dsi_disable_pads(struct dsi_data *dsi)
2091 {
2092         if (dsi->data->model == DSI_MODEL_OMAP4)
2093                 dsi_omap4_mux_pads(dsi, 0);
2094         else if (dsi->data->model == DSI_MODEL_OMAP5)
2095                 dsi_omap5_mux_pads(dsi, 0);
2096 }
2097
2098 static int dsi_cio_init(struct dsi_data *dsi)
2099 {
2100         int r;
2101         u32 l;
2102
2103         DSSDBG("DSI CIO init starts");
2104
2105         r = dsi_enable_pads(dsi, dsi_get_lane_mask(dsi));
2106         if (r)
2107                 return r;
2108
2109         dsi_enable_scp_clk(dsi);
2110
2111         /* A dummy read using the SCP interface to any DSIPHY register is
2112          * required after DSIPHY reset to complete the reset of the DSI complex
2113          * I/O. */
2114         dsi_read_reg(dsi, DSI_DSIPHY_CFG5);
2115
2116         if (!wait_for_bit_change(dsi, DSI_DSIPHY_CFG5, 30, 1)) {
2117                 DSSERR("CIO SCP Clock domain not coming out of reset.\n");
2118                 r = -EIO;
2119                 goto err_scp_clk_dom;
2120         }
2121
2122         r = dsi_set_lane_config(dsi);
2123         if (r)
2124                 goto err_scp_clk_dom;
2125
2126         /* set TX STOP MODE timer to maximum for this operation */
2127         l = dsi_read_reg(dsi, DSI_TIMING1);
2128         l = FLD_MOD(l, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2129         l = FLD_MOD(l, 1, 14, 14);      /* STOP_STATE_X16_IO */
2130         l = FLD_MOD(l, 1, 13, 13);      /* STOP_STATE_X4_IO */
2131         l = FLD_MOD(l, 0x1fff, 12, 0);  /* STOP_STATE_COUNTER_IO */
2132         dsi_write_reg(dsi, DSI_TIMING1, l);
2133
2134         if (dsi->ulps_enabled) {
2135                 unsigned int mask_p;
2136                 int i;
2137
2138                 DSSDBG("manual ulps exit\n");
2139
2140                 /* ULPS is exited by Mark-1 state for 1ms, followed by
2141                  * stop state. DSS HW cannot do this via the normal
2142                  * ULPS exit sequence, as after reset the DSS HW thinks
2143                  * that we are not in ULPS mode, and refuses to send the
2144                  * sequence. So we need to send the ULPS exit sequence
2145                  * manually by setting positive lines high and negative lines
2146                  * low for 1ms.
2147                  */
2148
2149                 mask_p = 0;
2150
2151                 for (i = 0; i < dsi->num_lanes_supported; ++i) {
2152                         if (dsi->lanes[i].function == DSI_LANE_UNUSED)
2153                                 continue;
2154                         mask_p |= 1 << i;
2155                 }
2156
2157                 dsi_cio_enable_lane_override(dsi, mask_p, 0);
2158         }
2159
2160         r = dsi_cio_power(dsi, DSI_COMPLEXIO_POWER_ON);
2161         if (r)
2162                 goto err_cio_pwr;
2163
2164         if (!wait_for_bit_change(dsi, DSI_COMPLEXIO_CFG1, 29, 1)) {
2165                 DSSERR("CIO PWR clock domain not coming out of reset.\n");
2166                 r = -ENODEV;
2167                 goto err_cio_pwr_dom;
2168         }
2169
2170         dsi_if_enable(dsi, true);
2171         dsi_if_enable(dsi, false);
2172         REG_FLD_MOD(dsi, DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
2173
2174         r = dsi_cio_wait_tx_clk_esc_reset(dsi);
2175         if (r)
2176                 goto err_tx_clk_esc_rst;
2177
2178         if (dsi->ulps_enabled) {
2179                 /* Keep Mark-1 state for 1ms (as per DSI spec) */
2180                 ktime_t wait = ns_to_ktime(1000 * 1000);
2181                 set_current_state(TASK_UNINTERRUPTIBLE);
2182                 schedule_hrtimeout(&wait, HRTIMER_MODE_REL);
2183
2184                 /* Disable the override. The lanes should be set to Mark-11
2185                  * state by the HW */
2186                 dsi_cio_disable_lane_override(dsi);
2187         }
2188
2189         /* FORCE_TX_STOP_MODE_IO */
2190         REG_FLD_MOD(dsi, DSI_TIMING1, 0, 15, 15);
2191
2192         dsi_cio_timings(dsi);
2193
2194         if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
2195                 /* DDR_CLK_ALWAYS_ON */
2196                 REG_FLD_MOD(dsi, DSI_CLK_CTRL,
2197                         dsi->vm_timings.ddr_clk_always_on, 13, 13);
2198         }
2199
2200         dsi->ulps_enabled = false;
2201
2202         DSSDBG("CIO init done\n");
2203
2204         return 0;
2205
2206 err_tx_clk_esc_rst:
2207         REG_FLD_MOD(dsi, DSI_CLK_CTRL, 0, 20, 20); /* LP_CLK_ENABLE */
2208 err_cio_pwr_dom:
2209         dsi_cio_power(dsi, DSI_COMPLEXIO_POWER_OFF);
2210 err_cio_pwr:
2211         if (dsi->ulps_enabled)
2212                 dsi_cio_disable_lane_override(dsi);
2213 err_scp_clk_dom:
2214         dsi_disable_scp_clk(dsi);
2215         dsi_disable_pads(dsi);
2216         return r;
2217 }
2218
2219 static void dsi_cio_uninit(struct dsi_data *dsi)
2220 {
2221         /* DDR_CLK_ALWAYS_ON */
2222         REG_FLD_MOD(dsi, DSI_CLK_CTRL, 0, 13, 13);
2223
2224         dsi_cio_power(dsi, DSI_COMPLEXIO_POWER_OFF);
2225         dsi_disable_scp_clk(dsi);
2226         dsi_disable_pads(dsi);
2227 }
2228
2229 static void dsi_config_tx_fifo(struct dsi_data *dsi,
2230                                enum fifo_size size1, enum fifo_size size2,
2231                                enum fifo_size size3, enum fifo_size size4)
2232 {
2233         u32 r = 0;
2234         int add = 0;
2235         int i;
2236
2237         dsi->vc[0].tx_fifo_size = size1;
2238         dsi->vc[1].tx_fifo_size = size2;
2239         dsi->vc[2].tx_fifo_size = size3;
2240         dsi->vc[3].tx_fifo_size = size4;
2241
2242         for (i = 0; i < 4; i++) {
2243                 u8 v;
2244                 int size = dsi->vc[i].tx_fifo_size;
2245
2246                 if (add + size > 4) {
2247                         DSSERR("Illegal FIFO configuration\n");
2248                         BUG();
2249                         return;
2250                 }
2251
2252                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
2253                 r |= v << (8 * i);
2254                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
2255                 add += size;
2256         }
2257
2258         dsi_write_reg(dsi, DSI_TX_FIFO_VC_SIZE, r);
2259 }
2260
2261 static void dsi_config_rx_fifo(struct dsi_data *dsi,
2262                 enum fifo_size size1, enum fifo_size size2,
2263                 enum fifo_size size3, enum fifo_size size4)
2264 {
2265         u32 r = 0;
2266         int add = 0;
2267         int i;
2268
2269         dsi->vc[0].rx_fifo_size = size1;
2270         dsi->vc[1].rx_fifo_size = size2;
2271         dsi->vc[2].rx_fifo_size = size3;
2272         dsi->vc[3].rx_fifo_size = size4;
2273
2274         for (i = 0; i < 4; i++) {
2275                 u8 v;
2276                 int size = dsi->vc[i].rx_fifo_size;
2277
2278                 if (add + size > 4) {
2279                         DSSERR("Illegal FIFO configuration\n");
2280                         BUG();
2281                         return;
2282                 }
2283
2284                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
2285                 r |= v << (8 * i);
2286                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
2287                 add += size;
2288         }
2289
2290         dsi_write_reg(dsi, DSI_RX_FIFO_VC_SIZE, r);
2291 }
2292
2293 static int dsi_force_tx_stop_mode_io(struct dsi_data *dsi)
2294 {
2295         u32 r;
2296
2297         r = dsi_read_reg(dsi, DSI_TIMING1);
2298         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2299         dsi_write_reg(dsi, DSI_TIMING1, r);
2300
2301         if (!wait_for_bit_change(dsi, DSI_TIMING1, 15, 0)) {
2302                 DSSERR("TX_STOP bit not going down\n");
2303                 return -EIO;
2304         }
2305
2306         return 0;
2307 }
2308
2309 static bool dsi_vc_is_enabled(struct dsi_data *dsi, int channel)
2310 {
2311         return REG_GET(dsi, DSI_VC_CTRL(channel), 0, 0);
2312 }
2313
2314 static void dsi_packet_sent_handler_vp(void *data, u32 mask)
2315 {
2316         struct dsi_packet_sent_handler_data *vp_data =
2317                 (struct dsi_packet_sent_handler_data *) data;
2318         struct dsi_data *dsi = vp_data->dsi;
2319         const int channel = dsi->update_channel;
2320         u8 bit = dsi->te_enabled ? 30 : 31;
2321
2322         if (REG_GET(dsi, DSI_VC_TE(channel), bit, bit) == 0)
2323                 complete(vp_data->completion);
2324 }
2325
2326 static int dsi_sync_vc_vp(struct dsi_data *dsi, int channel)
2327 {
2328         DECLARE_COMPLETION_ONSTACK(completion);
2329         struct dsi_packet_sent_handler_data vp_data = {
2330                 .dsi = dsi,
2331                 .completion = &completion
2332         };
2333         int r = 0;
2334         u8 bit;
2335
2336         bit = dsi->te_enabled ? 30 : 31;
2337
2338         r = dsi_register_isr_vc(dsi, channel, dsi_packet_sent_handler_vp,
2339                 &vp_data, DSI_VC_IRQ_PACKET_SENT);
2340         if (r)
2341                 goto err0;
2342
2343         /* Wait for completion only if TE_EN/TE_START is still set */
2344         if (REG_GET(dsi, DSI_VC_TE(channel), bit, bit)) {
2345                 if (wait_for_completion_timeout(&completion,
2346                                 msecs_to_jiffies(10)) == 0) {
2347                         DSSERR("Failed to complete previous frame transfer\n");
2348                         r = -EIO;
2349                         goto err1;
2350                 }
2351         }
2352
2353         dsi_unregister_isr_vc(dsi, channel, dsi_packet_sent_handler_vp,
2354                 &vp_data, DSI_VC_IRQ_PACKET_SENT);
2355
2356         return 0;
2357 err1:
2358         dsi_unregister_isr_vc(dsi, channel, dsi_packet_sent_handler_vp,
2359                 &vp_data, DSI_VC_IRQ_PACKET_SENT);
2360 err0:
2361         return r;
2362 }
2363
2364 static void dsi_packet_sent_handler_l4(void *data, u32 mask)
2365 {
2366         struct dsi_packet_sent_handler_data *l4_data =
2367                 (struct dsi_packet_sent_handler_data *) data;
2368         struct dsi_data *dsi = l4_data->dsi;
2369         const int channel = dsi->update_channel;
2370
2371         if (REG_GET(dsi, DSI_VC_CTRL(channel), 5, 5) == 0)
2372                 complete(l4_data->completion);
2373 }
2374
2375 static int dsi_sync_vc_l4(struct dsi_data *dsi, int channel)
2376 {
2377         DECLARE_COMPLETION_ONSTACK(completion);
2378         struct dsi_packet_sent_handler_data l4_data = {
2379                 .dsi = dsi,
2380                 .completion = &completion
2381         };
2382         int r = 0;
2383
2384         r = dsi_register_isr_vc(dsi, channel, dsi_packet_sent_handler_l4,
2385                 &l4_data, DSI_VC_IRQ_PACKET_SENT);
2386         if (r)
2387                 goto err0;
2388
2389         /* Wait for completion only if TX_FIFO_NOT_EMPTY is still set */
2390         if (REG_GET(dsi, DSI_VC_CTRL(channel), 5, 5)) {
2391                 if (wait_for_completion_timeout(&completion,
2392                                 msecs_to_jiffies(10)) == 0) {
2393                         DSSERR("Failed to complete previous l4 transfer\n");
2394                         r = -EIO;
2395                         goto err1;
2396                 }
2397         }
2398
2399         dsi_unregister_isr_vc(dsi, channel, dsi_packet_sent_handler_l4,
2400                 &l4_data, DSI_VC_IRQ_PACKET_SENT);
2401
2402         return 0;
2403 err1:
2404         dsi_unregister_isr_vc(dsi, channel, dsi_packet_sent_handler_l4,
2405                 &l4_data, DSI_VC_IRQ_PACKET_SENT);
2406 err0:
2407         return r;
2408 }
2409
2410 static int dsi_sync_vc(struct dsi_data *dsi, int channel)
2411 {
2412         WARN_ON(!dsi_bus_is_locked(dsi));
2413
2414         WARN_ON(in_interrupt());
2415
2416         if (!dsi_vc_is_enabled(dsi, channel))
2417                 return 0;
2418
2419         switch (dsi->vc[channel].source) {
2420         case DSI_VC_SOURCE_VP:
2421                 return dsi_sync_vc_vp(dsi, channel);
2422         case DSI_VC_SOURCE_L4:
2423                 return dsi_sync_vc_l4(dsi, channel);
2424         default:
2425                 BUG();
2426                 return -EINVAL;
2427         }
2428 }
2429
2430 static int dsi_vc_enable(struct dsi_data *dsi, int channel, bool enable)
2431 {
2432         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
2433                         channel, enable);
2434
2435         enable = enable ? 1 : 0;
2436
2437         REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), enable, 0, 0);
2438
2439         if (!wait_for_bit_change(dsi, DSI_VC_CTRL(channel), 0, enable)) {
2440                 DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
2441                 return -EIO;
2442         }
2443
2444         return 0;
2445 }
2446
2447 static void dsi_vc_initial_config(struct dsi_data *dsi, int channel)
2448 {
2449         u32 r;
2450
2451         DSSDBG("Initial config of virtual channel %d", channel);
2452
2453         r = dsi_read_reg(dsi, DSI_VC_CTRL(channel));
2454
2455         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
2456                 DSSERR("VC(%d) busy when trying to configure it!\n",
2457                                 channel);
2458
2459         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
2460         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
2461         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
2462         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
2463         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
2464         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
2465         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
2466         if (dsi->data->quirks & DSI_QUIRK_VC_OCP_WIDTH)
2467                 r = FLD_MOD(r, 3, 11, 10);      /* OCP_WIDTH = 32 bit */
2468
2469         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
2470         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
2471
2472         dsi_write_reg(dsi, DSI_VC_CTRL(channel), r);
2473
2474         dsi->vc[channel].source = DSI_VC_SOURCE_L4;
2475 }
2476
2477 static int dsi_vc_config_source(struct dsi_data *dsi, int channel,
2478                                 enum dsi_vc_source source)
2479 {
2480         if (dsi->vc[channel].source == source)
2481                 return 0;
2482
2483         DSSDBG("Source config of virtual channel %d", channel);
2484
2485         dsi_sync_vc(dsi, channel);
2486
2487         dsi_vc_enable(dsi, channel, 0);
2488
2489         /* VC_BUSY */
2490         if (!wait_for_bit_change(dsi, DSI_VC_CTRL(channel), 15, 0)) {
2491                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
2492                 return -EIO;
2493         }
2494
2495         /* SOURCE, 0 = L4, 1 = video port */
2496         REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), source, 1, 1);
2497
2498         /* DCS_CMD_ENABLE */
2499         if (dsi->data->quirks & DSI_QUIRK_DCS_CMD_CONFIG_VC) {
2500                 bool enable = source == DSI_VC_SOURCE_VP;
2501                 REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), enable, 30, 30);
2502         }
2503
2504         dsi_vc_enable(dsi, channel, 1);
2505
2506         dsi->vc[channel].source = source;
2507
2508         return 0;
2509 }
2510
2511 static void dsi_vc_enable_hs(struct omap_dss_device *dssdev, int channel,
2512                 bool enable)
2513 {
2514         struct dsi_data *dsi = to_dsi_data(dssdev);
2515
2516         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
2517
2518         WARN_ON(!dsi_bus_is_locked(dsi));
2519
2520         dsi_vc_enable(dsi, channel, 0);
2521         dsi_if_enable(dsi, 0);
2522
2523         REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), enable, 9, 9);
2524
2525         dsi_vc_enable(dsi, channel, 1);
2526         dsi_if_enable(dsi, 1);
2527
2528         dsi_force_tx_stop_mode_io(dsi);
2529
2530         /* start the DDR clock by sending a NULL packet */
2531         if (dsi->vm_timings.ddr_clk_always_on && enable)
2532                 dsi_vc_send_null(dsi, channel);
2533 }
2534
2535 static void dsi_vc_flush_long_data(struct dsi_data *dsi, int channel)
2536 {
2537         while (REG_GET(dsi, DSI_VC_CTRL(channel), 20, 20)) {
2538                 u32 val;
2539                 val = dsi_read_reg(dsi, DSI_VC_SHORT_PACKET_HEADER(channel));
2540                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
2541                                 (val >> 0) & 0xff,
2542                                 (val >> 8) & 0xff,
2543                                 (val >> 16) & 0xff,
2544                                 (val >> 24) & 0xff);
2545         }
2546 }
2547
2548 static void dsi_show_rx_ack_with_err(u16 err)
2549 {
2550         DSSERR("\tACK with ERROR (%#x):\n", err);
2551         if (err & (1 << 0))
2552                 DSSERR("\t\tSoT Error\n");
2553         if (err & (1 << 1))
2554                 DSSERR("\t\tSoT Sync Error\n");
2555         if (err & (1 << 2))
2556                 DSSERR("\t\tEoT Sync Error\n");
2557         if (err & (1 << 3))
2558                 DSSERR("\t\tEscape Mode Entry Command Error\n");
2559         if (err & (1 << 4))
2560                 DSSERR("\t\tLP Transmit Sync Error\n");
2561         if (err & (1 << 5))
2562                 DSSERR("\t\tHS Receive Timeout Error\n");
2563         if (err & (1 << 6))
2564                 DSSERR("\t\tFalse Control Error\n");
2565         if (err & (1 << 7))
2566                 DSSERR("\t\t(reserved7)\n");
2567         if (err & (1 << 8))
2568                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
2569         if (err & (1 << 9))
2570                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
2571         if (err & (1 << 10))
2572                 DSSERR("\t\tChecksum Error\n");
2573         if (err & (1 << 11))
2574                 DSSERR("\t\tData type not recognized\n");
2575         if (err & (1 << 12))
2576                 DSSERR("\t\tInvalid VC ID\n");
2577         if (err & (1 << 13))
2578                 DSSERR("\t\tInvalid Transmission Length\n");
2579         if (err & (1 << 14))
2580                 DSSERR("\t\t(reserved14)\n");
2581         if (err & (1 << 15))
2582                 DSSERR("\t\tDSI Protocol Violation\n");
2583 }
2584
2585 static u16 dsi_vc_flush_receive_data(struct dsi_data *dsi, int channel)
2586 {
2587         /* RX_FIFO_NOT_EMPTY */
2588         while (REG_GET(dsi, DSI_VC_CTRL(channel), 20, 20)) {
2589                 u32 val;
2590                 u8 dt;
2591                 val = dsi_read_reg(dsi, DSI_VC_SHORT_PACKET_HEADER(channel));
2592                 DSSERR("\trawval %#08x\n", val);
2593                 dt = FLD_GET(val, 5, 0);
2594                 if (dt == MIPI_DSI_RX_ACKNOWLEDGE_AND_ERROR_REPORT) {
2595                         u16 err = FLD_GET(val, 23, 8);
2596                         dsi_show_rx_ack_with_err(err);
2597                 } else if (dt == MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_1BYTE) {
2598                         DSSERR("\tDCS short response, 1 byte: %#x\n",
2599                                         FLD_GET(val, 23, 8));
2600                 } else if (dt == MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_2BYTE) {
2601                         DSSERR("\tDCS short response, 2 byte: %#x\n",
2602                                         FLD_GET(val, 23, 8));
2603                 } else if (dt == MIPI_DSI_RX_DCS_LONG_READ_RESPONSE) {
2604                         DSSERR("\tDCS long response, len %d\n",
2605                                         FLD_GET(val, 23, 8));
2606                         dsi_vc_flush_long_data(dsi, channel);
2607                 } else {
2608                         DSSERR("\tunknown datatype 0x%02x\n", dt);
2609                 }
2610         }
2611         return 0;
2612 }
2613
2614 static int dsi_vc_send_bta(struct dsi_data *dsi, int channel)
2615 {
2616         if (dsi->debug_write || dsi->debug_read)
2617                 DSSDBG("dsi_vc_send_bta %d\n", channel);
2618
2619         WARN_ON(!dsi_bus_is_locked(dsi));
2620
2621         /* RX_FIFO_NOT_EMPTY */
2622         if (REG_GET(dsi, DSI_VC_CTRL(channel), 20, 20)) {
2623                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
2624                 dsi_vc_flush_receive_data(dsi, channel);
2625         }
2626
2627         REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
2628
2629         /* flush posted write */
2630         dsi_read_reg(dsi, DSI_VC_CTRL(channel));
2631
2632         return 0;
2633 }
2634
2635 static int dsi_vc_send_bta_sync(struct omap_dss_device *dssdev, int channel)
2636 {
2637         struct dsi_data *dsi = to_dsi_data(dssdev);
2638         DECLARE_COMPLETION_ONSTACK(completion);
2639         int r = 0;
2640         u32 err;
2641
2642         r = dsi_register_isr_vc(dsi, channel, dsi_completion_handler,
2643                         &completion, DSI_VC_IRQ_BTA);
2644         if (r)
2645                 goto err0;
2646
2647         r = dsi_register_isr(dsi, dsi_completion_handler, &completion,
2648                         DSI_IRQ_ERROR_MASK);
2649         if (r)
2650                 goto err1;
2651
2652         r = dsi_vc_send_bta(dsi, channel);
2653         if (r)
2654                 goto err2;
2655
2656         if (wait_for_completion_timeout(&completion,
2657                                 msecs_to_jiffies(500)) == 0) {
2658                 DSSERR("Failed to receive BTA\n");
2659                 r = -EIO;
2660                 goto err2;
2661         }
2662
2663         err = dsi_get_errors(dsi);
2664         if (err) {
2665                 DSSERR("Error while sending BTA: %x\n", err);
2666                 r = -EIO;
2667                 goto err2;
2668         }
2669 err2:
2670         dsi_unregister_isr(dsi, dsi_completion_handler, &completion,
2671                         DSI_IRQ_ERROR_MASK);
2672 err1:
2673         dsi_unregister_isr_vc(dsi, channel, dsi_completion_handler,
2674                         &completion, DSI_VC_IRQ_BTA);
2675 err0:
2676         return r;
2677 }
2678
2679 static inline void dsi_vc_write_long_header(struct dsi_data *dsi, int channel,
2680                                             u8 data_type, u16 len, u8 ecc)
2681 {
2682         u32 val;
2683         u8 data_id;
2684
2685         WARN_ON(!dsi_bus_is_locked(dsi));
2686
2687         data_id = data_type | dsi->vc[channel].vc_id << 6;
2688
2689         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
2690                 FLD_VAL(ecc, 31, 24);
2691
2692         dsi_write_reg(dsi, DSI_VC_LONG_PACKET_HEADER(channel), val);
2693 }
2694
2695 static inline void dsi_vc_write_long_payload(struct dsi_data *dsi, int channel,
2696                                              u8 b1, u8 b2, u8 b3, u8 b4)
2697 {
2698         u32 val;
2699
2700         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
2701
2702 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
2703                         b1, b2, b3, b4, val); */
2704
2705         dsi_write_reg(dsi, DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
2706 }
2707
2708 static int dsi_vc_send_long(struct dsi_data *dsi, int channel, u8 data_type,
2709                             u8 *data, u16 len, u8 ecc)
2710 {
2711         /*u32 val; */
2712         int i;
2713         u8 *p;
2714         int r = 0;
2715         u8 b1, b2, b3, b4;
2716
2717         if (dsi->debug_write)
2718                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2719
2720         /* len + header */
2721         if (dsi->vc[channel].tx_fifo_size * 32 * 4 < len + 4) {
2722                 DSSERR("unable to send long packet: packet too long.\n");
2723                 return -EINVAL;
2724         }
2725
2726         dsi_vc_config_source(dsi, channel, DSI_VC_SOURCE_L4);
2727
2728         dsi_vc_write_long_header(dsi, channel, data_type, len, ecc);
2729
2730         p = data;
2731         for (i = 0; i < len >> 2; i++) {
2732                 if (dsi->debug_write)
2733                         DSSDBG("\tsending full packet %d\n", i);
2734
2735                 b1 = *p++;
2736                 b2 = *p++;
2737                 b3 = *p++;
2738                 b4 = *p++;
2739
2740                 dsi_vc_write_long_payload(dsi, channel, b1, b2, b3, b4);
2741         }
2742
2743         i = len % 4;
2744         if (i) {
2745                 b1 = 0; b2 = 0; b3 = 0;
2746
2747                 if (dsi->debug_write)
2748                         DSSDBG("\tsending remainder bytes %d\n", i);
2749
2750                 switch (i) {
2751                 case 3:
2752                         b1 = *p++;
2753                         b2 = *p++;
2754                         b3 = *p++;
2755                         break;
2756                 case 2:
2757                         b1 = *p++;
2758                         b2 = *p++;
2759                         break;
2760                 case 1:
2761                         b1 = *p++;
2762                         break;
2763                 }
2764
2765                 dsi_vc_write_long_payload(dsi, channel, b1, b2, b3, 0);
2766         }
2767
2768         return r;
2769 }
2770
2771 static int dsi_vc_send_short(struct dsi_data *dsi, int channel, u8 data_type,
2772                              u16 data, u8 ecc)
2773 {
2774         u32 r;
2775         u8 data_id;
2776
2777         WARN_ON(!dsi_bus_is_locked(dsi));
2778
2779         if (dsi->debug_write)
2780                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2781                                 channel,
2782                                 data_type, data & 0xff, (data >> 8) & 0xff);
2783
2784         dsi_vc_config_source(dsi, channel, DSI_VC_SOURCE_L4);
2785
2786         if (FLD_GET(dsi_read_reg(dsi, DSI_VC_CTRL(channel)), 16, 16)) {
2787                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2788                 return -EINVAL;
2789         }
2790
2791         data_id = data_type | dsi->vc[channel].vc_id << 6;
2792
2793         r = (data_id << 0) | (data << 8) | (ecc << 24);
2794
2795         dsi_write_reg(dsi, DSI_VC_SHORT_PACKET_HEADER(channel), r);
2796
2797         return 0;
2798 }
2799
2800 static int dsi_vc_send_null(struct dsi_data *dsi, int channel)
2801 {
2802         return dsi_vc_send_long(dsi, channel, MIPI_DSI_NULL_PACKET, NULL, 0, 0);
2803 }
2804
2805 static int dsi_vc_write_nosync_common(struct dsi_data *dsi, int channel,
2806                                       u8 *data, int len,
2807                                       enum dss_dsi_content_type type)
2808 {
2809         int r;
2810
2811         if (len == 0) {
2812                 BUG_ON(type == DSS_DSI_CONTENT_DCS);
2813                 r = dsi_vc_send_short(dsi, channel,
2814                                 MIPI_DSI_GENERIC_SHORT_WRITE_0_PARAM, 0, 0);
2815         } else if (len == 1) {
2816                 r = dsi_vc_send_short(dsi, channel,
2817                                 type == DSS_DSI_CONTENT_GENERIC ?
2818                                 MIPI_DSI_GENERIC_SHORT_WRITE_1_PARAM :
2819                                 MIPI_DSI_DCS_SHORT_WRITE, data[0], 0);
2820         } else if (len == 2) {
2821                 r = dsi_vc_send_short(dsi, channel,
2822                                 type == DSS_DSI_CONTENT_GENERIC ?
2823                                 MIPI_DSI_GENERIC_SHORT_WRITE_2_PARAM :
2824                                 MIPI_DSI_DCS_SHORT_WRITE_PARAM,
2825                                 data[0] | (data[1] << 8), 0);
2826         } else {
2827                 r = dsi_vc_send_long(dsi, channel,
2828                                 type == DSS_DSI_CONTENT_GENERIC ?
2829                                 MIPI_DSI_GENERIC_LONG_WRITE :
2830                                 MIPI_DSI_DCS_LONG_WRITE, data, len, 0);
2831         }
2832
2833         return r;
2834 }
2835
2836 static int dsi_vc_dcs_write_nosync(struct omap_dss_device *dssdev, int channel,
2837                 u8 *data, int len)
2838 {
2839         struct dsi_data *dsi = to_dsi_data(dssdev);
2840
2841         return dsi_vc_write_nosync_common(dsi, channel, data, len,
2842                         DSS_DSI_CONTENT_DCS);
2843 }
2844
2845 static int dsi_vc_generic_write_nosync(struct omap_dss_device *dssdev, int channel,
2846                 u8 *data, int len)
2847 {
2848         struct dsi_data *dsi = to_dsi_data(dssdev);
2849
2850         return dsi_vc_write_nosync_common(dsi, channel, data, len,
2851                         DSS_DSI_CONTENT_GENERIC);
2852 }
2853
2854 static int dsi_vc_write_common(struct omap_dss_device *dssdev,
2855                                int channel, u8 *data, int len,
2856                                enum dss_dsi_content_type type)
2857 {
2858         struct dsi_data *dsi = to_dsi_data(dssdev);
2859         int r;
2860
2861         r = dsi_vc_write_nosync_common(dsi, channel, data, len, type);
2862         if (r)
2863                 goto err;
2864
2865         r = dsi_vc_send_bta_sync(dssdev, channel);
2866         if (r)
2867                 goto err;
2868
2869         /* RX_FIFO_NOT_EMPTY */
2870         if (REG_GET(dsi, DSI_VC_CTRL(channel), 20, 20)) {
2871                 DSSERR("rx fifo not empty after write, dumping data:\n");
2872                 dsi_vc_flush_receive_data(dsi, channel);
2873                 r = -EIO;
2874                 goto err;
2875         }
2876
2877         return 0;
2878 err:
2879         DSSERR("dsi_vc_write_common(ch %d, cmd 0x%02x, len %d) failed\n",
2880                         channel, data[0], len);
2881         return r;
2882 }
2883
2884 static int dsi_vc_dcs_write(struct omap_dss_device *dssdev, int channel, u8 *data,
2885                 int len)
2886 {
2887         return dsi_vc_write_common(dssdev, channel, data, len,
2888                         DSS_DSI_CONTENT_DCS);
2889 }
2890
2891 static int dsi_vc_generic_write(struct omap_dss_device *dssdev, int channel, u8 *data,
2892                 int len)
2893 {
2894         return dsi_vc_write_common(dssdev, channel, data, len,
2895                         DSS_DSI_CONTENT_GENERIC);
2896 }
2897
2898 static int dsi_vc_dcs_send_read_request(struct dsi_data *dsi, int channel,
2899                                         u8 dcs_cmd)
2900 {
2901         int r;
2902
2903         if (dsi->debug_read)
2904                 DSSDBG("dsi_vc_dcs_send_read_request(ch%d, dcs_cmd %x)\n",
2905                         channel, dcs_cmd);
2906
2907         r = dsi_vc_send_short(dsi, channel, MIPI_DSI_DCS_READ, dcs_cmd, 0);
2908         if (r) {
2909                 DSSERR("dsi_vc_dcs_send_read_request(ch %d, cmd 0x%02x)"
2910                         " failed\n", channel, dcs_cmd);
2911                 return r;
2912         }
2913
2914         return 0;
2915 }
2916
2917 static int dsi_vc_generic_send_read_request(struct dsi_data *dsi, int channel,
2918                                             u8 *reqdata, int reqlen)
2919 {
2920         u16 data;
2921         u8 data_type;
2922         int r;
2923
2924         if (dsi->debug_read)
2925                 DSSDBG("dsi_vc_generic_send_read_request(ch %d, reqlen %d)\n",
2926                         channel, reqlen);
2927
2928         if (reqlen == 0) {
2929                 data_type = MIPI_DSI_GENERIC_READ_REQUEST_0_PARAM;
2930                 data = 0;
2931         } else if (reqlen == 1) {
2932                 data_type = MIPI_DSI_GENERIC_READ_REQUEST_1_PARAM;
2933                 data = reqdata[0];
2934         } else if (reqlen == 2) {
2935                 data_type = MIPI_DSI_GENERIC_READ_REQUEST_2_PARAM;
2936                 data = reqdata[0] | (reqdata[1] << 8);
2937         } else {
2938                 BUG();
2939                 return -EINVAL;
2940         }
2941
2942         r = dsi_vc_send_short(dsi, channel, data_type, data, 0);
2943         if (r) {
2944                 DSSERR("dsi_vc_generic_send_read_request(ch %d, reqlen %d)"
2945                         " failed\n", channel, reqlen);
2946                 return r;
2947         }
2948
2949         return 0;
2950 }
2951
2952 static int dsi_vc_read_rx_fifo(struct dsi_data *dsi, int channel, u8 *buf,
2953                                int buflen, enum dss_dsi_content_type type)
2954 {
2955         u32 val;
2956         u8 dt;
2957         int r;
2958
2959         /* RX_FIFO_NOT_EMPTY */
2960         if (REG_GET(dsi, DSI_VC_CTRL(channel), 20, 20) == 0) {
2961                 DSSERR("RX fifo empty when trying to read.\n");
2962                 r = -EIO;
2963                 goto err;
2964         }
2965
2966         val = dsi_read_reg(dsi, DSI_VC_SHORT_PACKET_HEADER(channel));
2967         if (dsi->debug_read)
2968                 DSSDBG("\theader: %08x\n", val);
2969         dt = FLD_GET(val, 5, 0);
2970         if (dt == MIPI_DSI_RX_ACKNOWLEDGE_AND_ERROR_REPORT) {
2971                 u16 err = FLD_GET(val, 23, 8);
2972                 dsi_show_rx_ack_with_err(err);
2973                 r = -EIO;
2974                 goto err;
2975
2976         } else if (dt == (type == DSS_DSI_CONTENT_GENERIC ?
2977                         MIPI_DSI_RX_GENERIC_SHORT_READ_RESPONSE_1BYTE :
2978                         MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_1BYTE)) {
2979                 u8 data = FLD_GET(val, 15, 8);
2980                 if (dsi->debug_read)
2981                         DSSDBG("\t%s short response, 1 byte: %02x\n",
2982                                 type == DSS_DSI_CONTENT_GENERIC ? "GENERIC" :
2983                                 "DCS", data);
2984
2985                 if (buflen < 1) {
2986                         r = -EIO;
2987                         goto err;
2988                 }
2989
2990                 buf[0] = data;
2991
2992                 return 1;
2993         } else if (dt == (type == DSS_DSI_CONTENT_GENERIC ?
2994                         MIPI_DSI_RX_GENERIC_SHORT_READ_RESPONSE_2BYTE :
2995                         MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_2BYTE)) {
2996                 u16 data = FLD_GET(val, 23, 8);
2997                 if (dsi->debug_read)
2998                         DSSDBG("\t%s short response, 2 byte: %04x\n",
2999                                 type == DSS_DSI_CONTENT_GENERIC ? "GENERIC" :
3000                                 "DCS", data);
3001
3002                 if (buflen < 2) {
3003                         r = -EIO;
3004                         goto err;
3005                 }
3006
3007                 buf[0] = data & 0xff;
3008                 buf[1] = (data >> 8) & 0xff;
3009
3010                 return 2;
3011         } else if (dt == (type == DSS_DSI_CONTENT_GENERIC ?
3012                         MIPI_DSI_RX_GENERIC_LONG_READ_RESPONSE :
3013                         MIPI_DSI_RX_DCS_LONG_READ_RESPONSE)) {
3014                 int w;
3015                 int len = FLD_GET(val, 23, 8);
3016                 if (dsi->debug_read)
3017                         DSSDBG("\t%s long response, len %d\n",
3018                                 type == DSS_DSI_CONTENT_GENERIC ? "GENERIC" :
3019                                 "DCS", len);
3020
3021                 if (len > buflen) {
3022                         r = -EIO;
3023                         goto err;
3024                 }
3025
3026                 /* two byte checksum ends the packet, not included in len */
3027                 for (w = 0; w < len + 2;) {
3028                         int b;
3029                         val = dsi_read_reg(dsi,
3030                                 DSI_VC_SHORT_PACKET_HEADER(channel));
3031                         if (dsi->debug_read)
3032                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
3033                                                 (val >> 0) & 0xff,
3034                                                 (val >> 8) & 0xff,
3035                                                 (val >> 16) & 0xff,
3036                                                 (val >> 24) & 0xff);
3037
3038                         for (b = 0; b < 4; ++b) {
3039                                 if (w < len)
3040                                         buf[w] = (val >> (b * 8)) & 0xff;
3041                                 /* we discard the 2 byte checksum */
3042                                 ++w;
3043                         }
3044                 }
3045
3046                 return len;
3047         } else {
3048                 DSSERR("\tunknown datatype 0x%02x\n", dt);
3049                 r = -EIO;
3050                 goto err;
3051         }
3052
3053 err:
3054         DSSERR("dsi_vc_read_rx_fifo(ch %d type %s) failed\n", channel,
3055                 type == DSS_DSI_CONTENT_GENERIC ? "GENERIC" : "DCS");
3056
3057         return r;
3058 }
3059
3060 static int dsi_vc_dcs_read(struct omap_dss_device *dssdev, int channel, u8 dcs_cmd,
3061                 u8 *buf, int buflen)
3062 {
3063         struct dsi_data *dsi = to_dsi_data(dssdev);
3064         int r;
3065
3066         r = dsi_vc_dcs_send_read_request(dsi, channel, dcs_cmd);
3067         if (r)
3068                 goto err;
3069
3070         r = dsi_vc_send_bta_sync(dssdev, channel);
3071         if (r)
3072                 goto err;
3073
3074         r = dsi_vc_read_rx_fifo(dsi, channel, buf, buflen,
3075                 DSS_DSI_CONTENT_DCS);
3076         if (r < 0)
3077                 goto err;
3078
3079         if (r != buflen) {
3080                 r = -EIO;
3081                 goto err;
3082         }
3083
3084         return 0;
3085 err:
3086         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n", channel, dcs_cmd);
3087         return r;
3088 }
3089
3090 static int dsi_vc_generic_read(struct omap_dss_device *dssdev, int channel,
3091                 u8 *reqdata, int reqlen, u8 *buf, int buflen)
3092 {
3093         struct dsi_data *dsi = to_dsi_data(dssdev);
3094         int r;
3095
3096         r = dsi_vc_generic_send_read_request(dsi, channel, reqdata, reqlen);
3097         if (r)
3098                 return r;
3099
3100         r = dsi_vc_send_bta_sync(dssdev, channel);
3101         if (r)
3102                 return r;
3103
3104         r = dsi_vc_read_rx_fifo(dsi, channel, buf, buflen,
3105                 DSS_DSI_CONTENT_GENERIC);
3106         if (r < 0)
3107                 return r;
3108
3109         if (r != buflen) {
3110                 r = -EIO;
3111                 return r;
3112         }
3113
3114         return 0;
3115 }
3116
3117 static int dsi_vc_set_max_rx_packet_size(struct omap_dss_device *dssdev, int channel,
3118                 u16 len)
3119 {
3120         struct dsi_data *dsi = to_dsi_data(dssdev);
3121
3122         return dsi_vc_send_short(dsi, channel,
3123                         MIPI_DSI_SET_MAXIMUM_RETURN_PACKET_SIZE, len, 0);
3124 }
3125
3126 static int dsi_enter_ulps(struct dsi_data *dsi)
3127 {
3128         DECLARE_COMPLETION_ONSTACK(completion);
3129         int r, i;
3130         unsigned int mask;
3131
3132         DSSDBG("Entering ULPS");
3133
3134         WARN_ON(!dsi_bus_is_locked(dsi));
3135
3136         WARN_ON(dsi->ulps_enabled);
3137
3138         if (dsi->ulps_enabled)
3139                 return 0;
3140
3141         /* DDR_CLK_ALWAYS_ON */
3142         if (REG_GET(dsi, DSI_CLK_CTRL, 13, 13)) {
3143                 dsi_if_enable(dsi, 0);
3144                 REG_FLD_MOD(dsi, DSI_CLK_CTRL, 0, 13, 13);
3145                 dsi_if_enable(dsi, 1);
3146         }
3147
3148         dsi_sync_vc(dsi, 0);
3149         dsi_sync_vc(dsi, 1);
3150         dsi_sync_vc(dsi, 2);
3151         dsi_sync_vc(dsi, 3);
3152
3153         dsi_force_tx_stop_mode_io(dsi);
3154
3155         dsi_vc_enable(dsi, 0, false);
3156         dsi_vc_enable(dsi, 1, false);
3157         dsi_vc_enable(dsi, 2, false);
3158         dsi_vc_enable(dsi, 3, false);
3159
3160         if (REG_GET(dsi, DSI_COMPLEXIO_CFG2, 16, 16)) { /* HS_BUSY */
3161                 DSSERR("HS busy when enabling ULPS\n");
3162                 return -EIO;
3163         }
3164
3165         if (REG_GET(dsi, DSI_COMPLEXIO_CFG2, 17, 17)) { /* LP_BUSY */
3166                 DSSERR("LP busy when enabling ULPS\n");
3167                 return -EIO;
3168         }
3169
3170         r = dsi_register_isr_cio(dsi, dsi_completion_handler, &completion,
3171                         DSI_CIO_IRQ_ULPSACTIVENOT_ALL0);
3172         if (r)
3173                 return r;
3174
3175         mask = 0;
3176
3177         for (i = 0; i < dsi->num_lanes_supported; ++i) {
3178                 if (dsi->lanes[i].function == DSI_LANE_UNUSED)
3179                         continue;
3180                 mask |= 1 << i;
3181         }
3182         /* Assert TxRequestEsc for data lanes and TxUlpsClk for clk lane */
3183         /* LANEx_ULPS_SIG2 */
3184         REG_FLD_MOD(dsi, DSI_COMPLEXIO_CFG2, mask, 9, 5);
3185
3186         /* flush posted write and wait for SCP interface to finish the write */
3187         dsi_read_reg(dsi, DSI_COMPLEXIO_CFG2);
3188
3189         if (wait_for_completion_timeout(&completion,
3190                                 msecs_to_jiffies(1000)) == 0) {
3191                 DSSERR("ULPS enable timeout\n");
3192                 r = -EIO;
3193                 goto err;
3194         }
3195
3196         dsi_unregister_isr_cio(dsi, dsi_completion_handler, &completion,
3197                         DSI_CIO_IRQ_ULPSACTIVENOT_ALL0);
3198
3199         /* Reset LANEx_ULPS_SIG2 */
3200         REG_FLD_MOD(dsi, DSI_COMPLEXIO_CFG2, 0, 9, 5);
3201
3202         /* flush posted write and wait for SCP interface to finish the write */
3203         dsi_read_reg(dsi, DSI_COMPLEXIO_CFG2);
3204
3205         dsi_cio_power(dsi, DSI_COMPLEXIO_POWER_ULPS);
3206
3207         dsi_if_enable(dsi, false);
3208
3209         dsi->ulps_enabled = true;
3210
3211         return 0;
3212
3213 err:
3214         dsi_unregister_isr_cio(dsi, dsi_completion_handler, &completion,
3215                         DSI_CIO_IRQ_ULPSACTIVENOT_ALL0);
3216         return r;
3217 }
3218
3219 static void dsi_set_lp_rx_timeout(struct dsi_data *dsi, unsigned int ticks,
3220                                   bool x4, bool x16)
3221 {
3222         unsigned long fck;
3223         unsigned long total_ticks;
3224         u32 r;
3225
3226         BUG_ON(ticks > 0x1fff);
3227
3228         /* ticks in DSI_FCK */
3229         fck = dsi_fclk_rate(dsi);
3230
3231         r = dsi_read_reg(dsi, DSI_TIMING2);
3232         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
3233         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
3234         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
3235         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
3236         dsi_write_reg(dsi, DSI_TIMING2, r);
3237
3238         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
3239
3240         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
3241                         total_ticks,
3242                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
3243                         (total_ticks * 1000) / (fck / 1000 / 1000));
3244 }
3245
3246 static void dsi_set_ta_timeout(struct dsi_data *dsi, unsigned int ticks,
3247                                bool x8, bool x16)
3248 {
3249         unsigned long fck;
3250         unsigned long total_ticks;
3251         u32 r;
3252
3253         BUG_ON(ticks > 0x1fff);
3254
3255         /* ticks in DSI_FCK */
3256         fck = dsi_fclk_rate(dsi);
3257
3258         r = dsi_read_reg(dsi, DSI_TIMING1);
3259         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
3260         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
3261         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
3262         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
3263         dsi_write_reg(dsi, DSI_TIMING1, r);
3264
3265         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
3266
3267         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
3268                         total_ticks,
3269                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
3270                         (total_ticks * 1000) / (fck / 1000 / 1000));
3271 }
3272
3273 static void dsi_set_stop_state_counter(struct dsi_data *dsi, unsigned int ticks,
3274                                        bool x4, bool x16)
3275 {
3276         unsigned long fck;
3277         unsigned long total_ticks;
3278         u32 r;
3279
3280         BUG_ON(ticks > 0x1fff);
3281
3282         /* ticks in DSI_FCK */
3283         fck = dsi_fclk_rate(dsi);
3284
3285         r = dsi_read_reg(dsi, DSI_TIMING1);
3286         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
3287         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
3288         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
3289         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
3290         dsi_write_reg(dsi, DSI_TIMING1, r);
3291
3292         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
3293
3294         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
3295                         total_ticks,
3296                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
3297                         (total_ticks * 1000) / (fck / 1000 / 1000));
3298 }
3299
3300 static void dsi_set_hs_tx_timeout(struct dsi_data *dsi, unsigned int ticks,
3301                                   bool x4, bool x16)
3302 {
3303         unsigned long fck;
3304         unsigned long total_ticks;
3305         u32 r;
3306
3307         BUG_ON(ticks > 0x1fff);
3308
3309         /* ticks in TxByteClkHS */
3310         fck = dsi_get_txbyteclkhs(dsi);
3311
3312         r = dsi_read_reg(dsi, DSI_TIMING2);
3313         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
3314         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
3315         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
3316         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
3317         dsi_write_reg(dsi, DSI_TIMING2, r);
3318
3319         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
3320
3321         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
3322                         total_ticks,
3323                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
3324                         (total_ticks * 1000) / (fck / 1000 / 1000));
3325 }
3326
3327 static void dsi_config_vp_num_line_buffers(struct dsi_data *dsi)
3328 {
3329         int num_line_buffers;
3330
3331         if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
3332                 int bpp = dsi_get_pixel_size(dsi->pix_fmt);
3333                 struct videomode *vm = &dsi->vm;
3334                 /*
3335                  * Don't use line buffers if width is greater than the video
3336                  * port's line buffer size
3337                  */
3338                 if (dsi->line_buffer_size <= vm->hactive * bpp / 8)
3339                         num_line_buffers = 0;
3340                 else
3341                         num_line_buffers = 2;
3342         } else {
3343                 /* Use maximum number of line buffers in command mode */
3344                 num_line_buffers = 2;
3345         }
3346
3347         /* LINE_BUFFER */
3348         REG_FLD_MOD(dsi, DSI_CTRL, num_line_buffers, 13, 12);
3349 }
3350
3351 static void dsi_config_vp_sync_events(struct dsi_data *dsi)
3352 {
3353         bool sync_end;
3354         u32 r;
3355
3356         if (dsi->vm_timings.trans_mode == OMAP_DSS_DSI_PULSE_MODE)
3357                 sync_end = true;
3358         else
3359                 sync_end = false;
3360
3361         r = dsi_read_reg(dsi, DSI_CTRL);
3362         r = FLD_MOD(r, 1, 9, 9);                /* VP_DE_POL */
3363         r = FLD_MOD(r, 1, 10, 10);              /* VP_HSYNC_POL */
3364         r = FLD_MOD(r, 1, 11, 11);              /* VP_VSYNC_POL */
3365         r = FLD_MOD(r, 1, 15, 15);              /* VP_VSYNC_START */
3366         r = FLD_MOD(r, sync_end, 16, 16);       /* VP_VSYNC_END */
3367         r = FLD_MOD(r, 1, 17, 17);              /* VP_HSYNC_START */
3368         r = FLD_MOD(r, sync_end, 18, 18);       /* VP_HSYNC_END */
3369         dsi_write_reg(dsi, DSI_CTRL, r);
3370 }
3371
3372 static void dsi_config_blanking_modes(struct dsi_data *dsi)
3373 {
3374         int blanking_mode = dsi->vm_timings.blanking_mode;
3375         int hfp_blanking_mode = dsi->vm_timings.hfp_blanking_mode;
3376         int hbp_blanking_mode = dsi->vm_timings.hbp_blanking_mode;
3377         int hsa_blanking_mode = dsi->vm_timings.hsa_blanking_mode;
3378         u32 r;
3379
3380         /*
3381          * 0 = TX FIFO packets sent or LPS in corresponding blanking periods
3382          * 1 = Long blanking packets are sent in corresponding blanking periods
3383          */
3384         r = dsi_read_reg(dsi, DSI_CTRL);
3385         r = FLD_MOD(r, blanking_mode, 20, 20);          /* BLANKING_MODE */
3386         r = FLD_MOD(r, hfp_blanking_mode, 21, 21);      /* HFP_BLANKING */
3387         r = FLD_MOD(r, hbp_blanking_mode, 22, 22);      /* HBP_BLANKING */
3388         r = FLD_MOD(r, hsa_blanking_mode, 23, 23);      /* HSA_BLANKING */
3389         dsi_write_reg(dsi, DSI_CTRL, r);
3390 }
3391
3392 /*
3393  * According to section 'HS Command Mode Interleaving' in OMAP TRM, Scenario 3
3394  * results in maximum transition time for data and clock lanes to enter and
3395  * exit HS mode. Hence, this is the scenario where the least amount of command
3396  * mode data can be interleaved. We program the minimum amount of TXBYTECLKHS
3397  * clock cycles that can be used to interleave command mode data in HS so that
3398  * all scenarios are satisfied.
3399  */
3400 static int dsi_compute_interleave_hs(int blank, bool ddr_alwon, int enter_hs,
3401                 int exit_hs, int exiths_clk, int ddr_pre, int ddr_post)
3402 {
3403         int transition;
3404
3405         /*
3406          * If DDR_CLK_ALWAYS_ON is set, we need to consider HS mode transition
3407          * time of data lanes only, if it isn't set, we need to consider HS
3408          * transition time of both data and clock lanes. HS transition time
3409          * of Scenario 3 is considered.
3410          */
3411         if (ddr_alwon) {
3412                 transition = enter_hs + exit_hs + max(enter_hs, 2) + 1;
3413         } else {
3414                 int trans1, trans2;
3415                 trans1 = ddr_pre + enter_hs + exit_hs + max(enter_hs, 2) + 1;
3416                 trans2 = ddr_pre + enter_hs + exiths_clk + ddr_post + ddr_pre +
3417                                 enter_hs + 1;
3418                 transition = max(trans1, trans2);
3419         }
3420
3421         return blank > transition ? blank - transition : 0;
3422 }
3423
3424 /*
3425  * According to section 'LP Command Mode Interleaving' in OMAP TRM, Scenario 1
3426  * results in maximum transition time for data lanes to enter and exit LP mode.
3427  * Hence, this is the scenario where the least amount of command mode data can
3428  * be interleaved. We program the minimum amount of bytes that can be
3429  * interleaved in LP so that all scenarios are satisfied.
3430  */
3431 static int dsi_compute_interleave_lp(int blank, int enter_hs, int exit_hs,
3432                 int lp_clk_div, int tdsi_fclk)
3433 {
3434         int trans_lp;   /* time required for a LP transition, in TXBYTECLKHS */
3435         int tlp_avail;  /* time left for interleaving commands, in CLKIN4DDR */
3436         int ttxclkesc;  /* period of LP transmit escape clock, in CLKIN4DDR */
3437         int thsbyte_clk = 16;   /* Period of TXBYTECLKHS clock, in CLKIN4DDR */
3438         int lp_inter;   /* cmd mode data that can be interleaved, in bytes */
3439
3440         /* maximum LP transition time according to Scenario 1 */
3441         trans_lp = exit_hs + max(enter_hs, 2) + 1;
3442
3443         /* CLKIN4DDR = 16 * TXBYTECLKHS */
3444         tlp_avail = thsbyte_clk * (blank - trans_lp);
3445
3446         ttxclkesc = tdsi_fclk * lp_clk_div;
3447
3448         lp_inter = ((tlp_avail - 8 * thsbyte_clk - 5 * tdsi_fclk) / ttxclkesc -
3449                         26) / 16;
3450
3451         return max(lp_inter, 0);
3452 }
3453
3454 static void dsi_config_cmd_mode_interleaving(struct dsi_data *dsi)
3455 {
3456         int blanking_mode;
3457         int hfp_blanking_mode, hbp_blanking_mode, hsa_blanking_mode;
3458         int hsa, hfp, hbp, width_bytes, bllp, lp_clk_div;
3459         int ddr_clk_pre, ddr_clk_post, enter_hs_mode_lat, exit_hs_mode_lat;
3460         int tclk_trail, ths_exit, exiths_clk;
3461         bool ddr_alwon;
3462         struct videomode *vm = &dsi->vm;
3463         int bpp = dsi_get_pixel_size(dsi->pix_fmt);
3464         int ndl = dsi->num_lanes_used - 1;
3465         int dsi_fclk_hsdiv = dsi->user_dsi_cinfo.mX[HSDIV_DSI] + 1;
3466         int hsa_interleave_hs = 0, hsa_interleave_lp = 0;
3467         int hfp_interleave_hs = 0, hfp_interleave_lp = 0;
3468         int hbp_interleave_hs = 0, hbp_interleave_lp = 0;
3469         int bl_interleave_hs = 0, bl_interleave_lp = 0;
3470         u32 r;
3471
3472         r = dsi_read_reg(dsi, DSI_CTRL);
3473         blanking_mode = FLD_GET(r, 20, 20);
3474         hfp_blanking_mode = FLD_GET(r, 21, 21);
3475         hbp_blanking_mode = FLD_GET(r, 22, 22);
3476         hsa_blanking_mode = FLD_GET(r, 23, 23);
3477
3478         r = dsi_read_reg(dsi, DSI_VM_TIMING1);
3479         hbp = FLD_GET(r, 11, 0);
3480         hfp = FLD_GET(r, 23, 12);
3481         hsa = FLD_GET(r, 31, 24);
3482
3483         r = dsi_read_reg(dsi, DSI_CLK_TIMING);
3484         ddr_clk_post = FLD_GET(r, 7, 0);
3485         ddr_clk_pre = FLD_GET(r, 15, 8);
3486
3487         r = dsi_read_reg(dsi, DSI_VM_TIMING7);
3488         exit_hs_mode_lat = FLD_GET(r, 15, 0);
3489         enter_hs_mode_lat = FLD_GET(r, 31, 16);
3490
3491         r = dsi_read_reg(dsi, DSI_CLK_CTRL);
3492         lp_clk_div = FLD_GET(r, 12, 0);
3493         ddr_alwon = FLD_GET(r, 13, 13);
3494
3495         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG0);
3496         ths_exit = FLD_GET(r, 7, 0);
3497
3498         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG1);
3499         tclk_trail = FLD_GET(r, 15, 8);
3500
3501         exiths_clk = ths_exit + tclk_trail;
3502
3503         width_bytes = DIV_ROUND_UP(vm->hactive * bpp, 8);
3504         bllp = hbp + hfp + hsa + DIV_ROUND_UP(width_bytes + 6, ndl);
3505
3506         if (!hsa_blanking_mode) {
3507                 hsa_interleave_hs = dsi_compute_interleave_hs(hsa, ddr_alwon,
3508                                         enter_hs_mode_lat, exit_hs_mode_lat,
3509                                         exiths_clk, ddr_clk_pre, ddr_clk_post);
3510                 hsa_interleave_lp = dsi_compute_interleave_lp(hsa,
3511                                         enter_hs_mode_lat, exit_hs_mode_lat,
3512                                         lp_clk_div, dsi_fclk_hsdiv);
3513         }
3514
3515         if (!hfp_blanking_mode) {
3516                 hfp_interleave_hs = dsi_compute_interleave_hs(hfp, ddr_alwon,
3517                                         enter_hs_mode_lat, exit_hs_mode_lat,
3518                                         exiths_clk, ddr_clk_pre, ddr_clk_post);
3519                 hfp_interleave_lp = dsi_compute_interleave_lp(hfp,
3520                                         enter_hs_mode_lat, exit_hs_mode_lat,
3521                                         lp_clk_div, dsi_fclk_hsdiv);
3522         }
3523
3524         if (!hbp_blanking_mode) {
3525                 hbp_interleave_hs = dsi_compute_interleave_hs(hbp, ddr_alwon,
3526                                         enter_hs_mode_lat, exit_hs_mode_lat,
3527                                         exiths_clk, ddr_clk_pre, ddr_clk_post);
3528
3529                 hbp_interleave_lp = dsi_compute_interleave_lp(hbp,
3530                                         enter_hs_mode_lat, exit_hs_mode_lat,
3531                                         lp_clk_div, dsi_fclk_hsdiv);
3532         }
3533
3534         if (!blanking_mode) {
3535                 bl_interleave_hs = dsi_compute_interleave_hs(bllp, ddr_alwon,
3536                                         enter_hs_mode_lat, exit_hs_mode_lat,
3537                                         exiths_clk, ddr_clk_pre, ddr_clk_post);
3538
3539                 bl_interleave_lp = dsi_compute_interleave_lp(bllp,
3540                                         enter_hs_mode_lat, exit_hs_mode_lat,
3541                                         lp_clk_div, dsi_fclk_hsdiv);
3542         }
3543
3544         DSSDBG("DSI HS interleaving(TXBYTECLKHS) HSA %d, HFP %d, HBP %d, BLLP %d\n",
3545                 hsa_interleave_hs, hfp_interleave_hs, hbp_interleave_hs,
3546                 bl_interleave_hs);
3547
3548         DSSDBG("DSI LP interleaving(bytes) HSA %d, HFP %d, HBP %d, BLLP %d\n",
3549                 hsa_interleave_lp, hfp_interleave_lp, hbp_interleave_lp,
3550                 bl_interleave_lp);
3551
3552         r = dsi_read_reg(dsi, DSI_VM_TIMING4);
3553         r = FLD_MOD(r, hsa_interleave_hs, 23, 16);
3554         r = FLD_MOD(r, hfp_interleave_hs, 15, 8);
3555         r = FLD_MOD(r, hbp_interleave_hs, 7, 0);
3556         dsi_write_reg(dsi, DSI_VM_TIMING4, r);
3557
3558         r = dsi_read_reg(dsi, DSI_VM_TIMING5);
3559         r = FLD_MOD(r, hsa_interleave_lp, 23, 16);
3560         r = FLD_MOD(r, hfp_interleave_lp, 15, 8);
3561         r = FLD_MOD(r, hbp_interleave_lp, 7, 0);
3562         dsi_write_reg(dsi, DSI_VM_TIMING5, r);
3563
3564         r = dsi_read_reg(dsi, DSI_VM_TIMING6);
3565         r = FLD_MOD(r, bl_interleave_hs, 31, 15);
3566         r = FLD_MOD(r, bl_interleave_lp, 16, 0);
3567         dsi_write_reg(dsi, DSI_VM_TIMING6, r);
3568 }
3569
3570 static int dsi_proto_config(struct dsi_data *dsi)
3571 {
3572         u32 r;
3573         int buswidth = 0;
3574
3575         dsi_config_tx_fifo(dsi, DSI_FIFO_SIZE_32,
3576                         DSI_FIFO_SIZE_32,
3577                         DSI_FIFO_SIZE_32,
3578                         DSI_FIFO_SIZE_32);
3579
3580         dsi_config_rx_fifo(dsi, DSI_FIFO_SIZE_32,
3581                         DSI_FIFO_SIZE_32,
3582                         DSI_FIFO_SIZE_32,
3583                         DSI_FIFO_SIZE_32);
3584
3585         /* XXX what values for the timeouts? */
3586         dsi_set_stop_state_counter(dsi, 0x1000, false, false);
3587         dsi_set_ta_timeout(dsi, 0x1fff, true, true);
3588         dsi_set_lp_rx_timeout(dsi, 0x1fff, true, true);
3589         dsi_set_hs_tx_timeout(dsi, 0x1fff, true, true);
3590
3591         switch (dsi_get_pixel_size(dsi->pix_fmt)) {
3592         case 16:
3593                 buswidth = 0;
3594                 break;
3595         case 18:
3596                 buswidth = 1;
3597                 break;
3598         case 24:
3599                 buswidth = 2;
3600                 break;
3601         default:
3602                 BUG();
3603                 return -EINVAL;
3604         }
3605
3606         r = dsi_read_reg(dsi, DSI_CTRL);
3607         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
3608         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
3609         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
3610         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
3611         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
3612         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
3613         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
3614         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
3615         if (!(dsi->data->quirks & DSI_QUIRK_DCS_CMD_CONFIG_VC)) {
3616                 r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
3617                 /* DCS_CMD_CODE, 1=start, 0=continue */
3618                 r = FLD_MOD(r, 0, 25, 25);
3619         }
3620
3621         dsi_write_reg(dsi, DSI_CTRL, r);
3622
3623         dsi_config_vp_num_line_buffers(dsi);
3624
3625         if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
3626                 dsi_config_vp_sync_events(dsi);
3627                 dsi_config_blanking_modes(dsi);
3628                 dsi_config_cmd_mode_interleaving(dsi);
3629         }
3630
3631         dsi_vc_initial_config(dsi, 0);
3632         dsi_vc_initial_config(dsi, 1);
3633         dsi_vc_initial_config(dsi, 2);
3634         dsi_vc_initial_config(dsi, 3);
3635
3636         return 0;
3637 }
3638
3639 static void dsi_proto_timings(struct dsi_data *dsi)
3640 {
3641         unsigned int tlpx, tclk_zero, tclk_prepare, tclk_trail;
3642         unsigned int tclk_pre, tclk_post;
3643         unsigned int ths_prepare, ths_prepare_ths_zero, ths_zero;
3644         unsigned int ths_trail, ths_exit;
3645         unsigned int ddr_clk_pre, ddr_clk_post;
3646         unsigned int enter_hs_mode_lat, exit_hs_mode_lat;
3647         unsigned int ths_eot;
3648         int ndl = dsi->num_lanes_used - 1;
3649         u32 r;
3650
3651         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG0);
3652         ths_prepare = FLD_GET(r, 31, 24);
3653         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
3654         ths_zero = ths_prepare_ths_zero - ths_prepare;
3655         ths_trail = FLD_GET(r, 15, 8);
3656         ths_exit = FLD_GET(r, 7, 0);
3657
3658         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG1);
3659         tlpx = FLD_GET(r, 20, 16) * 2;
3660         tclk_trail = FLD_GET(r, 15, 8);
3661         tclk_zero = FLD_GET(r, 7, 0);
3662
3663         r = dsi_read_reg(dsi, DSI_DSIPHY_CFG2);
3664         tclk_prepare = FLD_GET(r, 7, 0);
3665
3666         /* min 8*UI */
3667         tclk_pre = 20;
3668         /* min 60ns + 52*UI */
3669         tclk_post = ns2ddr(dsi, 60) + 26;
3670
3671         ths_eot = DIV_ROUND_UP(4, ndl);
3672
3673         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
3674                         4);
3675         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
3676
3677         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
3678         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
3679
3680         r = dsi_read_reg(dsi, DSI_CLK_TIMING);
3681         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
3682         r = FLD_MOD(r, ddr_clk_post, 7, 0);
3683         dsi_write_reg(dsi, DSI_CLK_TIMING, r);
3684
3685         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
3686                         ddr_clk_pre,
3687                         ddr_clk_post);
3688
3689         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
3690                 DIV_ROUND_UP(ths_prepare, 4) +
3691                 DIV_ROUND_UP(ths_zero + 3, 4);
3692
3693         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
3694
3695         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
3696                 FLD_VAL(exit_hs_mode_lat, 15, 0);
3697         dsi_write_reg(dsi, DSI_VM_TIMING7, r);
3698
3699         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
3700                         enter_hs_mode_lat, exit_hs_mode_lat);
3701
3702          if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
3703                 /* TODO: Implement a video mode check_timings function */
3704                 int hsa = dsi->vm_timings.hsa;
3705                 int hfp = dsi->vm_timings.hfp;
3706                 int hbp = dsi->vm_timings.hbp;
3707                 int vsa = dsi->vm_timings.vsa;
3708                 int vfp = dsi->vm_timings.vfp;
3709                 int vbp = dsi->vm_timings.vbp;
3710                 int window_sync = dsi->vm_timings.window_sync;
3711                 bool hsync_end;
3712                 struct videomode *vm = &dsi->vm;
3713                 int bpp = dsi_get_pixel_size(dsi->pix_fmt);
3714                 int tl, t_he, width_bytes;
3715
3716                 hsync_end = dsi->vm_timings.trans_mode == OMAP_DSS_DSI_PULSE_MODE;
3717                 t_he = hsync_end ?
3718                         ((hsa == 0 && ndl == 3) ? 1 : DIV_ROUND_UP(4, ndl)) : 0;
3719
3720                 width_bytes = DIV_ROUND_UP(vm->hactive * bpp, 8);
3721
3722                 /* TL = t_HS + HSA + t_HE + HFP + ceil((WC + 6) / NDL) + HBP */
3723                 tl = DIV_ROUND_UP(4, ndl) + (hsync_end ? hsa : 0) + t_he + hfp +
3724                         DIV_ROUND_UP(width_bytes + 6, ndl) + hbp;
3725
3726                 DSSDBG("HBP: %d, HFP: %d, HSA: %d, TL: %d TXBYTECLKHS\n", hbp,
3727                         hfp, hsync_end ? hsa : 0, tl);
3728                 DSSDBG("VBP: %d, VFP: %d, VSA: %d, VACT: %d lines\n", vbp, vfp,
3729                         vsa, vm->vactive);
3730
3731                 r = dsi_read_reg(dsi, DSI_VM_TIMING1);
3732                 r = FLD_MOD(r, hbp, 11, 0);     /* HBP */
3733                 r = FLD_MOD(r, hfp, 23, 12);    /* HFP */
3734                 r = FLD_MOD(r, hsync_end ? hsa : 0, 31, 24);    /* HSA */
3735                 dsi_write_reg(dsi, DSI_VM_TIMING1, r);
3736
3737                 r = dsi_read_reg(dsi, DSI_VM_TIMING2);
3738                 r = FLD_MOD(r, vbp, 7, 0);      /* VBP */
3739                 r = FLD_MOD(r, vfp, 15, 8);     /* VFP */
3740                 r = FLD_MOD(r, vsa, 23, 16);    /* VSA */
3741                 r = FLD_MOD(r, window_sync, 27, 24);    /* WINDOW_SYNC */
3742                 dsi_write_reg(dsi, DSI_VM_TIMING2, r);
3743
3744                 r = dsi_read_reg(dsi, DSI_VM_TIMING3);
3745                 r = FLD_MOD(r, vm->vactive, 14, 0);     /* VACT */
3746                 r = FLD_MOD(r, tl, 31, 16);             /* TL */
3747                 dsi_write_reg(dsi, DSI_VM_TIMING3, r);
3748         }
3749 }
3750
3751 static int dsi_configure_pins(struct omap_dss_device *dssdev,
3752                 const struct omap_dsi_pin_config *pin_cfg)
3753 {
3754         struct dsi_data *dsi = to_dsi_data(dssdev);
3755         int num_pins;
3756         const int *pins;
3757         struct dsi_lane_config lanes[DSI_MAX_NR_LANES];
3758         int num_lanes;
3759         int i;
3760
3761         static const enum dsi_lane_function functions[] = {
3762                 DSI_LANE_CLK,
3763                 DSI_LANE_DATA1,
3764                 DSI_LANE_DATA2,
3765                 DSI_LANE_DATA3,
3766                 DSI_LANE_DATA4,
3767         };
3768
3769         num_pins = pin_cfg->num_pins;
3770         pins = pin_cfg->pins;
3771
3772         if (num_pins < 4 || num_pins > dsi->num_lanes_supported * 2
3773                         || num_pins % 2 != 0)
3774                 return -EINVAL;
3775
3776         for (i = 0; i < DSI_MAX_NR_LANES; ++i)
3777                 lanes[i].function = DSI_LANE_UNUSED;
3778
3779         num_lanes = 0;
3780
3781         for (i = 0; i < num_pins; i += 2) {
3782                 u8 lane, pol;
3783                 int dx, dy;
3784
3785                 dx = pins[i];
3786                 dy = pins[i + 1];
3787
3788                 if (dx < 0 || dx >= dsi->num_lanes_supported * 2)
3789                         return -EINVAL;
3790
3791                 if (dy < 0 || dy >= dsi->num_lanes_supported * 2)
3792                         return -EINVAL;
3793
3794                 if (dx & 1) {
3795                         if (dy != dx - 1)
3796                                 return -EINVAL;
3797                         pol = 1;
3798                 } else {
3799                         if (dy != dx + 1)
3800                                 return -EINVAL;
3801                         pol = 0;
3802                 }
3803
3804                 lane = dx / 2;
3805
3806                 lanes[lane].function = functions[i / 2];
3807                 lanes[lane].polarity = pol;
3808                 num_lanes++;
3809         }
3810
3811         memcpy(dsi->lanes, lanes, sizeof(dsi->lanes));
3812         dsi->num_lanes_used = num_lanes;
3813
3814         return 0;
3815 }
3816
3817 static int dsi_enable_video_output(struct omap_dss_device *dssdev, int channel)
3818 {
3819         struct dsi_data *dsi = to_dsi_data(dssdev);
3820         int bpp = dsi_get_pixel_size(dsi->pix_fmt);
3821         struct omap_dss_device *out = &dsi->output;
3822         u8 data_type;
3823         u16 word_count;
3824         int r;
3825
3826         if (!out->dispc_channel_connected) {
3827                 DSSERR("failed to enable display: no output/manager\n");
3828                 return -ENODEV;
3829         }
3830
3831         r = dsi_display_init_dispc(dsi);
3832         if (r)
3833                 goto err_init_dispc;
3834
3835         if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
3836                 switch (dsi->pix_fmt) {
3837                 case OMAP_DSS_DSI_FMT_RGB888:
3838                         data_type = MIPI_DSI_PACKED_PIXEL_STREAM_24;
3839                         break;
3840                 case OMAP_DSS_DSI_FMT_RGB666:
3841                         data_type = MIPI_DSI_PIXEL_STREAM_3BYTE_18;
3842                         break;
3843                 case OMAP_DSS_DSI_FMT_RGB666_PACKED:
3844                         data_type = MIPI_DSI_PACKED_PIXEL_STREAM_18;
3845                         break;
3846                 case OMAP_DSS_DSI_FMT_RGB565:
3847                         data_type = MIPI_DSI_PACKED_PIXEL_STREAM_16;
3848                         break;
3849                 default:
3850                         r = -EINVAL;
3851                         goto err_pix_fmt;
3852                 }
3853
3854                 dsi_if_enable(dsi, false);
3855                 dsi_vc_enable(dsi, channel, false);
3856
3857                 /* MODE, 1 = video mode */
3858                 REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), 1, 4, 4);
3859
3860                 word_count = DIV_ROUND_UP(dsi->vm.hactive * bpp, 8);
3861
3862                 dsi_vc_write_long_header(dsi, channel, data_type,
3863                                 word_count, 0);
3864
3865                 dsi_vc_enable(dsi, channel, true);
3866                 dsi_if_enable(dsi, true);
3867         }
3868
3869         r = dss_mgr_enable(&dsi->output);
3870         if (r)
3871                 goto err_mgr_enable;
3872
3873         return 0;
3874
3875 err_mgr_enable:
3876         if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
3877                 dsi_if_enable(dsi, false);
3878                 dsi_vc_enable(dsi, channel, false);
3879         }
3880 err_pix_fmt:
3881         dsi_display_uninit_dispc(dsi);
3882 err_init_dispc:
3883         return r;
3884 }
3885
3886 static void dsi_disable_video_output(struct omap_dss_device *dssdev, int channel)
3887 {
3888         struct dsi_data *dsi = to_dsi_data(dssdev);
3889
3890         if (dsi->mode == OMAP_DSS_DSI_VIDEO_MODE) {
3891                 dsi_if_enable(dsi, false);
3892                 dsi_vc_enable(dsi, channel, false);
3893
3894                 /* MODE, 0 = command mode */
3895                 REG_FLD_MOD(dsi, DSI_VC_CTRL(channel), 0, 4, 4);
3896
3897                 dsi_vc_enable(dsi, channel, true);
3898                 dsi_if_enable(dsi, true);
3899         }
3900
3901         dss_mgr_disable(&dsi->output);
3902
3903         dsi_display_uninit_dispc(dsi);
3904 }
3905
3906 static void dsi_update_screen_dispc(struct dsi_data *dsi)
3907 {
3908         unsigned int bytespp;
3909         unsigned int bytespl;
3910         unsigned int bytespf;
3911         unsigned int total_len;
3912         unsigned int packet_payload;
3913         unsigned int packet_len;
3914         u32 l;
3915         int r;
3916         const unsigned channel = dsi->update_channel;
3917         const unsigned int line_buf_size = dsi->line_buffer_size;
3918         u16 w = dsi->vm.hactive;
3919         u16 h = dsi->vm.vactive;
3920
3921         DSSDBG("dsi_update_screen_dispc(%dx%d)\n", w, h);
3922
3923         dsi_vc_config_source(dsi, channel, DSI_VC_SOURCE_VP);
3924
3925         bytespp = dsi_get_pixel_size(dsi->pix_fmt) / 8;
3926         bytespl = w * bytespp;
3927         bytespf = bytespl * h;
3928
3929         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
3930          * number of lines in a packet.  See errata about VP_CLK_RATIO */
3931
3932         if (bytespf < line_buf_size)
3933                 packet_payload = bytespf;
3934         else
3935                 packet_payload = (line_buf_size) / bytespl * bytespl;
3936
3937         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
3938         total_len = (bytespf / packet_payload) * packet_len;
3939
3940         if (bytespf % packet_payload)
3941                 total_len += (bytespf % packet_payload) + 1;
3942
3943         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
3944         dsi_write_reg(dsi, DSI_VC_TE(channel), l);
3945
3946         dsi_vc_write_long_header(dsi, channel, MIPI_DSI_DCS_LONG_WRITE,
3947                 packet_len, 0);
3948
3949         if (dsi->te_enabled)
3950                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
3951         else
3952                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
3953         dsi_write_reg(dsi, DSI_VC_TE(channel), l);
3954
3955         /* We put SIDLEMODE to no-idle for the duration of the transfer,
3956          * because DSS interrupts are not capable of waking up the CPU and the
3957          * framedone interrupt could be delayed for quite a long time. I think
3958          * the same goes for any DSS interrupts, but for some reason I have not
3959          * seen the problem anywhere else than here.
3960          */
3961         dispc_disable_sidle(dsi->dss->dispc);
3962
3963         dsi_perf_mark_start(dsi);
3964
3965         r = schedule_delayed_work(&dsi->framedone_timeout_work,
3966                 msecs_to_jiffies(250));
3967         BUG_ON(r == 0);
3968
3969         dss_mgr_set_timings(&dsi->output, &dsi->vm);
3970
3971         dss_mgr_start_update(&dsi->output);
3972
3973         if (dsi->te_enabled) {
3974                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
3975                  * for TE is longer than the timer allows */
3976                 REG_FLD_MOD(dsi, DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
3977
3978                 dsi_vc_send_bta(dsi, channel);
3979
3980 #ifdef DSI_CATCH_MISSING_TE
3981                 mod_timer(&dsi->te_timer, jiffies + msecs_to_jiffies(250));
3982 #endif
3983         }
3984 }
3985
3986 #ifdef DSI_CATCH_MISSING_TE
3987 static void dsi_te_timeout(struct timer_list *unused)
3988 {
3989         DSSERR("TE not received for 250ms!\n");
3990 }
3991 #endif
3992
3993 static void dsi_handle_framedone(struct dsi_data *dsi, int error)
3994 {
3995         /* SIDLEMODE back to smart-idle */
3996         dispc_enable_sidle(dsi->dss->dispc);
3997
3998         if (dsi->te_enabled) {
3999                 /* enable LP_RX_TO again after the TE */
4000                 REG_FLD_MOD(dsi, DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
4001         }
4002
4003         dsi->framedone_callback(error, dsi->framedone_data);
4004
4005         if (!error)
4006                 dsi_perf_show(dsi, "DISPC");
4007 }
4008
4009 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
4010 {
4011         struct dsi_data *dsi = container_of(work, struct dsi_data,
4012                         framedone_timeout_work.work);
4013         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
4014          * 250ms which would conflict with this timeout work. What should be
4015          * done is first cancel the transfer on the HW, and then cancel the
4016          * possibly scheduled framedone work. However, cancelling the transfer
4017          * on the HW is buggy, and would probably require resetting the whole
4018          * DSI */
4019
4020         DSSERR("Framedone not received for 250ms!\n");
4021
4022         dsi_handle_framedone(dsi, -ETIMEDOUT);
4023 }
4024
4025 static void dsi_framedone_irq_callback(void *data)
4026 {
4027         struct dsi_data *dsi = data;
4028
4029         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
4030          * turns itself off. However, DSI still has the pixels in its buffers,
4031          * and is sending the data.
4032          */
4033
4034         cancel_delayed_work(&dsi->framedone_timeout_work);
4035
4036         dsi_handle_framedone(dsi, 0);
4037 }
4038
4039 static int dsi_update(struct omap_dss_device *dssdev, int channel,
4040                 void (*callback)(int, void *), void *data)
4041 {
4042         struct dsi_data *dsi = to_dsi_data(dssdev);
4043         u16 dw, dh;
4044
4045         dsi_perf_mark_setup(dsi);
4046
4047         dsi->update_channel = channel;
4048
4049         dsi->framedone_callback = callback;
4050         dsi->framedone_data = data;
4051
4052         dw = dsi->vm.hactive;
4053         dh = dsi->vm.vactive;
4054
4055 #ifdef DSI_PERF_MEASURE
4056         dsi->update_bytes = dw * dh *
4057                 dsi_get_pixel_size(dsi->pix_fmt) / 8;
4058 #endif
4059         dsi_update_screen_dispc(dsi);
4060
4061         return 0;
4062 }
4063
4064 /* Display funcs */
4065
4066 static int dsi_configure_dispc_clocks(struct dsi_data *dsi)
4067 {
4068         struct dispc_clock_info dispc_cinfo;
4069         int r;
4070         unsigned long fck;
4071
4072         fck = dsi_get_pll_hsdiv_dispc_rate(dsi);
4073
4074         dispc_cinfo.lck_div = dsi->user_dispc_cinfo.lck_div;
4075         dispc_cinfo.pck_div = dsi->user_dispc_cinfo.pck_div;
4076
4077         r = dispc_calc_clock_rates(dsi->dss->dispc, fck, &dispc_cinfo);
4078         if (r) {
4079                 DSSERR("Failed to calc dispc clocks\n");
4080                 return r;
4081         }
4082
4083         dsi->mgr_config.clock_info = dispc_cinfo;
4084
4085         return 0;
4086 }
4087
4088 static int dsi_display_init_dispc(struct dsi_data *dsi)
4089 {
4090         enum omap_channel channel = dsi->output.dispc_channel;
4091         int r;
4092
4093         dss_select_lcd_clk_source(dsi->dss, channel, dsi->module_id == 0 ?
4094                         DSS_CLK_SRC_PLL1_1 :
4095                         DSS_CLK_SRC_PLL2_1);
4096
4097         if (dsi->mode == OMAP_DSS_DSI_CMD_MODE) {
4098                 r = dss_mgr_register_framedone_handler(&dsi->output,
4099                                 dsi_framedone_irq_callback, dsi);
4100                 if (r) {
4101                         DSSERR("can't register FRAMEDONE handler\n");
4102                         goto err;
4103                 }
4104
4105                 dsi->mgr_config.stallmode = true;
4106                 dsi->mgr_config.fifohandcheck = true;
4107         } else {
4108                 dsi->mgr_config.stallmode = false;
4109                 dsi->mgr_config.fifohandcheck = false;
4110         }
4111
4112         /*
4113          * override interlace, logic level and edge related parameters in
4114          * videomode with default values
4115          */
4116         dsi->vm.flags &= ~DISPLAY_FLAGS_INTERLACED;
4117         dsi->vm.flags &= ~DISPLAY_FLAGS_HSYNC_LOW;
4118         dsi->vm.flags |= DISPLAY_FLAGS_HSYNC_HIGH;
4119         dsi->vm.flags &= ~DISPLAY_FLAGS_VSYNC_LOW;
4120         dsi->vm.flags |= DISPLAY_FLAGS_VSYNC_HIGH;
4121         dsi->vm.flags &= ~DISPLAY_FLAGS_PIXDATA_NEGEDGE;
4122         dsi->vm.flags |= DISPLAY_FLAGS_PIXDATA_POSEDGE;
4123         dsi->vm.flags &= ~DISPLAY_FLAGS_DE_LOW;
4124         dsi->vm.flags |= DISPLAY_FLAGS_DE_HIGH;
4125         dsi->vm.flags &= ~DISPLAY_FLAGS_SYNC_POSEDGE;
4126         dsi->vm.flags |= DISPLAY_FLAGS_SYNC_NEGEDGE;
4127
4128         dss_mgr_set_timings(&dsi->output, &dsi->vm);
4129
4130         r = dsi_configure_dispc_clocks(dsi);
4131         if (r)
4132                 goto err1;
4133
4134         dsi->mgr_config.io_pad_mode = DSS_IO_PAD_MODE_BYPASS;
4135         dsi->mgr_config.video_port_width =
4136                         dsi_get_pixel_size(dsi->pix_fmt);
4137         dsi->mgr_config.lcden_sig_polarity = 0;
4138
4139         dss_mgr_set_lcd_config(&dsi->output, &dsi->mgr_config);
4140
4141         return 0;
4142 err1:
4143         if (dsi->mode == OMAP_DSS_DSI_CMD_MODE)
4144                 dss_mgr_unregister_framedone_handler(&dsi->output,
4145                                 dsi_framedone_irq_callback, dsi);
4146 err:
4147         dss_select_lcd_clk_source(dsi->dss, channel, DSS_CLK_SRC_FCK);
4148         return r;
4149 }
4150
4151 static void dsi_display_uninit_dispc(struct dsi_data *dsi)
4152 {
4153         enum omap_channel channel = dsi->output.dispc_channel;
4154
4155         if (dsi->mode == OMAP_DSS_DSI_CMD_MODE)
4156                 dss_mgr_unregister_framedone_handler(&dsi->output,
4157                                 dsi_framedone_irq_callback, dsi);
4158
4159         dss_select_lcd_clk_source(dsi->dss, channel, DSS_CLK_SRC_FCK);
4160 }
4161
4162 static int dsi_configure_dsi_clocks(struct dsi_data *dsi)
4163 {
4164         struct dss_pll_clock_info cinfo;
4165         int r;
4166
4167         cinfo = dsi->user_dsi_cinfo;
4168
4169         r = dss_pll_set_config(&dsi->pll, &cinfo);
4170         if (r) {
4171                 DSSERR("Failed to set dsi clocks\n");
4172                 return r;
4173         }
4174
4175         return 0;
4176 }
4177
4178 static int dsi_display_init_dsi(struct dsi_data *dsi)
4179 {
4180         int r;
4181
4182         r = dss_pll_enable(&dsi->pll);
4183         if (r)
4184                 return r;
4185
4186         r = dsi_configure_dsi_clocks(dsi);
4187         if (r)
4188                 goto err0;
4189
4190         dss_select_dsi_clk_source(dsi->dss, dsi->module_id,
4191                                   dsi->module_id == 0 ?
4192                                   DSS_CLK_SRC_PLL1_2 : DSS_CLK_SRC_PLL2_2);
4193
4194         DSSDBG("PLL OK\n");
4195
4196         if (!dsi->vdds_dsi_enabled) {
4197                 r = regulator_enable(dsi->vdds_dsi_reg);
4198                 if (r)
4199                         goto err1;
4200
4201                 dsi->vdds_dsi_enabled = true;
4202         }
4203
4204         r = dsi_cio_init(dsi);
4205         if (r)
4206                 goto err2;
4207
4208         _dsi_print_reset_status(dsi);
4209
4210         dsi_proto_timings(dsi);
4211         dsi_set_lp_clk_divisor(dsi);
4212
4213         if (1)
4214                 _dsi_print_reset_status(dsi);
4215
4216         r = dsi_proto_config(dsi);
4217         if (r)
4218                 goto err3;
4219
4220         /* enable interface */
4221         dsi_vc_enable(dsi, 0, 1);
4222         dsi_vc_enable(dsi, 1, 1);
4223         dsi_vc_enable(dsi, 2, 1);
4224         dsi_vc_enable(dsi, 3, 1);
4225         dsi_if_enable(dsi, 1);
4226         dsi_force_tx_stop_mode_io(dsi);
4227
4228         return 0;
4229 err3:
4230         dsi_cio_uninit(dsi);
4231 err2:
4232         regulator_disable(dsi->vdds_dsi_reg);
4233         dsi->vdds_dsi_enabled = false;
4234 err1:
4235         dss_select_dsi_clk_source(dsi->dss, dsi->module_id, DSS_CLK_SRC_FCK);
4236 err0:
4237         dss_pll_disable(&dsi->pll);
4238
4239         return r;
4240 }
4241
4242 static void dsi_display_uninit_dsi(struct dsi_data *dsi, bool disconnect_lanes,
4243                                    bool enter_ulps)
4244 {
4245         if (enter_ulps && !dsi->ulps_enabled)
4246                 dsi_enter_ulps(dsi);
4247
4248         /* disable interface */
4249         dsi_if_enable(dsi, 0);
4250         dsi_vc_enable(dsi, 0, 0);
4251         dsi_vc_enable(dsi, 1, 0);
4252         dsi_vc_enable(dsi, 2, 0);
4253         dsi_vc_enable(dsi, 3, 0);
4254
4255         dss_select_dsi_clk_source(dsi->dss, dsi->module_id, DSS_CLK_SRC_FCK);
4256         dsi_cio_uninit(dsi);
4257         dss_pll_disable(&dsi->pll);
4258
4259         if (disconnect_lanes) {
4260                 regulator_disable(dsi->vdds_dsi_reg);
4261                 dsi->vdds_dsi_enabled = false;
4262         }
4263 }
4264
4265 static int dsi_display_enable(struct omap_dss_device *dssdev)
4266 {
4267         struct dsi_data *dsi = to_dsi_data(dssdev);
4268         int r = 0;
4269
4270         DSSDBG("dsi_display_enable\n");
4271
4272         WARN_ON(!dsi_bus_is_locked(dsi));
4273
4274         mutex_lock(&dsi->lock);
4275
4276         r = dsi_runtime_get(dsi);
4277         if (r)
4278                 goto err_get_dsi;
4279
4280         _dsi_initialize_irq(dsi);
4281
4282         r = dsi_display_init_dsi(dsi);
4283         if (r)
4284                 goto err_init_dsi;
4285
4286         mutex_unlock(&dsi->lock);
4287
4288         return 0;
4289
4290 err_init_dsi:
4291         dsi_runtime_put(dsi);
4292 err_get_dsi:
4293         mutex_unlock(&dsi->lock);
4294         DSSDBG("dsi_display_enable FAILED\n");
4295         return r;
4296 }
4297
4298 static void dsi_display_disable(struct omap_dss_device *dssdev,
4299                 bool disconnect_lanes, bool enter_ulps)
4300 {
4301         struct dsi_data *dsi = to_dsi_data(dssdev);
4302
4303         DSSDBG("dsi_display_disable\n");
4304
4305         WARN_ON(!dsi_bus_is_locked(dsi));
4306
4307         mutex_lock(&dsi->lock);
4308
4309         dsi_sync_vc(dsi, 0);
4310         dsi_sync_vc(dsi, 1);
4311         dsi_sync_vc(dsi, 2);
4312         dsi_sync_vc(dsi, 3);
4313
4314         dsi_display_uninit_dsi(dsi, disconnect_lanes, enter_ulps);
4315
4316         dsi_runtime_put(dsi);
4317
4318         mutex_unlock(&dsi->lock);
4319 }
4320
4321 static int dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
4322 {
4323         struct dsi_data *dsi = to_dsi_data(dssdev);
4324
4325         dsi->te_enabled = enable;
4326         return 0;
4327 }
4328
4329 #ifdef PRINT_VERBOSE_VM_TIMINGS
4330 static void print_dsi_vm(const char *str,
4331                 const struct omap_dss_dsi_videomode_timings *t)
4332 {
4333         unsigned long byteclk = t->hsclk / 4;
4334         int bl, wc, pps, tot;
4335
4336         wc = DIV_ROUND_UP(t->hact * t->bitspp, 8);
4337         pps = DIV_ROUND_UP(wc + 6, t->ndl); /* pixel packet size */
4338         bl = t->hss + t->hsa + t->hse + t->hbp + t->hfp;
4339         tot = bl + pps;
4340
4341 #define TO_DSI_T(x) ((u32)div64_u64((u64)x * 1000000000llu, byteclk))
4342
4343         pr_debug("%s bck %lu, %u/%u/%u/%u/%u/%u = %u+%u = %u, "
4344                         "%u/%u/%u/%u/%u/%u = %u + %u = %u\n",
4345                         str,
4346                         byteclk,
4347                         t->hss, t->hsa, t->hse, t->hbp, pps, t->hfp,
4348                         bl, pps, tot,
4349                         TO_DSI_T(t->hss),
4350                         TO_DSI_T(t->hsa),
4351                         TO_DSI_T(t->hse),
4352                         TO_DSI_T(t->hbp),
4353                         TO_DSI_T(pps),
4354                         TO_DSI_T(t->hfp),
4355
4356                         TO_DSI_T(bl),
4357                         TO_DSI_T(pps),
4358
4359                         TO_DSI_T(tot));
4360 #undef TO_DSI_T
4361 }
4362
4363 static void print_dispc_vm(const char *str, const struct videomode *vm)
4364 {
4365         unsigned long pck = vm->pixelclock;
4366         int hact, bl, tot;
4367
4368         hact = vm->hactive;
4369         bl = vm->hsync_len + vm->hback_porch + vm->hfront_porch;
4370         tot = hact + bl;
4371
4372 #define TO_DISPC_T(x) ((u32)div64_u64((u64)x * 1000000000llu, pck))
4373
4374         pr_debug("%s pck %lu, %u/%u/%u/%u = %u+%u = %u, "
4375                         "%u/%u/%u/%u = %u + %u = %u\n",
4376                         str,
4377                         pck,
4378                         vm->hsync_len, vm->hback_porch, hact, vm->hfront_porch,
4379                         bl, hact, tot,
4380                         TO_DISPC_T(vm->hsync_len),
4381                         TO_DISPC_T(vm->hback_porch),
4382                         TO_DISPC_T(hact),
4383                         TO_DISPC_T(vm->hfront_porch),
4384                         TO_DISPC_T(bl),
4385                         TO_DISPC_T(hact),
4386                         TO_DISPC_T(tot));
4387 #undef TO_DISPC_T
4388 }
4389
4390 /* note: this is not quite accurate */
4391 static void print_dsi_dispc_vm(const char *str,
4392                 const struct omap_dss_dsi_videomode_timings *t)
4393 {
4394         struct videomode vm = { 0 };
4395         unsigned long byteclk = t->hsclk / 4;
4396         unsigned long pck;
4397         u64 dsi_tput;
4398         int dsi_hact, dsi_htot;
4399
4400         dsi_tput = (u64)byteclk * t->ndl * 8;
4401         pck = (u32)div64_u64(dsi_tput, t->bitspp);
4402         dsi_hact = DIV_ROUND_UP(DIV_ROUND_UP(t->hact * t->bitspp, 8) + 6, t->ndl);
4403         dsi_htot = t->hss + t->hsa + t->hse + t->hbp + dsi_hact + t->hfp;
4404
4405         vm.pixelclock = pck;
4406         vm.hsync_len = div64_u64((u64)(t->hsa + t->hse) * pck, byteclk);
4407         vm.hback_porch = div64_u64((u64)t->hbp * pck, byteclk);
4408         vm.hfront_porch = div64_u64((u64)t->hfp * pck, byteclk);
4409         vm.hactive = t->hact;
4410
4411         print_dispc_vm(str, &vm);
4412 }
4413 #endif /* PRINT_VERBOSE_VM_TIMINGS */
4414
4415 static bool dsi_cm_calc_dispc_cb(int lckd, int pckd, unsigned long lck,
4416                 unsigned long pck, void *data)
4417 {
4418         struct dsi_clk_calc_ctx *ctx = data;
4419         struct videomode *vm = &ctx->vm;
4420
4421         ctx->dispc_cinfo.lck_div = lckd;
4422         ctx->dispc_cinfo.pck_div = pckd;
4423         ctx->dispc_cinfo.lck = lck;
4424         ctx->dispc_cinfo.pck = pck;
4425
4426         *vm = *ctx->config->vm;
4427         vm->pixelclock = pck;
4428         vm->hactive = ctx->config->vm->hactive;
4429         vm->vactive = ctx->config->vm->vactive;
4430         vm->hsync_len = vm->hfront_porch = vm->hback_porch = vm->vsync_len = 1;
4431         vm->vfront_porch = vm->vback_porch = 0;
4432
4433         return true;
4434 }
4435
4436 static bool dsi_cm_calc_hsdiv_cb(int m_dispc, unsigned long dispc,
4437                 void *data)
4438 {
4439         struct dsi_clk_calc_ctx *ctx = data;
4440
4441         ctx->dsi_cinfo.mX[HSDIV_DISPC] = m_dispc;
4442         ctx->dsi_cinfo.clkout[HSDIV_DISPC] = dispc;
4443
4444         return dispc_div_calc(ctx->dsi->dss->dispc, dispc,
4445                               ctx->req_pck_min, ctx->req_pck_max,
4446                               dsi_cm_calc_dispc_cb, ctx);
4447 }
4448
4449 static bool dsi_cm_calc_pll_cb(int n, int m, unsigned long fint,
4450                 unsigned long clkdco, void *data)
4451 {
4452         struct dsi_clk_calc_ctx *ctx = data;
4453         struct dsi_data *dsi = ctx->dsi;
4454
4455         ctx->dsi_cinfo.n = n;
4456         ctx->dsi_cinfo.m = m;
4457         ctx->dsi_cinfo.fint = fint;
4458         ctx->dsi_cinfo.clkdco = clkdco;
4459
4460         return dss_pll_hsdiv_calc_a(ctx->pll, clkdco, ctx->req_pck_min,
4461                         dsi->data->max_fck_freq,
4462                         dsi_cm_calc_hsdiv_cb, ctx);
4463 }
4464
4465 static bool dsi_cm_calc(struct dsi_data *dsi,
4466                 const struct omap_dss_dsi_config *cfg,
4467                 struct dsi_clk_calc_ctx *ctx)
4468 {
4469         unsigned long clkin;
4470         int bitspp, ndl;
4471         unsigned long pll_min, pll_max;
4472         unsigned long pck, txbyteclk;
4473
4474         clkin = clk_get_rate(dsi->pll.clkin);
4475         bitspp = dsi_get_pixel_size(cfg->pixel_format);
4476         ndl = dsi->num_lanes_used - 1;
4477
4478         /*
4479          * Here we should calculate minimum txbyteclk to be able to send the
4480          * frame in time, and also to handle TE. That's not very simple, though,
4481          * especially as we go to LP between each pixel packet due to HW
4482          * "feature". So let's just estimate very roughly and multiply by 1.5.
4483          */
4484         pck = cfg->vm->pixelclock;
4485         pck = pck * 3 / 2;
4486         txbyteclk = pck * bitspp / 8 / ndl;
4487
4488         memset(ctx, 0, sizeof(*ctx));
4489         ctx->dsi = dsi;
4490         ctx->pll = &dsi->pll;
4491         ctx->config = cfg;
4492         ctx->req_pck_min = pck;
4493         ctx->req_pck_nom = pck;
4494         ctx->req_pck_max = pck * 3 / 2;
4495
4496         pll_min = max(cfg->hs_clk_min * 4, txbyteclk * 4 * 4);
4497         pll_max = cfg->hs_clk_max * 4;
4498
4499         return dss_pll_calc_a(ctx->pll, clkin,
4500                         pll_min, pll_max,
4501                         dsi_cm_calc_pll_cb, ctx);
4502 }
4503
4504 static bool dsi_vm_calc_blanking(struct dsi_clk_calc_ctx *ctx)
4505 {
4506         struct dsi_data *dsi = ctx->dsi;
4507         const struct omap_dss_dsi_config *cfg = ctx->config;
4508         int bitspp = dsi_get_pixel_size(cfg->pixel_format);
4509         int ndl = dsi->num_lanes_used - 1;
4510         unsigned long hsclk = ctx->dsi_cinfo.clkdco / 4;
4511         unsigned long byteclk = hsclk / 4;
4512
4513         unsigned long dispc_pck, req_pck_min, req_pck_nom, req_pck_max;
4514         int xres;
4515         int panel_htot, panel_hbl; /* pixels */
4516         int dispc_htot, dispc_hbl; /* pixels */
4517         int dsi_htot, dsi_hact, dsi_hbl, hss, hse; /* byteclks */
4518         int hfp, hsa, hbp;
4519         const struct videomode *req_vm;
4520         struct videomode *dispc_vm;
4521         struct omap_dss_dsi_videomode_timings *dsi_vm;
4522         u64 dsi_tput, dispc_tput;
4523
4524         dsi_tput = (u64)byteclk * ndl * 8;
4525
4526         req_vm = cfg->vm;
4527         req_pck_min = ctx->req_pck_min;
4528         req_pck_max = ctx->req_pck_max;
4529         req_pck_nom = ctx->req_pck_nom;
4530
4531         dispc_pck = ctx->dispc_cinfo.pck;
4532         dispc_tput = (u64)dispc_pck * bitspp;
4533
4534         xres = req_vm->hactive;
4535
4536         panel_hbl = req_vm->hfront_porch + req_vm->hback_porch +
4537                     req_vm->hsync_len;
4538         panel_htot = xres + panel_hbl;
4539
4540         dsi_hact = DIV_ROUND_UP(DIV_ROUND_UP(xres * bitspp, 8) + 6, ndl);
4541
4542         /*
4543          * When there are no line buffers, DISPC and DSI must have the
4544          * same tput. Otherwise DISPC tput needs to be higher than DSI's.
4545          */
4546         if (dsi->line_buffer_size < xres * bitspp / 8) {
4547                 if (dispc_tput != dsi_tput)
4548                         return false;
4549         } else {
4550                 if (dispc_tput < dsi_tput)
4551                         return false;
4552         }
4553
4554         /* DSI tput must be over the min requirement */
4555         if (dsi_tput < (u64)bitspp * req_pck_min)
4556                 return false;
4557
4558         /* When non-burst mode, DSI tput must be below max requirement. */
4559         if (cfg->trans_mode != OMAP_DSS_DSI_BURST_MODE) {
4560                 if (dsi_tput > (u64)bitspp * req_pck_max)
4561                         return false;
4562         }
4563
4564         hss = DIV_ROUND_UP(4, ndl);
4565
4566         if (cfg->trans_mode == OMAP_DSS_DSI_PULSE_MODE) {
4567                 if (ndl == 3 && req_vm->hsync_len == 0)
4568                         hse = 1;
4569                 else
4570                         hse = DIV_ROUND_UP(4, ndl);
4571         } else {
4572                 hse = 0;
4573         }
4574
4575         /* DSI htot to match the panel's nominal pck */
4576         dsi_htot = div64_u64((u64)panel_htot * byteclk, req_pck_nom);
4577
4578         /* fail if there would be no time for blanking */
4579         if (dsi_htot < hss + hse + dsi_hact)
4580                 return false;
4581
4582         /* total DSI blanking needed to achieve panel's TL */
4583         dsi_hbl = dsi_htot - dsi_hact;
4584
4585         /* DISPC htot to match the DSI TL */
4586         dispc_htot = div64_u64((u64)dsi_htot * dispc_pck, byteclk);
4587
4588         /* verify that the DSI and DISPC TLs are the same */
4589         if ((u64)dsi_htot * dispc_pck != (u64)dispc_htot * byteclk)
4590                 return false;
4591
4592         dispc_hbl = dispc_htot - xres;
4593
4594         /* setup DSI videomode */
4595
4596         dsi_vm = &ctx->dsi_vm;
4597         memset(dsi_vm, 0, sizeof(*dsi_vm));
4598
4599         dsi_vm->hsclk = hsclk;
4600
4601         dsi_vm->ndl = ndl;
4602         dsi_vm->bitspp = bitspp;
4603
4604         if (cfg->trans_mode != OMAP_DSS_DSI_PULSE_MODE) {
4605                 hsa = 0;
4606         } else if (ndl == 3 && req_vm->hsync_len == 0) {
4607                 hsa = 0;
4608         } else {
4609                 hsa = div64_u64((u64)req_vm->hsync_len * byteclk, req_pck_nom);
4610                 hsa = max(hsa - hse, 1);
4611         }
4612
4613         hbp = div64_u64((u64)req_vm->hback_porch * byteclk, req_pck_nom);
4614         hbp = max(hbp, 1);
4615
4616         hfp = dsi_hbl - (hss + hsa + hse + hbp);
4617         if (hfp < 1) {
4618                 int t;
4619                 /* we need to take cycles from hbp */
4620
4621                 t = 1 - hfp;
4622                 hbp = max(hbp - t, 1);
4623                 hfp = dsi_hbl - (hss + hsa + hse + hbp);
4624
4625                 if (hfp < 1 && hsa > 0) {
4626                         /* we need to take cycles from hsa */
4627                         t = 1 - hfp;
4628                         hsa = max(hsa - t, 1);
4629                         hfp = dsi_hbl - (hss + hsa + hse + hbp);
4630                 }
4631         }
4632
4633         if (hfp < 1)
4634                 return false;
4635
4636         dsi_vm->hss = hss;
4637         dsi_vm->hsa = hsa;
4638         dsi_vm->hse = hse;
4639         dsi_vm->hbp = hbp;
4640         dsi_vm->hact = xres;
4641         dsi_vm->hfp = hfp;
4642
4643         dsi_vm->vsa = req_vm->vsync_len;
4644         dsi_vm->vbp = req_vm->vback_porch;
4645         dsi_vm->vact = req_vm->vactive;
4646         dsi_vm->vfp = req_vm->vfront_porch;
4647
4648         dsi_vm->trans_mode = cfg->trans_mode;
4649
4650         dsi_vm->blanking_mode = 0;
4651         dsi_vm->hsa_blanking_mode = 1;
4652         dsi_vm->hfp_blanking_mode = 1;
4653         dsi_vm->hbp_blanking_mode = 1;
4654
4655         dsi_vm->ddr_clk_always_on = cfg->ddr_clk_always_on;
4656         dsi_vm->window_sync = 4;
4657
4658         /* setup DISPC videomode */
4659
4660         dispc_vm = &ctx->vm;
4661         *dispc_vm = *req_vm;
4662         dispc_vm->pixelclock = dispc_pck;
4663
4664         if (cfg->trans_mode == OMAP_DSS_DSI_PULSE_MODE) {
4665                 hsa = div64_u64((u64)req_vm->hsync_len * dispc_pck,
4666                                 req_pck_nom);
4667                 hsa = max(hsa, 1);
4668         } else {
4669                 hsa = 1;
4670         }
4671
4672         hbp = div64_u64((u64)req_vm->hback_porch * dispc_pck, req_pck_nom);
4673         hbp = max(hbp, 1);
4674
4675         hfp = dispc_hbl - hsa - hbp;
4676         if (hfp < 1) {
4677                 int t;
4678                 /* we need to take cycles from hbp */
4679
4680                 t = 1 - hfp;
4681                 hbp = max(hbp - t, 1);
4682                 hfp = dispc_hbl - hsa - hbp;
4683
4684                 if (hfp < 1) {
4685                         /* we need to take cycles from hsa */
4686                         t = 1 - hfp;
4687                         hsa = max(hsa - t, 1);
4688                         hfp = dispc_hbl - hsa - hbp;
4689                 }
4690         }
4691
4692         if (hfp < 1)
4693                 return false;
4694
4695         dispc_vm->hfront_porch = hfp;
4696         dispc_vm->hsync_len = hsa;
4697         dispc_vm->hback_porch = hbp;
4698
4699         return true;
4700 }
4701
4702
4703 static bool dsi_vm_calc_dispc_cb(int lckd, int pckd, unsigned long lck,
4704                 unsigned long pck, void *data)
4705 {
4706         struct dsi_clk_calc_ctx *ctx = data;
4707
4708         ctx->dispc_cinfo.lck_div = lckd;
4709         ctx->dispc_cinfo.pck_div = pckd;
4710         ctx->dispc_cinfo.lck = lck;
4711         ctx->dispc_cinfo.pck = pck;
4712
4713         if (dsi_vm_calc_blanking(ctx) == false)
4714                 return false;
4715
4716 #ifdef PRINT_VERBOSE_VM_TIMINGS
4717         print_dispc_vm("dispc", &ctx->vm);
4718         print_dsi_vm("dsi  ", &ctx->dsi_vm);
4719         print_dispc_vm("req  ", ctx->config->vm);
4720         print_dsi_dispc_vm("act  ", &ctx->dsi_vm);
4721 #endif
4722
4723         return true;
4724 }
4725
4726 static bool dsi_vm_calc_hsdiv_cb(int m_dispc, unsigned long dispc,
4727                 void *data)
4728 {
4729         struct dsi_clk_calc_ctx *ctx = data;
4730         unsigned long pck_max;
4731
4732         ctx->dsi_cinfo.mX[HSDIV_DISPC] = m_dispc;
4733         ctx->dsi_cinfo.clkout[HSDIV_DISPC] = dispc;
4734
4735         /*
4736          * In burst mode we can let the dispc pck be arbitrarily high, but it
4737          * limits our scaling abilities. So for now, don't aim too high.
4738          */
4739
4740         if (ctx->config->trans_mode == OMAP_DSS_DSI_BURST_MODE)
4741                 pck_max = ctx->req_pck_max + 10000000;
4742         else
4743                 pck_max = ctx->req_pck_max;
4744
4745         return dispc_div_calc(ctx->dsi->dss->dispc, dispc,
4746                               ctx->req_pck_min, pck_max,
4747                               dsi_vm_calc_dispc_cb, ctx);
4748 }
4749
4750 static bool dsi_vm_calc_pll_cb(int n, int m, unsigned long fint,
4751                 unsigned long clkdco, void *data)
4752 {
4753         struct dsi_clk_calc_ctx *ctx = data;
4754         struct dsi_data *dsi = ctx->dsi;
4755
4756         ctx->dsi_cinfo.n = n;
4757         ctx->dsi_cinfo.m = m;
4758         ctx->dsi_cinfo.fint = fint;
4759         ctx->dsi_cinfo.clkdco = clkdco;
4760
4761         return dss_pll_hsdiv_calc_a(ctx->pll, clkdco, ctx->req_pck_min,
4762                         dsi->data->max_fck_freq,
4763                         dsi_vm_calc_hsdiv_cb, ctx);
4764 }
4765
4766 static bool dsi_vm_calc(struct dsi_data *dsi,
4767                 const struct omap_dss_dsi_config *cfg,
4768                 struct dsi_clk_calc_ctx *ctx)
4769 {
4770         const struct videomode *vm = cfg->vm;
4771         unsigned long clkin;
4772         unsigned long pll_min;
4773         unsigned long pll_max;
4774         int ndl = dsi->num_lanes_used - 1;
4775         int bitspp = dsi_get_pixel_size(cfg->pixel_format);
4776         unsigned long byteclk_min;
4777
4778         clkin = clk_get_rate(dsi->pll.clkin);
4779
4780         memset(ctx, 0, sizeof(*ctx));
4781         ctx->dsi = dsi;
4782         ctx->pll = &dsi->pll;
4783         ctx->config = cfg;
4784
4785         /* these limits should come from the panel driver */
4786         ctx->req_pck_min = vm->pixelclock - 1000;
4787         ctx->req_pck_nom = vm->pixelclock;
4788         ctx->req_pck_max = vm->pixelclock + 1000;
4789
4790         byteclk_min = div64_u64((u64)ctx->req_pck_min * bitspp, ndl * 8);
4791         pll_min = max(cfg->hs_clk_min * 4, byteclk_min * 4 * 4);
4792
4793         if (cfg->trans_mode == OMAP_DSS_DSI_BURST_MODE) {
4794                 pll_max = cfg->hs_clk_max * 4;
4795         } else {
4796                 unsigned long byteclk_max;
4797                 byteclk_max = div64_u64((u64)ctx->req_pck_max * bitspp,
4798                                 ndl * 8);
4799
4800                 pll_max = byteclk_max * 4 * 4;
4801         }
4802
4803         return dss_pll_calc_a(ctx->pll, clkin,
4804                         pll_min, pll_max,
4805                         dsi_vm_calc_pll_cb, ctx);
4806 }
4807
4808 static int dsi_set_config(struct omap_dss_device *dssdev,
4809                 const struct omap_dss_dsi_config *config)
4810 {
4811         struct dsi_data *dsi = to_dsi_data(dssdev);
4812         struct dsi_clk_calc_ctx ctx;
4813         bool ok;
4814         int r;
4815
4816         mutex_lock(&dsi->lock);
4817
4818         dsi->pix_fmt = config->pixel_format;
4819         dsi->mode = config->mode;
4820
4821         if (config->mode == OMAP_DSS_DSI_VIDEO_MODE)
4822                 ok = dsi_vm_calc(dsi, config, &ctx);
4823         else
4824                 ok = dsi_cm_calc(dsi, config, &ctx);
4825
4826         if (!ok) {
4827                 DSSERR("failed to find suitable DSI clock settings\n");
4828                 r = -EINVAL;
4829                 goto err;
4830         }
4831
4832         dsi_pll_calc_dsi_fck(dsi, &ctx.dsi_cinfo);
4833
4834         r = dsi_lp_clock_calc(ctx.dsi_cinfo.clkout[HSDIV_DSI],
4835                 config->lp_clk_min, config->lp_clk_max, &dsi->user_lp_cinfo);
4836         if (r) {
4837                 DSSERR("failed to find suitable DSI LP clock settings\n");
4838                 goto err;
4839         }
4840
4841         dsi->user_dsi_cinfo = ctx.dsi_cinfo;
4842         dsi->user_dispc_cinfo = ctx.dispc_cinfo;
4843
4844         dsi->vm = ctx.vm;
4845         dsi->vm_timings = ctx.dsi_vm;
4846
4847         mutex_unlock(&dsi->lock);
4848
4849         return 0;
4850 err:
4851         mutex_unlock(&dsi->lock);
4852
4853         return r;
4854 }
4855
4856 /*
4857  * Return a hardcoded channel for the DSI output. This should work for
4858  * current use cases, but this can be later expanded to either resolve
4859  * the channel in some more dynamic manner, or get the channel as a user
4860  * parameter.
4861  */
4862 static enum omap_channel dsi_get_channel(struct dsi_data *dsi)
4863 {
4864         switch (dsi->data->model) {
4865         case DSI_MODEL_OMAP3:
4866                 return OMAP_DSS_CHANNEL_LCD;
4867
4868         case DSI_MODEL_OMAP4:
4869                 switch (dsi->module_id) {
4870                 case 0:
4871                         return OMAP_DSS_CHANNEL_LCD;
4872                 case 1:
4873                         return OMAP_DSS_CHANNEL_LCD2;
4874                 default:
4875                         DSSWARN("unsupported module id\n");
4876                         return OMAP_DSS_CHANNEL_LCD;
4877                 }
4878
4879         case DSI_MODEL_OMAP5:
4880                 switch (dsi->module_id) {
4881                 case 0:
4882                         return OMAP_DSS_CHANNEL_LCD;
4883                 case 1:
4884                         return OMAP_DSS_CHANNEL_LCD3;
4885                 default:
4886                         DSSWARN("unsupported module id\n");
4887                         return OMAP_DSS_CHANNEL_LCD;
4888                 }
4889
4890         default:
4891                 DSSWARN("unsupported DSS version\n");
4892                 return OMAP_DSS_CHANNEL_LCD;
4893         }
4894 }
4895
4896 static int dsi_request_vc(struct omap_dss_device *dssdev, int *channel)
4897 {
4898         struct dsi_data *dsi = to_dsi_data(dssdev);
4899         int i;
4900
4901         for (i = 0; i < ARRAY_SIZE(dsi->vc); i++) {
4902                 if (!dsi->vc[i].dssdev) {
4903                         dsi->vc[i].dssdev = dssdev;
4904                         *channel = i;
4905                         return 0;
4906                 }
4907         }
4908
4909         DSSERR("cannot get VC for display %s", dssdev->name);
4910         return -ENOSPC;
4911 }
4912
4913 static int dsi_set_vc_id(struct omap_dss_device *dssdev, int channel, int vc_id)
4914 {
4915         struct dsi_data *dsi = to_dsi_data(dssdev);
4916
4917         if (vc_id < 0 || vc_id > 3) {
4918                 DSSERR("VC ID out of range\n");
4919                 return -EINVAL;
4920         }
4921
4922         if (channel < 0 || channel > 3) {
4923                 DSSERR("Virtual Channel out of range\n");
4924                 return -EINVAL;
4925         }
4926
4927         if (dsi->vc[channel].dssdev != dssdev) {
4928                 DSSERR("Virtual Channel not allocated to display %s\n",
4929                         dssdev->name);
4930                 return -EINVAL;
4931         }
4932
4933         dsi->vc[channel].vc_id = vc_id;
4934
4935         return 0;
4936 }
4937
4938 static void dsi_release_vc(struct omap_dss_device *dssdev, int channel)
4939 {
4940         struct dsi_data *dsi = to_dsi_data(dssdev);
4941
4942         if ((channel >= 0 && channel <= 3) &&
4943                 dsi->vc[channel].dssdev == dssdev) {
4944                 dsi->vc[channel].dssdev = NULL;
4945                 dsi->vc[channel].vc_id = 0;
4946         }
4947 }
4948
4949
4950 static int dsi_get_clocks(struct dsi_data *dsi)
4951 {
4952         struct clk *clk;
4953
4954         clk = devm_clk_get(dsi->dev, "fck");
4955         if (IS_ERR(clk)) {
4956                 DSSERR("can't get fck\n");
4957                 return PTR_ERR(clk);
4958         }
4959
4960         dsi->dss_clk = clk;
4961
4962         return 0;
4963 }
4964
4965 static int dsi_connect(struct omap_dss_device *dssdev,
4966                 struct omap_dss_device *dst)
4967 {
4968         struct dsi_data *dsi = to_dsi_data(dssdev);
4969         int r;
4970
4971         r = dsi_regulator_init(dsi);
4972         if (r)
4973                 return r;
4974
4975         r = dss_mgr_connect(&dsi->output, dssdev);
4976         if (r)
4977                 return r;
4978
4979         r = omapdss_output_set_device(dssdev, dst);
4980         if (r) {
4981                 DSSERR("failed to connect output to new device: %s\n",
4982                                 dssdev->name);
4983                 dss_mgr_disconnect(&dsi->output, dssdev);
4984                 return r;
4985         }
4986
4987         return 0;
4988 }
4989
4990 static void dsi_disconnect(struct omap_dss_device *dssdev,
4991                 struct omap_dss_device *dst)
4992 {
4993         struct dsi_data *dsi = to_dsi_data(dssdev);
4994
4995         WARN_ON(dst != dssdev->dst);
4996
4997         if (dst != dssdev->dst)
4998                 return;
4999
5000         omapdss_output_unset_device(dssdev);
5001
5002         dss_mgr_disconnect(&dsi->output, dssdev);
5003 }
5004
5005 static const struct omapdss_dsi_ops dsi_ops = {
5006         .connect = dsi_connect,
5007         .disconnect = dsi_disconnect,
5008
5009         .bus_lock = dsi_bus_lock,
5010         .bus_unlock = dsi_bus_unlock,
5011
5012         .enable = dsi_display_enable,
5013         .disable = dsi_display_disable,
5014
5015         .enable_hs = dsi_vc_enable_hs,
5016
5017         .configure_pins = dsi_configure_pins,
5018         .set_config = dsi_set_config,
5019
5020         .enable_video_output = dsi_enable_video_output,
5021         .disable_video_output = dsi_disable_video_output,
5022
5023         .update = dsi_update,
5024
5025         .enable_te = dsi_enable_te,
5026
5027         .request_vc = dsi_request_vc,
5028         .set_vc_id = dsi_set_vc_id,
5029         .release_vc = dsi_release_vc,
5030
5031         .dcs_write = dsi_vc_dcs_write,
5032         .dcs_write_nosync = dsi_vc_dcs_write_nosync,
5033         .dcs_read = dsi_vc_dcs_read,
5034
5035         .gen_write = dsi_vc_generic_write,
5036         .gen_write_nosync = dsi_vc_generic_write_nosync,
5037         .gen_read = dsi_vc_generic_read,
5038
5039         .bta_sync = dsi_vc_send_bta_sync,
5040
5041         .set_max_rx_packet_size = dsi_vc_set_max_rx_packet_size,
5042 };
5043
5044 static void dsi_init_output(struct dsi_data *dsi)
5045 {
5046         struct omap_dss_device *out = &dsi->output;
5047
5048         out->dev = dsi->dev;
5049         out->id = dsi->module_id == 0 ?
5050                         OMAP_DSS_OUTPUT_DSI1 : OMAP_DSS_OUTPUT_DSI2;
5051
5052         out->output_type = OMAP_DISPLAY_TYPE_DSI;
5053         out->name = dsi->module_id == 0 ? "dsi.0" : "dsi.1";
5054         out->dispc_channel = dsi_get_channel(dsi);
5055         out->ops.dsi = &dsi_ops;
5056         out->owner = THIS_MODULE;
5057
5058         omapdss_register_output(out);
5059 }
5060
5061 static void dsi_uninit_output(struct dsi_data *dsi)
5062 {
5063         struct omap_dss_device *out = &dsi->output;
5064
5065         omapdss_unregister_output(out);
5066 }
5067
5068 static int dsi_probe_of(struct dsi_data *dsi)
5069 {
5070         struct device_node *node = dsi->dev->of_node;
5071         struct property *prop;
5072         u32 lane_arr[10];
5073         int len, num_pins;
5074         int r, i;
5075         struct device_node *ep;
5076         struct omap_dsi_pin_config pin_cfg;
5077
5078         ep = of_graph_get_endpoint_by_regs(node, 0, 0);
5079         if (!ep)
5080                 return 0;
5081
5082         prop = of_find_property(ep, "lanes", &len);
5083         if (prop == NULL) {
5084                 dev_err(dsi->dev, "failed to find lane data\n");
5085                 r = -EINVAL;
5086                 goto err;
5087         }
5088
5089         num_pins = len / sizeof(u32);
5090
5091         if (num_pins < 4 || num_pins % 2 != 0 ||
5092                 num_pins > dsi->num_lanes_supported * 2) {
5093                 dev_err(dsi->dev, "bad number of lanes\n");
5094                 r = -EINVAL;
5095                 goto err;
5096         }
5097
5098         r = of_property_read_u32_array(ep, "lanes", lane_arr, num_pins);
5099         if (r) {
5100                 dev_err(dsi->dev, "failed to read lane data\n");
5101                 goto err;
5102         }
5103
5104         pin_cfg.num_pins = num_pins;
5105         for (i = 0; i < num_pins; ++i)
5106                 pin_cfg.pins[i] = (int)lane_arr[i];
5107
5108         r = dsi_configure_pins(&dsi->output, &pin_cfg);
5109         if (r) {
5110                 dev_err(dsi->dev, "failed to configure pins");
5111                 goto err;
5112         }
5113
5114         of_node_put(ep);
5115
5116         return 0;
5117
5118 err:
5119         of_node_put(ep);
5120         return r;
5121 }
5122
5123 static const struct dss_pll_ops dsi_pll_ops = {
5124         .enable = dsi_pll_enable,
5125         .disable = dsi_pll_disable,
5126         .set_config = dss_pll_write_config_type_a,
5127 };
5128
5129 static const struct dss_pll_hw dss_omap3_dsi_pll_hw = {
5130         .type = DSS_PLL_TYPE_A,
5131
5132         .n_max = (1 << 7) - 1,
5133         .m_max = (1 << 11) - 1,
5134         .mX_max = (1 << 4) - 1,
5135         .fint_min = 750000,
5136         .fint_max = 2100000,
5137         .clkdco_low = 1000000000,
5138         .clkdco_max = 1800000000,
5139
5140         .n_msb = 7,
5141         .n_lsb = 1,
5142         .m_msb = 18,
5143         .m_lsb = 8,
5144
5145         .mX_msb[0] = 22,
5146         .mX_lsb[0] = 19,
5147         .mX_msb[1] = 26,
5148         .mX_lsb[1] = 23,
5149
5150         .has_stopmode = true,
5151         .has_freqsel = true,
5152         .has_selfreqdco = false,
5153         .has_refsel = false,
5154 };
5155
5156 static const struct dss_pll_hw dss_omap4_dsi_pll_hw = {
5157         .type = DSS_PLL_TYPE_A,
5158
5159         .n_max = (1 << 8) - 1,
5160         .m_max = (1 << 12) - 1,
5161         .mX_max = (1 << 5) - 1,
5162         .fint_min = 500000,
5163         .fint_max = 2500000,
5164         .clkdco_low = 1000000000,
5165         .clkdco_max = 1800000000,
5166
5167         .n_msb = 8,
5168         .n_lsb = 1,
5169         .m_msb = 20,
5170         .m_lsb = 9,
5171
5172         .mX_msb[0] = 25,
5173         .mX_lsb[0] = 21,
5174         .mX_msb[1] = 30,
5175         .mX_lsb[1] = 26,
5176
5177         .has_stopmode = true,
5178         .has_freqsel = false,
5179         .has_selfreqdco = false,
5180         .has_refsel = false,
5181 };
5182
5183 static const struct dss_pll_hw dss_omap5_dsi_pll_hw = {
5184         .type = DSS_PLL_TYPE_A,
5185
5186         .n_max = (1 << 8) - 1,
5187         .m_max = (1 << 12) - 1,
5188         .mX_max = (1 << 5) - 1,
5189         .fint_min = 150000,
5190         .fint_max = 52000000,
5191         .clkdco_low = 1000000000,
5192         .clkdco_max = 1800000000,
5193
5194         .n_msb = 8,
5195         .n_lsb = 1,
5196         .m_msb = 20,
5197         .m_lsb = 9,
5198
5199         .mX_msb[0] = 25,
5200         .mX_lsb[0] = 21,
5201         .mX_msb[1] = 30,
5202         .mX_lsb[1] = 26,
5203
5204         .has_stopmode = true,
5205         .has_freqsel = false,
5206         .has_selfreqdco = true,
5207         .has_refsel = true,
5208 };
5209
5210 static int dsi_init_pll_data(struct dss_device *dss, struct dsi_data *dsi)
5211 {
5212         struct dss_pll *pll = &dsi->pll;
5213         struct clk *clk;
5214         int r;
5215
5216         clk = devm_clk_get(dsi->dev, "sys_clk");
5217         if (IS_ERR(clk)) {
5218                 DSSERR("can't get sys_clk\n");
5219                 return PTR_ERR(clk);
5220         }
5221
5222         pll->name = dsi->module_id == 0 ? "dsi0" : "dsi1";
5223         pll->id = dsi->module_id == 0 ? DSS_PLL_DSI1 : DSS_PLL_DSI2;
5224         pll->clkin = clk;
5225         pll->base = dsi->pll_base;
5226         pll->hw = dsi->data->pll_hw;
5227         pll->ops = &dsi_pll_ops;
5228
5229         r = dss_pll_register(dss, pll);
5230         if (r)
5231                 return r;
5232
5233         return 0;
5234 }
5235
5236 /* DSI1 HW IP initialisation */
5237 static const struct dsi_of_data dsi_of_data_omap34xx = {
5238         .model = DSI_MODEL_OMAP3,
5239         .pll_hw = &dss_omap3_dsi_pll_hw,
5240         .modules = (const struct dsi_module_id_data[]) {
5241                 { .address = 0x4804fc00, .id = 0, },
5242                 { },
5243         },
5244         .max_fck_freq = 173000000,
5245         .max_pll_lpdiv = (1 << 13) - 1,
5246         .quirks = DSI_QUIRK_REVERSE_TXCLKESC,
5247 };
5248
5249 static const struct dsi_of_data dsi_of_data_omap36xx = {
5250         .model = DSI_MODEL_OMAP3,
5251         .pll_hw = &dss_omap3_dsi_pll_hw,
5252         .modules = (const struct dsi_module_id_data[]) {
5253                 { .address = 0x4804fc00, .id = 0, },
5254                 { },
5255         },
5256         .max_fck_freq = 173000000,
5257         .max_pll_lpdiv = (1 << 13) - 1,
5258         .quirks = DSI_QUIRK_PLL_PWR_BUG,
5259 };
5260
5261 static const struct dsi_of_data dsi_of_data_omap4 = {
5262         .model = DSI_MODEL_OMAP4,
5263         .pll_hw = &dss_omap4_dsi_pll_hw,
5264         .modules = (const struct dsi_module_id_data[]) {
5265                 { .address = 0x58004000, .id = 0, },
5266                 { .address = 0x58005000, .id = 1, },
5267                 { },
5268         },
5269         .max_fck_freq = 170000000,
5270         .max_pll_lpdiv = (1 << 13) - 1,
5271         .quirks = DSI_QUIRK_DCS_CMD_CONFIG_VC | DSI_QUIRK_VC_OCP_WIDTH
5272                 | DSI_QUIRK_GNQ,
5273 };
5274
5275 static const struct dsi_of_data dsi_of_data_omap5 = {
5276         .model = DSI_MODEL_OMAP5,
5277         .pll_hw = &dss_omap5_dsi_pll_hw,
5278         .modules = (const struct dsi_module_id_data[]) {
5279                 { .address = 0x58004000, .id = 0, },
5280                 { .address = 0x58009000, .id = 1, },
5281                 { },
5282         },
5283         .max_fck_freq = 209250000,
5284         .max_pll_lpdiv = (1 << 13) - 1,
5285         .quirks = DSI_QUIRK_DCS_CMD_CONFIG_VC | DSI_QUIRK_VC_OCP_WIDTH
5286                 | DSI_QUIRK_GNQ | DSI_QUIRK_PHY_DCC,
5287 };
5288
5289 static const struct of_device_id dsi_of_match[] = {
5290         { .compatible = "ti,omap3-dsi", .data = &dsi_of_data_omap36xx, },
5291         { .compatible = "ti,omap4-dsi", .data = &dsi_of_data_omap4, },
5292         { .compatible = "ti,omap5-dsi", .data = &dsi_of_data_omap5, },
5293         {},
5294 };
5295
5296 static const struct soc_device_attribute dsi_soc_devices[] = {
5297         { .machine = "OMAP3[45]*",      .data = &dsi_of_data_omap34xx },
5298         { .machine = "AM35*",           .data = &dsi_of_data_omap34xx },
5299         { /* sentinel */ }
5300 };
5301
5302 static int dsi_bind(struct device *dev, struct device *master, void *data)
5303 {
5304         struct platform_device *pdev = to_platform_device(dev);
5305         struct dss_device *dss = dss_get_device(master);
5306         const struct soc_device_attribute *soc;
5307         const struct dsi_module_id_data *d;
5308         u32 rev;
5309         int r, i;
5310         struct dsi_data *dsi;
5311         struct resource *dsi_mem;
5312         struct resource *res;
5313
5314         dsi = devm_kzalloc(dev, sizeof(*dsi), GFP_KERNEL);
5315         if (!dsi)
5316                 return -ENOMEM;
5317
5318         dsi->dss = dss;
5319         dsi->dev = dev;
5320         dev_set_drvdata(dev, dsi);
5321
5322         spin_lock_init(&dsi->irq_lock);
5323         spin_lock_init(&dsi->errors_lock);
5324         dsi->errors = 0;
5325
5326 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
5327         spin_lock_init(&dsi->irq_stats_lock);
5328         dsi->irq_stats.last_reset = jiffies;
5329 #endif
5330
5331         mutex_init(&dsi->lock);
5332         sema_init(&dsi->bus_lock, 1);
5333
5334         INIT_DEFERRABLE_WORK(&dsi->framedone_timeout_work,
5335                              dsi_framedone_timeout_work_callback);
5336
5337 #ifdef DSI_CATCH_MISSING_TE
5338         timer_setup(&dsi->te_timer, dsi_te_timeout, 0);
5339 #endif
5340
5341         dsi_mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "proto");
5342         dsi->proto_base = devm_ioremap_resource(dev, dsi_mem);
5343         if (IS_ERR(dsi->proto_base))
5344                 return PTR_ERR(dsi->proto_base);
5345
5346         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "phy");
5347         dsi->phy_base = devm_ioremap_resource(dev, res);
5348         if (IS_ERR(dsi->phy_base))
5349                 return PTR_ERR(dsi->phy_base);
5350
5351         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "pll");
5352         dsi->pll_base = devm_ioremap_resource(dev, res);
5353         if (IS_ERR(dsi->pll_base))
5354                 return PTR_ERR(dsi->pll_base);
5355
5356         dsi->irq = platform_get_irq(pdev, 0);
5357         if (dsi->irq < 0) {
5358                 DSSERR("platform_get_irq failed\n");
5359                 return -ENODEV;
5360         }
5361
5362         r = devm_request_irq(dev, dsi->irq, omap_dsi_irq_handler,
5363                              IRQF_SHARED, dev_name(dev), dsi);
5364         if (r < 0) {
5365                 DSSERR("request_irq failed\n");
5366                 return r;
5367         }
5368
5369         soc = soc_device_match(dsi_soc_devices);
5370         if (soc)
5371                 dsi->data = soc->data;
5372         else
5373                 dsi->data = of_match_node(dsi_of_match, dev->of_node)->data;
5374
5375         d = dsi->data->modules;
5376         while (d->address != 0 && d->address != dsi_mem->start)
5377                 d++;
5378
5379         if (d->address == 0) {
5380                 DSSERR("unsupported DSI module\n");
5381                 return -ENODEV;
5382         }
5383
5384         dsi->module_id = d->id;
5385
5386         if (dsi->data->model == DSI_MODEL_OMAP4 ||
5387             dsi->data->model == DSI_MODEL_OMAP5) {
5388                 struct device_node *np;
5389
5390                 /*
5391                  * The OMAP4/5 display DT bindings don't reference the padconf
5392                  * syscon. Our only option to retrieve it is to find it by name.
5393                  */
5394                 np = of_find_node_by_name(NULL,
5395                         dsi->data->model == DSI_MODEL_OMAP4 ?
5396                         "omap4_padconf_global" : "omap5_padconf_global");
5397                 if (!np)
5398                         return -ENODEV;
5399
5400                 dsi->syscon = syscon_node_to_regmap(np);
5401                 of_node_put(np);
5402         }
5403
5404         /* DSI VCs initialization */
5405         for (i = 0; i < ARRAY_SIZE(dsi->vc); i++) {
5406                 dsi->vc[i].source = DSI_VC_SOURCE_L4;
5407                 dsi->vc[i].dssdev = NULL;
5408                 dsi->vc[i].vc_id = 0;
5409         }
5410
5411         r = dsi_get_clocks(dsi);
5412         if (r)
5413                 return r;
5414
5415         dsi_init_pll_data(dss, dsi);
5416
5417         pm_runtime_enable(dev);
5418
5419         r = dsi_runtime_get(dsi);
5420         if (r)
5421                 goto err_runtime_get;
5422
5423         rev = dsi_read_reg(dsi, DSI_REVISION);
5424         dev_dbg(dev, "OMAP DSI rev %d.%d\n",
5425                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
5426
5427         /* DSI on OMAP3 doesn't have register DSI_GNQ, set number
5428          * of data to 3 by default */
5429         if (dsi->data->quirks & DSI_QUIRK_GNQ)
5430                 /* NB_DATA_LANES */
5431                 dsi->num_lanes_supported = 1 + REG_GET(dsi, DSI_GNQ, 11, 9);
5432         else
5433                 dsi->num_lanes_supported = 3;
5434
5435         dsi->line_buffer_size = dsi_get_line_buf_size(dsi);
5436
5437         dsi_init_output(dsi);
5438
5439         r = dsi_probe_of(dsi);
5440         if (r) {
5441                 DSSERR("Invalid DSI DT data\n");
5442                 goto err_probe_of;
5443         }
5444
5445         r = of_platform_populate(dev->of_node, NULL, NULL, dev);
5446         if (r)
5447                 DSSERR("Failed to populate DSI child devices: %d\n", r);
5448
5449         dsi_runtime_put(dsi);
5450
5451         if (dsi->module_id == 0)
5452                 dsi->debugfs.regs = dss_debugfs_create_file(dss, "dsi1_regs",
5453                                                             dsi1_dump_regs,
5454                                                             &dsi);
5455         else
5456                 dsi->debugfs.regs = dss_debugfs_create_file(dss, "dsi2_regs",
5457                                                             dsi2_dump_regs,
5458                                                             &dsi);
5459 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
5460         if (dsi->module_id == 0)
5461                 dsi->debugfs.irqs = dss_debugfs_create_file(dss, "dsi1_irqs",
5462                                                             dsi1_dump_irqs,
5463                                                             &dsi);
5464         else
5465                 dsi->debugfs.irqs = dss_debugfs_create_file(dss, "dsi2_irqs",
5466                                                             dsi2_dump_irqs,
5467                                                             &dsi);
5468 #endif
5469
5470         return 0;
5471
5472 err_probe_of:
5473         dsi_uninit_output(dsi);
5474         dsi_runtime_put(dsi);
5475
5476 err_runtime_get:
5477         pm_runtime_disable(dev);
5478         return r;
5479 }
5480
5481 static void dsi_unbind(struct device *dev, struct device *master, void *data)
5482 {
5483         struct dsi_data *dsi = dev_get_drvdata(dev);
5484
5485         dss_debugfs_remove_file(dsi->debugfs.irqs);
5486         dss_debugfs_remove_file(dsi->debugfs.regs);
5487
5488         of_platform_depopulate(dev);
5489
5490         WARN_ON(dsi->scp_clk_refcount > 0);
5491
5492         dss_pll_unregister(&dsi->pll);
5493
5494         dsi_uninit_output(dsi);
5495
5496         pm_runtime_disable(dev);
5497
5498         if (dsi->vdds_dsi_reg != NULL && dsi->vdds_dsi_enabled) {
5499                 regulator_disable(dsi->vdds_dsi_reg);
5500                 dsi->vdds_dsi_enabled = false;
5501         }
5502 }
5503
5504 static const struct component_ops dsi_component_ops = {
5505         .bind   = dsi_bind,
5506         .unbind = dsi_unbind,
5507 };
5508
5509 static int dsi_probe(struct platform_device *pdev)
5510 {
5511         return component_add(&pdev->dev, &dsi_component_ops);
5512 }
5513
5514 static int dsi_remove(struct platform_device *pdev)
5515 {
5516         component_del(&pdev->dev, &dsi_component_ops);
5517         return 0;
5518 }
5519
5520 static int dsi_runtime_suspend(struct device *dev)
5521 {
5522         struct dsi_data *dsi = dev_get_drvdata(dev);
5523
5524         dsi->is_enabled = false;
5525         /* ensure the irq handler sees the is_enabled value */
5526         smp_wmb();
5527         /* wait for current handler to finish before turning the DSI off */
5528         synchronize_irq(dsi->irq);
5529
5530         dispc_runtime_put(dsi->dss->dispc);
5531
5532         return 0;
5533 }
5534
5535 static int dsi_runtime_resume(struct device *dev)
5536 {
5537         struct dsi_data *dsi = dev_get_drvdata(dev);
5538         int r;
5539
5540         r = dispc_runtime_get(dsi->dss->dispc);
5541         if (r)
5542                 return r;
5543
5544         dsi->is_enabled = true;
5545         /* ensure the irq handler sees the is_enabled value */
5546         smp_wmb();
5547
5548         return 0;
5549 }
5550
5551 static const struct dev_pm_ops dsi_pm_ops = {
5552         .runtime_suspend = dsi_runtime_suspend,
5553         .runtime_resume = dsi_runtime_resume,
5554 };
5555
5556 struct platform_driver omap_dsihw_driver = {
5557         .probe          = dsi_probe,
5558         .remove         = dsi_remove,
5559         .driver         = {
5560                 .name   = "omapdss_dsi",
5561                 .pm     = &dsi_pm_ops,
5562                 .of_match_table = dsi_of_match,
5563                 .suppress_bind_attrs = true,
5564         },
5565 };