drivers/iommu/qcom_iommu.c

   1 /*
   2  * IOMMU API for QCOM secure IOMMUs.  Somewhat based on arm-smmu.c
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope that it will be useful,
   9  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  11  * GNU General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  *
  16  * Copyright (C) 2013 ARM Limited
  17  * Copyright (C) 2017 Red Hat
  18  */
  19
  20 #include <linux/atomic.h>
  21 #include <linux/clk.h>
  22 #include <linux/delay.h>
  23 #include <linux/dma-iommu.h>
  24 #include <linux/dma-mapping.h>
  25 #include <linux/err.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/io.h>
  28 #include <linux/io-64-nonatomic-hi-lo.h>
  29 #include <linux/iommu.h>
  30 #include <linux/iopoll.h>
  31 #include <linux/kconfig.h>
  32 #include <linux/module.h>
  33 #include <linux/mutex.h>
  34 #include <linux/of.h>
  35 #include <linux/of_address.h>
  36 #include <linux/of_device.h>
  37 #include <linux/of_iommu.h>
  38 #include <linux/platform_device.h>
  39 #include <linux/pm.h>
  40 #include <linux/pm_runtime.h>
  41 #include <linux/qcom_scm.h>
  42 #include <linux/slab.h>
  43 #include <linux/spinlock.h>
  44
  45 #include "io-pgtable.h"
  46 #include "arm-smmu-regs.h"
  47
  48 #define SMMU_INTR_SEL_NS     0x2000
  49
  50 struct qcom_iommu_ctx;
  51
  52 struct qcom_iommu_dev {
  53         /* IOMMU core code handle */
  54         struct iommu_device      iommu;
  55         struct device           *dev;
  56         struct clk              *iface_clk;
  57         struct clk              *bus_clk;
  58         void __iomem            *local_base;
  59         u32                      sec_id;
  60         u8                       num_ctxs;
  61         struct qcom_iommu_ctx   *ctxs[0];   /* indexed by asid-1 */
  62 };
  63
  64 struct qcom_iommu_ctx {
  65         struct device           *dev;
  66         void __iomem            *base;
  67         bool                     secure_init;
  68         u8                       asid;      /* asid and ctx bank # are 1:1 */
  69 };
  70
  71 struct qcom_iommu_domain {
  72         struct io_pgtable_ops   *pgtbl_ops;
  73         spinlock_t               pgtbl_lock;
  74         struct mutex             init_mutex; /* Protects iommu pointer */
  75         struct iommu_domain      domain;
  76         struct qcom_iommu_dev   *iommu;
  77 };
  78
  79 static struct qcom_iommu_domain *to_qcom_iommu_domain(struct iommu_domain *dom)
  80 {
  81         return container_of(dom, struct qcom_iommu_domain, domain);
  82 }
  83
  84 static const struct iommu_ops qcom_iommu_ops;
  85
  86 static struct qcom_iommu_dev * to_iommu(struct iommu_fwspec *fwspec)
  87 {
  88         if (!fwspec || fwspec->ops != &qcom_iommu_ops)
  89                 return NULL;
  90         return fwspec->iommu_priv;
  91 }
  92
  93 static struct qcom_iommu_ctx * to_ctx(struct iommu_fwspec *fwspec, unsigned asid)
  94 {
  95         struct qcom_iommu_dev *qcom_iommu = to_iommu(fwspec);
  96         if (!qcom_iommu)
  97                 return NULL;
  98         return qcom_iommu->ctxs[asid - 1];
  99 }
 100
 101 static inline void
 102 iommu_writel(struct qcom_iommu_ctx *ctx, unsigned reg, u32 val)
 103 {
 104         writel_relaxed(val, ctx->base + reg);
 105 }
 106
 107 static inline void
 108 iommu_writeq(struct qcom_iommu_ctx *ctx, unsigned reg, u64 val)
 109 {
 110         writeq_relaxed(val, ctx->base + reg);
 111 }
 112
 113 static inline u32
 114 iommu_readl(struct qcom_iommu_ctx *ctx, unsigned reg)
 115 {
 116         return readl_relaxed(ctx->base + reg);
 117 }
 118
 119 static inline u64
 120 iommu_readq(struct qcom_iommu_ctx *ctx, unsigned reg)
 121 {
 122         return readq_relaxed(ctx->base + reg);
 123 }
 124
 125 static void qcom_iommu_tlb_sync(void *cookie)
 126 {
 127         struct iommu_fwspec *fwspec = cookie;
 128         unsigned i;
 129
 130         for (i = 0; i < fwspec->num_ids; i++) {
 131                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 132                 unsigned int val, ret;
 133
 134                 iommu_writel(ctx, ARM_SMMU_CB_TLBSYNC, 0);
 135
 136                 ret = readl_poll_timeout(ctx->base + ARM_SMMU_CB_TLBSTATUS, val,
 137                                          (val & 0x1) == 0, 0, 5000000);
 138                 if (ret)
 139                         dev_err(ctx->dev, "timeout waiting for TLB SYNC\n");
 140         }
 141 }
 142
 143 static void qcom_iommu_tlb_inv_context(void *cookie)
 144 {
 145         struct iommu_fwspec *fwspec = cookie;
 146         unsigned i;
 147
 148         for (i = 0; i < fwspec->num_ids; i++) {
 149                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 150                 iommu_writel(ctx, ARM_SMMU_CB_S1_TLBIASID, ctx->asid);
 151         }
 152
 153         qcom_iommu_tlb_sync(cookie);
 154 }
 155
 156 static void qcom_iommu_tlb_inv_range_nosync(unsigned long iova, size_t size,
 157                                             size_t granule, bool leaf, void *cookie)
 158 {
 159         struct iommu_fwspec *fwspec = cookie;
 160         unsigned i, reg;
 161
 162         reg = leaf ? ARM_SMMU_CB_S1_TLBIVAL : ARM_SMMU_CB_S1_TLBIVA;
 163
 164         for (i = 0; i < fwspec->num_ids; i++) {
 165                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 166                 size_t s = size;
 167
 168                 iova &= ~12UL;
 169                 iova |= ctx->asid;
 170                 do {
 171                         iommu_writel(ctx, reg, iova);
 172                         iova += granule;
 173                 } while (s -= granule);
 174         }
 175 }
 176
 177 static const struct iommu_gather_ops qcom_gather_ops = {
 178         .tlb_flush_all  = qcom_iommu_tlb_inv_context,
 179         .tlb_add_flush  = qcom_iommu_tlb_inv_range_nosync,
 180         .tlb_sync       = qcom_iommu_tlb_sync,
 181 };
 182
 183 static irqreturn_t qcom_iommu_fault(int irq, void *dev)
 184 {
 185         struct qcom_iommu_ctx *ctx = dev;
 186         u32 fsr, fsynr;
 187         u64 iova;
 188
 189         fsr = iommu_readl(ctx, ARM_SMMU_CB_FSR);
 190
 191         if (!(fsr & FSR_FAULT))
 192                 return IRQ_NONE;
 193
 194         fsynr = iommu_readl(ctx, ARM_SMMU_CB_FSYNR0);
 195         iova = iommu_readq(ctx, ARM_SMMU_CB_FAR);
 196
 197         dev_err_ratelimited(ctx->dev,
 198                             "Unhandled context fault: fsr=0x%x, "
 199                             "iova=0x%016llx, fsynr=0x%x, cb=%d\n",
 200                             fsr, iova, fsynr, ctx->asid);
 201
 202         iommu_writel(ctx, ARM_SMMU_CB_FSR, fsr);
 203
 204         return IRQ_HANDLED;
 205 }
 206
 207 static int qcom_iommu_init_domain(struct iommu_domain *domain,
 208                                   struct qcom_iommu_dev *qcom_iommu,
 209                                   struct iommu_fwspec *fwspec)
 210 {
 211         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 212         struct io_pgtable_ops *pgtbl_ops;
 213         struct io_pgtable_cfg pgtbl_cfg;
 214         int i, ret = 0;
 215         u32 reg;
 216
 217         mutex_lock(&qcom_domain->init_mutex);
 218         if (qcom_domain->iommu)
 219                 goto out_unlock;
 220
 221         pgtbl_cfg = (struct io_pgtable_cfg) {
 222                 .pgsize_bitmap  = qcom_iommu_ops.pgsize_bitmap,
 223                 .ias            = 32,
 224                 .oas            = 40,
 225                 .tlb            = &qcom_gather_ops,
 226                 .iommu_dev      = qcom_iommu->dev,
 227         };
 228
 229         qcom_domain->iommu = qcom_iommu;
 230         pgtbl_ops = alloc_io_pgtable_ops(ARM_32_LPAE_S1, &pgtbl_cfg, fwspec);
 231         if (!pgtbl_ops) {
 232                 dev_err(qcom_iommu->dev, "failed to allocate pagetable ops\n");
 233                 ret = -ENOMEM;
 234                 goto out_clear_iommu;
 235         }
 236
 237         /* Update the domain's page sizes to reflect the page table format */
 238         domain->pgsize_bitmap = pgtbl_cfg.pgsize_bitmap;
 239         domain->geometry.aperture_end = (1ULL << pgtbl_cfg.ias) - 1;
 240         domain->geometry.force_aperture = true;
 241
 242         for (i = 0; i < fwspec->num_ids; i++) {
 243                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 244
 245                 if (!ctx->secure_init) {
 246                         ret = qcom_scm_restore_sec_cfg(qcom_iommu->sec_id, ctx->asid);
 247                         if (ret) {
 248                                 dev_err(qcom_iommu->dev, "secure init failed: %d\n", ret);
 249                                 goto out_clear_iommu;
 250                         }
 251                         ctx->secure_init = true;
 252                 }
 253
 254                 /* TTBRs */
 255                 iommu_writeq(ctx, ARM_SMMU_CB_TTBR0,
 256                                 pgtbl_cfg.arm_lpae_s1_cfg.ttbr[0] |
 257                                 ((u64)ctx->asid << TTBRn_ASID_SHIFT));
 258                 iommu_writeq(ctx, ARM_SMMU_CB_TTBR1,
 259                                 pgtbl_cfg.arm_lpae_s1_cfg.ttbr[1] |
 260                                 ((u64)ctx->asid << TTBRn_ASID_SHIFT));
 261
 262                 /* TTBCR */
 263                 iommu_writel(ctx, ARM_SMMU_CB_TTBCR2,
 264                                 (pgtbl_cfg.arm_lpae_s1_cfg.tcr >> 32) |
 265                                 TTBCR2_SEP_UPSTREAM);
 266                 iommu_writel(ctx, ARM_SMMU_CB_TTBCR,
 267                                 pgtbl_cfg.arm_lpae_s1_cfg.tcr);
 268
 269                 /* MAIRs (stage-1 only) */
 270                 iommu_writel(ctx, ARM_SMMU_CB_S1_MAIR0,
 271                                 pgtbl_cfg.arm_lpae_s1_cfg.mair[0]);
 272                 iommu_writel(ctx, ARM_SMMU_CB_S1_MAIR1,
 273                                 pgtbl_cfg.arm_lpae_s1_cfg.mair[1]);
 274
 275                 /* SCTLR */
 276                 reg = SCTLR_CFIE | SCTLR_CFRE | SCTLR_AFE | SCTLR_TRE |
 277                         SCTLR_M | SCTLR_S1_ASIDPNE;
 278
 279                 if (IS_ENABLED(CONFIG_BIG_ENDIAN))
 280                         reg |= SCTLR_E;
 281
 282                 iommu_writel(ctx, ARM_SMMU_CB_SCTLR, reg);
 283         }
 284
 285         mutex_unlock(&qcom_domain->init_mutex);
 286
 287         /* Publish page table ops for map/unmap */
 288         qcom_domain->pgtbl_ops = pgtbl_ops;
 289
 290         return 0;
 291
 292 out_clear_iommu:
 293         qcom_domain->iommu = NULL;
 294 out_unlock:
 295         mutex_unlock(&qcom_domain->init_mutex);
 296         return ret;
 297 }
 298
 299 static struct iommu_domain *qcom_iommu_domain_alloc(unsigned type)
 300 {
 301         struct qcom_iommu_domain *qcom_domain;
 302
 303         if (type != IOMMU_DOMAIN_UNMANAGED && type != IOMMU_DOMAIN_DMA)
 304                 return NULL;
 305         /*
 306          * Allocate the domain and initialise some of its data structures.
 307          * We can't really do anything meaningful until we've added a
 308          * master.
 309          */
 310         qcom_domain = kzalloc(sizeof(*qcom_domain), GFP_KERNEL);
 311         if (!qcom_domain)
 312                 return NULL;
 313
 314         if (type == IOMMU_DOMAIN_DMA &&
 315             iommu_get_dma_cookie(&qcom_domain->domain)) {
 316                 kfree(qcom_domain);
 317                 return NULL;
 318         }
 319
 320         mutex_init(&qcom_domain->init_mutex);
 321         spin_lock_init(&qcom_domain->pgtbl_lock);
 322
 323         return &qcom_domain->domain;
 324 }
 325
 326 static void qcom_iommu_domain_free(struct iommu_domain *domain)
 327 {
 328         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 329
 330         iommu_put_dma_cookie(domain);
 331
 332         if (qcom_domain->iommu) {
 333                 /*
 334                  * NOTE: unmap can be called after client device is powered
 335                  * off, for example, with GPUs or anything involving dma-buf.
 336                  * So we cannot rely on the device_link.  Make sure the IOMMU
 337                  * is on to avoid unclocked accesses in the TLB inv path:
 338                  */
 339                 pm_runtime_get_sync(qcom_domain->iommu->dev);
 340                 free_io_pgtable_ops(qcom_domain->pgtbl_ops);
 341                 pm_runtime_put_sync(qcom_domain->iommu->dev);
 342         }
 343
 344         kfree(qcom_domain);
 345 }
 346
 347 static int qcom_iommu_attach_dev(struct iommu_domain *domain, struct device *dev)
 348 {
 349         struct qcom_iommu_dev *qcom_iommu = to_iommu(dev->iommu_fwspec);
 350         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 351         int ret;
 352
 353         if (!qcom_iommu) {
 354                 dev_err(dev, "cannot attach to IOMMU, is it on the same bus?\n");
 355                 return -ENXIO;
 356         }
 357
 358         /* Ensure that the domain is finalized */
 359         pm_runtime_get_sync(qcom_iommu->dev);
 360         ret = qcom_iommu_init_domain(domain, qcom_iommu, dev->iommu_fwspec);
 361         pm_runtime_put_sync(qcom_iommu->dev);
 362         if (ret < 0)
 363                 return ret;
 364
 365         /*
 366          * Sanity check the domain. We don't support domains across
 367          * different IOMMUs.
 368          */
 369         if (qcom_domain->iommu != qcom_iommu) {
 370                 dev_err(dev, "cannot attach to IOMMU %s while already "
 371                         "attached to domain on IOMMU %s\n",
 372                         dev_name(qcom_domain->iommu->dev),
 373                         dev_name(qcom_iommu->dev));
 374                 return -EINVAL;
 375         }
 376
 377         return 0;
 378 }
 379
 380 static void qcom_iommu_detach_dev(struct iommu_domain *domain, struct device *dev)
 381 {
 382         struct iommu_fwspec *fwspec = dev->iommu_fwspec;
 383         struct qcom_iommu_dev *qcom_iommu = to_iommu(fwspec);
 384         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 385         unsigned i;
 386
 387         if (WARN_ON(!qcom_domain->iommu))
 388                 return;
 389
 390         pm_runtime_get_sync(qcom_iommu->dev);
 391         for (i = 0; i < fwspec->num_ids; i++) {
 392                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 393
 394                 /* Disable the context bank: */
 395                 iommu_writel(ctx, ARM_SMMU_CB_SCTLR, 0);
 396         }
 397         pm_runtime_put_sync(qcom_iommu->dev);
 398 }
 399
 400 static int qcom_iommu_map(struct iommu_domain *domain, unsigned long iova,
 401                           phys_addr_t paddr, size_t size, int prot)
 402 {
 403         int ret;
 404         unsigned long flags;
 405         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 406         struct io_pgtable_ops *ops = qcom_domain->pgtbl_ops;
 407
 408         if (!ops)
 409                 return -ENODEV;
 410
 411         spin_lock_irqsave(&qcom_domain->pgtbl_lock, flags);
 412         ret = ops->map(ops, iova, paddr, size, prot);
 413         spin_unlock_irqrestore(&qcom_domain->pgtbl_lock, flags);
 414         return ret;
 415 }
 416
 417 static size_t qcom_iommu_unmap(struct iommu_domain *domain, unsigned long iova,
 418                                size_t size)
 419 {
 420         size_t ret;
 421         unsigned long flags;
 422         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 423         struct io_pgtable_ops *ops = qcom_domain->pgtbl_ops;
 424
 425         if (!ops)
 426                 return 0;
 427
 428         /* NOTE: unmap can be called after client device is powered off,
 429          * for example, with GPUs or anything involving dma-buf.  So we
 430          * cannot rely on the device_link.  Make sure the IOMMU is on to
 431          * avoid unclocked accesses in the TLB inv path:
 432          */
 433         pm_runtime_get_sync(qcom_domain->iommu->dev);
 434         spin_lock_irqsave(&qcom_domain->pgtbl_lock, flags);
 435         ret = ops->unmap(ops, iova, size);
 436         spin_unlock_irqrestore(&qcom_domain->pgtbl_lock, flags);
 437         pm_runtime_put_sync(qcom_domain->iommu->dev);
 438
 439         return ret;
 440 }
 441
 442 static phys_addr_t qcom_iommu_iova_to_phys(struct iommu_domain *domain,
 443                                            dma_addr_t iova)
 444 {
 445         phys_addr_t ret;
 446         unsigned long flags;
 447         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 448         struct io_pgtable_ops *ops = qcom_domain->pgtbl_ops;
 449
 450         if (!ops)
 451                 return 0;
 452
 453         spin_lock_irqsave(&qcom_domain->pgtbl_lock, flags);
 454         ret = ops->iova_to_phys(ops, iova);
 455         spin_unlock_irqrestore(&qcom_domain->pgtbl_lock, flags);
 456
 457         return ret;
 458 }
 459
 460 static bool qcom_iommu_capable(enum iommu_cap cap)
 461 {
 462         switch (cap) {
 463         case IOMMU_CAP_CACHE_COHERENCY:
 464                 /*
 465                  * Return true here as the SMMU can always send out coherent
 466                  * requests.
 467                  */
 468                 return true;
 469         case IOMMU_CAP_NOEXEC:
 470                 return true;
 471         default:
 472                 return false;
 473         }
 474 }
 475
 476 static int qcom_iommu_add_device(struct device *dev)
 477 {
 478         struct qcom_iommu_dev *qcom_iommu = to_iommu(dev->iommu_fwspec);
 479         struct iommu_group *group;
 480         struct device_link *link;
 481
 482         if (!qcom_iommu)
 483                 return -ENODEV;
 484
 485         /*
 486          * Establish the link between iommu and master, so that the
 487          * iommu gets runtime enabled/disabled as per the master's
 488          * needs.
 489          */
 490         link = device_link_add(dev, qcom_iommu->dev, DL_FLAG_PM_RUNTIME);
 491         if (!link) {
 492                 dev_err(qcom_iommu->dev, "Unable to create device link between %s and %s\n",
 493                         dev_name(qcom_iommu->dev), dev_name(dev));
 494                 return -ENODEV;
 495         }
 496
 497         group = iommu_group_get_for_dev(dev);
 498         if (IS_ERR_OR_NULL(group))
 499                 return PTR_ERR_OR_ZERO(group);
 500
 501         iommu_group_put(group);
 502         iommu_device_link(&qcom_iommu->iommu, dev);
 503
 504         return 0;
 505 }
 506
 507 static void qcom_iommu_remove_device(struct device *dev)
 508 {
 509         struct qcom_iommu_dev *qcom_iommu = to_iommu(dev->iommu_fwspec);
 510
 511         if (!qcom_iommu)
 512                 return;
 513
 514         iommu_device_unlink(&qcom_iommu->iommu, dev);
 515         iommu_group_remove_device(dev);
 516         iommu_fwspec_free(dev);
 517 }
 518
 519 static int qcom_iommu_of_xlate(struct device *dev, struct of_phandle_args *args)
 520 {
 521         struct qcom_iommu_dev *qcom_iommu;
 522         struct platform_device *iommu_pdev;
 523         unsigned asid = args->args[0];
 524
 525         if (args->args_count != 1) {
 526                 dev_err(dev, "incorrect number of iommu params found for %s "
 527                         "(found %d, expected 1)\n",
 528                         args->np->full_name, args->args_count);
 529                 return -EINVAL;
 530         }
 531
 532         iommu_pdev = of_find_device_by_node(args->np);
 533         if (WARN_ON(!iommu_pdev))
 534                 return -EINVAL;
 535
 536         qcom_iommu = platform_get_drvdata(iommu_pdev);
 537
 538         /* make sure the asid specified in dt is valid, so we don't have
 539          * to sanity check this elsewhere, since 'asid - 1' is used to
 540          * index into qcom_iommu->ctxs:
 541          */
 542         if (WARN_ON(asid < 1) ||
 543             WARN_ON(asid > qcom_iommu->num_ctxs))
 544                 return -EINVAL;
 545
 546         if (!dev->iommu_fwspec->iommu_priv) {
 547                 dev->iommu_fwspec->iommu_priv = qcom_iommu;
 548         } else {
 549                 /* make sure devices iommus dt node isn't referring to
 550                  * multiple different iommu devices.  Multiple context
 551                  * banks are ok, but multiple devices are not:
 552                  */
 553                 if (WARN_ON(qcom_iommu != dev->iommu_fwspec->iommu_priv))
 554                         return -EINVAL;
 555         }
 556
 557         return iommu_fwspec_add_ids(dev, &asid, 1);
 558 }
 559
 560 static const struct iommu_ops qcom_iommu_ops = {
 561         .capable        = qcom_iommu_capable,
 562         .domain_alloc   = qcom_iommu_domain_alloc,
 563         .domain_free    = qcom_iommu_domain_free,
 564         .attach_dev     = qcom_iommu_attach_dev,
 565         .detach_dev     = qcom_iommu_detach_dev,
 566         .map            = qcom_iommu_map,
 567         .unmap          = qcom_iommu_unmap,
 568         .map_sg         = default_iommu_map_sg,
 569         .iova_to_phys   = qcom_iommu_iova_to_phys,
 570         .add_device     = qcom_iommu_add_device,
 571         .remove_device  = qcom_iommu_remove_device,
 572         .device_group   = generic_device_group,
 573         .of_xlate       = qcom_iommu_of_xlate,
 574         .pgsize_bitmap  = SZ_4K | SZ_64K | SZ_1M | SZ_16M,
 575 };
 576
 577 static int qcom_iommu_enable_clocks(struct qcom_iommu_dev *qcom_iommu)
 578 {
 579         int ret;
 580
 581         ret = clk_prepare_enable(qcom_iommu->iface_clk);
 582         if (ret) {
 583                 dev_err(qcom_iommu->dev, "Couldn't enable iface_clk\n");
 584                 return ret;
 585         }
 586
 587         ret = clk_prepare_enable(qcom_iommu->bus_clk);
 588         if (ret) {
 589                 dev_err(qcom_iommu->dev, "Couldn't enable bus_clk\n");
 590                 clk_disable_unprepare(qcom_iommu->iface_clk);
 591                 return ret;
 592         }
 593
 594         return 0;
 595 }
 596
 597 static void qcom_iommu_disable_clocks(struct qcom_iommu_dev *qcom_iommu)
 598 {
 599         clk_disable_unprepare(qcom_iommu->bus_clk);
 600         clk_disable_unprepare(qcom_iommu->iface_clk);
 601 }
 602
 603 static int qcom_iommu_sec_ptbl_init(struct device *dev)
 604 {
 605         size_t psize = 0;
 606         unsigned int spare = 0;
 607         void *cpu_addr;
 608         dma_addr_t paddr;
 609         unsigned long attrs;
 610         static bool allocated = false;
 611         int ret;
 612
 613         if (allocated)
 614                 return 0;
 615
 616         ret = qcom_scm_iommu_secure_ptbl_size(spare, &psize);
 617         if (ret) {
 618                 dev_err(dev, "failed to get iommu secure pgtable size (%d)\n",
 619                         ret);
 620                 return ret;
 621         }
 622
 623         dev_info(dev, "iommu sec: pgtable size: %zu\n", psize);
 624
 625         attrs = DMA_ATTR_NO_KERNEL_MAPPING;
 626
 627         cpu_addr = dma_alloc_attrs(dev, psize, &paddr, GFP_KERNEL, attrs);
 628         if (!cpu_addr) {
 629                 dev_err(dev, "failed to allocate %zu bytes for pgtable\n",
 630                         psize);
 631                 return -ENOMEM;
 632         }
 633
 634         ret = qcom_scm_iommu_secure_ptbl_init(paddr, psize, spare);
 635         if (ret) {
 636                 dev_err(dev, "failed to init iommu pgtable (%d)\n", ret);
 637                 goto free_mem;
 638         }
 639
 640         allocated = true;
 641         return 0;
 642
 643 free_mem:
 644         dma_free_attrs(dev, psize, cpu_addr, paddr, attrs);
 645         return ret;
 646 }
 647
 648 static int get_asid(const struct device_node *np)
 649 {
 650         u32 reg;
 651
 652         /* read the "reg" property directly to get the relative address
 653          * of the context bank, and calculate the asid from that:
 654          */
 655         if (of_property_read_u32_index(np, "reg", 0, &reg))
 656                 return -ENODEV;
 657
 658         return reg / 0x1000;      /* context banks are 0x1000 apart */
 659 }
 660
 661 static int qcom_iommu_ctx_probe(struct platform_device *pdev)
 662 {
 663         struct qcom_iommu_ctx *ctx;
 664         struct device *dev = &pdev->dev;
 665         struct qcom_iommu_dev *qcom_iommu = dev_get_drvdata(dev->parent);
 666         struct resource *res;
 667         int ret, irq;
 668
 669         ctx = devm_kzalloc(dev, sizeof(*ctx), GFP_KERNEL);
 670         if (!ctx)
 671                 return -ENOMEM;
 672
 673         ctx->dev = dev;
 674         platform_set_drvdata(pdev, ctx);
 675
 676         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 677         ctx->base = devm_ioremap_resource(dev, res);
 678         if (IS_ERR(ctx->base))
 679                 return PTR_ERR(ctx->base);
 680
 681         irq = platform_get_irq(pdev, 0);
 682         if (irq < 0) {
 683                 dev_err(dev, "failed to get irq\n");
 684                 return -ENODEV;
 685         }
 686
 687         /* clear IRQs before registering fault handler, just in case the
 688          * boot-loader left us a surprise:
 689          */
 690         iommu_writel(ctx, ARM_SMMU_CB_FSR, iommu_readl(ctx, ARM_SMMU_CB_FSR));
 691
 692         ret = devm_request_irq(dev, irq,
 693                                qcom_iommu_fault,
 694                                IRQF_SHARED,
 695                                "qcom-iommu-fault",
 696                                ctx);
 697         if (ret) {
 698                 dev_err(dev, "failed to request IRQ %u\n", irq);
 699                 return ret;
 700         }
 701
 702         ret = get_asid(dev->of_node);
 703         if (ret < 0) {
 704                 dev_err(dev, "missing reg property\n");
 705                 return ret;
 706         }
 707
 708         ctx->asid = ret;
 709
 710         dev_dbg(dev, "found asid %u\n", ctx->asid);
 711
 712         qcom_iommu->ctxs[ctx->asid - 1] = ctx;
 713
 714         return 0;
 715 }
 716
 717 static int qcom_iommu_ctx_remove(struct platform_device *pdev)
 718 {
 719         struct qcom_iommu_dev *qcom_iommu = dev_get_drvdata(pdev->dev.parent);
 720         struct qcom_iommu_ctx *ctx = platform_get_drvdata(pdev);
 721
 722         platform_set_drvdata(pdev, NULL);
 723
 724         qcom_iommu->ctxs[ctx->asid - 1] = NULL;
 725
 726         return 0;
 727 }
 728
 729 static const struct of_device_id ctx_of_match[] = {
 730         { .compatible = "qcom,msm-iommu-v1-ns" },
 731         { .compatible = "qcom,msm-iommu-v1-sec" },
 732         { /* sentinel */ }
 733 };
 734
 735 static struct platform_driver qcom_iommu_ctx_driver = {
 736         .driver = {
 737                 .name           = "qcom-iommu-ctx",
 738                 .of_match_table = of_match_ptr(ctx_of_match),
 739         },
 740         .probe  = qcom_iommu_ctx_probe,
 741         .remove = qcom_iommu_ctx_remove,
 742 };
 743
 744 static bool qcom_iommu_has_secure_context(struct qcom_iommu_dev *qcom_iommu)
 745 {
 746         struct device_node *child;
 747
 748         for_each_child_of_node(qcom_iommu->dev->of_node, child)
 749                 if (of_device_is_compatible(child, "qcom,msm-iommu-v1-sec"))
 750                         return true;
 751
 752         return false;
 753 }
 754
 755 static int qcom_iommu_device_probe(struct platform_device *pdev)
 756 {
 757         struct device_node *child;
 758         struct qcom_iommu_dev *qcom_iommu;
 759         struct device *dev = &pdev->dev;
 760         struct resource *res;
 761         int ret, sz, max_asid = 0;
 762
 763         /* find the max asid (which is 1:1 to ctx bank idx), so we know how
 764          * many child ctx devices we have:
 765          */
 766         for_each_child_of_node(dev->of_node, child)
 767                 max_asid = max(max_asid, get_asid(child));
 768
 769         sz = sizeof(*qcom_iommu) + (max_asid * sizeof(qcom_iommu->ctxs[0]));
 770
 771         qcom_iommu = devm_kzalloc(dev, sz, GFP_KERNEL);
 772         if (!qcom_iommu)
 773                 return -ENOMEM;
 774         qcom_iommu->num_ctxs = max_asid;
 775         qcom_iommu->dev = dev;
 776
 777         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 778         if (res) {
 779                 qcom_iommu->local_base = devm_ioremap_resource(dev, res);
 780                 if (IS_ERR(qcom_iommu->local_base))
 781                         return PTR_ERR(qcom_iommu->local_base);
 782         }
 783
 784         qcom_iommu->iface_clk = devm_clk_get(dev, "iface");
 785         if (IS_ERR(qcom_iommu->iface_clk)) {
 786                 dev_err(dev, "failed to get iface clock\n");
 787                 return PTR_ERR(qcom_iommu->iface_clk);
 788         }
 789
 790         qcom_iommu->bus_clk = devm_clk_get(dev, "bus");
 791         if (IS_ERR(qcom_iommu->bus_clk)) {
 792                 dev_err(dev, "failed to get bus clock\n");
 793                 return PTR_ERR(qcom_iommu->bus_clk);
 794         }
 795
 796         if (of_property_read_u32(dev->of_node, "qcom,iommu-secure-id",
 797                                  &qcom_iommu->sec_id)) {
 798                 dev_err(dev, "missing qcom,iommu-secure-id property\n");
 799                 return -ENODEV;
 800         }
 801
 802         if (qcom_iommu_has_secure_context(qcom_iommu)) {
 803                 ret = qcom_iommu_sec_ptbl_init(dev);
 804                 if (ret) {
 805                         dev_err(dev, "cannot init secure pg table(%d)\n", ret);
 806                         return ret;
 807                 }
 808         }
 809
 810         platform_set_drvdata(pdev, qcom_iommu);
 811
 812         pm_runtime_enable(dev);
 813
 814         /* register context bank devices, which are child nodes: */
 815         ret = devm_of_platform_populate(dev);
 816         if (ret) {
 817                 dev_err(dev, "Failed to populate iommu contexts\n");
 818                 return ret;
 819         }
 820
 821         ret = iommu_device_sysfs_add(&qcom_iommu->iommu, dev, NULL,
 822                                      dev_name(dev));
 823         if (ret) {
 824                 dev_err(dev, "Failed to register iommu in sysfs\n");
 825                 return ret;
 826         }
 827
 828         iommu_device_set_ops(&qcom_iommu->iommu, &qcom_iommu_ops);
 829         iommu_device_set_fwnode(&qcom_iommu->iommu, dev->fwnode);
 830
 831         ret = iommu_device_register(&qcom_iommu->iommu);
 832         if (ret) {
 833                 dev_err(dev, "Failed to register iommu\n");
 834                 return ret;
 835         }
 836
 837         bus_set_iommu(&platform_bus_type, &qcom_iommu_ops);
 838
 839         if (qcom_iommu->local_base) {
 840                 pm_runtime_get_sync(dev);
 841                 writel_relaxed(0xffffffff, qcom_iommu->local_base + SMMU_INTR_SEL_NS);
 842                 pm_runtime_put_sync(dev);
 843         }
 844
 845         return 0;
 846 }
 847
 848 static int qcom_iommu_device_remove(struct platform_device *pdev)
 849 {
 850         struct qcom_iommu_dev *qcom_iommu = platform_get_drvdata(pdev);
 851
 852         bus_set_iommu(&platform_bus_type, NULL);
 853
 854         pm_runtime_force_suspend(&pdev->dev);
 855         platform_set_drvdata(pdev, NULL);
 856         iommu_device_sysfs_remove(&qcom_iommu->iommu);
 857         iommu_device_unregister(&qcom_iommu->iommu);
 858
 859         return 0;
 860 }
 861
 862 static int __maybe_unused qcom_iommu_resume(struct device *dev)
 863 {
 864         struct platform_device *pdev = to_platform_device(dev);
 865         struct qcom_iommu_dev *qcom_iommu = platform_get_drvdata(pdev);
 866
 867         return qcom_iommu_enable_clocks(qcom_iommu);
 868 }
 869
 870 static int __maybe_unused qcom_iommu_suspend(struct device *dev)
 871 {
 872         struct platform_device *pdev = to_platform_device(dev);
 873         struct qcom_iommu_dev *qcom_iommu = platform_get_drvdata(pdev);
 874
 875         qcom_iommu_disable_clocks(qcom_iommu);
 876
 877         return 0;
 878 }
 879
 880 static const struct dev_pm_ops qcom_iommu_pm_ops = {
 881         SET_RUNTIME_PM_OPS(qcom_iommu_suspend, qcom_iommu_resume, NULL)
 882         SET_SYSTEM_SLEEP_PM_OPS(pm_runtime_force_suspend,
 883                                 pm_runtime_force_resume)
 884 };
 885
 886 static const struct of_device_id qcom_iommu_of_match[] = {
 887         { .compatible = "qcom,msm-iommu-v1" },
 888         { /* sentinel */ }
 889 };
 890 MODULE_DEVICE_TABLE(of, qcom_iommu_of_match);
 891
 892 static struct platform_driver qcom_iommu_driver = {
 893         .driver = {
 894                 .name           = "qcom-iommu",
 895                 .of_match_table = of_match_ptr(qcom_iommu_of_match),
 896                 .pm             = &qcom_iommu_pm_ops,
 897         },
 898         .probe  = qcom_iommu_device_probe,
 899         .remove = qcom_iommu_device_remove,
 900 };
 901
 902 static int __init qcom_iommu_init(void)
 903 {
 904         int ret;
 905
 906         ret = platform_driver_register(&qcom_iommu_ctx_driver);
 907         if (ret)
 908                 return ret;
 909
 910         ret = platform_driver_register(&qcom_iommu_driver);
 911         if (ret)
 912                 platform_driver_unregister(&qcom_iommu_ctx_driver);
 913
 914         return ret;
 915 }
 916
 917 static void __exit qcom_iommu_exit(void)
 918 {
 919         platform_driver_unregister(&qcom_iommu_driver);
 920         platform_driver_unregister(&qcom_iommu_ctx_driver);
 921 }
 922
 923 module_init(qcom_iommu_init);
 924 module_exit(qcom_iommu_exit);
 925
 926 IOMMU_OF_DECLARE(qcom_iommu_dev, "qcom,msm-iommu-v1", NULL);
 927
 928 MODULE_DESCRIPTION("IOMMU API for QCOM IOMMU v1 implementations");
 929 MODULE_LICENSE("GPL v2");