drivers/irqchip/irq-armada-370-xp.c

   1 /*
   2  * Marvell Armada 370 and Armada XP SoC IRQ handling
   3  *
   4  * Copyright (C) 2012 Marvell
   5  *
   6  * Lior Amsalem <alior@marvell.com>
   7  * Gregory CLEMENT <gregory.clement@free-electrons.com>
   8  * Thomas Petazzoni <thomas.petazzoni@free-electrons.com>
   9  * Ben Dooks <ben.dooks@codethink.co.uk>
  10  *
  11  * This file is licensed under the terms of the GNU General Public
  12  * License version 2.  This program is licensed "as is" without any
  13  * warranty of any kind, whether express or implied.
  14  */
  15
  16 #include <linux/kernel.h>
  17 #include <linux/module.h>
  18 #include <linux/init.h>
  19 #include <linux/irq.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/irqchip.h>
  22 #include <linux/irqchip/chained_irq.h>
  23 #include <linux/cpu.h>
  24 #include <linux/io.h>
  25 #include <linux/of_address.h>
  26 #include <linux/of_irq.h>
  27 #include <linux/of_pci.h>
  28 #include <linux/irqdomain.h>
  29 #include <linux/slab.h>
  30 #include <linux/syscore_ops.h>
  31 #include <linux/msi.h>
  32 #include <asm/mach/arch.h>
  33 #include <asm/exception.h>
  34 #include <asm/smp_plat.h>
  35 #include <asm/mach/irq.h>
  36
  37 /*
  38  * Overall diagram of the Armada XP interrupt controller:
  39  *
  40  *    To CPU 0                 To CPU 1
  41  *
  42  *       /\                       /\
  43  *       ||                       ||
  44  * +---------------+     +---------------+
  45  * |               |     |               |
  46  * |    per-CPU    |     |    per-CPU    |
  47  * |  mask/unmask  |     |  mask/unmask  |
  48  * |     CPU0      |     |     CPU1      |
  49  * |               |     |               |
  50  * +---------------+     +---------------+
  51  *        /\                       /\
  52  *        ||                       ||
  53  *        \\_______________________//
  54  *                     ||
  55  *            +-------------------+
  56  *            |                   |
  57  *            | Global interrupt  |
  58  *            |    mask/unmask    |
  59  *            |                   |
  60  *            +-------------------+
  61  *                     /\
  62  *                     ||
  63  *               interrupt from
  64  *                   device
  65  *
  66  * The "global interrupt mask/unmask" is modified using the
  67  * ARMADA_370_XP_INT_SET_ENABLE_OFFS and
  68  * ARMADA_370_XP_INT_CLEAR_ENABLE_OFFS registers, which are relative
  69  * to "main_int_base".
  70  *
  71  * The "per-CPU mask/unmask" is modified using the
  72  * ARMADA_370_XP_INT_SET_MASK_OFFS and
  73  * ARMADA_370_XP_INT_CLEAR_MASK_OFFS registers, which are relative to
  74  * "per_cpu_int_base". This base address points to a special address,
  75  * which automatically accesses the registers of the current CPU.
  76  *
  77  * The per-CPU mask/unmask can also be adjusted using the global
  78  * per-interrupt ARMADA_370_XP_INT_SOURCE_CTL register, which we use
  79  * to configure interrupt affinity.
  80  *
  81  * Due to this model, all interrupts need to be mask/unmasked at two
  82  * different levels: at the global level and at the per-CPU level.
  83  *
  84  * This driver takes the following approach to deal with this:
  85  *
  86  *  - For global interrupts:
  87  *
  88  *    At ->map() time, a global interrupt is unmasked at the per-CPU
  89  *    mask/unmask level. It is therefore unmasked at this level for
  90  *    the current CPU, running the ->map() code. This allows to have
  91  *    the interrupt unmasked at this level in non-SMP
  92  *    configurations. In SMP configurations, the ->set_affinity()
  93  *    callback is called, which using the
  94  *    ARMADA_370_XP_INT_SOURCE_CTL() readjusts the per-CPU mask/unmask
  95  *    for the interrupt.
  96  *
  97  *    The ->mask() and ->unmask() operations only mask/unmask the
  98  *    interrupt at the "global" level.
  99  *
 100  *    So, a global interrupt is enabled at the per-CPU level as soon
 101  *    as it is mapped. At run time, the masking/unmasking takes place
 102  *    at the global level.
 103  *
 104  *  - For per-CPU interrupts
 105  *
 106  *    At ->map() time, a per-CPU interrupt is unmasked at the global
 107  *    mask/unmask level.
 108  *
 109  *    The ->mask() and ->unmask() operations mask/unmask the interrupt
 110  *    at the per-CPU level.
 111  *
 112  *    So, a per-CPU interrupt is enabled at the global level as soon
 113  *    as it is mapped. At run time, the masking/unmasking takes place
 114  *    at the per-CPU level.
 115  */
 116
 117 /* Registers relative to main_int_base */
 118 #define ARMADA_370_XP_INT_CONTROL               (0x00)
 119 #define ARMADA_370_XP_SW_TRIG_INT_OFFS          (0x04)
 120 #define ARMADA_370_XP_INT_SET_ENABLE_OFFS       (0x30)
 121 #define ARMADA_370_XP_INT_CLEAR_ENABLE_OFFS     (0x34)
 122 #define ARMADA_370_XP_INT_SOURCE_CTL(irq)       (0x100 + irq*4)
 123 #define ARMADA_370_XP_INT_SOURCE_CPU_MASK       0xF
 124 #define ARMADA_370_XP_INT_IRQ_FIQ_MASK(cpuid)   ((BIT(0) | BIT(8)) << cpuid)
 125
 126 /* Registers relative to per_cpu_int_base */
 127 #define ARMADA_370_XP_IN_DRBEL_CAUSE_OFFS       (0x08)
 128 #define ARMADA_370_XP_IN_DRBEL_MSK_OFFS         (0x0c)
 129 #define ARMADA_375_PPI_CAUSE                    (0x10)
 130 #define ARMADA_370_XP_CPU_INTACK_OFFS           (0x44)
 131 #define ARMADA_370_XP_INT_SET_MASK_OFFS         (0x48)
 132 #define ARMADA_370_XP_INT_CLEAR_MASK_OFFS       (0x4C)
 133 #define ARMADA_370_XP_INT_FABRIC_MASK_OFFS      (0x54)
 134 #define ARMADA_370_XP_INT_CAUSE_PERF(cpu)       (1 << cpu)
 135
 136 #define ARMADA_370_XP_MAX_PER_CPU_IRQS          (28)
 137
 138 #define IPI_DOORBELL_START                      (0)
 139 #define IPI_DOORBELL_END                        (8)
 140 #define IPI_DOORBELL_MASK                       0xFF
 141 #define PCI_MSI_DOORBELL_START                  (16)
 142 #define PCI_MSI_DOORBELL_NR                     (16)
 143 #define PCI_MSI_DOORBELL_END                    (32)
 144 #define PCI_MSI_DOORBELL_MASK                   0xFFFF0000
 145
 146 static void __iomem *per_cpu_int_base;
 147 static void __iomem *main_int_base;
 148 static struct irq_domain *armada_370_xp_mpic_domain;
 149 static u32 doorbell_mask_reg;
 150 static int parent_irq;
 151 #ifdef CONFIG_PCI_MSI
 152 static struct irq_domain *armada_370_xp_msi_domain;
 153 static struct irq_domain *armada_370_xp_msi_inner_domain;
 154 static DECLARE_BITMAP(msi_used, PCI_MSI_DOORBELL_NR);
 155 static DEFINE_MUTEX(msi_used_lock);
 156 static phys_addr_t msi_doorbell_addr;
 157 #endif
 158
 159 static inline bool is_percpu_irq(irq_hw_number_t irq)
 160 {
 161         if (irq <= ARMADA_370_XP_MAX_PER_CPU_IRQS)
 162                 return true;
 163
 164         return false;
 165 }
 166
 167 /*
 168  * In SMP mode:
 169  * For shared global interrupts, mask/unmask global enable bit
 170  * For CPU interrupts, mask/unmask the calling CPU's bit
 171  */
 172 static void armada_370_xp_irq_mask(struct irq_data *d)
 173 {
 174         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 175
 176         if (!is_percpu_irq(hwirq))
 177                 writel(hwirq, main_int_base +
 178                                 ARMADA_370_XP_INT_CLEAR_ENABLE_OFFS);
 179         else
 180                 writel(hwirq, per_cpu_int_base +
 181                                 ARMADA_370_XP_INT_SET_MASK_OFFS);
 182 }
 183
 184 static void armada_370_xp_irq_unmask(struct irq_data *d)
 185 {
 186         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 187
 188         if (!is_percpu_irq(hwirq))
 189                 writel(hwirq, main_int_base +
 190                                 ARMADA_370_XP_INT_SET_ENABLE_OFFS);
 191         else
 192                 writel(hwirq, per_cpu_int_base +
 193                                 ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 194 }
 195
 196 #ifdef CONFIG_PCI_MSI
 197
 198 static struct irq_chip armada_370_xp_msi_irq_chip = {
 199         .name = "MPIC MSI",
 200         .irq_mask = pci_msi_mask_irq,
 201         .irq_unmask = pci_msi_unmask_irq,
 202 };
 203
 204 static struct msi_domain_info armada_370_xp_msi_domain_info = {
 205         .flags  = (MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
 206                    MSI_FLAG_MULTI_PCI_MSI | MSI_FLAG_PCI_MSIX),
 207         .chip   = &armada_370_xp_msi_irq_chip,
 208 };
 209
 210 static void armada_370_xp_compose_msi_msg(struct irq_data *data, struct msi_msg *msg)
 211 {
 212         msg->address_lo = lower_32_bits(msi_doorbell_addr);
 213         msg->address_hi = upper_32_bits(msi_doorbell_addr);
 214         msg->data = 0xf00 | (data->hwirq + PCI_MSI_DOORBELL_START);
 215 }
 216
 217 static int armada_370_xp_msi_set_affinity(struct irq_data *irq_data,
 218                                           const struct cpumask *mask, bool force)
 219 {
 220          return -EINVAL;
 221 }
 222
 223 static struct irq_chip armada_370_xp_msi_bottom_irq_chip = {
 224         .name                   = "MPIC MSI",
 225         .irq_compose_msi_msg    = armada_370_xp_compose_msi_msg,
 226         .irq_set_affinity       = armada_370_xp_msi_set_affinity,
 227 };
 228
 229 static int armada_370_xp_msi_alloc(struct irq_domain *domain, unsigned int virq,
 230                                    unsigned int nr_irqs, void *args)
 231 {
 232         int hwirq, i;
 233
 234         mutex_lock(&msi_used_lock);
 235         hwirq = bitmap_find_free_region(msi_used, PCI_MSI_DOORBELL_NR,
 236                                         order_base_2(nr_irqs));
 237         mutex_unlock(&msi_used_lock);
 238
 239         if (hwirq < 0)
 240                 return -ENOSPC;
 241
 242         for (i = 0; i < nr_irqs; i++) {
 243                 irq_domain_set_info(domain, virq + i, hwirq + i,
 244                                     &armada_370_xp_msi_bottom_irq_chip,
 245                                     domain->host_data, handle_simple_irq,
 246                                     NULL, NULL);
 247         }
 248
 249         return 0;
 250 }
 251
 252 static void armada_370_xp_msi_free(struct irq_domain *domain,
 253                                    unsigned int virq, unsigned int nr_irqs)
 254 {
 255         struct irq_data *d = irq_domain_get_irq_data(domain, virq);
 256
 257         mutex_lock(&msi_used_lock);
 258         bitmap_release_region(msi_used, d->hwirq, order_base_2(nr_irqs));
 259         mutex_unlock(&msi_used_lock);
 260 }
 261
 262 static const struct irq_domain_ops armada_370_xp_msi_domain_ops = {
 263         .alloc  = armada_370_xp_msi_alloc,
 264         .free   = armada_370_xp_msi_free,
 265 };
 266
 267 static int armada_370_xp_msi_init(struct device_node *node,
 268                                   phys_addr_t main_int_phys_base)
 269 {
 270         u32 reg;
 271
 272         msi_doorbell_addr = main_int_phys_base +
 273                 ARMADA_370_XP_SW_TRIG_INT_OFFS;
 274
 275         armada_370_xp_msi_inner_domain =
 276                 irq_domain_add_linear(NULL, PCI_MSI_DOORBELL_NR,
 277                                       &armada_370_xp_msi_domain_ops, NULL);
 278         if (!armada_370_xp_msi_inner_domain)
 279                 return -ENOMEM;
 280
 281         armada_370_xp_msi_domain =
 282                 pci_msi_create_irq_domain(of_node_to_fwnode(node),
 283                                           &armada_370_xp_msi_domain_info,
 284                                           armada_370_xp_msi_inner_domain);
 285         if (!armada_370_xp_msi_domain) {
 286                 irq_domain_remove(armada_370_xp_msi_inner_domain);
 287                 return -ENOMEM;
 288         }
 289
 290         reg = readl(per_cpu_int_base + ARMADA_370_XP_IN_DRBEL_MSK_OFFS)
 291                 | PCI_MSI_DOORBELL_MASK;
 292
 293         writel(reg, per_cpu_int_base +
 294                ARMADA_370_XP_IN_DRBEL_MSK_OFFS);
 295
 296         /* Unmask IPI interrupt */
 297         writel(1, per_cpu_int_base + ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 298
 299         return 0;
 300 }
 301 #else
 302 static inline int armada_370_xp_msi_init(struct device_node *node,
 303                                          phys_addr_t main_int_phys_base)
 304 {
 305         return 0;
 306 }
 307 #endif
 308
 309 #ifdef CONFIG_SMP
 310 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
 311
 312 static int armada_xp_set_affinity(struct irq_data *d,
 313                                   const struct cpumask *mask_val, bool force)
 314 {
 315         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 316         unsigned long reg, mask;
 317         int cpu;
 318
 319         /* Select a single core from the affinity mask which is online */
 320         cpu = cpumask_any_and(mask_val, cpu_online_mask);
 321         mask = 1UL << cpu_logical_map(cpu);
 322
 323         raw_spin_lock(&irq_controller_lock);
 324         reg = readl(main_int_base + ARMADA_370_XP_INT_SOURCE_CTL(hwirq));
 325         reg = (reg & (~ARMADA_370_XP_INT_SOURCE_CPU_MASK)) | mask;
 326         writel(reg, main_int_base + ARMADA_370_XP_INT_SOURCE_CTL(hwirq));
 327         raw_spin_unlock(&irq_controller_lock);
 328
 329         irq_data_update_effective_affinity(d, cpumask_of(cpu));
 330
 331         return IRQ_SET_MASK_OK;
 332 }
 333 #endif
 334
 335 static struct irq_chip armada_370_xp_irq_chip = {
 336         .name           = "MPIC",
 337         .irq_mask       = armada_370_xp_irq_mask,
 338         .irq_mask_ack   = armada_370_xp_irq_mask,
 339         .irq_unmask     = armada_370_xp_irq_unmask,
 340 #ifdef CONFIG_SMP
 341         .irq_set_affinity = armada_xp_set_affinity,
 342 #endif
 343         .flags          = IRQCHIP_SKIP_SET_WAKE | IRQCHIP_MASK_ON_SUSPEND,
 344 };
 345
 346 static int armada_370_xp_mpic_irq_map(struct irq_domain *h,
 347                                       unsigned int virq, irq_hw_number_t hw)
 348 {
 349         armada_370_xp_irq_mask(irq_get_irq_data(virq));
 350         if (!is_percpu_irq(hw))
 351                 writel(hw, per_cpu_int_base +
 352                         ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 353         else
 354                 writel(hw, main_int_base + ARMADA_370_XP_INT_SET_ENABLE_OFFS);
 355         irq_set_status_flags(virq, IRQ_LEVEL);
 356
 357         if (is_percpu_irq(hw)) {
 358                 irq_set_percpu_devid(virq);
 359                 irq_set_chip_and_handler(virq, &armada_370_xp_irq_chip,
 360                                         handle_percpu_devid_irq);
 361         } else {
 362                 irq_set_chip_and_handler(virq, &armada_370_xp_irq_chip,
 363                                         handle_level_irq);
 364                 irqd_set_single_target(irq_desc_get_irq_data(irq_to_desc(virq)));
 365         }
 366         irq_set_probe(virq);
 367
 368         return 0;
 369 }
 370
 371 static void armada_xp_mpic_smp_cpu_init(void)
 372 {
 373         u32 control;
 374         int nr_irqs, i;
 375
 376         control = readl(main_int_base + ARMADA_370_XP_INT_CONTROL);
 377         nr_irqs = (control >> 2) & 0x3ff;
 378
 379         for (i = 0; i < nr_irqs; i++)
 380                 writel(i, per_cpu_int_base + ARMADA_370_XP_INT_SET_MASK_OFFS);
 381
 382         /* Clear pending IPIs */
 383         writel(0, per_cpu_int_base + ARMADA_370_XP_IN_DRBEL_CAUSE_OFFS);
 384
 385         /* Enable first 8 IPIs */
 386         writel(IPI_DOORBELL_MASK, per_cpu_int_base +
 387                 ARMADA_370_XP_IN_DRBEL_MSK_OFFS);
 388
 389         /* Unmask IPI interrupt */
 390         writel(0, per_cpu_int_base + ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 391 }
 392
 393 static void armada_xp_mpic_perf_init(void)
 394 {
 395         unsigned long cpuid = cpu_logical_map(smp_processor_id());
 396
 397         /* Enable Performance Counter Overflow interrupts */
 398         writel(ARMADA_370_XP_INT_CAUSE_PERF(cpuid),
 399                per_cpu_int_base + ARMADA_370_XP_INT_FABRIC_MASK_OFFS);
 400 }
 401
 402 #ifdef CONFIG_SMP
 403 static void armada_mpic_send_doorbell(const struct cpumask *mask,
 404                                       unsigned int irq)
 405 {
 406         int cpu;
 407         unsigned long map = 0;
 408
 409         /* Convert our logical CPU mask into a physical one. */
 410         for_each_cpu(cpu, mask)
 411                 map |= 1 << cpu_logical_map(cpu);
 412
 413         /*
 414          * Ensure that stores to Normal memory are visible to the
 415          * other CPUs before issuing the IPI.
 416          */
 417         dsb();
 418
 419         /* submit softirq */
 420         writel((map << 8) | irq, main_int_base +
 421                 ARMADA_370_XP_SW_TRIG_INT_OFFS);
 422 }
 423
 424 static void armada_xp_mpic_reenable_percpu(void)
 425 {
 426         unsigned int irq;
 427
 428         /* Re-enable per-CPU interrupts that were enabled before suspend */
 429         for (irq = 0; irq < ARMADA_370_XP_MAX_PER_CPU_IRQS; irq++) {
 430                 struct irq_data *data;
 431                 int virq;
 432
 433                 virq = irq_linear_revmap(armada_370_xp_mpic_domain, irq);
 434                 if (virq == 0)
 435                         continue;
 436
 437                 data = irq_get_irq_data(virq);
 438
 439                 if (!irq_percpu_is_enabled(virq))
 440                         continue;
 441
 442                 armada_370_xp_irq_unmask(data);
 443         }
 444 }
 445
 446 static int armada_xp_mpic_starting_cpu(unsigned int cpu)
 447 {
 448         armada_xp_mpic_perf_init();
 449         armada_xp_mpic_smp_cpu_init();
 450         armada_xp_mpic_reenable_percpu();
 451         return 0;
 452 }
 453
 454 static int mpic_cascaded_starting_cpu(unsigned int cpu)
 455 {
 456         armada_xp_mpic_perf_init();
 457         armada_xp_mpic_reenable_percpu();
 458         enable_percpu_irq(parent_irq, IRQ_TYPE_NONE);
 459         return 0;
 460 }
 461 #endif
 462
 463 static const struct irq_domain_ops armada_370_xp_mpic_irq_ops = {
 464         .map = armada_370_xp_mpic_irq_map,
 465         .xlate = irq_domain_xlate_onecell,
 466 };
 467
 468 #ifdef CONFIG_PCI_MSI
 469 static void armada_370_xp_handle_msi_irq(struct pt_regs *regs, bool is_chained)
 470 {
 471         u32 msimask, msinr;
 472
 473         msimask = readl_relaxed(per_cpu_int_base +
 474                                 ARMADA_370_XP_IN_DRBEL_CAUSE_OFFS)
 475                 & PCI_MSI_DOORBELL_MASK;
 476
 477         writel(~msimask, per_cpu_int_base +
 478                ARMADA_370_XP_IN_DRBEL_CAUSE_OFFS);
 479
 480         for (msinr = PCI_MSI_DOORBELL_START;
 481              msinr < PCI_MSI_DOORBELL_END; msinr++) {
 482                 int irq;
 483
 484                 if (!(msimask & BIT(msinr)))
 485                         continue;
 486
 487                 if (is_chained) {
 488                         irq = irq_find_mapping(armada_370_xp_msi_inner_domain,
 489                                                msinr - PCI_MSI_DOORBELL_START);
 490                         generic_handle_irq(irq);
 491                 } else {
 492                         irq = msinr - PCI_MSI_DOORBELL_START;
 493                         handle_domain_irq(armada_370_xp_msi_inner_domain,
 494                                           irq, regs);
 495                 }
 496         }
 497 }
 498 #else
 499 static void armada_370_xp_handle_msi_irq(struct pt_regs *r, bool b) {}
 500 #endif
 501
 502 static void armada_370_xp_mpic_handle_cascade_irq(struct irq_desc *desc)
 503 {
 504         struct irq_chip *chip = irq_desc_get_chip(desc);
 505         unsigned long irqmap, irqn, irqsrc, cpuid;
 506         unsigned int cascade_irq;
 507
 508         chained_irq_enter(chip, desc);
 509
 510         irqmap = readl_relaxed(per_cpu_int_base + ARMADA_375_PPI_CAUSE);
 511         cpuid = cpu_logical_map(smp_processor_id());
 512
 513         for_each_set_bit(irqn, &irqmap, BITS_PER_LONG) {
 514                 irqsrc = readl_relaxed(main_int_base +
 515                                        ARMADA_370_XP_INT_SOURCE_CTL(irqn));
 516
 517                 /* Check if the interrupt is not masked on current CPU.
 518                  * Test IRQ (0-1) and FIQ (8-9) mask bits.
 519                  */
 520                 if (!(irqsrc & ARMADA_370_XP_INT_IRQ_FIQ_MASK(cpuid)))
 521                         continue;
 522
 523                 if (irqn == 1) {
 524                         armada_370_xp_handle_msi_irq(NULL, true);
 525                         continue;
 526                 }
 527
 528                 cascade_irq = irq_find_mapping(armada_370_xp_mpic_domain, irqn);
 529                 generic_handle_irq(cascade_irq);
 530         }
 531
 532         chained_irq_exit(chip, desc);
 533 }
 534
 535 static void __exception_irq_entry
 536 armada_370_xp_handle_irq(struct pt_regs *regs)
 537 {
 538         u32 irqstat, irqnr;
 539
 540         do {
 541                 irqstat = readl_relaxed(per_cpu_int_base +
 542                                         ARMADA_370_XP_CPU_INTACK_OFFS);
 543                 irqnr = irqstat & 0x3FF;
 544
 545                 if (irqnr > 1022)
 546                         break;
 547
 548                 if (irqnr > 1) {
 549                         handle_domain_irq(armada_370_xp_mpic_domain,
 550                                           irqnr, regs);
 551                         continue;
 552                 }
 553
 554                 /* MSI handling */
 555                 if (irqnr == 1)
 556                         armada_370_xp_handle_msi_irq(regs, false);
 557
 558 #ifdef CONFIG_SMP
 559                 /* IPI Handling */
 560                 if (irqnr == 0) {
 561                         u32 ipimask, ipinr;
 562
 563                         ipimask = readl_relaxed(per_cpu_int_base +
 564                                                 ARMADA_370_XP_IN_DRBEL_CAUSE_OFFS)
 565                                 & IPI_DOORBELL_MASK;
 566
 567                         writel(~ipimask, per_cpu_int_base +
 568                                 ARMADA_370_XP_IN_DRBEL_CAUSE_OFFS);
 569
 570                         /* Handle all pending doorbells */
 571                         for (ipinr = IPI_DOORBELL_START;
 572                              ipinr < IPI_DOORBELL_END; ipinr++) {
 573                                 if (ipimask & (0x1 << ipinr))
 574                                         handle_IPI(ipinr, regs);
 575                         }
 576                         continue;
 577                 }
 578 #endif
 579
 580         } while (1);
 581 }
 582
 583 static int armada_370_xp_mpic_suspend(void)
 584 {
 585         doorbell_mask_reg = readl(per_cpu_int_base +
 586                                   ARMADA_370_XP_IN_DRBEL_MSK_OFFS);
 587         return 0;
 588 }
 589
 590 static void armada_370_xp_mpic_resume(void)
 591 {
 592         int nirqs;
 593         irq_hw_number_t irq;
 594
 595         /* Re-enable interrupts */
 596         nirqs = (readl(main_int_base + ARMADA_370_XP_INT_CONTROL) >> 2) & 0x3ff;
 597         for (irq = 0; irq < nirqs; irq++) {
 598                 struct irq_data *data;
 599                 int virq;
 600
 601                 virq = irq_linear_revmap(armada_370_xp_mpic_domain, irq);
 602                 if (virq == 0)
 603                         continue;
 604
 605                 data = irq_get_irq_data(virq);
 606
 607                 if (!is_percpu_irq(irq)) {
 608                         /* Non per-CPU interrupts */
 609                         writel(irq, per_cpu_int_base +
 610                                ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 611                         if (!irqd_irq_disabled(data))
 612                                 armada_370_xp_irq_unmask(data);
 613                 } else {
 614                         /* Per-CPU interrupts */
 615                         writel(irq, main_int_base +
 616                                ARMADA_370_XP_INT_SET_ENABLE_OFFS);
 617
 618                         /*
 619                          * Re-enable on the current CPU,
 620                          * armada_xp_mpic_reenable_percpu() will take
 621                          * care of secondary CPUs when they come up.
 622                          */
 623                         if (irq_percpu_is_enabled(virq))
 624                                 armada_370_xp_irq_unmask(data);
 625                 }
 626         }
 627
 628         /* Reconfigure doorbells for IPIs and MSIs */
 629         writel(doorbell_mask_reg,
 630                per_cpu_int_base + ARMADA_370_XP_IN_DRBEL_MSK_OFFS);
 631         if (doorbell_mask_reg & IPI_DOORBELL_MASK)
 632                 writel(0, per_cpu_int_base + ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 633         if (doorbell_mask_reg & PCI_MSI_DOORBELL_MASK)
 634                 writel(1, per_cpu_int_base + ARMADA_370_XP_INT_CLEAR_MASK_OFFS);
 635 }
 636
 637 static struct syscore_ops armada_370_xp_mpic_syscore_ops = {
 638         .suspend        = armada_370_xp_mpic_suspend,
 639         .resume         = armada_370_xp_mpic_resume,
 640 };
 641
 642 static int __init armada_370_xp_mpic_of_init(struct device_node *node,
 643                                              struct device_node *parent)
 644 {
 645         struct resource main_int_res, per_cpu_int_res;
 646         int nr_irqs, i;
 647         u32 control;
 648
 649         BUG_ON(of_address_to_resource(node, 0, &main_int_res));
 650         BUG_ON(of_address_to_resource(node, 1, &per_cpu_int_res));
 651
 652         BUG_ON(!request_mem_region(main_int_res.start,
 653                                    resource_size(&main_int_res),
 654                                    node->full_name));
 655         BUG_ON(!request_mem_region(per_cpu_int_res.start,
 656                                    resource_size(&per_cpu_int_res),
 657                                    node->full_name));
 658
 659         main_int_base = ioremap(main_int_res.start,
 660                                 resource_size(&main_int_res));
 661         BUG_ON(!main_int_base);
 662
 663         per_cpu_int_base = ioremap(per_cpu_int_res.start,
 664                                    resource_size(&per_cpu_int_res));
 665         BUG_ON(!per_cpu_int_base);
 666
 667         control = readl(main_int_base + ARMADA_370_XP_INT_CONTROL);
 668         nr_irqs = (control >> 2) & 0x3ff;
 669
 670         for (i = 0; i < nr_irqs; i++)
 671                 writel(i, main_int_base + ARMADA_370_XP_INT_CLEAR_ENABLE_OFFS);
 672
 673         armada_370_xp_mpic_domain =
 674                 irq_domain_add_linear(node, nr_irqs,
 675                                 &armada_370_xp_mpic_irq_ops, NULL);
 676         BUG_ON(!armada_370_xp_mpic_domain);
 677         irq_domain_update_bus_token(armada_370_xp_mpic_domain, DOMAIN_BUS_WIRED);
 678
 679         /* Setup for the boot CPU */
 680         armada_xp_mpic_perf_init();
 681         armada_xp_mpic_smp_cpu_init();
 682
 683         armada_370_xp_msi_init(node, main_int_res.start);
 684
 685         parent_irq = irq_of_parse_and_map(node, 0);
 686         if (parent_irq <= 0) {
 687                 irq_set_default_host(armada_370_xp_mpic_domain);
 688                 set_handle_irq(armada_370_xp_handle_irq);
 689 #ifdef CONFIG_SMP
 690                 set_smp_cross_call(armada_mpic_send_doorbell);
 691                 cpuhp_setup_state_nocalls(CPUHP_AP_IRQ_ARMADA_XP_STARTING,
 692                                           "irqchip/armada/ipi:starting",
 693                                           armada_xp_mpic_starting_cpu, NULL);
 694 #endif
 695         } else {
 696 #ifdef CONFIG_SMP
 697                 cpuhp_setup_state_nocalls(CPUHP_AP_IRQ_ARMADA_XP_STARTING,
 698                                           "irqchip/armada/cascade:starting",
 699                                           mpic_cascaded_starting_cpu, NULL);
 700 #endif
 701                 irq_set_chained_handler(parent_irq,
 702                                         armada_370_xp_mpic_handle_cascade_irq);
 703         }
 704
 705         register_syscore_ops(&armada_370_xp_mpic_syscore_ops);
 706
 707         return 0;
 708 }
 709
 710 IRQCHIP_DECLARE(armada_370_xp_mpic, "marvell,mpic", armada_370_xp_mpic_of_init);