drivers/mmc/host/mtk-sd.c

   1 /*
   2  * Copyright (c) 2014-2015 MediaTek Inc.
   3  * Author: Chaotian.Jing <chaotian.jing@mediatek.com>
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License version 2 as
   7  * published by the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  */
  14
  15 #include <linux/module.h>
  16 #include <linux/clk.h>
  17 #include <linux/delay.h>
  18 #include <linux/dma-mapping.h>
  19 #include <linux/ioport.h>
  20 #include <linux/irq.h>
  21 #include <linux/of_address.h>
  22 #include <linux/of_irq.h>
  23 #include <linux/of_gpio.h>
  24 #include <linux/pinctrl/consumer.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/pm.h>
  27 #include <linux/pm_runtime.h>
  28 #include <linux/regulator/consumer.h>
  29 #include <linux/slab.h>
  30 #include <linux/spinlock.h>
  31
  32 #include <linux/mmc/card.h>
  33 #include <linux/mmc/core.h>
  34 #include <linux/mmc/host.h>
  35 #include <linux/mmc/mmc.h>
  36 #include <linux/mmc/sd.h>
  37 #include <linux/mmc/sdio.h>
  38 #include <linux/mmc/slot-gpio.h>
  39
  40 #define MAX_BD_NUM          1024
  41
  42 /*--------------------------------------------------------------------------*/
  43 /* Common Definition                                                        */
  44 /*--------------------------------------------------------------------------*/
  45 #define MSDC_BUS_1BITS          0x0
  46 #define MSDC_BUS_4BITS          0x1
  47 #define MSDC_BUS_8BITS          0x2
  48
  49 #define MSDC_BURST_64B          0x6
  50
  51 /*--------------------------------------------------------------------------*/
  52 /* Register Offset                                                          */
  53 /*--------------------------------------------------------------------------*/
  54 #define MSDC_CFG         0x0
  55 #define MSDC_IOCON       0x04
  56 #define MSDC_PS          0x08
  57 #define MSDC_INT         0x0c
  58 #define MSDC_INTEN       0x10
  59 #define MSDC_FIFOCS      0x14
  60 #define SDC_CFG          0x30
  61 #define SDC_CMD          0x34
  62 #define SDC_ARG          0x38
  63 #define SDC_STS          0x3c
  64 #define SDC_RESP0        0x40
  65 #define SDC_RESP1        0x44
  66 #define SDC_RESP2        0x48
  67 #define SDC_RESP3        0x4c
  68 #define SDC_BLK_NUM      0x50
  69 #define EMMC_IOCON       0x7c
  70 #define SDC_ACMD_RESP    0x80
  71 #define MSDC_DMA_SA      0x90
  72 #define MSDC_DMA_CTRL    0x98
  73 #define MSDC_DMA_CFG     0x9c
  74 #define MSDC_PATCH_BIT   0xb0
  75 #define MSDC_PATCH_BIT1  0xb4
  76 #define MSDC_PAD_TUNE    0xec
  77 #define PAD_DS_TUNE      0x188
  78 #define EMMC50_CFG0      0x208
  79
  80 /*--------------------------------------------------------------------------*/
  81 /* Register Mask                                                            */
  82 /*--------------------------------------------------------------------------*/
  83
  84 /* MSDC_CFG mask */
  85 #define MSDC_CFG_MODE           (0x1 << 0)      /* RW */
  86 #define MSDC_CFG_CKPDN          (0x1 << 1)      /* RW */
  87 #define MSDC_CFG_RST            (0x1 << 2)      /* RW */
  88 #define MSDC_CFG_PIO            (0x1 << 3)      /* RW */
  89 #define MSDC_CFG_CKDRVEN        (0x1 << 4)      /* RW */
  90 #define MSDC_CFG_BV18SDT        (0x1 << 5)      /* RW */
  91 #define MSDC_CFG_BV18PSS        (0x1 << 6)      /* R  */
  92 #define MSDC_CFG_CKSTB          (0x1 << 7)      /* R  */
  93 #define MSDC_CFG_CKDIV          (0xff << 8)     /* RW */
  94 #define MSDC_CFG_CKMOD          (0x3 << 16)     /* RW */
  95 #define MSDC_CFG_HS400_CK_MODE  (0x1 << 18)     /* RW */
  96
  97 /* MSDC_IOCON mask */
  98 #define MSDC_IOCON_SDR104CKS    (0x1 << 0)      /* RW */
  99 #define MSDC_IOCON_RSPL         (0x1 << 1)      /* RW */
 100 #define MSDC_IOCON_DSPL         (0x1 << 2)      /* RW */
 101 #define MSDC_IOCON_DDLSEL       (0x1 << 3)      /* RW */
 102 #define MSDC_IOCON_DDR50CKD     (0x1 << 4)      /* RW */
 103 #define MSDC_IOCON_DSPLSEL      (0x1 << 5)      /* RW */
 104 #define MSDC_IOCON_W_DSPL       (0x1 << 8)      /* RW */
 105 #define MSDC_IOCON_D0SPL        (0x1 << 16)     /* RW */
 106 #define MSDC_IOCON_D1SPL        (0x1 << 17)     /* RW */
 107 #define MSDC_IOCON_D2SPL        (0x1 << 18)     /* RW */
 108 #define MSDC_IOCON_D3SPL        (0x1 << 19)     /* RW */
 109 #define MSDC_IOCON_D4SPL        (0x1 << 20)     /* RW */
 110 #define MSDC_IOCON_D5SPL        (0x1 << 21)     /* RW */
 111 #define MSDC_IOCON_D6SPL        (0x1 << 22)     /* RW */
 112 #define MSDC_IOCON_D7SPL        (0x1 << 23)     /* RW */
 113 #define MSDC_IOCON_RISCSZ       (0x3 << 24)     /* RW */
 114
 115 /* MSDC_PS mask */
 116 #define MSDC_PS_CDEN            (0x1 << 0)      /* RW */
 117 #define MSDC_PS_CDSTS           (0x1 << 1)      /* R  */
 118 #define MSDC_PS_CDDEBOUNCE      (0xf << 12)     /* RW */
 119 #define MSDC_PS_DAT             (0xff << 16)    /* R  */
 120 #define MSDC_PS_CMD             (0x1 << 24)     /* R  */
 121 #define MSDC_PS_WP              (0x1 << 31)     /* R  */
 122
 123 /* MSDC_INT mask */
 124 #define MSDC_INT_MMCIRQ         (0x1 << 0)      /* W1C */
 125 #define MSDC_INT_CDSC           (0x1 << 1)      /* W1C */
 126 #define MSDC_INT_ACMDRDY        (0x1 << 3)      /* W1C */
 127 #define MSDC_INT_ACMDTMO        (0x1 << 4)      /* W1C */
 128 #define MSDC_INT_ACMDCRCERR     (0x1 << 5)      /* W1C */
 129 #define MSDC_INT_DMAQ_EMPTY     (0x1 << 6)      /* W1C */
 130 #define MSDC_INT_SDIOIRQ        (0x1 << 7)      /* W1C */
 131 #define MSDC_INT_CMDRDY         (0x1 << 8)      /* W1C */
 132 #define MSDC_INT_CMDTMO         (0x1 << 9)      /* W1C */
 133 #define MSDC_INT_RSPCRCERR      (0x1 << 10)     /* W1C */
 134 #define MSDC_INT_CSTA           (0x1 << 11)     /* R */
 135 #define MSDC_INT_XFER_COMPL     (0x1 << 12)     /* W1C */
 136 #define MSDC_INT_DXFER_DONE     (0x1 << 13)     /* W1C */
 137 #define MSDC_INT_DATTMO         (0x1 << 14)     /* W1C */
 138 #define MSDC_INT_DATCRCERR      (0x1 << 15)     /* W1C */
 139 #define MSDC_INT_ACMD19_DONE    (0x1 << 16)     /* W1C */
 140 #define MSDC_INT_DMA_BDCSERR    (0x1 << 17)     /* W1C */
 141 #define MSDC_INT_DMA_GPDCSERR   (0x1 << 18)     /* W1C */
 142 #define MSDC_INT_DMA_PROTECT    (0x1 << 19)     /* W1C */
 143
 144 /* MSDC_INTEN mask */
 145 #define MSDC_INTEN_MMCIRQ       (0x1 << 0)      /* RW */
 146 #define MSDC_INTEN_CDSC         (0x1 << 1)      /* RW */
 147 #define MSDC_INTEN_ACMDRDY      (0x1 << 3)      /* RW */
 148 #define MSDC_INTEN_ACMDTMO      (0x1 << 4)      /* RW */
 149 #define MSDC_INTEN_ACMDCRCERR   (0x1 << 5)      /* RW */
 150 #define MSDC_INTEN_DMAQ_EMPTY   (0x1 << 6)      /* RW */
 151 #define MSDC_INTEN_SDIOIRQ      (0x1 << 7)      /* RW */
 152 #define MSDC_INTEN_CMDRDY       (0x1 << 8)      /* RW */
 153 #define MSDC_INTEN_CMDTMO       (0x1 << 9)      /* RW */
 154 #define MSDC_INTEN_RSPCRCERR    (0x1 << 10)     /* RW */
 155 #define MSDC_INTEN_CSTA         (0x1 << 11)     /* RW */
 156 #define MSDC_INTEN_XFER_COMPL   (0x1 << 12)     /* RW */
 157 #define MSDC_INTEN_DXFER_DONE   (0x1 << 13)     /* RW */
 158 #define MSDC_INTEN_DATTMO       (0x1 << 14)     /* RW */
 159 #define MSDC_INTEN_DATCRCERR    (0x1 << 15)     /* RW */
 160 #define MSDC_INTEN_ACMD19_DONE  (0x1 << 16)     /* RW */
 161 #define MSDC_INTEN_DMA_BDCSERR  (0x1 << 17)     /* RW */
 162 #define MSDC_INTEN_DMA_GPDCSERR (0x1 << 18)     /* RW */
 163 #define MSDC_INTEN_DMA_PROTECT  (0x1 << 19)     /* RW */
 164
 165 /* MSDC_FIFOCS mask */
 166 #define MSDC_FIFOCS_RXCNT       (0xff << 0)     /* R */
 167 #define MSDC_FIFOCS_TXCNT       (0xff << 16)    /* R */
 168 #define MSDC_FIFOCS_CLR         (0x1 << 31)     /* RW */
 169
 170 /* SDC_CFG mask */
 171 #define SDC_CFG_SDIOINTWKUP     (0x1 << 0)      /* RW */
 172 #define SDC_CFG_INSWKUP         (0x1 << 1)      /* RW */
 173 #define SDC_CFG_BUSWIDTH        (0x3 << 16)     /* RW */
 174 #define SDC_CFG_SDIO            (0x1 << 19)     /* RW */
 175 #define SDC_CFG_SDIOIDE         (0x1 << 20)     /* RW */
 176 #define SDC_CFG_INTATGAP        (0x1 << 21)     /* RW */
 177 #define SDC_CFG_DTOC            (0xff << 24)    /* RW */
 178
 179 /* SDC_STS mask */
 180 #define SDC_STS_SDCBUSY         (0x1 << 0)      /* RW */
 181 #define SDC_STS_CMDBUSY         (0x1 << 1)      /* RW */
 182 #define SDC_STS_SWR_COMPL       (0x1 << 31)     /* RW */
 183
 184 /* MSDC_DMA_CTRL mask */
 185 #define MSDC_DMA_CTRL_START     (0x1 << 0)      /* W */
 186 #define MSDC_DMA_CTRL_STOP      (0x1 << 1)      /* W */
 187 #define MSDC_DMA_CTRL_RESUME    (0x1 << 2)      /* W */
 188 #define MSDC_DMA_CTRL_MODE      (0x1 << 8)      /* RW */
 189 #define MSDC_DMA_CTRL_LASTBUF   (0x1 << 10)     /* RW */
 190 #define MSDC_DMA_CTRL_BRUSTSZ   (0x7 << 12)     /* RW */
 191
 192 /* MSDC_DMA_CFG mask */
 193 #define MSDC_DMA_CFG_STS        (0x1 << 0)      /* R */
 194 #define MSDC_DMA_CFG_DECSEN     (0x1 << 1)      /* RW */
 195 #define MSDC_DMA_CFG_AHBHPROT2  (0x2 << 8)      /* RW */
 196 #define MSDC_DMA_CFG_ACTIVEEN   (0x2 << 12)     /* RW */
 197 #define MSDC_DMA_CFG_CS12B16B   (0x1 << 16)     /* RW */
 198
 199 /* MSDC_PATCH_BIT mask */
 200 #define MSDC_PATCH_BIT_ODDSUPP    (0x1 <<  1)   /* RW */
 201 #define MSDC_INT_DAT_LATCH_CK_SEL (0x7 <<  7)
 202 #define MSDC_CKGEN_MSDC_DLY_SEL   (0x1f << 10)
 203 #define MSDC_PATCH_BIT_IODSSEL    (0x1 << 16)   /* RW */
 204 #define MSDC_PATCH_BIT_IOINTSEL   (0x1 << 17)   /* RW */
 205 #define MSDC_PATCH_BIT_BUSYDLY    (0xf << 18)   /* RW */
 206 #define MSDC_PATCH_BIT_WDOD       (0xf << 22)   /* RW */
 207 #define MSDC_PATCH_BIT_IDRTSEL    (0x1 << 26)   /* RW */
 208 #define MSDC_PATCH_BIT_CMDFSEL    (0x1 << 27)   /* RW */
 209 #define MSDC_PATCH_BIT_INTDLSEL   (0x1 << 28)   /* RW */
 210 #define MSDC_PATCH_BIT_SPCPUSH    (0x1 << 29)   /* RW */
 211 #define MSDC_PATCH_BIT_DECRCTMO   (0x1 << 30)   /* RW */
 212
 213 #define MSDC_PAD_TUNE_DATRRDLY    (0x1f <<  8)  /* RW */
 214 #define MSDC_PAD_TUNE_CMDRDLY     (0x1f << 16)  /* RW */
 215
 216 #define PAD_DS_TUNE_DLY1          (0x1f << 2)   /* RW */
 217 #define PAD_DS_TUNE_DLY2          (0x1f << 7)   /* RW */
 218 #define PAD_DS_TUNE_DLY3          (0x1f << 12)  /* RW */
 219
 220 #define EMMC50_CFG_PADCMD_LATCHCK (0x1 << 0)   /* RW */
 221 #define EMMC50_CFG_CRCSTS_EDGE    (0x1 << 3)   /* RW */
 222 #define EMMC50_CFG_CFCSTS_SEL     (0x1 << 4)   /* RW */
 223
 224 #define REQ_CMD_EIO  (0x1 << 0)
 225 #define REQ_CMD_TMO  (0x1 << 1)
 226 #define REQ_DAT_ERR  (0x1 << 2)
 227 #define REQ_STOP_EIO (0x1 << 3)
 228 #define REQ_STOP_TMO (0x1 << 4)
 229 #define REQ_CMD_BUSY (0x1 << 5)
 230
 231 #define MSDC_PREPARE_FLAG (0x1 << 0)
 232 #define MSDC_ASYNC_FLAG (0x1 << 1)
 233 #define MSDC_MMAP_FLAG (0x1 << 2)
 234
 235 #define MTK_MMC_AUTOSUSPEND_DELAY       50
 236 #define CMD_TIMEOUT         (HZ/10 * 5) /* 100ms x5 */
 237 #define DAT_TIMEOUT         (HZ    * 5) /* 1000ms x5 */
 238
 239 #define PAD_DELAY_MAX   32 /* PAD delay cells */
 240 /*--------------------------------------------------------------------------*/
 241 /* Descriptor Structure                                                     */
 242 /*--------------------------------------------------------------------------*/
 243 struct mt_gpdma_desc {
 244         u32 gpd_info;
 245 #define GPDMA_DESC_HWO          (0x1 << 0)
 246 #define GPDMA_DESC_BDP          (0x1 << 1)
 247 #define GPDMA_DESC_CHECKSUM     (0xff << 8) /* bit8 ~ bit15 */
 248 #define GPDMA_DESC_INT          (0x1 << 16)
 249         u32 next;
 250         u32 ptr;
 251         u32 gpd_data_len;
 252 #define GPDMA_DESC_BUFLEN       (0xffff) /* bit0 ~ bit15 */
 253 #define GPDMA_DESC_EXTLEN       (0xff << 16) /* bit16 ~ bit23 */
 254         u32 arg;
 255         u32 blknum;
 256         u32 cmd;
 257 };
 258
 259 struct mt_bdma_desc {
 260         u32 bd_info;
 261 #define BDMA_DESC_EOL           (0x1 << 0)
 262 #define BDMA_DESC_CHECKSUM      (0xff << 8) /* bit8 ~ bit15 */
 263 #define BDMA_DESC_BLKPAD        (0x1 << 17)
 264 #define BDMA_DESC_DWPAD         (0x1 << 18)
 265         u32 next;
 266         u32 ptr;
 267         u32 bd_data_len;
 268 #define BDMA_DESC_BUFLEN        (0xffff) /* bit0 ~ bit15 */
 269 };
 270
 271 struct msdc_dma {
 272         struct scatterlist *sg; /* I/O scatter list */
 273         struct mt_gpdma_desc *gpd;              /* pointer to gpd array */
 274         struct mt_bdma_desc *bd;                /* pointer to bd array */
 275         dma_addr_t gpd_addr;    /* the physical address of gpd array */
 276         dma_addr_t bd_addr;     /* the physical address of bd array */
 277 };
 278
 279 struct msdc_save_para {
 280         u32 msdc_cfg;
 281         u32 iocon;
 282         u32 sdc_cfg;
 283         u32 pad_tune;
 284         u32 patch_bit0;
 285         u32 patch_bit1;
 286         u32 pad_ds_tune;
 287         u32 emmc50_cfg0;
 288 };
 289
 290 struct msdc_tune_para {
 291         u32 iocon;
 292         u32 pad_tune;
 293 };
 294
 295 struct msdc_delay_phase {
 296         u8 maxlen;
 297         u8 start;
 298         u8 final_phase;
 299 };
 300
 301 struct msdc_host {
 302         struct device *dev;
 303         struct mmc_host *mmc;   /* mmc structure */
 304         int cmd_rsp;
 305
 306         spinlock_t lock;
 307         struct mmc_request *mrq;
 308         struct mmc_command *cmd;
 309         struct mmc_data *data;
 310         int error;
 311
 312         void __iomem *base;             /* host base address */
 313
 314         struct msdc_dma dma;    /* dma channel */
 315         u64 dma_mask;
 316
 317         u32 timeout_ns;         /* data timeout ns */
 318         u32 timeout_clks;       /* data timeout clks */
 319
 320         struct pinctrl *pinctrl;
 321         struct pinctrl_state *pins_default;
 322         struct pinctrl_state *pins_uhs;
 323         struct delayed_work req_timeout;
 324         int irq;                /* host interrupt */
 325
 326         struct clk *src_clk;    /* msdc source clock */
 327         struct clk *h_clk;      /* msdc h_clk */
 328         u32 mclk;               /* mmc subsystem clock frequency */
 329         u32 src_clk_freq;       /* source clock frequency */
 330         u32 sclk;               /* SD/MS bus clock frequency */
 331         unsigned char timing;
 332         bool vqmmc_enabled;
 333         u32 hs400_ds_delay;
 334         bool hs400_mode;        /* current eMMC will run at hs400 mode */
 335         struct msdc_save_para save_para; /* used when gate HCLK */
 336         struct msdc_tune_para def_tune_para; /* default tune setting */
 337         struct msdc_tune_para saved_tune_para; /* tune result of CMD21/CMD19 */
 338 };
 339
 340 static void sdr_set_bits(void __iomem *reg, u32 bs)
 341 {
 342         u32 val = readl(reg);
 343
 344         val |= bs;
 345         writel(val, reg);
 346 }
 347
 348 static void sdr_clr_bits(void __iomem *reg, u32 bs)
 349 {
 350         u32 val = readl(reg);
 351
 352         val &= ~bs;
 353         writel(val, reg);
 354 }
 355
 356 static void sdr_set_field(void __iomem *reg, u32 field, u32 val)
 357 {
 358         unsigned int tv = readl(reg);
 359
 360         tv &= ~field;
 361         tv |= ((val) << (ffs((unsigned int)field) - 1));
 362         writel(tv, reg);
 363 }
 364
 365 static void sdr_get_field(void __iomem *reg, u32 field, u32 *val)
 366 {
 367         unsigned int tv = readl(reg);
 368
 369         *val = ((tv & field) >> (ffs((unsigned int)field) - 1));
 370 }
 371
 372 static void msdc_reset_hw(struct msdc_host *host)
 373 {
 374         u32 val;
 375
 376         sdr_set_bits(host->base + MSDC_CFG, MSDC_CFG_RST);
 377         while (readl(host->base + MSDC_CFG) & MSDC_CFG_RST)
 378                 cpu_relax();
 379
 380         sdr_set_bits(host->base + MSDC_FIFOCS, MSDC_FIFOCS_CLR);
 381         while (readl(host->base + MSDC_FIFOCS) & MSDC_FIFOCS_CLR)
 382                 cpu_relax();
 383
 384         val = readl(host->base + MSDC_INT);
 385         writel(val, host->base + MSDC_INT);
 386 }
 387
 388 static void msdc_cmd_next(struct msdc_host *host,
 389                 struct mmc_request *mrq, struct mmc_command *cmd);
 390
 391 static const u32 cmd_ints_mask = MSDC_INTEN_CMDRDY | MSDC_INTEN_RSPCRCERR |
 392                         MSDC_INTEN_CMDTMO | MSDC_INTEN_ACMDRDY |
 393                         MSDC_INTEN_ACMDCRCERR | MSDC_INTEN_ACMDTMO;
 394 static const u32 data_ints_mask = MSDC_INTEN_XFER_COMPL | MSDC_INTEN_DATTMO |
 395                         MSDC_INTEN_DATCRCERR | MSDC_INTEN_DMA_BDCSERR |
 396                         MSDC_INTEN_DMA_GPDCSERR | MSDC_INTEN_DMA_PROTECT;
 397
 398 static u8 msdc_dma_calcs(u8 *buf, u32 len)
 399 {
 400         u32 i, sum = 0;
 401
 402         for (i = 0; i < len; i++)
 403                 sum += buf[i];
 404         return 0xff - (u8) sum;
 405 }
 406
 407 static inline void msdc_dma_setup(struct msdc_host *host, struct msdc_dma *dma,
 408                 struct mmc_data *data)
 409 {
 410         unsigned int j, dma_len;
 411         dma_addr_t dma_address;
 412         u32 dma_ctrl;
 413         struct scatterlist *sg;
 414         struct mt_gpdma_desc *gpd;
 415         struct mt_bdma_desc *bd;
 416
 417         sg = data->sg;
 418
 419         gpd = dma->gpd;
 420         bd = dma->bd;
 421
 422         /* modify gpd */
 423         gpd->gpd_info |= GPDMA_DESC_HWO;
 424         gpd->gpd_info |= GPDMA_DESC_BDP;
 425         /* need to clear first. use these bits to calc checksum */
 426         gpd->gpd_info &= ~GPDMA_DESC_CHECKSUM;
 427         gpd->gpd_info |= msdc_dma_calcs((u8 *) gpd, 16) << 8;
 428
 429         /* modify bd */
 430         for_each_sg(data->sg, sg, data->sg_count, j) {
 431                 dma_address = sg_dma_address(sg);
 432                 dma_len = sg_dma_len(sg);
 433
 434                 /* init bd */
 435                 bd[j].bd_info &= ~BDMA_DESC_BLKPAD;
 436                 bd[j].bd_info &= ~BDMA_DESC_DWPAD;
 437                 bd[j].ptr = (u32)dma_address;
 438                 bd[j].bd_data_len &= ~BDMA_DESC_BUFLEN;
 439                 bd[j].bd_data_len |= (dma_len & BDMA_DESC_BUFLEN);
 440
 441                 if (j == data->sg_count - 1) /* the last bd */
 442                         bd[j].bd_info |= BDMA_DESC_EOL;
 443                 else
 444                         bd[j].bd_info &= ~BDMA_DESC_EOL;
 445
 446                 /* checksume need to clear first */
 447                 bd[j].bd_info &= ~BDMA_DESC_CHECKSUM;
 448                 bd[j].bd_info |= msdc_dma_calcs((u8 *)(&bd[j]), 16) << 8;
 449         }
 450
 451         sdr_set_field(host->base + MSDC_DMA_CFG, MSDC_DMA_CFG_DECSEN, 1);
 452         dma_ctrl = readl_relaxed(host->base + MSDC_DMA_CTRL);
 453         dma_ctrl &= ~(MSDC_DMA_CTRL_BRUSTSZ | MSDC_DMA_CTRL_MODE);
 454         dma_ctrl |= (MSDC_BURST_64B << 12 | 1 << 8);
 455         writel_relaxed(dma_ctrl, host->base + MSDC_DMA_CTRL);
 456         writel((u32)dma->gpd_addr, host->base + MSDC_DMA_SA);
 457 }
 458
 459 static void msdc_prepare_data(struct msdc_host *host, struct mmc_request *mrq)
 460 {
 461         struct mmc_data *data = mrq->data;
 462
 463         if (!(data->host_cookie & MSDC_PREPARE_FLAG)) {
 464                 bool read = (data->flags & MMC_DATA_READ) != 0;
 465
 466                 data->host_cookie |= MSDC_PREPARE_FLAG;
 467                 data->sg_count = dma_map_sg(host->dev, data->sg, data->sg_len,
 468                                            read ? DMA_FROM_DEVICE : DMA_TO_DEVICE);
 469         }
 470 }
 471
 472 static void msdc_unprepare_data(struct msdc_host *host, struct mmc_request *mrq)
 473 {
 474         struct mmc_data *data = mrq->data;
 475
 476         if (data->host_cookie & MSDC_ASYNC_FLAG)
 477                 return;
 478
 479         if (data->host_cookie & MSDC_PREPARE_FLAG) {
 480                 bool read = (data->flags & MMC_DATA_READ) != 0;
 481
 482                 dma_unmap_sg(host->dev, data->sg, data->sg_len,
 483                              read ? DMA_FROM_DEVICE : DMA_TO_DEVICE);
 484                 data->host_cookie &= ~MSDC_PREPARE_FLAG;
 485         }
 486 }
 487
 488 /* clock control primitives */
 489 static void msdc_set_timeout(struct msdc_host *host, u32 ns, u32 clks)
 490 {
 491         u32 timeout, clk_ns;
 492         u32 mode = 0;
 493
 494         host->timeout_ns = ns;
 495         host->timeout_clks = clks;
 496         if (host->sclk == 0) {
 497                 timeout = 0;
 498         } else {
 499                 clk_ns  = 1000000000UL / host->sclk;
 500                 timeout = (ns + clk_ns - 1) / clk_ns + clks;
 501                 /* in 1048576 sclk cycle unit */
 502                 timeout = (timeout + (0x1 << 20) - 1) >> 20;
 503                 sdr_get_field(host->base + MSDC_CFG, MSDC_CFG_CKMOD, &mode);
 504                 /*DDR mode will double the clk cycles for data timeout */
 505                 timeout = mode >= 2 ? timeout * 2 : timeout;
 506                 timeout = timeout > 1 ? timeout - 1 : 0;
 507                 timeout = timeout > 255 ? 255 : timeout;
 508         }
 509         sdr_set_field(host->base + SDC_CFG, SDC_CFG_DTOC, timeout);
 510 }
 511
 512 static void msdc_gate_clock(struct msdc_host *host)
 513 {
 514         clk_disable_unprepare(host->src_clk);
 515         clk_disable_unprepare(host->h_clk);
 516 }
 517
 518 static void msdc_ungate_clock(struct msdc_host *host)
 519 {
 520         clk_prepare_enable(host->h_clk);
 521         clk_prepare_enable(host->src_clk);
 522         while (!(readl(host->base + MSDC_CFG) & MSDC_CFG_CKSTB))
 523                 cpu_relax();
 524 }
 525
 526 static void msdc_set_mclk(struct msdc_host *host, unsigned char timing, u32 hz)
 527 {
 528         u32 mode;
 529         u32 flags;
 530         u32 div;
 531         u32 sclk;
 532
 533         if (!hz) {
 534                 dev_dbg(host->dev, "set mclk to 0\n");
 535                 host->mclk = 0;
 536                 sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_CKPDN);
 537                 return;
 538         }
 539
 540         flags = readl(host->base + MSDC_INTEN);
 541         sdr_clr_bits(host->base + MSDC_INTEN, flags);
 542         sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_HS400_CK_MODE);
 543         if (timing == MMC_TIMING_UHS_DDR50 ||
 544             timing == MMC_TIMING_MMC_DDR52 ||
 545             timing == MMC_TIMING_MMC_HS400) {
 546                 if (timing == MMC_TIMING_MMC_HS400)
 547                         mode = 0x3;
 548                 else
 549                         mode = 0x2; /* ddr mode and use divisor */
 550
 551                 if (hz >= (host->src_clk_freq >> 2)) {
 552                         div = 0; /* mean div = 1/4 */
 553                         sclk = host->src_clk_freq >> 2; /* sclk = clk / 4 */
 554                 } else {
 555                         div = (host->src_clk_freq + ((hz << 2) - 1)) / (hz << 2);
 556                         sclk = (host->src_clk_freq >> 2) / div;
 557                         div = (div >> 1);
 558                 }
 559
 560                 if (timing == MMC_TIMING_MMC_HS400 &&
 561                     hz >= (host->src_clk_freq >> 1)) {
 562                         sdr_set_bits(host->base + MSDC_CFG,
 563                                      MSDC_CFG_HS400_CK_MODE);
 564                         sclk = host->src_clk_freq >> 1;
 565                         div = 0; /* div is ignore when bit18 is set */
 566                 }
 567         } else if (hz >= host->src_clk_freq) {
 568                 mode = 0x1; /* no divisor */
 569                 div = 0;
 570                 sclk = host->src_clk_freq;
 571         } else {
 572                 mode = 0x0; /* use divisor */
 573                 if (hz >= (host->src_clk_freq >> 1)) {
 574                         div = 0; /* mean div = 1/2 */
 575                         sclk = host->src_clk_freq >> 1; /* sclk = clk / 2 */
 576                 } else {
 577                         div = (host->src_clk_freq + ((hz << 2) - 1)) / (hz << 2);
 578                         sclk = (host->src_clk_freq >> 2) / div;
 579                 }
 580         }
 581         sdr_set_field(host->base + MSDC_CFG, MSDC_CFG_CKMOD | MSDC_CFG_CKDIV,
 582                       (mode << 8) | div);
 583         sdr_set_bits(host->base + MSDC_CFG, MSDC_CFG_CKPDN);
 584         while (!(readl(host->base + MSDC_CFG) & MSDC_CFG_CKSTB))
 585                 cpu_relax();
 586         host->sclk = sclk;
 587         host->mclk = hz;
 588         host->timing = timing;
 589         /* need because clk changed. */
 590         msdc_set_timeout(host, host->timeout_ns, host->timeout_clks);
 591         sdr_set_bits(host->base + MSDC_INTEN, flags);
 592
 593         /*
 594          * mmc_select_hs400() will drop to 50Mhz and High speed mode,
 595          * tune result of hs200/200Mhz is not suitable for 50Mhz
 596          */
 597         if (host->sclk <= 52000000) {
 598                 writel(host->def_tune_para.iocon, host->base + MSDC_IOCON);
 599                 writel(host->def_tune_para.pad_tune, host->base + MSDC_PAD_TUNE);
 600         } else {
 601                 writel(host->saved_tune_para.iocon, host->base + MSDC_IOCON);
 602                 writel(host->saved_tune_para.pad_tune, host->base + MSDC_PAD_TUNE);
 603         }
 604
 605         dev_dbg(host->dev, "sclk: %d, timing: %d\n", host->sclk, timing);
 606 }
 607
 608 static inline u32 msdc_cmd_find_resp(struct msdc_host *host,
 609                 struct mmc_request *mrq, struct mmc_command *cmd)
 610 {
 611         u32 resp;
 612
 613         switch (mmc_resp_type(cmd)) {
 614                 /* Actually, R1, R5, R6, R7 are the same */
 615         case MMC_RSP_R1:
 616                 resp = 0x1;
 617                 break;
 618         case MMC_RSP_R1B:
 619                 resp = 0x7;
 620                 break;
 621         case MMC_RSP_R2:
 622                 resp = 0x2;
 623                 break;
 624         case MMC_RSP_R3:
 625                 resp = 0x3;
 626                 break;
 627         case MMC_RSP_NONE:
 628         default:
 629                 resp = 0x0;
 630                 break;
 631         }
 632
 633         return resp;
 634 }
 635
 636 static inline u32 msdc_cmd_prepare_raw_cmd(struct msdc_host *host,
 637                 struct mmc_request *mrq, struct mmc_command *cmd)
 638 {
 639         /* rawcmd :
 640          * vol_swt << 30 | auto_cmd << 28 | blklen << 16 | go_irq << 15 |
 641          * stop << 14 | rw << 13 | dtype << 11 | rsptyp << 7 | brk << 6 | opcode
 642          */
 643         u32 opcode = cmd->opcode;
 644         u32 resp = msdc_cmd_find_resp(host, mrq, cmd);
 645         u32 rawcmd = (opcode & 0x3f) | ((resp & 0x7) << 7);
 646
 647         host->cmd_rsp = resp;
 648
 649         if ((opcode == SD_IO_RW_DIRECT && cmd->flags == (unsigned int) -1) ||
 650             opcode == MMC_STOP_TRANSMISSION)
 651                 rawcmd |= (0x1 << 14);
 652         else if (opcode == SD_SWITCH_VOLTAGE)
 653                 rawcmd |= (0x1 << 30);
 654         else if (opcode == SD_APP_SEND_SCR ||
 655                  opcode == SD_APP_SEND_NUM_WR_BLKS ||
 656                  (opcode == SD_SWITCH && mmc_cmd_type(cmd) == MMC_CMD_ADTC) ||
 657                  (opcode == SD_APP_SD_STATUS && mmc_cmd_type(cmd) == MMC_CMD_ADTC) ||
 658                  (opcode == MMC_SEND_EXT_CSD && mmc_cmd_type(cmd) == MMC_CMD_ADTC))
 659                 rawcmd |= (0x1 << 11);
 660
 661         if (cmd->data) {
 662                 struct mmc_data *data = cmd->data;
 663
 664                 if (mmc_op_multi(opcode)) {
 665                         if (mmc_card_mmc(host->mmc->card) && mrq->sbc &&
 666                             !(mrq->sbc->arg & 0xFFFF0000))
 667                                 rawcmd |= 0x2 << 28; /* AutoCMD23 */
 668                 }
 669
 670                 rawcmd |= ((data->blksz & 0xFFF) << 16);
 671                 if (data->flags & MMC_DATA_WRITE)
 672                         rawcmd |= (0x1 << 13);
 673                 if (data->blocks > 1)
 674                         rawcmd |= (0x2 << 11);
 675                 else
 676                         rawcmd |= (0x1 << 11);
 677                 /* Always use dma mode */
 678                 sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_PIO);
 679
 680                 if (host->timeout_ns != data->timeout_ns ||
 681                     host->timeout_clks != data->timeout_clks)
 682                         msdc_set_timeout(host, data->timeout_ns,
 683                                         data->timeout_clks);
 684
 685                 writel(data->blocks, host->base + SDC_BLK_NUM);
 686         }
 687         return rawcmd;
 688 }
 689
 690 static void msdc_start_data(struct msdc_host *host, struct mmc_request *mrq,
 691                             struct mmc_command *cmd, struct mmc_data *data)
 692 {
 693         bool read;
 694
 695         WARN_ON(host->data);
 696         host->data = data;
 697         read = data->flags & MMC_DATA_READ;
 698
 699         mod_delayed_work(system_wq, &host->req_timeout, DAT_TIMEOUT);
 700         msdc_dma_setup(host, &host->dma, data);
 701         sdr_set_bits(host->base + MSDC_INTEN, data_ints_mask);
 702         sdr_set_field(host->base + MSDC_DMA_CTRL, MSDC_DMA_CTRL_START, 1);
 703         dev_dbg(host->dev, "DMA start\n");
 704         dev_dbg(host->dev, "%s: cmd=%d DMA data: %d blocks; read=%d\n",
 705                         __func__, cmd->opcode, data->blocks, read);
 706 }
 707
 708 static int msdc_auto_cmd_done(struct msdc_host *host, int events,
 709                 struct mmc_command *cmd)
 710 {
 711         u32 *rsp = cmd->resp;
 712
 713         rsp[0] = readl(host->base + SDC_ACMD_RESP);
 714
 715         if (events & MSDC_INT_ACMDRDY) {
 716                 cmd->error = 0;
 717         } else {
 718                 msdc_reset_hw(host);
 719                 if (events & MSDC_INT_ACMDCRCERR) {
 720                         cmd->error = -EILSEQ;
 721                         host->error |= REQ_STOP_EIO;
 722                 } else if (events & MSDC_INT_ACMDTMO) {
 723                         cmd->error = -ETIMEDOUT;
 724                         host->error |= REQ_STOP_TMO;
 725                 }
 726                 dev_err(host->dev,
 727                         "%s: AUTO_CMD%d arg=%08X; rsp %08X; cmd_error=%d\n",
 728                         __func__, cmd->opcode, cmd->arg, rsp[0], cmd->error);
 729         }
 730         return cmd->error;
 731 }
 732
 733 static void msdc_track_cmd_data(struct msdc_host *host,
 734                                 struct mmc_command *cmd, struct mmc_data *data)
 735 {
 736         if (host->error)
 737                 dev_dbg(host->dev, "%s: cmd=%d arg=%08X; host->error=0x%08X\n",
 738                         __func__, cmd->opcode, cmd->arg, host->error);
 739 }
 740
 741 static void msdc_request_done(struct msdc_host *host, struct mmc_request *mrq)
 742 {
 743         unsigned long flags;
 744
 745         /*
 746          * No need check the return value of cancel_delayed_work, as only ONE
 747          * path will go here!
 748          */
 749         cancel_delayed_work(&host->req_timeout);
 750
 751         spin_lock_irqsave(&host->lock, flags);
 752         host->mrq = NULL;
 753         spin_unlock_irqrestore(&host->lock, flags);
 754
 755         msdc_track_cmd_data(host, mrq->cmd, mrq->data);
 756         if (mrq->data)
 757                 msdc_unprepare_data(host, mrq);
 758         mmc_request_done(host->mmc, mrq);
 759 }
 760
 761 /* returns true if command is fully handled; returns false otherwise */
 762 static bool msdc_cmd_done(struct msdc_host *host, int events,
 763                           struct mmc_request *mrq, struct mmc_command *cmd)
 764 {
 765         bool done = false;
 766         bool sbc_error;
 767         unsigned long flags;
 768         u32 *rsp;
 769
 770         if (mrq->sbc && cmd == mrq->cmd &&
 771             (events & (MSDC_INT_ACMDRDY | MSDC_INT_ACMDCRCERR
 772                                    | MSDC_INT_ACMDTMO)))
 773                 msdc_auto_cmd_done(host, events, mrq->sbc);
 774
 775         sbc_error = mrq->sbc && mrq->sbc->error;
 776
 777         if (!sbc_error && !(events & (MSDC_INT_CMDRDY
 778                                         | MSDC_INT_RSPCRCERR
 779                                         | MSDC_INT_CMDTMO)))
 780                 return done;
 781
 782         spin_lock_irqsave(&host->lock, flags);
 783         done = !host->cmd;
 784         host->cmd = NULL;
 785         spin_unlock_irqrestore(&host->lock, flags);
 786
 787         if (done)
 788                 return true;
 789         rsp = cmd->resp;
 790
 791         sdr_clr_bits(host->base + MSDC_INTEN, cmd_ints_mask);
 792
 793         if (cmd->flags & MMC_RSP_PRESENT) {
 794                 if (cmd->flags & MMC_RSP_136) {
 795                         rsp[0] = readl(host->base + SDC_RESP3);
 796                         rsp[1] = readl(host->base + SDC_RESP2);
 797                         rsp[2] = readl(host->base + SDC_RESP1);
 798                         rsp[3] = readl(host->base + SDC_RESP0);
 799                 } else {
 800                         rsp[0] = readl(host->base + SDC_RESP0);
 801                 }
 802         }
 803
 804         if (!sbc_error && !(events & MSDC_INT_CMDRDY)) {
 805                 if (cmd->opcode != MMC_SEND_TUNING_BLOCK &&
 806                     cmd->opcode != MMC_SEND_TUNING_BLOCK_HS200)
 807                         /*
 808                          * should not clear fifo/interrupt as the tune data
 809                          * may have alreay come.
 810                          */
 811                         msdc_reset_hw(host);
 812                 if (events & MSDC_INT_RSPCRCERR) {
 813                         cmd->error = -EILSEQ;
 814                         host->error |= REQ_CMD_EIO;
 815                 } else if (events & MSDC_INT_CMDTMO) {
 816                         cmd->error = -ETIMEDOUT;
 817                         host->error |= REQ_CMD_TMO;
 818                 }
 819         }
 820         if (cmd->error)
 821                 dev_dbg(host->dev,
 822                                 "%s: cmd=%d arg=%08X; rsp %08X; cmd_error=%d\n",
 823                                 __func__, cmd->opcode, cmd->arg, rsp[0],
 824                                 cmd->error);
 825
 826         msdc_cmd_next(host, mrq, cmd);
 827         return true;
 828 }
 829
 830 /* It is the core layer's responsibility to ensure card status
 831  * is correct before issue a request. but host design do below
 832  * checks recommended.
 833  */
 834 static inline bool msdc_cmd_is_ready(struct msdc_host *host,
 835                 struct mmc_request *mrq, struct mmc_command *cmd)
 836 {
 837         /* The max busy time we can endure is 20ms */
 838         unsigned long tmo = jiffies + msecs_to_jiffies(20);
 839
 840         while ((readl(host->base + SDC_STS) & SDC_STS_CMDBUSY) &&
 841                         time_before(jiffies, tmo))
 842                 cpu_relax();
 843         if (readl(host->base + SDC_STS) & SDC_STS_CMDBUSY) {
 844                 dev_err(host->dev, "CMD bus busy detected\n");
 845                 host->error |= REQ_CMD_BUSY;
 846                 msdc_cmd_done(host, MSDC_INT_CMDTMO, mrq, cmd);
 847                 return false;
 848         }
 849
 850         if (mmc_resp_type(cmd) == MMC_RSP_R1B || cmd->data) {
 851                 tmo = jiffies + msecs_to_jiffies(20);
 852                 /* R1B or with data, should check SDCBUSY */
 853                 while ((readl(host->base + SDC_STS) & SDC_STS_SDCBUSY) &&
 854                                 time_before(jiffies, tmo))
 855                         cpu_relax();
 856                 if (readl(host->base + SDC_STS) & SDC_STS_SDCBUSY) {
 857                         dev_err(host->dev, "Controller busy detected\n");
 858                         host->error |= REQ_CMD_BUSY;
 859                         msdc_cmd_done(host, MSDC_INT_CMDTMO, mrq, cmd);
 860                         return false;
 861                 }
 862         }
 863         return true;
 864 }
 865
 866 static void msdc_start_command(struct msdc_host *host,
 867                 struct mmc_request *mrq, struct mmc_command *cmd)
 868 {
 869         u32 rawcmd;
 870
 871         WARN_ON(host->cmd);
 872         host->cmd = cmd;
 873
 874         mod_delayed_work(system_wq, &host->req_timeout, DAT_TIMEOUT);
 875         if (!msdc_cmd_is_ready(host, mrq, cmd))
 876                 return;
 877
 878         if ((readl(host->base + MSDC_FIFOCS) & MSDC_FIFOCS_TXCNT) >> 16 ||
 879             readl(host->base + MSDC_FIFOCS) & MSDC_FIFOCS_RXCNT) {
 880                 dev_err(host->dev, "TX/RX FIFO non-empty before start of IO. Reset\n");
 881                 msdc_reset_hw(host);
 882         }
 883
 884         cmd->error = 0;
 885         rawcmd = msdc_cmd_prepare_raw_cmd(host, mrq, cmd);
 886
 887         sdr_set_bits(host->base + MSDC_INTEN, cmd_ints_mask);
 888         writel(cmd->arg, host->base + SDC_ARG);
 889         writel(rawcmd, host->base + SDC_CMD);
 890 }
 891
 892 static void msdc_cmd_next(struct msdc_host *host,
 893                 struct mmc_request *mrq, struct mmc_command *cmd)
 894 {
 895         if ((cmd->error &&
 896             !(cmd->error == -EILSEQ &&
 897               (cmd->opcode == MMC_SEND_TUNING_BLOCK ||
 898                cmd->opcode == MMC_SEND_TUNING_BLOCK_HS200))) ||
 899             (mrq->sbc && mrq->sbc->error))
 900                 msdc_request_done(host, mrq);
 901         else if (cmd == mrq->sbc)
 902                 msdc_start_command(host, mrq, mrq->cmd);
 903         else if (!cmd->data)
 904                 msdc_request_done(host, mrq);
 905         else
 906                 msdc_start_data(host, mrq, cmd, cmd->data);
 907 }
 908
 909 static void msdc_ops_request(struct mmc_host *mmc, struct mmc_request *mrq)
 910 {
 911         struct msdc_host *host = mmc_priv(mmc);
 912
 913         host->error = 0;
 914         WARN_ON(host->mrq);
 915         host->mrq = mrq;
 916
 917         if (mrq->data)
 918                 msdc_prepare_data(host, mrq);
 919
 920         /* if SBC is required, we have HW option and SW option.
 921          * if HW option is enabled, and SBC does not have "special" flags,
 922          * use HW option,  otherwise use SW option
 923          */
 924         if (mrq->sbc && (!mmc_card_mmc(mmc->card) ||
 925             (mrq->sbc->arg & 0xFFFF0000)))
 926                 msdc_start_command(host, mrq, mrq->sbc);
 927         else
 928                 msdc_start_command(host, mrq, mrq->cmd);
 929 }
 930
 931 static void msdc_pre_req(struct mmc_host *mmc, struct mmc_request *mrq,
 932                 bool is_first_req)
 933 {
 934         struct msdc_host *host = mmc_priv(mmc);
 935         struct mmc_data *data = mrq->data;
 936
 937         if (!data)
 938                 return;
 939
 940         msdc_prepare_data(host, mrq);
 941         data->host_cookie |= MSDC_ASYNC_FLAG;
 942 }
 943
 944 static void msdc_post_req(struct mmc_host *mmc, struct mmc_request *mrq,
 945                 int err)
 946 {
 947         struct msdc_host *host = mmc_priv(mmc);
 948         struct mmc_data *data;
 949
 950         data = mrq->data;
 951         if (!data)
 952                 return;
 953         if (data->host_cookie) {
 954                 data->host_cookie &= ~MSDC_ASYNC_FLAG;
 955                 msdc_unprepare_data(host, mrq);
 956         }
 957 }
 958
 959 static void msdc_data_xfer_next(struct msdc_host *host,
 960                                 struct mmc_request *mrq, struct mmc_data *data)
 961 {
 962         if (mmc_op_multi(mrq->cmd->opcode) && mrq->stop && !mrq->stop->error &&
 963             !mrq->sbc)
 964                 msdc_start_command(host, mrq, mrq->stop);
 965         else
 966                 msdc_request_done(host, mrq);
 967 }
 968
 969 static bool msdc_data_xfer_done(struct msdc_host *host, u32 events,
 970                                 struct mmc_request *mrq, struct mmc_data *data)
 971 {
 972         struct mmc_command *stop;
 973         unsigned long flags;
 974         bool done;
 975         unsigned int check_data = events &
 976             (MSDC_INT_XFER_COMPL | MSDC_INT_DATCRCERR | MSDC_INT_DATTMO
 977              | MSDC_INT_DMA_BDCSERR | MSDC_INT_DMA_GPDCSERR
 978              | MSDC_INT_DMA_PROTECT);
 979
 980         spin_lock_irqsave(&host->lock, flags);
 981         done = !host->data;
 982         if (check_data)
 983                 host->data = NULL;
 984         spin_unlock_irqrestore(&host->lock, flags);
 985
 986         if (done)
 987                 return true;
 988         stop = data->stop;
 989
 990         if (check_data || (stop && stop->error)) {
 991                 dev_dbg(host->dev, "DMA status: 0x%8X\n",
 992                                 readl(host->base + MSDC_DMA_CFG));
 993                 sdr_set_field(host->base + MSDC_DMA_CTRL, MSDC_DMA_CTRL_STOP,
 994                                 1);
 995                 while (readl(host->base + MSDC_DMA_CFG) & MSDC_DMA_CFG_STS)
 996                         cpu_relax();
 997                 sdr_clr_bits(host->base + MSDC_INTEN, data_ints_mask);
 998                 dev_dbg(host->dev, "DMA stop\n");
 999
1000                 if ((events & MSDC_INT_XFER_COMPL) && (!stop || !stop->error)) {
1001                         data->bytes_xfered = data->blocks * data->blksz;
1002                 } else {
1003                         dev_dbg(host->dev, "interrupt events: %x\n", events);
1004                         msdc_reset_hw(host);
1005                         host->error |= REQ_DAT_ERR;
1006                         data->bytes_xfered = 0;
1007
1008                         if (events & MSDC_INT_DATTMO)
1009                                 data->error = -ETIMEDOUT;
1010                         else if (events & MSDC_INT_DATCRCERR)
1011                                 data->error = -EILSEQ;
1012
1013                         dev_dbg(host->dev, "%s: cmd=%d; blocks=%d",
1014                                 __func__, mrq->cmd->opcode, data->blocks);
1015                         dev_dbg(host->dev, "data_error=%d xfer_size=%d\n",
1016                                 (int)data->error, data->bytes_xfered);
1017                 }
1018
1019                 msdc_data_xfer_next(host, mrq, data);
1020                 done = true;
1021         }
1022         return done;
1023 }
1024
1025 static void msdc_set_buswidth(struct msdc_host *host, u32 width)
1026 {
1027         u32 val = readl(host->base + SDC_CFG);
1028
1029         val &= ~SDC_CFG_BUSWIDTH;
1030
1031         switch (width) {
1032         default:
1033         case MMC_BUS_WIDTH_1:
1034                 val |= (MSDC_BUS_1BITS << 16);
1035                 break;
1036         case MMC_BUS_WIDTH_4:
1037                 val |= (MSDC_BUS_4BITS << 16);
1038                 break;
1039         case MMC_BUS_WIDTH_8:
1040                 val |= (MSDC_BUS_8BITS << 16);
1041                 break;
1042         }
1043
1044         writel(val, host->base + SDC_CFG);
1045         dev_dbg(host->dev, "Bus Width = %d", width);
1046 }
1047
1048 static int msdc_ops_switch_volt(struct mmc_host *mmc, struct mmc_ios *ios)
1049 {
1050         struct msdc_host *host = mmc_priv(mmc);
1051         int ret = 0;
1052
1053         if (!IS_ERR(mmc->supply.vqmmc)) {
1054                 if (ios->signal_voltage != MMC_SIGNAL_VOLTAGE_330 &&
1055                     ios->signal_voltage != MMC_SIGNAL_VOLTAGE_180) {
1056                         dev_err(host->dev, "Unsupported signal voltage!\n");
1057                         return -EINVAL;
1058                 }
1059
1060                 ret = mmc_regulator_set_vqmmc(mmc, ios);
1061                 if (ret) {
1062                         dev_dbg(host->dev, "Regulator set error %d (%d)\n",
1063                                 ret, ios->signal_voltage);
1064                 } else {
1065                         /* Apply different pinctrl settings for different signal voltage */
1066                         if (ios->signal_voltage == MMC_SIGNAL_VOLTAGE_180)
1067                                 pinctrl_select_state(host->pinctrl, host->pins_uhs);
1068                         else
1069                                 pinctrl_select_state(host->pinctrl, host->pins_default);
1070                 }
1071         }
1072         return ret;
1073 }
1074
1075 static int msdc_card_busy(struct mmc_host *mmc)
1076 {
1077         struct msdc_host *host = mmc_priv(mmc);
1078         u32 status = readl(host->base + MSDC_PS);
1079
1080         /* check if any pin between dat[0:3] is low */
1081         if (((status >> 16) & 0xf) != 0xf)
1082                 return 1;
1083
1084         return 0;
1085 }
1086
1087 static void msdc_request_timeout(struct work_struct *work)
1088 {
1089         struct msdc_host *host = container_of(work, struct msdc_host,
1090                         req_timeout.work);
1091
1092         /* simulate HW timeout status */
1093         dev_err(host->dev, "%s: aborting cmd/data/mrq\n", __func__);
1094         if (host->mrq) {
1095                 dev_err(host->dev, "%s: aborting mrq=%p cmd=%d\n", __func__,
1096                                 host->mrq, host->mrq->cmd->opcode);
1097                 if (host->cmd) {
1098                         dev_err(host->dev, "%s: aborting cmd=%d\n",
1099                                         __func__, host->cmd->opcode);
1100                         msdc_cmd_done(host, MSDC_INT_CMDTMO, host->mrq,
1101                                         host->cmd);
1102                 } else if (host->data) {
1103                         dev_err(host->dev, "%s: abort data: cmd%d; %d blocks\n",
1104                                         __func__, host->mrq->cmd->opcode,
1105                                         host->data->blocks);
1106                         msdc_data_xfer_done(host, MSDC_INT_DATTMO, host->mrq,
1107                                         host->data);
1108                 }
1109         }
1110 }
1111
1112 static irqreturn_t msdc_irq(int irq, void *dev_id)
1113 {
1114         struct msdc_host *host = (struct msdc_host *) dev_id;
1115
1116         while (true) {
1117                 unsigned long flags;
1118                 struct mmc_request *mrq;
1119                 struct mmc_command *cmd;
1120                 struct mmc_data *data;
1121                 u32 events, event_mask;
1122
1123                 spin_lock_irqsave(&host->lock, flags);
1124                 events = readl(host->base + MSDC_INT);
1125                 event_mask = readl(host->base + MSDC_INTEN);
1126                 /* clear interrupts */
1127                 writel(events & event_mask, host->base + MSDC_INT);
1128
1129                 mrq = host->mrq;
1130                 cmd = host->cmd;
1131                 data = host->data;
1132                 spin_unlock_irqrestore(&host->lock, flags);
1133
1134                 if (!(events & event_mask))
1135                         break;
1136
1137                 if (!mrq) {
1138                         dev_err(host->dev,
1139                                 "%s: MRQ=NULL; events=%08X; event_mask=%08X\n",
1140                                 __func__, events, event_mask);
1141                         WARN_ON(1);
1142                         break;
1143                 }
1144
1145                 dev_dbg(host->dev, "%s: events=%08X\n", __func__, events);
1146
1147                 if (cmd)
1148                         msdc_cmd_done(host, events, mrq, cmd);
1149                 else if (data)
1150                         msdc_data_xfer_done(host, events, mrq, data);
1151         }
1152
1153         return IRQ_HANDLED;
1154 }
1155
1156 static void msdc_init_hw(struct msdc_host *host)
1157 {
1158         u32 val;
1159
1160         /* Configure to MMC/SD mode, clock free running */
1161         sdr_set_bits(host->base + MSDC_CFG, MSDC_CFG_MODE | MSDC_CFG_CKPDN);
1162
1163         /* Reset */
1164         msdc_reset_hw(host);
1165
1166         /* Disable card detection */
1167         sdr_clr_bits(host->base + MSDC_PS, MSDC_PS_CDEN);
1168
1169         /* Disable and clear all interrupts */
1170         writel(0, host->base + MSDC_INTEN);
1171         val = readl(host->base + MSDC_INT);
1172         writel(val, host->base + MSDC_INT);
1173
1174         writel(0, host->base + MSDC_PAD_TUNE);
1175         writel(0, host->base + MSDC_IOCON);
1176         sdr_set_field(host->base + MSDC_IOCON, MSDC_IOCON_DDLSEL, 0);
1177         writel(0x403c0046, host->base + MSDC_PATCH_BIT);
1178         sdr_set_field(host->base + MSDC_PATCH_BIT, MSDC_CKGEN_MSDC_DLY_SEL, 1);
1179         writel(0xffff0089, host->base + MSDC_PATCH_BIT1);
1180         sdr_set_bits(host->base + EMMC50_CFG0, EMMC50_CFG_CFCSTS_SEL);
1181
1182         /* Configure to enable SDIO mode.
1183          * it's must otherwise sdio cmd5 failed
1184          */
1185         sdr_set_bits(host->base + SDC_CFG, SDC_CFG_SDIO);
1186
1187         /* disable detect SDIO device interrupt function */
1188         sdr_clr_bits(host->base + SDC_CFG, SDC_CFG_SDIOIDE);
1189
1190         /* Configure to default data timeout */
1191         sdr_set_field(host->base + SDC_CFG, SDC_CFG_DTOC, 3);
1192
1193         host->def_tune_para.iocon = readl(host->base + MSDC_IOCON);
1194         host->def_tune_para.pad_tune = readl(host->base + MSDC_PAD_TUNE);
1195         dev_dbg(host->dev, "init hardware done!");
1196 }
1197
1198 static void msdc_deinit_hw(struct msdc_host *host)
1199 {
1200         u32 val;
1201         /* Disable and clear all interrupts */
1202         writel(0, host->base + MSDC_INTEN);
1203
1204         val = readl(host->base + MSDC_INT);
1205         writel(val, host->base + MSDC_INT);
1206 }
1207
1208 /* init gpd and bd list in msdc_drv_probe */
1209 static void msdc_init_gpd_bd(struct msdc_host *host, struct msdc_dma *dma)
1210 {
1211         struct mt_gpdma_desc *gpd = dma->gpd;
1212         struct mt_bdma_desc *bd = dma->bd;
1213         int i;
1214
1215         memset(gpd, 0, sizeof(struct mt_gpdma_desc) * 2);
1216
1217         gpd->gpd_info = GPDMA_DESC_BDP; /* hwo, cs, bd pointer */
1218         gpd->ptr = (u32)dma->bd_addr; /* physical address */
1219         /* gpd->next is must set for desc DMA
1220          * That's why must alloc 2 gpd structure.
1221          */
1222         gpd->next = (u32)dma->gpd_addr + sizeof(struct mt_gpdma_desc);
1223         memset(bd, 0, sizeof(struct mt_bdma_desc) * MAX_BD_NUM);
1224         for (i = 0; i < (MAX_BD_NUM - 1); i++)
1225                 bd[i].next = (u32)dma->bd_addr + sizeof(*bd) * (i + 1);
1226 }
1227
1228 static void msdc_ops_set_ios(struct mmc_host *mmc, struct mmc_ios *ios)
1229 {
1230         struct msdc_host *host = mmc_priv(mmc);
1231         int ret;
1232
1233         msdc_set_buswidth(host, ios->bus_width);
1234
1235         /* Suspend/Resume will do power off/on */
1236         switch (ios->power_mode) {
1237         case MMC_POWER_UP:
1238                 if (!IS_ERR(mmc->supply.vmmc)) {
1239                         msdc_init_hw(host);
1240                         ret = mmc_regulator_set_ocr(mmc, mmc->supply.vmmc,
1241                                         ios->vdd);
1242                         if (ret) {
1243                                 dev_err(host->dev, "Failed to set vmmc power!\n");
1244                                 return;
1245                         }
1246                 }
1247                 break;
1248         case MMC_POWER_ON:
1249                 if (!IS_ERR(mmc->supply.vqmmc) && !host->vqmmc_enabled) {
1250                         ret = regulator_enable(mmc->supply.vqmmc);
1251                         if (ret)
1252                                 dev_err(host->dev, "Failed to set vqmmc power!\n");
1253                         else
1254                                 host->vqmmc_enabled = true;
1255                 }
1256                 break;
1257         case MMC_POWER_OFF:
1258                 if (!IS_ERR(mmc->supply.vmmc))
1259                         mmc_regulator_set_ocr(mmc, mmc->supply.vmmc, 0);
1260
1261                 if (!IS_ERR(mmc->supply.vqmmc) && host->vqmmc_enabled) {
1262                         regulator_disable(mmc->supply.vqmmc);
1263                         host->vqmmc_enabled = false;
1264                 }
1265                 break;
1266         default:
1267                 break;
1268         }
1269
1270         if (host->mclk != ios->clock || host->timing != ios->timing)
1271                 msdc_set_mclk(host, ios->timing, ios->clock);
1272 }
1273
1274 static u32 test_delay_bit(u32 delay, u32 bit)
1275 {
1276         bit %= PAD_DELAY_MAX;
1277         return delay & (1 << bit);
1278 }
1279
1280 static int get_delay_len(u32 delay, u32 start_bit)
1281 {
1282         int i;
1283
1284         for (i = 0; i < (PAD_DELAY_MAX - start_bit); i++) {
1285                 if (test_delay_bit(delay, start_bit + i) == 0)
1286                         return i;
1287         }
1288         return PAD_DELAY_MAX - start_bit;
1289 }
1290
1291 static struct msdc_delay_phase get_best_delay(struct msdc_host *host, u32 delay)
1292 {
1293         int start = 0, len = 0;
1294         int start_final = 0, len_final = 0;
1295         u8 final_phase = 0xff;
1296         struct msdc_delay_phase delay_phase = { 0, };
1297
1298         if (delay == 0) {
1299                 dev_err(host->dev, "phase error: [map:%x]\n", delay);
1300                 delay_phase.final_phase = final_phase;
1301                 return delay_phase;
1302         }
1303
1304         while (start < PAD_DELAY_MAX) {
1305                 len = get_delay_len(delay, start);
1306                 if (len_final < len) {
1307                         start_final = start;
1308                         len_final = len;
1309                 }
1310                 start += len ? len : 1;
1311                 if (len >= 8 && start_final < 4)
1312                         break;
1313         }
1314
1315         /* The rule is that to find the smallest delay cell */
1316         if (start_final == 0)
1317                 final_phase = (start_final + len_final / 3) % PAD_DELAY_MAX;
1318         else
1319                 final_phase = (start_final + len_final / 2) % PAD_DELAY_MAX;
1320         dev_info(host->dev, "phase: [map:%x] [maxlen:%d] [final:%d]\n",
1321                  delay, len_final, final_phase);
1322
1323         delay_phase.maxlen = len_final;
1324         delay_phase.start = start_final;
1325         delay_phase.final_phase = final_phase;
1326         return delay_phase;
1327 }
1328
1329 static int msdc_tune_response(struct mmc_host *mmc, u32 opcode)
1330 {
1331         struct msdc_host *host = mmc_priv(mmc);
1332         u32 rise_delay = 0, fall_delay = 0;
1333         struct msdc_delay_phase final_rise_delay, final_fall_delay = { 0,};
1334         u8 final_delay, final_maxlen;
1335         int cmd_err;
1336         int i;
1337
1338         sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1339         for (i = 0 ; i < PAD_DELAY_MAX; i++) {
1340                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1341                               MSDC_PAD_TUNE_CMDRDLY, i);
1342                 mmc_send_tuning(mmc, opcode, &cmd_err);
1343                 if (!cmd_err)
1344                         rise_delay |= (1 << i);
1345         }
1346         final_rise_delay = get_best_delay(host, rise_delay);
1347         /* if rising edge has enough margin, then do not scan falling edge */
1348         if (final_rise_delay.maxlen >= 10 ||
1349             (final_rise_delay.start == 0 && final_rise_delay.maxlen >= 4))
1350                 goto skip_fall;
1351
1352         sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1353         for (i = 0; i < PAD_DELAY_MAX; i++) {
1354                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1355                               MSDC_PAD_TUNE_CMDRDLY, i);
1356                 mmc_send_tuning(mmc, opcode, &cmd_err);
1357                 if (!cmd_err)
1358                         fall_delay |= (1 << i);
1359         }
1360         final_fall_delay = get_best_delay(host, fall_delay);
1361
1362 skip_fall:
1363         final_maxlen = max(final_rise_delay.maxlen, final_fall_delay.maxlen);
1364         if (final_maxlen == final_rise_delay.maxlen) {
1365                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1366                 sdr_set_field(host->base + MSDC_PAD_TUNE, MSDC_PAD_TUNE_CMDRDLY,
1367                               final_rise_delay.final_phase);
1368                 final_delay = final_rise_delay.final_phase;
1369         } else {
1370                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1371                 sdr_set_field(host->base + MSDC_PAD_TUNE, MSDC_PAD_TUNE_CMDRDLY,
1372                               final_fall_delay.final_phase);
1373                 final_delay = final_fall_delay.final_phase;
1374         }
1375
1376         return final_delay == 0xff ? -EIO : 0;
1377 }
1378
1379 static int msdc_tune_data(struct mmc_host *mmc, u32 opcode)
1380 {
1381         struct msdc_host *host = mmc_priv(mmc);
1382         u32 rise_delay = 0, fall_delay = 0;
1383         struct msdc_delay_phase final_rise_delay, final_fall_delay = { 0,};
1384         u8 final_delay, final_maxlen;
1385         int i, ret;
1386
1387         sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1388         sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1389         for (i = 0 ; i < PAD_DELAY_MAX; i++) {
1390                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1391                               MSDC_PAD_TUNE_DATRRDLY, i);
1392                 ret = mmc_send_tuning(mmc, opcode, NULL);
1393                 if (!ret)
1394                         rise_delay |= (1 << i);
1395         }
1396         final_rise_delay = get_best_delay(host, rise_delay);
1397         /* if rising edge has enough margin, then do not scan falling edge */
1398         if (final_rise_delay.maxlen >= 10 ||
1399             (final_rise_delay.start == 0 && final_rise_delay.maxlen >= 4))
1400                 goto skip_fall;
1401
1402         sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1403         sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1404         for (i = 0; i < PAD_DELAY_MAX; i++) {
1405                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1406                               MSDC_PAD_TUNE_DATRRDLY, i);
1407                 ret = mmc_send_tuning(mmc, opcode, NULL);
1408                 if (!ret)
1409                         fall_delay |= (1 << i);
1410         }
1411         final_fall_delay = get_best_delay(host, fall_delay);
1412
1413 skip_fall:
1414         final_maxlen = max(final_rise_delay.maxlen, final_fall_delay.maxlen);
1415         if (final_maxlen == final_rise_delay.maxlen) {
1416                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1417                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1418                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1419                               MSDC_PAD_TUNE_DATRRDLY,
1420                               final_rise_delay.final_phase);
1421                 final_delay = final_rise_delay.final_phase;
1422         } else {
1423                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1424                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1425                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1426                               MSDC_PAD_TUNE_DATRRDLY,
1427                               final_fall_delay.final_phase);
1428                 final_delay = final_fall_delay.final_phase;
1429         }
1430
1431         return final_delay == 0xff ? -EIO : 0;
1432 }
1433
1434 static int msdc_execute_tuning(struct mmc_host *mmc, u32 opcode)
1435 {
1436         struct msdc_host *host = mmc_priv(mmc);
1437         int ret;
1438
1439         ret = msdc_tune_response(mmc, opcode);
1440         if (ret == -EIO) {
1441                 dev_err(host->dev, "Tune response fail!\n");
1442                 return ret;
1443         }
1444         if (host->hs400_mode == false) {
1445                 ret = msdc_tune_data(mmc, opcode);
1446                 if (ret == -EIO)
1447                         dev_err(host->dev, "Tune data fail!\n");
1448         }
1449
1450         host->saved_tune_para.iocon = readl(host->base + MSDC_IOCON);
1451         host->saved_tune_para.pad_tune = readl(host->base + MSDC_PAD_TUNE);
1452         return ret;
1453 }
1454
1455 static int msdc_prepare_hs400_tuning(struct mmc_host *mmc, struct mmc_ios *ios)
1456 {
1457         struct msdc_host *host = mmc_priv(mmc);
1458         host->hs400_mode = true;
1459
1460         writel(host->hs400_ds_delay, host->base + PAD_DS_TUNE);
1461         return 0;
1462 }
1463
1464 static void msdc_hw_reset(struct mmc_host *mmc)
1465 {
1466         struct msdc_host *host = mmc_priv(mmc);
1467
1468         sdr_set_bits(host->base + EMMC_IOCON, 1);
1469         udelay(10); /* 10us is enough */
1470         sdr_clr_bits(host->base + EMMC_IOCON, 1);
1471 }
1472
1473 static struct mmc_host_ops mt_msdc_ops = {
1474         .post_req = msdc_post_req,
1475         .pre_req = msdc_pre_req,
1476         .request = msdc_ops_request,
1477         .set_ios = msdc_ops_set_ios,
1478         .get_ro = mmc_gpio_get_ro,
1479         .start_signal_voltage_switch = msdc_ops_switch_volt,
1480         .card_busy = msdc_card_busy,
1481         .execute_tuning = msdc_execute_tuning,
1482         .prepare_hs400_tuning = msdc_prepare_hs400_tuning,
1483         .hw_reset = msdc_hw_reset,
1484 };
1485
1486 static int msdc_drv_probe(struct platform_device *pdev)
1487 {
1488         struct mmc_host *mmc;
1489         struct msdc_host *host;
1490         struct resource *res;
1491         int ret;
1492
1493         if (!pdev->dev.of_node) {
1494                 dev_err(&pdev->dev, "No DT found\n");
1495                 return -EINVAL;
1496         }
1497         /* Allocate MMC host for this device */
1498         mmc = mmc_alloc_host(sizeof(struct msdc_host), &pdev->dev);
1499         if (!mmc)
1500                 return -ENOMEM;
1501
1502         host = mmc_priv(mmc);
1503         ret = mmc_of_parse(mmc);
1504         if (ret)
1505                 goto host_free;
1506
1507         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1508         host->base = devm_ioremap_resource(&pdev->dev, res);
1509         if (IS_ERR(host->base)) {
1510                 ret = PTR_ERR(host->base);
1511                 goto host_free;
1512         }
1513
1514         ret = mmc_regulator_get_supply(mmc);
1515         if (ret == -EPROBE_DEFER)
1516                 goto host_free;
1517
1518         host->src_clk = devm_clk_get(&pdev->dev, "source");
1519         if (IS_ERR(host->src_clk)) {
1520                 ret = PTR_ERR(host->src_clk);
1521                 goto host_free;
1522         }
1523
1524         host->h_clk = devm_clk_get(&pdev->dev, "hclk");
1525         if (IS_ERR(host->h_clk)) {
1526                 ret = PTR_ERR(host->h_clk);
1527                 goto host_free;
1528         }
1529
1530         host->irq = platform_get_irq(pdev, 0);
1531         if (host->irq < 0) {
1532                 ret = -EINVAL;
1533                 goto host_free;
1534         }
1535
1536         host->pinctrl = devm_pinctrl_get(&pdev->dev);
1537         if (IS_ERR(host->pinctrl)) {
1538                 ret = PTR_ERR(host->pinctrl);
1539                 dev_err(&pdev->dev, "Cannot find pinctrl!\n");
1540                 goto host_free;
1541         }
1542
1543         host->pins_default = pinctrl_lookup_state(host->pinctrl, "default");
1544         if (IS_ERR(host->pins_default)) {
1545                 ret = PTR_ERR(host->pins_default);
1546                 dev_err(&pdev->dev, "Cannot find pinctrl default!\n");
1547                 goto host_free;
1548         }
1549
1550         host->pins_uhs = pinctrl_lookup_state(host->pinctrl, "state_uhs");
1551         if (IS_ERR(host->pins_uhs)) {
1552                 ret = PTR_ERR(host->pins_uhs);
1553                 dev_err(&pdev->dev, "Cannot find pinctrl uhs!\n");
1554                 goto host_free;
1555         }
1556
1557         if (!of_property_read_u32(pdev->dev.of_node, "hs400-ds-delay",
1558                                   &host->hs400_ds_delay))
1559                 dev_dbg(&pdev->dev, "hs400-ds-delay: %x\n",
1560                         host->hs400_ds_delay);
1561
1562         host->dev = &pdev->dev;
1563         host->mmc = mmc;
1564         host->src_clk_freq = clk_get_rate(host->src_clk);
1565         /* Set host parameters to mmc */
1566         mmc->ops = &mt_msdc_ops;
1567         mmc->f_min = DIV_ROUND_UP(host->src_clk_freq, 4 * 255);
1568
1569         mmc->caps |= MMC_CAP_ERASE | MMC_CAP_CMD23;
1570         /* MMC core transfer sizes tunable parameters */
1571         mmc->max_segs = MAX_BD_NUM;
1572         mmc->max_seg_size = BDMA_DESC_BUFLEN;
1573         mmc->max_blk_size = 2048;
1574         mmc->max_req_size = 512 * 1024;
1575         mmc->max_blk_count = mmc->max_req_size / 512;
1576         host->dma_mask = DMA_BIT_MASK(32);
1577         mmc_dev(mmc)->dma_mask = &host->dma_mask;
1578
1579         host->timeout_clks = 3 * 1048576;
1580         host->dma.gpd = dma_alloc_coherent(&pdev->dev,
1581                                 2 * sizeof(struct mt_gpdma_desc),
1582                                 &host->dma.gpd_addr, GFP_KERNEL);
1583         host->dma.bd = dma_alloc_coherent(&pdev->dev,
1584                                 MAX_BD_NUM * sizeof(struct mt_bdma_desc),
1585                                 &host->dma.bd_addr, GFP_KERNEL);
1586         if (!host->dma.gpd || !host->dma.bd) {
1587                 ret = -ENOMEM;
1588                 goto release_mem;
1589         }
1590         msdc_init_gpd_bd(host, &host->dma);
1591         INIT_DELAYED_WORK(&host->req_timeout, msdc_request_timeout);
1592         spin_lock_init(&host->lock);
1593
1594         platform_set_drvdata(pdev, mmc);
1595         msdc_ungate_clock(host);
1596         msdc_init_hw(host);
1597
1598         ret = devm_request_irq(&pdev->dev, host->irq, msdc_irq,
1599                 IRQF_TRIGGER_LOW | IRQF_ONESHOT, pdev->name, host);
1600         if (ret)
1601                 goto release;
1602
1603         pm_runtime_set_active(host->dev);
1604         pm_runtime_set_autosuspend_delay(host->dev, MTK_MMC_AUTOSUSPEND_DELAY);
1605         pm_runtime_use_autosuspend(host->dev);
1606         pm_runtime_enable(host->dev);
1607         ret = mmc_add_host(mmc);
1608
1609         if (ret)
1610                 goto end;
1611
1612         return 0;
1613 end:
1614         pm_runtime_disable(host->dev);
1615 release:
1616         platform_set_drvdata(pdev, NULL);
1617         msdc_deinit_hw(host);
1618         msdc_gate_clock(host);
1619 release_mem:
1620         if (host->dma.gpd)
1621                 dma_free_coherent(&pdev->dev,
1622                         2 * sizeof(struct mt_gpdma_desc),
1623                         host->dma.gpd, host->dma.gpd_addr);
1624         if (host->dma.bd)
1625                 dma_free_coherent(&pdev->dev,
1626                         MAX_BD_NUM * sizeof(struct mt_bdma_desc),
1627                         host->dma.bd, host->dma.bd_addr);
1628 host_free:
1629         mmc_free_host(mmc);
1630
1631         return ret;
1632 }
1633
1634 static int msdc_drv_remove(struct platform_device *pdev)
1635 {
1636         struct mmc_host *mmc;
1637         struct msdc_host *host;
1638
1639         mmc = platform_get_drvdata(pdev);
1640         host = mmc_priv(mmc);
1641
1642         pm_runtime_get_sync(host->dev);
1643
1644         platform_set_drvdata(pdev, NULL);
1645         mmc_remove_host(host->mmc);
1646         msdc_deinit_hw(host);
1647         msdc_gate_clock(host);
1648
1649         pm_runtime_disable(host->dev);
1650         pm_runtime_put_noidle(host->dev);
1651         dma_free_coherent(&pdev->dev,
1652                         sizeof(struct mt_gpdma_desc),
1653                         host->dma.gpd, host->dma.gpd_addr);
1654         dma_free_coherent(&pdev->dev, MAX_BD_NUM * sizeof(struct mt_bdma_desc),
1655                         host->dma.bd, host->dma.bd_addr);
1656
1657         mmc_free_host(host->mmc);
1658
1659         return 0;
1660 }
1661
1662 #ifdef CONFIG_PM
1663 static void msdc_save_reg(struct msdc_host *host)
1664 {
1665         host->save_para.msdc_cfg = readl(host->base + MSDC_CFG);
1666         host->save_para.iocon = readl(host->base + MSDC_IOCON);
1667         host->save_para.sdc_cfg = readl(host->base + SDC_CFG);
1668         host->save_para.pad_tune = readl(host->base + MSDC_PAD_TUNE);
1669         host->save_para.patch_bit0 = readl(host->base + MSDC_PATCH_BIT);
1670         host->save_para.patch_bit1 = readl(host->base + MSDC_PATCH_BIT1);
1671         host->save_para.pad_ds_tune = readl(host->base + PAD_DS_TUNE);
1672         host->save_para.emmc50_cfg0 = readl(host->base + EMMC50_CFG0);
1673 }
1674
1675 static void msdc_restore_reg(struct msdc_host *host)
1676 {
1677         writel(host->save_para.msdc_cfg, host->base + MSDC_CFG);
1678         writel(host->save_para.iocon, host->base + MSDC_IOCON);
1679         writel(host->save_para.sdc_cfg, host->base + SDC_CFG);
1680         writel(host->save_para.pad_tune, host->base + MSDC_PAD_TUNE);
1681         writel(host->save_para.patch_bit0, host->base + MSDC_PATCH_BIT);
1682         writel(host->save_para.patch_bit1, host->base + MSDC_PATCH_BIT1);
1683         writel(host->save_para.pad_ds_tune, host->base + PAD_DS_TUNE);
1684         writel(host->save_para.emmc50_cfg0, host->base + EMMC50_CFG0);
1685 }
1686
1687 static int msdc_runtime_suspend(struct device *dev)
1688 {
1689         struct mmc_host *mmc = dev_get_drvdata(dev);
1690         struct msdc_host *host = mmc_priv(mmc);
1691
1692         msdc_save_reg(host);
1693         msdc_gate_clock(host);
1694         return 0;
1695 }
1696
1697 static int msdc_runtime_resume(struct device *dev)
1698 {
1699         struct mmc_host *mmc = dev_get_drvdata(dev);
1700         struct msdc_host *host = mmc_priv(mmc);
1701
1702         msdc_ungate_clock(host);
1703         msdc_restore_reg(host);
1704         return 0;
1705 }
1706 #endif
1707
1708 static const struct dev_pm_ops msdc_dev_pm_ops = {
1709         SET_SYSTEM_SLEEP_PM_OPS(pm_runtime_force_suspend,
1710                                 pm_runtime_force_resume)
1711         SET_RUNTIME_PM_OPS(msdc_runtime_suspend, msdc_runtime_resume, NULL)
1712 };
1713
1714 static const struct of_device_id msdc_of_ids[] = {
1715         {   .compatible = "mediatek,mt8135-mmc", },
1716         {}
1717 };
1718
1719 static struct platform_driver mt_msdc_driver = {
1720         .probe = msdc_drv_probe,
1721         .remove = msdc_drv_remove,
1722         .driver = {
1723                 .name = "mtk-msdc",
1724                 .of_match_table = msdc_of_ids,
1725                 .pm = &msdc_dev_pm_ops,
1726         },
1727 };
1728
1729 module_platform_driver(mt_msdc_driver);
1730 MODULE_LICENSE("GPL v2");
1731 MODULE_DESCRIPTION("MediaTek SD/MMC Card Driver");