drivers/mmc/host/mtk-sd.c

   1 /*
   2  * Copyright (c) 2014-2015 MediaTek Inc.
   3  * Author: Chaotian.Jing <chaotian.jing@mediatek.com>
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License version 2 as
   7  * published by the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  */
  14
  15 #include <linux/module.h>
  16 #include <linux/clk.h>
  17 #include <linux/delay.h>
  18 #include <linux/dma-mapping.h>
  19 #include <linux/ioport.h>
  20 #include <linux/irq.h>
  21 #include <linux/of_address.h>
  22 #include <linux/of_device.h>
  23 #include <linux/of_irq.h>
  24 #include <linux/of_gpio.h>
  25 #include <linux/pinctrl/consumer.h>
  26 #include <linux/platform_device.h>
  27 #include <linux/pm.h>
  28 #include <linux/pm_runtime.h>
  29 #include <linux/regulator/consumer.h>
  30 #include <linux/slab.h>
  31 #include <linux/spinlock.h>
  32 #include <linux/interrupt.h>
  33
  34 #include <linux/mmc/card.h>
  35 #include <linux/mmc/core.h>
  36 #include <linux/mmc/host.h>
  37 #include <linux/mmc/mmc.h>
  38 #include <linux/mmc/sd.h>
  39 #include <linux/mmc/sdio.h>
  40 #include <linux/mmc/slot-gpio.h>
  41
  42 #define MAX_BD_NUM          1024
  43
  44 /*--------------------------------------------------------------------------*/
  45 /* Common Definition                                                        */
  46 /*--------------------------------------------------------------------------*/
  47 #define MSDC_BUS_1BITS          0x0
  48 #define MSDC_BUS_4BITS          0x1
  49 #define MSDC_BUS_8BITS          0x2
  50
  51 #define MSDC_BURST_64B          0x6
  52
  53 /*--------------------------------------------------------------------------*/
  54 /* Register Offset                                                          */
  55 /*--------------------------------------------------------------------------*/
  56 #define MSDC_CFG         0x0
  57 #define MSDC_IOCON       0x04
  58 #define MSDC_PS          0x08
  59 #define MSDC_INT         0x0c
  60 #define MSDC_INTEN       0x10
  61 #define MSDC_FIFOCS      0x14
  62 #define SDC_CFG          0x30
  63 #define SDC_CMD          0x34
  64 #define SDC_ARG          0x38
  65 #define SDC_STS          0x3c
  66 #define SDC_RESP0        0x40
  67 #define SDC_RESP1        0x44
  68 #define SDC_RESP2        0x48
  69 #define SDC_RESP3        0x4c
  70 #define SDC_BLK_NUM      0x50
  71 #define SDC_ADV_CFG0     0x64
  72 #define EMMC_IOCON       0x7c
  73 #define SDC_ACMD_RESP    0x80
  74 #define DMA_SA_H4BIT     0x8c
  75 #define MSDC_DMA_SA      0x90
  76 #define MSDC_DMA_CTRL    0x98
  77 #define MSDC_DMA_CFG     0x9c
  78 #define MSDC_PATCH_BIT   0xb0
  79 #define MSDC_PATCH_BIT1  0xb4
  80 #define MSDC_PATCH_BIT2  0xb8
  81 #define MSDC_PAD_TUNE    0xec
  82 #define MSDC_PAD_TUNE0   0xf0
  83 #define PAD_DS_TUNE      0x188
  84 #define PAD_CMD_TUNE     0x18c
  85 #define EMMC50_CFG0      0x208
  86 #define EMMC50_CFG3      0x220
  87 #define SDC_FIFO_CFG     0x228
  88
  89 /*--------------------------------------------------------------------------*/
  90 /* Register Mask                                                            */
  91 /*--------------------------------------------------------------------------*/
  92
  93 /* MSDC_CFG mask */
  94 #define MSDC_CFG_MODE           (0x1 << 0)      /* RW */
  95 #define MSDC_CFG_CKPDN          (0x1 << 1)      /* RW */
  96 #define MSDC_CFG_RST            (0x1 << 2)      /* RW */
  97 #define MSDC_CFG_PIO            (0x1 << 3)      /* RW */
  98 #define MSDC_CFG_CKDRVEN        (0x1 << 4)      /* RW */
  99 #define MSDC_CFG_BV18SDT        (0x1 << 5)      /* RW */
 100 #define MSDC_CFG_BV18PSS        (0x1 << 6)      /* R  */
 101 #define MSDC_CFG_CKSTB          (0x1 << 7)      /* R  */
 102 #define MSDC_CFG_CKDIV          (0xff << 8)     /* RW */
 103 #define MSDC_CFG_CKMOD          (0x3 << 16)     /* RW */
 104 #define MSDC_CFG_HS400_CK_MODE  (0x1 << 18)     /* RW */
 105 #define MSDC_CFG_HS400_CK_MODE_EXTRA  (0x1 << 22)       /* RW */
 106 #define MSDC_CFG_CKDIV_EXTRA    (0xfff << 8)    /* RW */
 107 #define MSDC_CFG_CKMOD_EXTRA    (0x3 << 20)     /* RW */
 108
 109 /* MSDC_IOCON mask */
 110 #define MSDC_IOCON_SDR104CKS    (0x1 << 0)      /* RW */
 111 #define MSDC_IOCON_RSPL         (0x1 << 1)      /* RW */
 112 #define MSDC_IOCON_DSPL         (0x1 << 2)      /* RW */
 113 #define MSDC_IOCON_DDLSEL       (0x1 << 3)      /* RW */
 114 #define MSDC_IOCON_DDR50CKD     (0x1 << 4)      /* RW */
 115 #define MSDC_IOCON_DSPLSEL      (0x1 << 5)      /* RW */
 116 #define MSDC_IOCON_W_DSPL       (0x1 << 8)      /* RW */
 117 #define MSDC_IOCON_D0SPL        (0x1 << 16)     /* RW */
 118 #define MSDC_IOCON_D1SPL        (0x1 << 17)     /* RW */
 119 #define MSDC_IOCON_D2SPL        (0x1 << 18)     /* RW */
 120 #define MSDC_IOCON_D3SPL        (0x1 << 19)     /* RW */
 121 #define MSDC_IOCON_D4SPL        (0x1 << 20)     /* RW */
 122 #define MSDC_IOCON_D5SPL        (0x1 << 21)     /* RW */
 123 #define MSDC_IOCON_D6SPL        (0x1 << 22)     /* RW */
 124 #define MSDC_IOCON_D7SPL        (0x1 << 23)     /* RW */
 125 #define MSDC_IOCON_RISCSZ       (0x3 << 24)     /* RW */
 126
 127 /* MSDC_PS mask */
 128 #define MSDC_PS_CDEN            (0x1 << 0)      /* RW */
 129 #define MSDC_PS_CDSTS           (0x1 << 1)      /* R  */
 130 #define MSDC_PS_CDDEBOUNCE      (0xf << 12)     /* RW */
 131 #define MSDC_PS_DAT             (0xff << 16)    /* R  */
 132 #define MSDC_PS_CMD             (0x1 << 24)     /* R  */
 133 #define MSDC_PS_WP              (0x1 << 31)     /* R  */
 134
 135 /* MSDC_INT mask */
 136 #define MSDC_INT_MMCIRQ         (0x1 << 0)      /* W1C */
 137 #define MSDC_INT_CDSC           (0x1 << 1)      /* W1C */
 138 #define MSDC_INT_ACMDRDY        (0x1 << 3)      /* W1C */
 139 #define MSDC_INT_ACMDTMO        (0x1 << 4)      /* W1C */
 140 #define MSDC_INT_ACMDCRCERR     (0x1 << 5)      /* W1C */
 141 #define MSDC_INT_DMAQ_EMPTY     (0x1 << 6)      /* W1C */
 142 #define MSDC_INT_SDIOIRQ        (0x1 << 7)      /* W1C */
 143 #define MSDC_INT_CMDRDY         (0x1 << 8)      /* W1C */
 144 #define MSDC_INT_CMDTMO         (0x1 << 9)      /* W1C */
 145 #define MSDC_INT_RSPCRCERR      (0x1 << 10)     /* W1C */
 146 #define MSDC_INT_CSTA           (0x1 << 11)     /* R */
 147 #define MSDC_INT_XFER_COMPL     (0x1 << 12)     /* W1C */
 148 #define MSDC_INT_DXFER_DONE     (0x1 << 13)     /* W1C */
 149 #define MSDC_INT_DATTMO         (0x1 << 14)     /* W1C */
 150 #define MSDC_INT_DATCRCERR      (0x1 << 15)     /* W1C */
 151 #define MSDC_INT_ACMD19_DONE    (0x1 << 16)     /* W1C */
 152 #define MSDC_INT_DMA_BDCSERR    (0x1 << 17)     /* W1C */
 153 #define MSDC_INT_DMA_GPDCSERR   (0x1 << 18)     /* W1C */
 154 #define MSDC_INT_DMA_PROTECT    (0x1 << 19)     /* W1C */
 155
 156 /* MSDC_INTEN mask */
 157 #define MSDC_INTEN_MMCIRQ       (0x1 << 0)      /* RW */
 158 #define MSDC_INTEN_CDSC         (0x1 << 1)      /* RW */
 159 #define MSDC_INTEN_ACMDRDY      (0x1 << 3)      /* RW */
 160 #define MSDC_INTEN_ACMDTMO      (0x1 << 4)      /* RW */
 161 #define MSDC_INTEN_ACMDCRCERR   (0x1 << 5)      /* RW */
 162 #define MSDC_INTEN_DMAQ_EMPTY   (0x1 << 6)      /* RW */
 163 #define MSDC_INTEN_SDIOIRQ      (0x1 << 7)      /* RW */
 164 #define MSDC_INTEN_CMDRDY       (0x1 << 8)      /* RW */
 165 #define MSDC_INTEN_CMDTMO       (0x1 << 9)      /* RW */
 166 #define MSDC_INTEN_RSPCRCERR    (0x1 << 10)     /* RW */
 167 #define MSDC_INTEN_CSTA         (0x1 << 11)     /* RW */
 168 #define MSDC_INTEN_XFER_COMPL   (0x1 << 12)     /* RW */
 169 #define MSDC_INTEN_DXFER_DONE   (0x1 << 13)     /* RW */
 170 #define MSDC_INTEN_DATTMO       (0x1 << 14)     /* RW */
 171 #define MSDC_INTEN_DATCRCERR    (0x1 << 15)     /* RW */
 172 #define MSDC_INTEN_ACMD19_DONE  (0x1 << 16)     /* RW */
 173 #define MSDC_INTEN_DMA_BDCSERR  (0x1 << 17)     /* RW */
 174 #define MSDC_INTEN_DMA_GPDCSERR (0x1 << 18)     /* RW */
 175 #define MSDC_INTEN_DMA_PROTECT  (0x1 << 19)     /* RW */
 176
 177 /* MSDC_FIFOCS mask */
 178 #define MSDC_FIFOCS_RXCNT       (0xff << 0)     /* R */
 179 #define MSDC_FIFOCS_TXCNT       (0xff << 16)    /* R */
 180 #define MSDC_FIFOCS_CLR         (0x1 << 31)     /* RW */
 181
 182 /* SDC_CFG mask */
 183 #define SDC_CFG_SDIOINTWKUP     (0x1 << 0)      /* RW */
 184 #define SDC_CFG_INSWKUP         (0x1 << 1)      /* RW */
 185 #define SDC_CFG_BUSWIDTH        (0x3 << 16)     /* RW */
 186 #define SDC_CFG_SDIO            (0x1 << 19)     /* RW */
 187 #define SDC_CFG_SDIOIDE         (0x1 << 20)     /* RW */
 188 #define SDC_CFG_INTATGAP        (0x1 << 21)     /* RW */
 189 #define SDC_CFG_DTOC            (0xff << 24)    /* RW */
 190
 191 /* SDC_STS mask */
 192 #define SDC_STS_SDCBUSY         (0x1 << 0)      /* RW */
 193 #define SDC_STS_CMDBUSY         (0x1 << 1)      /* RW */
 194 #define SDC_STS_SWR_COMPL       (0x1 << 31)     /* RW */
 195
 196 /* SDC_ADV_CFG0 mask */
 197 #define SDC_RX_ENHANCE_EN       (0x1 << 20)     /* RW */
 198
 199 /* DMA_SA_H4BIT mask */
 200 #define DMA_ADDR_HIGH_4BIT      (0xf << 0)      /* RW */
 201
 202 /* MSDC_DMA_CTRL mask */
 203 #define MSDC_DMA_CTRL_START     (0x1 << 0)      /* W */
 204 #define MSDC_DMA_CTRL_STOP      (0x1 << 1)      /* W */
 205 #define MSDC_DMA_CTRL_RESUME    (0x1 << 2)      /* W */
 206 #define MSDC_DMA_CTRL_MODE      (0x1 << 8)      /* RW */
 207 #define MSDC_DMA_CTRL_LASTBUF   (0x1 << 10)     /* RW */
 208 #define MSDC_DMA_CTRL_BRUSTSZ   (0x7 << 12)     /* RW */
 209
 210 /* MSDC_DMA_CFG mask */
 211 #define MSDC_DMA_CFG_STS        (0x1 << 0)      /* R */
 212 #define MSDC_DMA_CFG_DECSEN     (0x1 << 1)      /* RW */
 213 #define MSDC_DMA_CFG_AHBHPROT2  (0x2 << 8)      /* RW */
 214 #define MSDC_DMA_CFG_ACTIVEEN   (0x2 << 12)     /* RW */
 215 #define MSDC_DMA_CFG_CS12B16B   (0x1 << 16)     /* RW */
 216
 217 /* MSDC_PATCH_BIT mask */
 218 #define MSDC_PATCH_BIT_ODDSUPP    (0x1 <<  1)   /* RW */
 219 #define MSDC_INT_DAT_LATCH_CK_SEL (0x7 <<  7)
 220 #define MSDC_CKGEN_MSDC_DLY_SEL   (0x1f << 10)
 221 #define MSDC_PATCH_BIT_IODSSEL    (0x1 << 16)   /* RW */
 222 #define MSDC_PATCH_BIT_IOINTSEL   (0x1 << 17)   /* RW */
 223 #define MSDC_PATCH_BIT_BUSYDLY    (0xf << 18)   /* RW */
 224 #define MSDC_PATCH_BIT_WDOD       (0xf << 22)   /* RW */
 225 #define MSDC_PATCH_BIT_IDRTSEL    (0x1 << 26)   /* RW */
 226 #define MSDC_PATCH_BIT_CMDFSEL    (0x1 << 27)   /* RW */
 227 #define MSDC_PATCH_BIT_INTDLSEL   (0x1 << 28)   /* RW */
 228 #define MSDC_PATCH_BIT_SPCPUSH    (0x1 << 29)   /* RW */
 229 #define MSDC_PATCH_BIT_DECRCTMO   (0x1 << 30)   /* RW */
 230
 231 #define MSDC_PATCH_BIT1_CMDTA     (0x7 << 3)    /* RW */
 232 #define MSDC_PATCH_BIT1_STOP_DLY  (0xf << 8)    /* RW */
 233
 234 #define MSDC_PATCH_BIT2_CFGRESP   (0x1 << 15)   /* RW */
 235 #define MSDC_PATCH_BIT2_CFGCRCSTS (0x1 << 28)   /* RW */
 236 #define MSDC_PB2_SUPPORT_64G      (0x1 << 1)    /* RW */
 237 #define MSDC_PB2_RESPWAIT         (0x3 << 2)    /* RW */
 238 #define MSDC_PB2_RESPSTSENSEL     (0x7 << 16)   /* RW */
 239 #define MSDC_PB2_CRCSTSENSEL      (0x7 << 29)   /* RW */
 240
 241 #define MSDC_PAD_TUNE_DATWRDLY    (0x1f <<  0)  /* RW */
 242 #define MSDC_PAD_TUNE_DATRRDLY    (0x1f <<  8)  /* RW */
 243 #define MSDC_PAD_TUNE_CMDRDLY     (0x1f << 16)  /* RW */
 244 #define MSDC_PAD_TUNE_CMDRRDLY    (0x1f << 22)  /* RW */
 245 #define MSDC_PAD_TUNE_CLKTDLY     (0x1f << 27)  /* RW */
 246 #define MSDC_PAD_TUNE_RXDLYSEL    (0x1 << 15)   /* RW */
 247 #define MSDC_PAD_TUNE_RD_SEL      (0x1 << 13)   /* RW */
 248 #define MSDC_PAD_TUNE_CMD_SEL     (0x1 << 21)   /* RW */
 249
 250 #define PAD_DS_TUNE_DLY1          (0x1f << 2)   /* RW */
 251 #define PAD_DS_TUNE_DLY2          (0x1f << 7)   /* RW */
 252 #define PAD_DS_TUNE_DLY3          (0x1f << 12)  /* RW */
 253
 254 #define PAD_CMD_TUNE_RX_DLY3      (0x1f << 1)  /* RW */
 255
 256 #define EMMC50_CFG_PADCMD_LATCHCK (0x1 << 0)   /* RW */
 257 #define EMMC50_CFG_CRCSTS_EDGE    (0x1 << 3)   /* RW */
 258 #define EMMC50_CFG_CFCSTS_SEL     (0x1 << 4)   /* RW */
 259
 260 #define EMMC50_CFG3_OUTS_WR       (0x1f << 0)  /* RW */
 261
 262 #define SDC_FIFO_CFG_WRVALIDSEL   (0x1 << 24)  /* RW */
 263 #define SDC_FIFO_CFG_RDVALIDSEL   (0x1 << 25)  /* RW */
 264
 265 #define REQ_CMD_EIO  (0x1 << 0)
 266 #define REQ_CMD_TMO  (0x1 << 1)
 267 #define REQ_DAT_ERR  (0x1 << 2)
 268 #define REQ_STOP_EIO (0x1 << 3)
 269 #define REQ_STOP_TMO (0x1 << 4)
 270 #define REQ_CMD_BUSY (0x1 << 5)
 271
 272 #define MSDC_PREPARE_FLAG (0x1 << 0)
 273 #define MSDC_ASYNC_FLAG (0x1 << 1)
 274 #define MSDC_MMAP_FLAG (0x1 << 2)
 275
 276 #define MTK_MMC_AUTOSUSPEND_DELAY       50
 277 #define CMD_TIMEOUT         (HZ/10 * 5) /* 100ms x5 */
 278 #define DAT_TIMEOUT         (HZ    * 5) /* 1000ms x5 */
 279
 280 #define PAD_DELAY_MAX   32 /* PAD delay cells */
 281 /*--------------------------------------------------------------------------*/
 282 /* Descriptor Structure                                                     */
 283 /*--------------------------------------------------------------------------*/
 284 struct mt_gpdma_desc {
 285         u32 gpd_info;
 286 #define GPDMA_DESC_HWO          (0x1 << 0)
 287 #define GPDMA_DESC_BDP          (0x1 << 1)
 288 #define GPDMA_DESC_CHECKSUM     (0xff << 8) /* bit8 ~ bit15 */
 289 #define GPDMA_DESC_INT          (0x1 << 16)
 290 #define GPDMA_DESC_NEXT_H4      (0xf << 24)
 291 #define GPDMA_DESC_PTR_H4       (0xf << 28)
 292         u32 next;
 293         u32 ptr;
 294         u32 gpd_data_len;
 295 #define GPDMA_DESC_BUFLEN       (0xffff) /* bit0 ~ bit15 */
 296 #define GPDMA_DESC_EXTLEN       (0xff << 16) /* bit16 ~ bit23 */
 297         u32 arg;
 298         u32 blknum;
 299         u32 cmd;
 300 };
 301
 302 struct mt_bdma_desc {
 303         u32 bd_info;
 304 #define BDMA_DESC_EOL           (0x1 << 0)
 305 #define BDMA_DESC_CHECKSUM      (0xff << 8) /* bit8 ~ bit15 */
 306 #define BDMA_DESC_BLKPAD        (0x1 << 17)
 307 #define BDMA_DESC_DWPAD         (0x1 << 18)
 308 #define BDMA_DESC_NEXT_H4       (0xf << 24)
 309 #define BDMA_DESC_PTR_H4        (0xf << 28)
 310         u32 next;
 311         u32 ptr;
 312         u32 bd_data_len;
 313 #define BDMA_DESC_BUFLEN        (0xffff) /* bit0 ~ bit15 */
 314 };
 315
 316 struct msdc_dma {
 317         struct scatterlist *sg; /* I/O scatter list */
 318         struct mt_gpdma_desc *gpd;              /* pointer to gpd array */
 319         struct mt_bdma_desc *bd;                /* pointer to bd array */
 320         dma_addr_t gpd_addr;    /* the physical address of gpd array */
 321         dma_addr_t bd_addr;     /* the physical address of bd array */
 322 };
 323
 324 struct msdc_save_para {
 325         u32 msdc_cfg;
 326         u32 iocon;
 327         u32 sdc_cfg;
 328         u32 pad_tune;
 329         u32 patch_bit0;
 330         u32 patch_bit1;
 331         u32 patch_bit2;
 332         u32 pad_ds_tune;
 333         u32 pad_cmd_tune;
 334         u32 emmc50_cfg0;
 335         u32 emmc50_cfg3;
 336         u32 sdc_fifo_cfg;
 337 };
 338
 339 struct mtk_mmc_compatible {
 340         u8 clk_div_bits;
 341         bool hs400_tune; /* only used for MT8173 */
 342         u32 pad_tune_reg;
 343         bool async_fifo;
 344         bool data_tune;
 345         bool busy_check;
 346         bool stop_clk_fix;
 347         bool enhance_rx;
 348         bool support_64g;
 349 };
 350
 351 struct msdc_tune_para {
 352         u32 iocon;
 353         u32 pad_tune;
 354         u32 pad_cmd_tune;
 355 };
 356
 357 struct msdc_delay_phase {
 358         u8 maxlen;
 359         u8 start;
 360         u8 final_phase;
 361 };
 362
 363 struct msdc_host {
 364         struct device *dev;
 365         const struct mtk_mmc_compatible *dev_comp;
 366         struct mmc_host *mmc;   /* mmc structure */
 367         int cmd_rsp;
 368
 369         spinlock_t lock;
 370         struct mmc_request *mrq;
 371         struct mmc_command *cmd;
 372         struct mmc_data *data;
 373         int error;
 374
 375         void __iomem *base;             /* host base address */
 376
 377         struct msdc_dma dma;    /* dma channel */
 378         u64 dma_mask;
 379
 380         u32 timeout_ns;         /* data timeout ns */
 381         u32 timeout_clks;       /* data timeout clks */
 382
 383         struct pinctrl *pinctrl;
 384         struct pinctrl_state *pins_default;
 385         struct pinctrl_state *pins_uhs;
 386         struct delayed_work req_timeout;
 387         int irq;                /* host interrupt */
 388
 389         struct clk *src_clk;    /* msdc source clock */
 390         struct clk *h_clk;      /* msdc h_clk */
 391         struct clk *src_clk_cg; /* msdc source clock control gate */
 392         u32 mclk;               /* mmc subsystem clock frequency */
 393         u32 src_clk_freq;       /* source clock frequency */
 394         unsigned char timing;
 395         bool vqmmc_enabled;
 396         u32 latch_ck;
 397         u32 hs400_ds_delay;
 398         u32 hs200_cmd_int_delay; /* cmd internal delay for HS200/SDR104 */
 399         u32 hs400_cmd_int_delay; /* cmd internal delay for HS400 */
 400         bool hs400_cmd_resp_sel_rising;
 401                                  /* cmd response sample selection for HS400 */
 402         bool hs400_mode;        /* current eMMC will run at hs400 mode */
 403         struct msdc_save_para save_para; /* used when gate HCLK */
 404         struct msdc_tune_para def_tune_para; /* default tune setting */
 405         struct msdc_tune_para saved_tune_para; /* tune result of CMD21/CMD19 */
 406 };
 407
 408 static const struct mtk_mmc_compatible mt8135_compat = {
 409         .clk_div_bits = 8,
 410         .hs400_tune = false,
 411         .pad_tune_reg = MSDC_PAD_TUNE,
 412         .async_fifo = false,
 413         .data_tune = false,
 414         .busy_check = false,
 415         .stop_clk_fix = false,
 416         .enhance_rx = false,
 417         .support_64g = false,
 418 };
 419
 420 static const struct mtk_mmc_compatible mt8173_compat = {
 421         .clk_div_bits = 8,
 422         .hs400_tune = true,
 423         .pad_tune_reg = MSDC_PAD_TUNE,
 424         .async_fifo = false,
 425         .data_tune = false,
 426         .busy_check = false,
 427         .stop_clk_fix = false,
 428         .enhance_rx = false,
 429         .support_64g = false,
 430 };
 431
 432 static const struct mtk_mmc_compatible mt2701_compat = {
 433         .clk_div_bits = 12,
 434         .hs400_tune = false,
 435         .pad_tune_reg = MSDC_PAD_TUNE0,
 436         .async_fifo = true,
 437         .data_tune = true,
 438         .busy_check = false,
 439         .stop_clk_fix = false,
 440         .enhance_rx = false,
 441         .support_64g = false,
 442 };
 443
 444 static const struct mtk_mmc_compatible mt2712_compat = {
 445         .clk_div_bits = 12,
 446         .hs400_tune = false,
 447         .pad_tune_reg = MSDC_PAD_TUNE0,
 448         .async_fifo = true,
 449         .data_tune = true,
 450         .busy_check = true,
 451         .stop_clk_fix = true,
 452         .enhance_rx = true,
 453         .support_64g = true,
 454 };
 455
 456 static const struct mtk_mmc_compatible mt7622_compat = {
 457         .clk_div_bits = 12,
 458         .hs400_tune = false,
 459         .pad_tune_reg = MSDC_PAD_TUNE0,
 460         .async_fifo = true,
 461         .data_tune = true,
 462         .busy_check = true,
 463         .stop_clk_fix = true,
 464         .enhance_rx = true,
 465         .support_64g = false,
 466 };
 467
 468 static const struct of_device_id msdc_of_ids[] = {
 469         { .compatible = "mediatek,mt8135-mmc", .data = &mt8135_compat},
 470         { .compatible = "mediatek,mt8173-mmc", .data = &mt8173_compat},
 471         { .compatible = "mediatek,mt2701-mmc", .data = &mt2701_compat},
 472         { .compatible = "mediatek,mt2712-mmc", .data = &mt2712_compat},
 473         { .compatible = "mediatek,mt7622-mmc", .data = &mt7622_compat},
 474         {}
 475 };
 476 MODULE_DEVICE_TABLE(of, msdc_of_ids);
 477
 478 static void sdr_set_bits(void __iomem *reg, u32 bs)
 479 {
 480         u32 val = readl(reg);
 481
 482         val |= bs;
 483         writel(val, reg);
 484 }
 485
 486 static void sdr_clr_bits(void __iomem *reg, u32 bs)
 487 {
 488         u32 val = readl(reg);
 489
 490         val &= ~bs;
 491         writel(val, reg);
 492 }
 493
 494 static void sdr_set_field(void __iomem *reg, u32 field, u32 val)
 495 {
 496         unsigned int tv = readl(reg);
 497
 498         tv &= ~field;
 499         tv |= ((val) << (ffs((unsigned int)field) - 1));
 500         writel(tv, reg);
 501 }
 502
 503 static void sdr_get_field(void __iomem *reg, u32 field, u32 *val)
 504 {
 505         unsigned int tv = readl(reg);
 506
 507         *val = ((tv & field) >> (ffs((unsigned int)field) - 1));
 508 }
 509
 510 static void msdc_reset_hw(struct msdc_host *host)
 511 {
 512         u32 val;
 513
 514         sdr_set_bits(host->base + MSDC_CFG, MSDC_CFG_RST);
 515         while (readl(host->base + MSDC_CFG) & MSDC_CFG_RST)
 516                 cpu_relax();
 517
 518         sdr_set_bits(host->base + MSDC_FIFOCS, MSDC_FIFOCS_CLR);
 519         while (readl(host->base + MSDC_FIFOCS) & MSDC_FIFOCS_CLR)
 520                 cpu_relax();
 521
 522         val = readl(host->base + MSDC_INT);
 523         writel(val, host->base + MSDC_INT);
 524 }
 525
 526 static void msdc_cmd_next(struct msdc_host *host,
 527                 struct mmc_request *mrq, struct mmc_command *cmd);
 528
 529 static const u32 cmd_ints_mask = MSDC_INTEN_CMDRDY | MSDC_INTEN_RSPCRCERR |
 530                         MSDC_INTEN_CMDTMO | MSDC_INTEN_ACMDRDY |
 531                         MSDC_INTEN_ACMDCRCERR | MSDC_INTEN_ACMDTMO;
 532 static const u32 data_ints_mask = MSDC_INTEN_XFER_COMPL | MSDC_INTEN_DATTMO |
 533                         MSDC_INTEN_DATCRCERR | MSDC_INTEN_DMA_BDCSERR |
 534                         MSDC_INTEN_DMA_GPDCSERR | MSDC_INTEN_DMA_PROTECT;
 535
 536 static u8 msdc_dma_calcs(u8 *buf, u32 len)
 537 {
 538         u32 i, sum = 0;
 539
 540         for (i = 0; i < len; i++)
 541                 sum += buf[i];
 542         return 0xff - (u8) sum;
 543 }
 544
 545 static inline void msdc_dma_setup(struct msdc_host *host, struct msdc_dma *dma,
 546                 struct mmc_data *data)
 547 {
 548         unsigned int j, dma_len;
 549         dma_addr_t dma_address;
 550         u32 dma_ctrl;
 551         struct scatterlist *sg;
 552         struct mt_gpdma_desc *gpd;
 553         struct mt_bdma_desc *bd;
 554
 555         sg = data->sg;
 556
 557         gpd = dma->gpd;
 558         bd = dma->bd;
 559
 560         /* modify gpd */
 561         gpd->gpd_info |= GPDMA_DESC_HWO;
 562         gpd->gpd_info |= GPDMA_DESC_BDP;
 563         /* need to clear first. use these bits to calc checksum */
 564         gpd->gpd_info &= ~GPDMA_DESC_CHECKSUM;
 565         gpd->gpd_info |= msdc_dma_calcs((u8 *) gpd, 16) << 8;
 566
 567         /* modify bd */
 568         for_each_sg(data->sg, sg, data->sg_count, j) {
 569                 dma_address = sg_dma_address(sg);
 570                 dma_len = sg_dma_len(sg);
 571
 572                 /* init bd */
 573                 bd[j].bd_info &= ~BDMA_DESC_BLKPAD;
 574                 bd[j].bd_info &= ~BDMA_DESC_DWPAD;
 575                 bd[j].ptr = lower_32_bits(dma_address);
 576                 if (host->dev_comp->support_64g) {
 577                         bd[j].bd_info &= ~BDMA_DESC_PTR_H4;
 578                         bd[j].bd_info |= (upper_32_bits(dma_address) & 0xf)
 579                                          << 28;
 580                 }
 581                 bd[j].bd_data_len &= ~BDMA_DESC_BUFLEN;
 582                 bd[j].bd_data_len |= (dma_len & BDMA_DESC_BUFLEN);
 583
 584                 if (j == data->sg_count - 1) /* the last bd */
 585                         bd[j].bd_info |= BDMA_DESC_EOL;
 586                 else
 587                         bd[j].bd_info &= ~BDMA_DESC_EOL;
 588
 589                 /* checksume need to clear first */
 590                 bd[j].bd_info &= ~BDMA_DESC_CHECKSUM;
 591                 bd[j].bd_info |= msdc_dma_calcs((u8 *)(&bd[j]), 16) << 8;
 592         }
 593
 594         sdr_set_field(host->base + MSDC_DMA_CFG, MSDC_DMA_CFG_DECSEN, 1);
 595         dma_ctrl = readl_relaxed(host->base + MSDC_DMA_CTRL);
 596         dma_ctrl &= ~(MSDC_DMA_CTRL_BRUSTSZ | MSDC_DMA_CTRL_MODE);
 597         dma_ctrl |= (MSDC_BURST_64B << 12 | 1 << 8);
 598         writel_relaxed(dma_ctrl, host->base + MSDC_DMA_CTRL);
 599         if (host->dev_comp->support_64g)
 600                 sdr_set_field(host->base + DMA_SA_H4BIT, DMA_ADDR_HIGH_4BIT,
 601                               upper_32_bits(dma->gpd_addr) & 0xf);
 602         writel(lower_32_bits(dma->gpd_addr), host->base + MSDC_DMA_SA);
 603 }
 604
 605 static void msdc_prepare_data(struct msdc_host *host, struct mmc_request *mrq)
 606 {
 607         struct mmc_data *data = mrq->data;
 608
 609         if (!(data->host_cookie & MSDC_PREPARE_FLAG)) {
 610                 data->host_cookie |= MSDC_PREPARE_FLAG;
 611                 data->sg_count = dma_map_sg(host->dev, data->sg, data->sg_len,
 612                                             mmc_get_dma_dir(data));
 613         }
 614 }
 615
 616 static void msdc_unprepare_data(struct msdc_host *host, struct mmc_request *mrq)
 617 {
 618         struct mmc_data *data = mrq->data;
 619
 620         if (data->host_cookie & MSDC_ASYNC_FLAG)
 621                 return;
 622
 623         if (data->host_cookie & MSDC_PREPARE_FLAG) {
 624                 dma_unmap_sg(host->dev, data->sg, data->sg_len,
 625                              mmc_get_dma_dir(data));
 626                 data->host_cookie &= ~MSDC_PREPARE_FLAG;
 627         }
 628 }
 629
 630 /* clock control primitives */
 631 static void msdc_set_timeout(struct msdc_host *host, u32 ns, u32 clks)
 632 {
 633         u32 timeout, clk_ns;
 634         u32 mode = 0;
 635
 636         host->timeout_ns = ns;
 637         host->timeout_clks = clks;
 638         if (host->mmc->actual_clock == 0) {
 639                 timeout = 0;
 640         } else {
 641                 clk_ns  = 1000000000UL / host->mmc->actual_clock;
 642                 timeout = (ns + clk_ns - 1) / clk_ns + clks;
 643                 /* in 1048576 sclk cycle unit */
 644                 timeout = (timeout + (0x1 << 20) - 1) >> 20;
 645                 if (host->dev_comp->clk_div_bits == 8)
 646                         sdr_get_field(host->base + MSDC_CFG,
 647                                       MSDC_CFG_CKMOD, &mode);
 648                 else
 649                         sdr_get_field(host->base + MSDC_CFG,
 650                                       MSDC_CFG_CKMOD_EXTRA, &mode);
 651                 /*DDR mode will double the clk cycles for data timeout */
 652                 timeout = mode >= 2 ? timeout * 2 : timeout;
 653                 timeout = timeout > 1 ? timeout - 1 : 0;
 654                 timeout = timeout > 255 ? 255 : timeout;
 655         }
 656         sdr_set_field(host->base + SDC_CFG, SDC_CFG_DTOC, timeout);
 657 }
 658
 659 static void msdc_gate_clock(struct msdc_host *host)
 660 {
 661         clk_disable_unprepare(host->src_clk_cg);
 662         clk_disable_unprepare(host->src_clk);
 663         clk_disable_unprepare(host->h_clk);
 664 }
 665
 666 static void msdc_ungate_clock(struct msdc_host *host)
 667 {
 668         clk_prepare_enable(host->h_clk);
 669         clk_prepare_enable(host->src_clk);
 670         clk_prepare_enable(host->src_clk_cg);
 671         while (!(readl(host->base + MSDC_CFG) & MSDC_CFG_CKSTB))
 672                 cpu_relax();
 673 }
 674
 675 static void msdc_set_mclk(struct msdc_host *host, unsigned char timing, u32 hz)
 676 {
 677         u32 mode;
 678         u32 flags;
 679         u32 div;
 680         u32 sclk;
 681         u32 tune_reg = host->dev_comp->pad_tune_reg;
 682
 683         if (!hz) {
 684                 dev_dbg(host->dev, "set mclk to 0\n");
 685                 host->mclk = 0;
 686                 host->mmc->actual_clock = 0;
 687                 sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_CKPDN);
 688                 return;
 689         }
 690
 691         flags = readl(host->base + MSDC_INTEN);
 692         sdr_clr_bits(host->base + MSDC_INTEN, flags);
 693         if (host->dev_comp->clk_div_bits == 8)
 694                 sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_HS400_CK_MODE);
 695         else
 696                 sdr_clr_bits(host->base + MSDC_CFG,
 697                              MSDC_CFG_HS400_CK_MODE_EXTRA);
 698         if (timing == MMC_TIMING_UHS_DDR50 ||
 699             timing == MMC_TIMING_MMC_DDR52 ||
 700             timing == MMC_TIMING_MMC_HS400) {
 701                 if (timing == MMC_TIMING_MMC_HS400)
 702                         mode = 0x3;
 703                 else
 704                         mode = 0x2; /* ddr mode and use divisor */
 705
 706                 if (hz >= (host->src_clk_freq >> 2)) {
 707                         div = 0; /* mean div = 1/4 */
 708                         sclk = host->src_clk_freq >> 2; /* sclk = clk / 4 */
 709                 } else {
 710                         div = (host->src_clk_freq + ((hz << 2) - 1)) / (hz << 2);
 711                         sclk = (host->src_clk_freq >> 2) / div;
 712                         div = (div >> 1);
 713                 }
 714
 715                 if (timing == MMC_TIMING_MMC_HS400 &&
 716                     hz >= (host->src_clk_freq >> 1)) {
 717                         if (host->dev_comp->clk_div_bits == 8)
 718                                 sdr_set_bits(host->base + MSDC_CFG,
 719                                              MSDC_CFG_HS400_CK_MODE);
 720                         else
 721                                 sdr_set_bits(host->base + MSDC_CFG,
 722                                              MSDC_CFG_HS400_CK_MODE_EXTRA);
 723                         sclk = host->src_clk_freq >> 1;
 724                         div = 0; /* div is ignore when bit18 is set */
 725                 }
 726         } else if (hz >= host->src_clk_freq) {
 727                 mode = 0x1; /* no divisor */
 728                 div = 0;
 729                 sclk = host->src_clk_freq;
 730         } else {
 731                 mode = 0x0; /* use divisor */
 732                 if (hz >= (host->src_clk_freq >> 1)) {
 733                         div = 0; /* mean div = 1/2 */
 734                         sclk = host->src_clk_freq >> 1; /* sclk = clk / 2 */
 735                 } else {
 736                         div = (host->src_clk_freq + ((hz << 2) - 1)) / (hz << 2);
 737                         sclk = (host->src_clk_freq >> 2) / div;
 738                 }
 739         }
 740         sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_CKPDN);
 741         /*
 742          * As src_clk/HCLK use the same bit to gate/ungate,
 743          * So if want to only gate src_clk, need gate its parent(mux).
 744          */
 745         if (host->src_clk_cg)
 746                 clk_disable_unprepare(host->src_clk_cg);
 747         else
 748                 clk_disable_unprepare(clk_get_parent(host->src_clk));
 749         if (host->dev_comp->clk_div_bits == 8)
 750                 sdr_set_field(host->base + MSDC_CFG,
 751                               MSDC_CFG_CKMOD | MSDC_CFG_CKDIV,
 752                               (mode << 8) | div);
 753         else
 754                 sdr_set_field(host->base + MSDC_CFG,
 755                               MSDC_CFG_CKMOD_EXTRA | MSDC_CFG_CKDIV_EXTRA,
 756                               (mode << 12) | div);
 757         if (host->src_clk_cg)
 758                 clk_prepare_enable(host->src_clk_cg);
 759         else
 760                 clk_prepare_enable(clk_get_parent(host->src_clk));
 761
 762         while (!(readl(host->base + MSDC_CFG) & MSDC_CFG_CKSTB))
 763                 cpu_relax();
 764         sdr_set_bits(host->base + MSDC_CFG, MSDC_CFG_CKPDN);
 765         host->mmc->actual_clock = sclk;
 766         host->mclk = hz;
 767         host->timing = timing;
 768         /* need because clk changed. */
 769         msdc_set_timeout(host, host->timeout_ns, host->timeout_clks);
 770         sdr_set_bits(host->base + MSDC_INTEN, flags);
 771
 772         /*
 773          * mmc_select_hs400() will drop to 50Mhz and High speed mode,
 774          * tune result of hs200/200Mhz is not suitable for 50Mhz
 775          */
 776         if (host->mmc->actual_clock <= 52000000) {
 777                 writel(host->def_tune_para.iocon, host->base + MSDC_IOCON);
 778                 writel(host->def_tune_para.pad_tune, host->base + tune_reg);
 779         } else {
 780                 writel(host->saved_tune_para.iocon, host->base + MSDC_IOCON);
 781                 writel(host->saved_tune_para.pad_tune, host->base + tune_reg);
 782                 writel(host->saved_tune_para.pad_cmd_tune,
 783                        host->base + PAD_CMD_TUNE);
 784         }
 785
 786         if (timing == MMC_TIMING_MMC_HS400 &&
 787             host->dev_comp->hs400_tune)
 788                 sdr_set_field(host->base + tune_reg,
 789                               MSDC_PAD_TUNE_CMDRRDLY,
 790                               host->hs400_cmd_int_delay);
 791         dev_dbg(host->dev, "sclk: %d, timing: %d\n", host->mmc->actual_clock,
 792                 timing);
 793 }
 794
 795 static inline u32 msdc_cmd_find_resp(struct msdc_host *host,
 796                 struct mmc_request *mrq, struct mmc_command *cmd)
 797 {
 798         u32 resp;
 799
 800         switch (mmc_resp_type(cmd)) {
 801                 /* Actually, R1, R5, R6, R7 are the same */
 802         case MMC_RSP_R1:
 803                 resp = 0x1;
 804                 break;
 805         case MMC_RSP_R1B:
 806                 resp = 0x7;
 807                 break;
 808         case MMC_RSP_R2:
 809                 resp = 0x2;
 810                 break;
 811         case MMC_RSP_R3:
 812                 resp = 0x3;
 813                 break;
 814         case MMC_RSP_NONE:
 815         default:
 816                 resp = 0x0;
 817                 break;
 818         }
 819
 820         return resp;
 821 }
 822
 823 static inline u32 msdc_cmd_prepare_raw_cmd(struct msdc_host *host,
 824                 struct mmc_request *mrq, struct mmc_command *cmd)
 825 {
 826         /* rawcmd :
 827          * vol_swt << 30 | auto_cmd << 28 | blklen << 16 | go_irq << 15 |
 828          * stop << 14 | rw << 13 | dtype << 11 | rsptyp << 7 | brk << 6 | opcode
 829          */
 830         u32 opcode = cmd->opcode;
 831         u32 resp = msdc_cmd_find_resp(host, mrq, cmd);
 832         u32 rawcmd = (opcode & 0x3f) | ((resp & 0x7) << 7);
 833
 834         host->cmd_rsp = resp;
 835
 836         if ((opcode == SD_IO_RW_DIRECT && cmd->flags == (unsigned int) -1) ||
 837             opcode == MMC_STOP_TRANSMISSION)
 838                 rawcmd |= (0x1 << 14);
 839         else if (opcode == SD_SWITCH_VOLTAGE)
 840                 rawcmd |= (0x1 << 30);
 841         else if (opcode == SD_APP_SEND_SCR ||
 842                  opcode == SD_APP_SEND_NUM_WR_BLKS ||
 843                  (opcode == SD_SWITCH && mmc_cmd_type(cmd) == MMC_CMD_ADTC) ||
 844                  (opcode == SD_APP_SD_STATUS && mmc_cmd_type(cmd) == MMC_CMD_ADTC) ||
 845                  (opcode == MMC_SEND_EXT_CSD && mmc_cmd_type(cmd) == MMC_CMD_ADTC))
 846                 rawcmd |= (0x1 << 11);
 847
 848         if (cmd->data) {
 849                 struct mmc_data *data = cmd->data;
 850
 851                 if (mmc_op_multi(opcode)) {
 852                         if (mmc_card_mmc(host->mmc->card) && mrq->sbc &&
 853                             !(mrq->sbc->arg & 0xFFFF0000))
 854                                 rawcmd |= 0x2 << 28; /* AutoCMD23 */
 855                 }
 856
 857                 rawcmd |= ((data->blksz & 0xFFF) << 16);
 858                 if (data->flags & MMC_DATA_WRITE)
 859                         rawcmd |= (0x1 << 13);
 860                 if (data->blocks > 1)
 861                         rawcmd |= (0x2 << 11);
 862                 else
 863                         rawcmd |= (0x1 << 11);
 864                 /* Always use dma mode */
 865                 sdr_clr_bits(host->base + MSDC_CFG, MSDC_CFG_PIO);
 866
 867                 if (host->timeout_ns != data->timeout_ns ||
 868                     host->timeout_clks != data->timeout_clks)
 869                         msdc_set_timeout(host, data->timeout_ns,
 870                                         data->timeout_clks);
 871
 872                 writel(data->blocks, host->base + SDC_BLK_NUM);
 873         }
 874         return rawcmd;
 875 }
 876
 877 static void msdc_start_data(struct msdc_host *host, struct mmc_request *mrq,
 878                             struct mmc_command *cmd, struct mmc_data *data)
 879 {
 880         bool read;
 881
 882         WARN_ON(host->data);
 883         host->data = data;
 884         read = data->flags & MMC_DATA_READ;
 885
 886         mod_delayed_work(system_wq, &host->req_timeout, DAT_TIMEOUT);
 887         msdc_dma_setup(host, &host->dma, data);
 888         sdr_set_bits(host->base + MSDC_INTEN, data_ints_mask);
 889         sdr_set_field(host->base + MSDC_DMA_CTRL, MSDC_DMA_CTRL_START, 1);
 890         dev_dbg(host->dev, "DMA start\n");
 891         dev_dbg(host->dev, "%s: cmd=%d DMA data: %d blocks; read=%d\n",
 892                         __func__, cmd->opcode, data->blocks, read);
 893 }
 894
 895 static int msdc_auto_cmd_done(struct msdc_host *host, int events,
 896                 struct mmc_command *cmd)
 897 {
 898         u32 *rsp = cmd->resp;
 899
 900         rsp[0] = readl(host->base + SDC_ACMD_RESP);
 901
 902         if (events & MSDC_INT_ACMDRDY) {
 903                 cmd->error = 0;
 904         } else {
 905                 msdc_reset_hw(host);
 906                 if (events & MSDC_INT_ACMDCRCERR) {
 907                         cmd->error = -EILSEQ;
 908                         host->error |= REQ_STOP_EIO;
 909                 } else if (events & MSDC_INT_ACMDTMO) {
 910                         cmd->error = -ETIMEDOUT;
 911                         host->error |= REQ_STOP_TMO;
 912                 }
 913                 dev_err(host->dev,
 914                         "%s: AUTO_CMD%d arg=%08X; rsp %08X; cmd_error=%d\n",
 915                         __func__, cmd->opcode, cmd->arg, rsp[0], cmd->error);
 916         }
 917         return cmd->error;
 918 }
 919
 920 static void msdc_track_cmd_data(struct msdc_host *host,
 921                                 struct mmc_command *cmd, struct mmc_data *data)
 922 {
 923         if (host->error)
 924                 dev_dbg(host->dev, "%s: cmd=%d arg=%08X; host->error=0x%08X\n",
 925                         __func__, cmd->opcode, cmd->arg, host->error);
 926 }
 927
 928 static void msdc_request_done(struct msdc_host *host, struct mmc_request *mrq)
 929 {
 930         unsigned long flags;
 931
 932         /*
 933          * No need check the return value of cancel_delayed_work, as only ONE
 934          * path will go here!
 935          */
 936         cancel_delayed_work(&host->req_timeout);
 937
 938         spin_lock_irqsave(&host->lock, flags);
 939         host->mrq = NULL;
 940         spin_unlock_irqrestore(&host->lock, flags);
 941
 942         msdc_track_cmd_data(host, mrq->cmd, mrq->data);
 943         if (mrq->data)
 944                 msdc_unprepare_data(host, mrq);
 945         mmc_request_done(host->mmc, mrq);
 946 }
 947
 948 /* returns true if command is fully handled; returns false otherwise */
 949 static bool msdc_cmd_done(struct msdc_host *host, int events,
 950                           struct mmc_request *mrq, struct mmc_command *cmd)
 951 {
 952         bool done = false;
 953         bool sbc_error;
 954         unsigned long flags;
 955         u32 *rsp;
 956
 957         if (mrq->sbc && cmd == mrq->cmd &&
 958             (events & (MSDC_INT_ACMDRDY | MSDC_INT_ACMDCRCERR
 959                                    | MSDC_INT_ACMDTMO)))
 960                 msdc_auto_cmd_done(host, events, mrq->sbc);
 961
 962         sbc_error = mrq->sbc && mrq->sbc->error;
 963
 964         if (!sbc_error && !(events & (MSDC_INT_CMDRDY
 965                                         | MSDC_INT_RSPCRCERR
 966                                         | MSDC_INT_CMDTMO)))
 967                 return done;
 968
 969         spin_lock_irqsave(&host->lock, flags);
 970         done = !host->cmd;
 971         host->cmd = NULL;
 972         spin_unlock_irqrestore(&host->lock, flags);
 973
 974         if (done)
 975                 return true;
 976         rsp = cmd->resp;
 977
 978         sdr_clr_bits(host->base + MSDC_INTEN, cmd_ints_mask);
 979
 980         if (cmd->flags & MMC_RSP_PRESENT) {
 981                 if (cmd->flags & MMC_RSP_136) {
 982                         rsp[0] = readl(host->base + SDC_RESP3);
 983                         rsp[1] = readl(host->base + SDC_RESP2);
 984                         rsp[2] = readl(host->base + SDC_RESP1);
 985                         rsp[3] = readl(host->base + SDC_RESP0);
 986                 } else {
 987                         rsp[0] = readl(host->base + SDC_RESP0);
 988                 }
 989         }
 990
 991         if (!sbc_error && !(events & MSDC_INT_CMDRDY)) {
 992                 if (cmd->opcode != MMC_SEND_TUNING_BLOCK &&
 993                     cmd->opcode != MMC_SEND_TUNING_BLOCK_HS200)
 994                         /*
 995                          * should not clear fifo/interrupt as the tune data
 996                          * may have alreay come.
 997                          */
 998                         msdc_reset_hw(host);
 999                 if (events & MSDC_INT_RSPCRCERR) {
1000                         cmd->error = -EILSEQ;
1001                         host->error |= REQ_CMD_EIO;
1002                 } else if (events & MSDC_INT_CMDTMO) {
1003                         cmd->error = -ETIMEDOUT;
1004                         host->error |= REQ_CMD_TMO;
1005                 }
1006         }
1007         if (cmd->error)
1008                 dev_dbg(host->dev,
1009                                 "%s: cmd=%d arg=%08X; rsp %08X; cmd_error=%d\n",
1010                                 __func__, cmd->opcode, cmd->arg, rsp[0],
1011                                 cmd->error);
1012
1013         msdc_cmd_next(host, mrq, cmd);
1014         return true;
1015 }
1016
1017 /* It is the core layer's responsibility to ensure card status
1018  * is correct before issue a request. but host design do below
1019  * checks recommended.
1020  */
1021 static inline bool msdc_cmd_is_ready(struct msdc_host *host,
1022                 struct mmc_request *mrq, struct mmc_command *cmd)
1023 {
1024         /* The max busy time we can endure is 20ms */
1025         unsigned long tmo = jiffies + msecs_to_jiffies(20);
1026
1027         while ((readl(host->base + SDC_STS) & SDC_STS_CMDBUSY) &&
1028                         time_before(jiffies, tmo))
1029                 cpu_relax();
1030         if (readl(host->base + SDC_STS) & SDC_STS_CMDBUSY) {
1031                 dev_err(host->dev, "CMD bus busy detected\n");
1032                 host->error |= REQ_CMD_BUSY;
1033                 msdc_cmd_done(host, MSDC_INT_CMDTMO, mrq, cmd);
1034                 return false;
1035         }
1036
1037         if (mmc_resp_type(cmd) == MMC_RSP_R1B || cmd->data) {
1038                 tmo = jiffies + msecs_to_jiffies(20);
1039                 /* R1B or with data, should check SDCBUSY */
1040                 while ((readl(host->base + SDC_STS) & SDC_STS_SDCBUSY) &&
1041                                 time_before(jiffies, tmo))
1042                         cpu_relax();
1043                 if (readl(host->base + SDC_STS) & SDC_STS_SDCBUSY) {
1044                         dev_err(host->dev, "Controller busy detected\n");
1045                         host->error |= REQ_CMD_BUSY;
1046                         msdc_cmd_done(host, MSDC_INT_CMDTMO, mrq, cmd);
1047                         return false;
1048                 }
1049         }
1050         return true;
1051 }
1052
1053 static void msdc_start_command(struct msdc_host *host,
1054                 struct mmc_request *mrq, struct mmc_command *cmd)
1055 {
1056         u32 rawcmd;
1057
1058         WARN_ON(host->cmd);
1059         host->cmd = cmd;
1060
1061         mod_delayed_work(system_wq, &host->req_timeout, DAT_TIMEOUT);
1062         if (!msdc_cmd_is_ready(host, mrq, cmd))
1063                 return;
1064
1065         if ((readl(host->base + MSDC_FIFOCS) & MSDC_FIFOCS_TXCNT) >> 16 ||
1066             readl(host->base + MSDC_FIFOCS) & MSDC_FIFOCS_RXCNT) {
1067                 dev_err(host->dev, "TX/RX FIFO non-empty before start of IO. Reset\n");
1068                 msdc_reset_hw(host);
1069         }
1070
1071         cmd->error = 0;
1072         rawcmd = msdc_cmd_prepare_raw_cmd(host, mrq, cmd);
1073
1074         sdr_set_bits(host->base + MSDC_INTEN, cmd_ints_mask);
1075         writel(cmd->arg, host->base + SDC_ARG);
1076         writel(rawcmd, host->base + SDC_CMD);
1077 }
1078
1079 static void msdc_cmd_next(struct msdc_host *host,
1080                 struct mmc_request *mrq, struct mmc_command *cmd)
1081 {
1082         if ((cmd->error &&
1083             !(cmd->error == -EILSEQ &&
1084               (cmd->opcode == MMC_SEND_TUNING_BLOCK ||
1085                cmd->opcode == MMC_SEND_TUNING_BLOCK_HS200))) ||
1086             (mrq->sbc && mrq->sbc->error))
1087                 msdc_request_done(host, mrq);
1088         else if (cmd == mrq->sbc)
1089                 msdc_start_command(host, mrq, mrq->cmd);
1090         else if (!cmd->data)
1091                 msdc_request_done(host, mrq);
1092         else
1093                 msdc_start_data(host, mrq, cmd, cmd->data);
1094 }
1095
1096 static void msdc_ops_request(struct mmc_host *mmc, struct mmc_request *mrq)
1097 {
1098         struct msdc_host *host = mmc_priv(mmc);
1099
1100         host->error = 0;
1101         WARN_ON(host->mrq);
1102         host->mrq = mrq;
1103
1104         if (mrq->data)
1105                 msdc_prepare_data(host, mrq);
1106
1107         /* if SBC is required, we have HW option and SW option.
1108          * if HW option is enabled, and SBC does not have "special" flags,
1109          * use HW option,  otherwise use SW option
1110          */
1111         if (mrq->sbc && (!mmc_card_mmc(mmc->card) ||
1112             (mrq->sbc->arg & 0xFFFF0000)))
1113                 msdc_start_command(host, mrq, mrq->sbc);
1114         else
1115                 msdc_start_command(host, mrq, mrq->cmd);
1116 }
1117
1118 static void msdc_pre_req(struct mmc_host *mmc, struct mmc_request *mrq)
1119 {
1120         struct msdc_host *host = mmc_priv(mmc);
1121         struct mmc_data *data = mrq->data;
1122
1123         if (!data)
1124                 return;
1125
1126         msdc_prepare_data(host, mrq);
1127         data->host_cookie |= MSDC_ASYNC_FLAG;
1128 }
1129
1130 static void msdc_post_req(struct mmc_host *mmc, struct mmc_request *mrq,
1131                 int err)
1132 {
1133         struct msdc_host *host = mmc_priv(mmc);
1134         struct mmc_data *data;
1135
1136         data = mrq->data;
1137         if (!data)
1138                 return;
1139         if (data->host_cookie) {
1140                 data->host_cookie &= ~MSDC_ASYNC_FLAG;
1141                 msdc_unprepare_data(host, mrq);
1142         }
1143 }
1144
1145 static void msdc_data_xfer_next(struct msdc_host *host,
1146                                 struct mmc_request *mrq, struct mmc_data *data)
1147 {
1148         if (mmc_op_multi(mrq->cmd->opcode) && mrq->stop && !mrq->stop->error &&
1149             !mrq->sbc)
1150                 msdc_start_command(host, mrq, mrq->stop);
1151         else
1152                 msdc_request_done(host, mrq);
1153 }
1154
1155 static bool msdc_data_xfer_done(struct msdc_host *host, u32 events,
1156                                 struct mmc_request *mrq, struct mmc_data *data)
1157 {
1158         struct mmc_command *stop;
1159         unsigned long flags;
1160         bool done;
1161         unsigned int check_data = events &
1162             (MSDC_INT_XFER_COMPL | MSDC_INT_DATCRCERR | MSDC_INT_DATTMO
1163              | MSDC_INT_DMA_BDCSERR | MSDC_INT_DMA_GPDCSERR
1164              | MSDC_INT_DMA_PROTECT);
1165
1166         spin_lock_irqsave(&host->lock, flags);
1167         done = !host->data;
1168         if (check_data)
1169                 host->data = NULL;
1170         spin_unlock_irqrestore(&host->lock, flags);
1171
1172         if (done)
1173                 return true;
1174         stop = data->stop;
1175
1176         if (check_data || (stop && stop->error)) {
1177                 dev_dbg(host->dev, "DMA status: 0x%8X\n",
1178                                 readl(host->base + MSDC_DMA_CFG));
1179                 sdr_set_field(host->base + MSDC_DMA_CTRL, MSDC_DMA_CTRL_STOP,
1180                                 1);
1181                 while (readl(host->base + MSDC_DMA_CFG) & MSDC_DMA_CFG_STS)
1182                         cpu_relax();
1183                 sdr_clr_bits(host->base + MSDC_INTEN, data_ints_mask);
1184                 dev_dbg(host->dev, "DMA stop\n");
1185
1186                 if ((events & MSDC_INT_XFER_COMPL) && (!stop || !stop->error)) {
1187                         data->bytes_xfered = data->blocks * data->blksz;
1188                 } else {
1189                         dev_dbg(host->dev, "interrupt events: %x\n", events);
1190                         msdc_reset_hw(host);
1191                         host->error |= REQ_DAT_ERR;
1192                         data->bytes_xfered = 0;
1193
1194                         if (events & MSDC_INT_DATTMO)
1195                                 data->error = -ETIMEDOUT;
1196                         else if (events & MSDC_INT_DATCRCERR)
1197                                 data->error = -EILSEQ;
1198
1199                         dev_dbg(host->dev, "%s: cmd=%d; blocks=%d",
1200                                 __func__, mrq->cmd->opcode, data->blocks);
1201                         dev_dbg(host->dev, "data_error=%d xfer_size=%d\n",
1202                                 (int)data->error, data->bytes_xfered);
1203                 }
1204
1205                 msdc_data_xfer_next(host, mrq, data);
1206                 done = true;
1207         }
1208         return done;
1209 }
1210
1211 static void msdc_set_buswidth(struct msdc_host *host, u32 width)
1212 {
1213         u32 val = readl(host->base + SDC_CFG);
1214
1215         val &= ~SDC_CFG_BUSWIDTH;
1216
1217         switch (width) {
1218         default:
1219         case MMC_BUS_WIDTH_1:
1220                 val |= (MSDC_BUS_1BITS << 16);
1221                 break;
1222         case MMC_BUS_WIDTH_4:
1223                 val |= (MSDC_BUS_4BITS << 16);
1224                 break;
1225         case MMC_BUS_WIDTH_8:
1226                 val |= (MSDC_BUS_8BITS << 16);
1227                 break;
1228         }
1229
1230         writel(val, host->base + SDC_CFG);
1231         dev_dbg(host->dev, "Bus Width = %d", width);
1232 }
1233
1234 static int msdc_ops_switch_volt(struct mmc_host *mmc, struct mmc_ios *ios)
1235 {
1236         struct msdc_host *host = mmc_priv(mmc);
1237         int ret = 0;
1238
1239         if (!IS_ERR(mmc->supply.vqmmc)) {
1240                 if (ios->signal_voltage != MMC_SIGNAL_VOLTAGE_330 &&
1241                     ios->signal_voltage != MMC_SIGNAL_VOLTAGE_180) {
1242                         dev_err(host->dev, "Unsupported signal voltage!\n");
1243                         return -EINVAL;
1244                 }
1245
1246                 ret = mmc_regulator_set_vqmmc(mmc, ios);
1247                 if (ret) {
1248                         dev_dbg(host->dev, "Regulator set error %d (%d)\n",
1249                                 ret, ios->signal_voltage);
1250                 } else {
1251                         /* Apply different pinctrl settings for different signal voltage */
1252                         if (ios->signal_voltage == MMC_SIGNAL_VOLTAGE_180)
1253                                 pinctrl_select_state(host->pinctrl, host->pins_uhs);
1254                         else
1255                                 pinctrl_select_state(host->pinctrl, host->pins_default);
1256                 }
1257         }
1258         return ret;
1259 }
1260
1261 static int msdc_card_busy(struct mmc_host *mmc)
1262 {
1263         struct msdc_host *host = mmc_priv(mmc);
1264         u32 status = readl(host->base + MSDC_PS);
1265
1266         /* only check if data0 is low */
1267         return !(status & BIT(16));
1268 }
1269
1270 static void msdc_request_timeout(struct work_struct *work)
1271 {
1272         struct msdc_host *host = container_of(work, struct msdc_host,
1273                         req_timeout.work);
1274
1275         /* simulate HW timeout status */
1276         dev_err(host->dev, "%s: aborting cmd/data/mrq\n", __func__);
1277         if (host->mrq) {
1278                 dev_err(host->dev, "%s: aborting mrq=%p cmd=%d\n", __func__,
1279                                 host->mrq, host->mrq->cmd->opcode);
1280                 if (host->cmd) {
1281                         dev_err(host->dev, "%s: aborting cmd=%d\n",
1282                                         __func__, host->cmd->opcode);
1283                         msdc_cmd_done(host, MSDC_INT_CMDTMO, host->mrq,
1284                                         host->cmd);
1285                 } else if (host->data) {
1286                         dev_err(host->dev, "%s: abort data: cmd%d; %d blocks\n",
1287                                         __func__, host->mrq->cmd->opcode,
1288                                         host->data->blocks);
1289                         msdc_data_xfer_done(host, MSDC_INT_DATTMO, host->mrq,
1290                                         host->data);
1291                 }
1292         }
1293 }
1294
1295 static irqreturn_t msdc_irq(int irq, void *dev_id)
1296 {
1297         struct msdc_host *host = (struct msdc_host *) dev_id;
1298
1299         while (true) {
1300                 unsigned long flags;
1301                 struct mmc_request *mrq;
1302                 struct mmc_command *cmd;
1303                 struct mmc_data *data;
1304                 u32 events, event_mask;
1305
1306                 spin_lock_irqsave(&host->lock, flags);
1307                 events = readl(host->base + MSDC_INT);
1308                 event_mask = readl(host->base + MSDC_INTEN);
1309                 /* clear interrupts */
1310                 writel(events & event_mask, host->base + MSDC_INT);
1311
1312                 mrq = host->mrq;
1313                 cmd = host->cmd;
1314                 data = host->data;
1315                 spin_unlock_irqrestore(&host->lock, flags);
1316
1317                 if (!(events & event_mask))
1318                         break;
1319
1320                 if (!mrq) {
1321                         dev_err(host->dev,
1322                                 "%s: MRQ=NULL; events=%08X; event_mask=%08X\n",
1323                                 __func__, events, event_mask);
1324                         WARN_ON(1);
1325                         break;
1326                 }
1327
1328                 dev_dbg(host->dev, "%s: events=%08X\n", __func__, events);
1329
1330                 if (cmd)
1331                         msdc_cmd_done(host, events, mrq, cmd);
1332                 else if (data)
1333                         msdc_data_xfer_done(host, events, mrq, data);
1334         }
1335
1336         return IRQ_HANDLED;
1337 }
1338
1339 static void msdc_init_hw(struct msdc_host *host)
1340 {
1341         u32 val;
1342         u32 tune_reg = host->dev_comp->pad_tune_reg;
1343
1344         /* Configure to MMC/SD mode, clock free running */
1345         sdr_set_bits(host->base + MSDC_CFG, MSDC_CFG_MODE | MSDC_CFG_CKPDN);
1346
1347         /* Reset */
1348         msdc_reset_hw(host);
1349
1350         /* Disable card detection */
1351         sdr_clr_bits(host->base + MSDC_PS, MSDC_PS_CDEN);
1352
1353         /* Disable and clear all interrupts */
1354         writel(0, host->base + MSDC_INTEN);
1355         val = readl(host->base + MSDC_INT);
1356         writel(val, host->base + MSDC_INT);
1357
1358         writel(0, host->base + tune_reg);
1359         writel(0, host->base + MSDC_IOCON);
1360         sdr_set_field(host->base + MSDC_IOCON, MSDC_IOCON_DDLSEL, 0);
1361         writel(0x403c0046, host->base + MSDC_PATCH_BIT);
1362         sdr_set_field(host->base + MSDC_PATCH_BIT, MSDC_CKGEN_MSDC_DLY_SEL, 1);
1363         writel(0xffff4089, host->base + MSDC_PATCH_BIT1);
1364         sdr_set_bits(host->base + EMMC50_CFG0, EMMC50_CFG_CFCSTS_SEL);
1365
1366         if (host->dev_comp->stop_clk_fix) {
1367                 sdr_set_field(host->base + MSDC_PATCH_BIT1,
1368                               MSDC_PATCH_BIT1_STOP_DLY, 3);
1369                 sdr_clr_bits(host->base + SDC_FIFO_CFG,
1370                              SDC_FIFO_CFG_WRVALIDSEL);
1371                 sdr_clr_bits(host->base + SDC_FIFO_CFG,
1372                              SDC_FIFO_CFG_RDVALIDSEL);
1373         }
1374
1375         if (host->dev_comp->busy_check)
1376                 sdr_clr_bits(host->base + MSDC_PATCH_BIT1, (1 << 7));
1377
1378         if (host->dev_comp->async_fifo) {
1379                 sdr_set_field(host->base + MSDC_PATCH_BIT2,
1380                               MSDC_PB2_RESPWAIT, 3);
1381                 if (host->dev_comp->enhance_rx) {
1382                         sdr_set_bits(host->base + SDC_ADV_CFG0,
1383                                      SDC_RX_ENHANCE_EN);
1384                 } else {
1385                         sdr_set_field(host->base + MSDC_PATCH_BIT2,
1386                                       MSDC_PB2_RESPSTSENSEL, 2);
1387                         sdr_set_field(host->base + MSDC_PATCH_BIT2,
1388                                       MSDC_PB2_CRCSTSENSEL, 2);
1389                 }
1390                 /* use async fifo, then no need tune internal delay */
1391                 sdr_clr_bits(host->base + MSDC_PATCH_BIT2,
1392                              MSDC_PATCH_BIT2_CFGRESP);
1393                 sdr_set_bits(host->base + MSDC_PATCH_BIT2,
1394                              MSDC_PATCH_BIT2_CFGCRCSTS);
1395         }
1396
1397         if (host->dev_comp->support_64g)
1398                 sdr_set_bits(host->base + MSDC_PATCH_BIT2,
1399                              MSDC_PB2_SUPPORT_64G);
1400         if (host->dev_comp->data_tune) {
1401                 sdr_set_bits(host->base + tune_reg,
1402                              MSDC_PAD_TUNE_RD_SEL | MSDC_PAD_TUNE_CMD_SEL);
1403         } else {
1404                 /* choose clock tune */
1405                 sdr_set_bits(host->base + tune_reg, MSDC_PAD_TUNE_RXDLYSEL);
1406         }
1407
1408         /* Configure to enable SDIO mode.
1409          * it's must otherwise sdio cmd5 failed
1410          */
1411         sdr_set_bits(host->base + SDC_CFG, SDC_CFG_SDIO);
1412
1413         /* disable detect SDIO device interrupt function */
1414         sdr_clr_bits(host->base + SDC_CFG, SDC_CFG_SDIOIDE);
1415
1416         /* Configure to default data timeout */
1417         sdr_set_field(host->base + SDC_CFG, SDC_CFG_DTOC, 3);
1418
1419         host->def_tune_para.iocon = readl(host->base + MSDC_IOCON);
1420         host->def_tune_para.pad_tune = readl(host->base + tune_reg);
1421         host->saved_tune_para.iocon = readl(host->base + MSDC_IOCON);
1422         host->saved_tune_para.pad_tune = readl(host->base + tune_reg);
1423         dev_dbg(host->dev, "init hardware done!");
1424 }
1425
1426 static void msdc_deinit_hw(struct msdc_host *host)
1427 {
1428         u32 val;
1429         /* Disable and clear all interrupts */
1430         writel(0, host->base + MSDC_INTEN);
1431
1432         val = readl(host->base + MSDC_INT);
1433         writel(val, host->base + MSDC_INT);
1434 }
1435
1436 /* init gpd and bd list in msdc_drv_probe */
1437 static void msdc_init_gpd_bd(struct msdc_host *host, struct msdc_dma *dma)
1438 {
1439         struct mt_gpdma_desc *gpd = dma->gpd;
1440         struct mt_bdma_desc *bd = dma->bd;
1441         dma_addr_t dma_addr;
1442         int i;
1443
1444         memset(gpd, 0, sizeof(struct mt_gpdma_desc) * 2);
1445
1446         dma_addr = dma->gpd_addr + sizeof(struct mt_gpdma_desc);
1447         gpd->gpd_info = GPDMA_DESC_BDP; /* hwo, cs, bd pointer */
1448         /* gpd->next is must set for desc DMA
1449          * That's why must alloc 2 gpd structure.
1450          */
1451         gpd->next = lower_32_bits(dma_addr);
1452         if (host->dev_comp->support_64g)
1453                 gpd->gpd_info |= (upper_32_bits(dma_addr) & 0xf) << 24;
1454
1455         dma_addr = dma->bd_addr;
1456         gpd->ptr = lower_32_bits(dma->bd_addr); /* physical address */
1457         if (host->dev_comp->support_64g)
1458                 gpd->gpd_info |= (upper_32_bits(dma_addr) & 0xf) << 28;
1459
1460         memset(bd, 0, sizeof(struct mt_bdma_desc) * MAX_BD_NUM);
1461         for (i = 0; i < (MAX_BD_NUM - 1); i++) {
1462                 dma_addr = dma->bd_addr + sizeof(*bd) * (i + 1);
1463                 bd[i].next = lower_32_bits(dma_addr);
1464                 if (host->dev_comp->support_64g)
1465                         bd[i].bd_info |= (upper_32_bits(dma_addr) & 0xf) << 24;
1466         }
1467 }
1468
1469 static void msdc_ops_set_ios(struct mmc_host *mmc, struct mmc_ios *ios)
1470 {
1471         struct msdc_host *host = mmc_priv(mmc);
1472         int ret;
1473
1474         msdc_set_buswidth(host, ios->bus_width);
1475
1476         /* Suspend/Resume will do power off/on */
1477         switch (ios->power_mode) {
1478         case MMC_POWER_UP:
1479                 if (!IS_ERR(mmc->supply.vmmc)) {
1480                         msdc_init_hw(host);
1481                         ret = mmc_regulator_set_ocr(mmc, mmc->supply.vmmc,
1482                                         ios->vdd);
1483                         if (ret) {
1484                                 dev_err(host->dev, "Failed to set vmmc power!\n");
1485                                 return;
1486                         }
1487                 }
1488                 break;
1489         case MMC_POWER_ON:
1490                 if (!IS_ERR(mmc->supply.vqmmc) && !host->vqmmc_enabled) {
1491                         ret = regulator_enable(mmc->supply.vqmmc);
1492                         if (ret)
1493                                 dev_err(host->dev, "Failed to set vqmmc power!\n");
1494                         else
1495                                 host->vqmmc_enabled = true;
1496                 }
1497                 break;
1498         case MMC_POWER_OFF:
1499                 if (!IS_ERR(mmc->supply.vmmc))
1500                         mmc_regulator_set_ocr(mmc, mmc->supply.vmmc, 0);
1501
1502                 if (!IS_ERR(mmc->supply.vqmmc) && host->vqmmc_enabled) {
1503                         regulator_disable(mmc->supply.vqmmc);
1504                         host->vqmmc_enabled = false;
1505                 }
1506                 break;
1507         default:
1508                 break;
1509         }
1510
1511         if (host->mclk != ios->clock || host->timing != ios->timing)
1512                 msdc_set_mclk(host, ios->timing, ios->clock);
1513 }
1514
1515 static u32 test_delay_bit(u32 delay, u32 bit)
1516 {
1517         bit %= PAD_DELAY_MAX;
1518         return delay & (1 << bit);
1519 }
1520
1521 static int get_delay_len(u32 delay, u32 start_bit)
1522 {
1523         int i;
1524
1525         for (i = 0; i < (PAD_DELAY_MAX - start_bit); i++) {
1526                 if (test_delay_bit(delay, start_bit + i) == 0)
1527                         return i;
1528         }
1529         return PAD_DELAY_MAX - start_bit;
1530 }
1531
1532 static struct msdc_delay_phase get_best_delay(struct msdc_host *host, u32 delay)
1533 {
1534         int start = 0, len = 0;
1535         int start_final = 0, len_final = 0;
1536         u8 final_phase = 0xff;
1537         struct msdc_delay_phase delay_phase = { 0, };
1538
1539         if (delay == 0) {
1540                 dev_err(host->dev, "phase error: [map:%x]\n", delay);
1541                 delay_phase.final_phase = final_phase;
1542                 return delay_phase;
1543         }
1544
1545         while (start < PAD_DELAY_MAX) {
1546                 len = get_delay_len(delay, start);
1547                 if (len_final < len) {
1548                         start_final = start;
1549                         len_final = len;
1550                 }
1551                 start += len ? len : 1;
1552                 if (len >= 12 && start_final < 4)
1553                         break;
1554         }
1555
1556         /* The rule is that to find the smallest delay cell */
1557         if (start_final == 0)
1558                 final_phase = (start_final + len_final / 3) % PAD_DELAY_MAX;
1559         else
1560                 final_phase = (start_final + len_final / 2) % PAD_DELAY_MAX;
1561         dev_info(host->dev, "phase: [map:%x] [maxlen:%d] [final:%d]\n",
1562                  delay, len_final, final_phase);
1563
1564         delay_phase.maxlen = len_final;
1565         delay_phase.start = start_final;
1566         delay_phase.final_phase = final_phase;
1567         return delay_phase;
1568 }
1569
1570 static int msdc_tune_response(struct mmc_host *mmc, u32 opcode)
1571 {
1572         struct msdc_host *host = mmc_priv(mmc);
1573         u32 rise_delay = 0, fall_delay = 0;
1574         struct msdc_delay_phase final_rise_delay, final_fall_delay = { 0,};
1575         struct msdc_delay_phase internal_delay_phase;
1576         u8 final_delay, final_maxlen;
1577         u32 internal_delay = 0;
1578         u32 tune_reg = host->dev_comp->pad_tune_reg;
1579         int cmd_err;
1580         int i, j;
1581
1582         if (mmc->ios.timing == MMC_TIMING_MMC_HS200 ||
1583             mmc->ios.timing == MMC_TIMING_UHS_SDR104)
1584                 sdr_set_field(host->base + tune_reg,
1585                               MSDC_PAD_TUNE_CMDRRDLY,
1586                               host->hs200_cmd_int_delay);
1587
1588         sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1589         for (i = 0 ; i < PAD_DELAY_MAX; i++) {
1590                 sdr_set_field(host->base + tune_reg,
1591                               MSDC_PAD_TUNE_CMDRDLY, i);
1592                 /*
1593                  * Using the same parameters, it may sometimes pass the test,
1594                  * but sometimes it may fail. To make sure the parameters are
1595                  * more stable, we test each set of parameters 3 times.
1596                  */
1597                 for (j = 0; j < 3; j++) {
1598                         mmc_send_tuning(mmc, opcode, &cmd_err);
1599                         if (!cmd_err) {
1600                                 rise_delay |= (1 << i);
1601                         } else {
1602                                 rise_delay &= ~(1 << i);
1603                                 break;
1604                         }
1605                 }
1606         }
1607         final_rise_delay = get_best_delay(host, rise_delay);
1608         /* if rising edge has enough margin, then do not scan falling edge */
1609         if (final_rise_delay.maxlen >= 12 ||
1610             (final_rise_delay.start == 0 && final_rise_delay.maxlen >= 4))
1611                 goto skip_fall;
1612
1613         sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1614         for (i = 0; i < PAD_DELAY_MAX; i++) {
1615                 sdr_set_field(host->base + tune_reg,
1616                               MSDC_PAD_TUNE_CMDRDLY, i);
1617                 /*
1618                  * Using the same parameters, it may sometimes pass the test,
1619                  * but sometimes it may fail. To make sure the parameters are
1620                  * more stable, we test each set of parameters 3 times.
1621                  */
1622                 for (j = 0; j < 3; j++) {
1623                         mmc_send_tuning(mmc, opcode, &cmd_err);
1624                         if (!cmd_err) {
1625                                 fall_delay |= (1 << i);
1626                         } else {
1627                                 fall_delay &= ~(1 << i);
1628                                 break;
1629                         }
1630                 }
1631         }
1632         final_fall_delay = get_best_delay(host, fall_delay);
1633
1634 skip_fall:
1635         final_maxlen = max(final_rise_delay.maxlen, final_fall_delay.maxlen);
1636         if (final_fall_delay.maxlen >= 12 && final_fall_delay.start < 4)
1637                 final_maxlen = final_fall_delay.maxlen;
1638         if (final_maxlen == final_rise_delay.maxlen) {
1639                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1640                 sdr_set_field(host->base + tune_reg, MSDC_PAD_TUNE_CMDRDLY,
1641                               final_rise_delay.final_phase);
1642                 final_delay = final_rise_delay.final_phase;
1643         } else {
1644                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1645                 sdr_set_field(host->base + tune_reg, MSDC_PAD_TUNE_CMDRDLY,
1646                               final_fall_delay.final_phase);
1647                 final_delay = final_fall_delay.final_phase;
1648         }
1649         if (host->dev_comp->async_fifo || host->hs200_cmd_int_delay)
1650                 goto skip_internal;
1651
1652         for (i = 0; i < PAD_DELAY_MAX; i++) {
1653                 sdr_set_field(host->base + tune_reg,
1654                               MSDC_PAD_TUNE_CMDRRDLY, i);
1655                 mmc_send_tuning(mmc, opcode, &cmd_err);
1656                 if (!cmd_err)
1657                         internal_delay |= (1 << i);
1658         }
1659         dev_dbg(host->dev, "Final internal delay: 0x%x\n", internal_delay);
1660         internal_delay_phase = get_best_delay(host, internal_delay);
1661         sdr_set_field(host->base + tune_reg, MSDC_PAD_TUNE_CMDRRDLY,
1662                       internal_delay_phase.final_phase);
1663 skip_internal:
1664         dev_dbg(host->dev, "Final cmd pad delay: %x\n", final_delay);
1665         return final_delay == 0xff ? -EIO : 0;
1666 }
1667
1668 static int hs400_tune_response(struct mmc_host *mmc, u32 opcode)
1669 {
1670         struct msdc_host *host = mmc_priv(mmc);
1671         u32 cmd_delay = 0;
1672         struct msdc_delay_phase final_cmd_delay = { 0,};
1673         u8 final_delay;
1674         int cmd_err;
1675         int i, j;
1676
1677         /* select EMMC50 PAD CMD tune */
1678         sdr_set_bits(host->base + PAD_CMD_TUNE, BIT(0));
1679         sdr_set_field(host->base + MSDC_PATCH_BIT1, MSDC_PATCH_BIT1_CMDTA, 2);
1680
1681         if (mmc->ios.timing == MMC_TIMING_MMC_HS200 ||
1682             mmc->ios.timing == MMC_TIMING_UHS_SDR104)
1683                 sdr_set_field(host->base + MSDC_PAD_TUNE,
1684                               MSDC_PAD_TUNE_CMDRRDLY,
1685                               host->hs200_cmd_int_delay);
1686
1687         if (host->hs400_cmd_resp_sel_rising)
1688                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1689         else
1690                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_RSPL);
1691         for (i = 0 ; i < PAD_DELAY_MAX; i++) {
1692                 sdr_set_field(host->base + PAD_CMD_TUNE,
1693                               PAD_CMD_TUNE_RX_DLY3, i);
1694                 /*
1695                  * Using the same parameters, it may sometimes pass the test,
1696                  * but sometimes it may fail. To make sure the parameters are
1697                  * more stable, we test each set of parameters 3 times.
1698                  */
1699                 for (j = 0; j < 3; j++) {
1700                         mmc_send_tuning(mmc, opcode, &cmd_err);
1701                         if (!cmd_err) {
1702                                 cmd_delay |= (1 << i);
1703                         } else {
1704                                 cmd_delay &= ~(1 << i);
1705                                 break;
1706                         }
1707                 }
1708         }
1709         final_cmd_delay = get_best_delay(host, cmd_delay);
1710         sdr_set_field(host->base + PAD_CMD_TUNE, PAD_CMD_TUNE_RX_DLY3,
1711                       final_cmd_delay.final_phase);
1712         final_delay = final_cmd_delay.final_phase;
1713
1714         dev_dbg(host->dev, "Final cmd pad delay: %x\n", final_delay);
1715         return final_delay == 0xff ? -EIO : 0;
1716 }
1717
1718 static int msdc_tune_data(struct mmc_host *mmc, u32 opcode)
1719 {
1720         struct msdc_host *host = mmc_priv(mmc);
1721         u32 rise_delay = 0, fall_delay = 0;
1722         struct msdc_delay_phase final_rise_delay, final_fall_delay = { 0,};
1723         u8 final_delay, final_maxlen;
1724         u32 tune_reg = host->dev_comp->pad_tune_reg;
1725         int i, ret;
1726
1727         sdr_set_field(host->base + MSDC_PATCH_BIT, MSDC_INT_DAT_LATCH_CK_SEL,
1728                       host->latch_ck);
1729         sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1730         sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1731         for (i = 0 ; i < PAD_DELAY_MAX; i++) {
1732                 sdr_set_field(host->base + tune_reg,
1733                               MSDC_PAD_TUNE_DATRRDLY, i);
1734                 ret = mmc_send_tuning(mmc, opcode, NULL);
1735                 if (!ret)
1736                         rise_delay |= (1 << i);
1737         }
1738         final_rise_delay = get_best_delay(host, rise_delay);
1739         /* if rising edge has enough margin, then do not scan falling edge */
1740         if (final_rise_delay.maxlen >= 12 ||
1741             (final_rise_delay.start == 0 && final_rise_delay.maxlen >= 4))
1742                 goto skip_fall;
1743
1744         sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1745         sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1746         for (i = 0; i < PAD_DELAY_MAX; i++) {
1747                 sdr_set_field(host->base + tune_reg,
1748                               MSDC_PAD_TUNE_DATRRDLY, i);
1749                 ret = mmc_send_tuning(mmc, opcode, NULL);
1750                 if (!ret)
1751                         fall_delay |= (1 << i);
1752         }
1753         final_fall_delay = get_best_delay(host, fall_delay);
1754
1755 skip_fall:
1756         final_maxlen = max(final_rise_delay.maxlen, final_fall_delay.maxlen);
1757         if (final_maxlen == final_rise_delay.maxlen) {
1758                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1759                 sdr_clr_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1760                 sdr_set_field(host->base + tune_reg,
1761                               MSDC_PAD_TUNE_DATRRDLY,
1762                               final_rise_delay.final_phase);
1763                 final_delay = final_rise_delay.final_phase;
1764         } else {
1765                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_DSPL);
1766                 sdr_set_bits(host->base + MSDC_IOCON, MSDC_IOCON_W_DSPL);
1767                 sdr_set_field(host->base + tune_reg,
1768                               MSDC_PAD_TUNE_DATRRDLY,
1769                               final_fall_delay.final_phase);
1770                 final_delay = final_fall_delay.final_phase;
1771         }
1772
1773         dev_dbg(host->dev, "Final data pad delay: %x\n", final_delay);
1774         return final_delay == 0xff ? -EIO : 0;
1775 }
1776
1777 static int msdc_execute_tuning(struct mmc_host *mmc, u32 opcode)
1778 {
1779         struct msdc_host *host = mmc_priv(mmc);
1780         int ret;
1781         u32 tune_reg = host->dev_comp->pad_tune_reg;
1782
1783         if (host->hs400_mode &&
1784             host->dev_comp->hs400_tune)
1785                 ret = hs400_tune_response(mmc, opcode);
1786         else
1787                 ret = msdc_tune_response(mmc, opcode);
1788         if (ret == -EIO) {
1789                 dev_err(host->dev, "Tune response fail!\n");
1790                 return ret;
1791         }
1792         if (host->hs400_mode == false) {
1793                 ret = msdc_tune_data(mmc, opcode);
1794                 if (ret == -EIO)
1795                         dev_err(host->dev, "Tune data fail!\n");
1796         }
1797
1798         host->saved_tune_para.iocon = readl(host->base + MSDC_IOCON);
1799         host->saved_tune_para.pad_tune = readl(host->base + tune_reg);
1800         host->saved_tune_para.pad_cmd_tune = readl(host->base + PAD_CMD_TUNE);
1801         return ret;
1802 }
1803
1804 static int msdc_prepare_hs400_tuning(struct mmc_host *mmc, struct mmc_ios *ios)
1805 {
1806         struct msdc_host *host = mmc_priv(mmc);
1807         host->hs400_mode = true;
1808
1809         writel(host->hs400_ds_delay, host->base + PAD_DS_TUNE);
1810         /* hs400 mode must set it to 0 */
1811         sdr_clr_bits(host->base + MSDC_PATCH_BIT2, MSDC_PATCH_BIT2_CFGCRCSTS);
1812         /* to improve read performance, set outstanding to 2 */
1813         sdr_set_field(host->base + EMMC50_CFG3, EMMC50_CFG3_OUTS_WR, 2);
1814
1815         return 0;
1816 }
1817
1818 static void msdc_hw_reset(struct mmc_host *mmc)
1819 {
1820         struct msdc_host *host = mmc_priv(mmc);
1821
1822         sdr_set_bits(host->base + EMMC_IOCON, 1);
1823         udelay(10); /* 10us is enough */
1824         sdr_clr_bits(host->base + EMMC_IOCON, 1);
1825 }
1826
1827 static const struct mmc_host_ops mt_msdc_ops = {
1828         .post_req = msdc_post_req,
1829         .pre_req = msdc_pre_req,
1830         .request = msdc_ops_request,
1831         .set_ios = msdc_ops_set_ios,
1832         .get_ro = mmc_gpio_get_ro,
1833         .get_cd = mmc_gpio_get_cd,
1834         .start_signal_voltage_switch = msdc_ops_switch_volt,
1835         .card_busy = msdc_card_busy,
1836         .execute_tuning = msdc_execute_tuning,
1837         .prepare_hs400_tuning = msdc_prepare_hs400_tuning,
1838         .hw_reset = msdc_hw_reset,
1839 };
1840
1841 static void msdc_of_property_parse(struct platform_device *pdev,
1842                                    struct msdc_host *host)
1843 {
1844         of_property_read_u32(pdev->dev.of_node, "mediatek,latch-ck",
1845                              &host->latch_ck);
1846
1847         of_property_read_u32(pdev->dev.of_node, "hs400-ds-delay",
1848                              &host->hs400_ds_delay);
1849
1850         of_property_read_u32(pdev->dev.of_node, "mediatek,hs200-cmd-int-delay",
1851                              &host->hs200_cmd_int_delay);
1852
1853         of_property_read_u32(pdev->dev.of_node, "mediatek,hs400-cmd-int-delay",
1854                              &host->hs400_cmd_int_delay);
1855
1856         if (of_property_read_bool(pdev->dev.of_node,
1857                                   "mediatek,hs400-cmd-resp-sel-rising"))
1858                 host->hs400_cmd_resp_sel_rising = true;
1859         else
1860                 host->hs400_cmd_resp_sel_rising = false;
1861 }
1862
1863 static int msdc_drv_probe(struct platform_device *pdev)
1864 {
1865         struct mmc_host *mmc;
1866         struct msdc_host *host;
1867         struct resource *res;
1868         int ret;
1869
1870         if (!pdev->dev.of_node) {
1871                 dev_err(&pdev->dev, "No DT found\n");
1872                 return -EINVAL;
1873         }
1874
1875         /* Allocate MMC host for this device */
1876         mmc = mmc_alloc_host(sizeof(struct msdc_host), &pdev->dev);
1877         if (!mmc)
1878                 return -ENOMEM;
1879
1880         host = mmc_priv(mmc);
1881         ret = mmc_of_parse(mmc);
1882         if (ret)
1883                 goto host_free;
1884
1885         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1886         host->base = devm_ioremap_resource(&pdev->dev, res);
1887         if (IS_ERR(host->base)) {
1888                 ret = PTR_ERR(host->base);
1889                 goto host_free;
1890         }
1891
1892         ret = mmc_regulator_get_supply(mmc);
1893         if (ret)
1894                 goto host_free;
1895
1896         host->src_clk = devm_clk_get(&pdev->dev, "source");
1897         if (IS_ERR(host->src_clk)) {
1898                 ret = PTR_ERR(host->src_clk);
1899                 goto host_free;
1900         }
1901
1902         host->h_clk = devm_clk_get(&pdev->dev, "hclk");
1903         if (IS_ERR(host->h_clk)) {
1904                 ret = PTR_ERR(host->h_clk);
1905                 goto host_free;
1906         }
1907
1908         /*source clock control gate is optional clock*/
1909         host->src_clk_cg = devm_clk_get(&pdev->dev, "source_cg");
1910         if (IS_ERR(host->src_clk_cg))
1911                 host->src_clk_cg = NULL;
1912
1913         host->irq = platform_get_irq(pdev, 0);
1914         if (host->irq < 0) {
1915                 ret = -EINVAL;
1916                 goto host_free;
1917         }
1918
1919         host->pinctrl = devm_pinctrl_get(&pdev->dev);
1920         if (IS_ERR(host->pinctrl)) {
1921                 ret = PTR_ERR(host->pinctrl);
1922                 dev_err(&pdev->dev, "Cannot find pinctrl!\n");
1923                 goto host_free;
1924         }
1925
1926         host->pins_default = pinctrl_lookup_state(host->pinctrl, "default");
1927         if (IS_ERR(host->pins_default)) {
1928                 ret = PTR_ERR(host->pins_default);
1929                 dev_err(&pdev->dev, "Cannot find pinctrl default!\n");
1930                 goto host_free;
1931         }
1932
1933         host->pins_uhs = pinctrl_lookup_state(host->pinctrl, "state_uhs");
1934         if (IS_ERR(host->pins_uhs)) {
1935                 ret = PTR_ERR(host->pins_uhs);
1936                 dev_err(&pdev->dev, "Cannot find pinctrl uhs!\n");
1937                 goto host_free;
1938         }
1939
1940         msdc_of_property_parse(pdev, host);
1941
1942         host->dev = &pdev->dev;
1943         host->dev_comp = of_device_get_match_data(&pdev->dev);
1944         host->mmc = mmc;
1945         host->src_clk_freq = clk_get_rate(host->src_clk);
1946         /* Set host parameters to mmc */
1947         mmc->ops = &mt_msdc_ops;
1948         if (host->dev_comp->clk_div_bits == 8)
1949                 mmc->f_min = DIV_ROUND_UP(host->src_clk_freq, 4 * 255);
1950         else
1951                 mmc->f_min = DIV_ROUND_UP(host->src_clk_freq, 4 * 4095);
1952
1953         mmc->caps |= MMC_CAP_ERASE | MMC_CAP_CMD23;
1954         /* MMC core transfer sizes tunable parameters */
1955         mmc->max_segs = MAX_BD_NUM;
1956         mmc->max_seg_size = BDMA_DESC_BUFLEN;
1957         mmc->max_blk_size = 2048;
1958         mmc->max_req_size = 512 * 1024;
1959         mmc->max_blk_count = mmc->max_req_size / 512;
1960         if (host->dev_comp->support_64g)
1961                 host->dma_mask = DMA_BIT_MASK(36);
1962         else
1963                 host->dma_mask = DMA_BIT_MASK(32);
1964         mmc_dev(mmc)->dma_mask = &host->dma_mask;
1965
1966         host->timeout_clks = 3 * 1048576;
1967         host->dma.gpd = dma_alloc_coherent(&pdev->dev,
1968                                 2 * sizeof(struct mt_gpdma_desc),
1969                                 &host->dma.gpd_addr, GFP_KERNEL);
1970         host->dma.bd = dma_alloc_coherent(&pdev->dev,
1971                                 MAX_BD_NUM * sizeof(struct mt_bdma_desc),
1972                                 &host->dma.bd_addr, GFP_KERNEL);
1973         if (!host->dma.gpd || !host->dma.bd) {
1974                 ret = -ENOMEM;
1975                 goto release_mem;
1976         }
1977         msdc_init_gpd_bd(host, &host->dma);
1978         INIT_DELAYED_WORK(&host->req_timeout, msdc_request_timeout);
1979         spin_lock_init(&host->lock);
1980
1981         platform_set_drvdata(pdev, mmc);
1982         msdc_ungate_clock(host);
1983         msdc_init_hw(host);
1984
1985         ret = devm_request_irq(&pdev->dev, host->irq, msdc_irq,
1986                 IRQF_TRIGGER_LOW | IRQF_ONESHOT, pdev->name, host);
1987         if (ret)
1988                 goto release;
1989
1990         pm_runtime_set_active(host->dev);
1991         pm_runtime_set_autosuspend_delay(host->dev, MTK_MMC_AUTOSUSPEND_DELAY);
1992         pm_runtime_use_autosuspend(host->dev);
1993         pm_runtime_enable(host->dev);
1994         ret = mmc_add_host(mmc);
1995
1996         if (ret)
1997                 goto end;
1998
1999         return 0;
2000 end:
2001         pm_runtime_disable(host->dev);
2002 release:
2003         platform_set_drvdata(pdev, NULL);
2004         msdc_deinit_hw(host);
2005         msdc_gate_clock(host);
2006 release_mem:
2007         if (host->dma.gpd)
2008                 dma_free_coherent(&pdev->dev,
2009                         2 * sizeof(struct mt_gpdma_desc),
2010                         host->dma.gpd, host->dma.gpd_addr);
2011         if (host->dma.bd)
2012                 dma_free_coherent(&pdev->dev,
2013                         MAX_BD_NUM * sizeof(struct mt_bdma_desc),
2014                         host->dma.bd, host->dma.bd_addr);
2015 host_free:
2016         mmc_free_host(mmc);
2017
2018         return ret;
2019 }
2020
2021 static int msdc_drv_remove(struct platform_device *pdev)
2022 {
2023         struct mmc_host *mmc;
2024         struct msdc_host *host;
2025
2026         mmc = platform_get_drvdata(pdev);
2027         host = mmc_priv(mmc);
2028
2029         pm_runtime_get_sync(host->dev);
2030
2031         platform_set_drvdata(pdev, NULL);
2032         mmc_remove_host(host->mmc);
2033         msdc_deinit_hw(host);
2034         msdc_gate_clock(host);
2035
2036         pm_runtime_disable(host->dev);
2037         pm_runtime_put_noidle(host->dev);
2038         dma_free_coherent(&pdev->dev,
2039                         2 * sizeof(struct mt_gpdma_desc),
2040                         host->dma.gpd, host->dma.gpd_addr);
2041         dma_free_coherent(&pdev->dev, MAX_BD_NUM * sizeof(struct mt_bdma_desc),
2042                         host->dma.bd, host->dma.bd_addr);
2043
2044         mmc_free_host(host->mmc);
2045
2046         return 0;
2047 }
2048
2049 #ifdef CONFIG_PM
2050 static void msdc_save_reg(struct msdc_host *host)
2051 {
2052         u32 tune_reg = host->dev_comp->pad_tune_reg;
2053
2054         host->save_para.msdc_cfg = readl(host->base + MSDC_CFG);
2055         host->save_para.iocon = readl(host->base + MSDC_IOCON);
2056         host->save_para.sdc_cfg = readl(host->base + SDC_CFG);
2057         host->save_para.pad_tune = readl(host->base + tune_reg);
2058         host->save_para.patch_bit0 = readl(host->base + MSDC_PATCH_BIT);
2059         host->save_para.patch_bit1 = readl(host->base + MSDC_PATCH_BIT1);
2060         host->save_para.patch_bit2 = readl(host->base + MSDC_PATCH_BIT2);
2061         host->save_para.pad_ds_tune = readl(host->base + PAD_DS_TUNE);
2062         host->save_para.pad_cmd_tune = readl(host->base + PAD_CMD_TUNE);
2063         host->save_para.emmc50_cfg0 = readl(host->base + EMMC50_CFG0);
2064         host->save_para.emmc50_cfg3 = readl(host->base + EMMC50_CFG3);
2065         host->save_para.sdc_fifo_cfg = readl(host->base + SDC_FIFO_CFG);
2066 }
2067
2068 static void msdc_restore_reg(struct msdc_host *host)
2069 {
2070         u32 tune_reg = host->dev_comp->pad_tune_reg;
2071
2072         writel(host->save_para.msdc_cfg, host->base + MSDC_CFG);
2073         writel(host->save_para.iocon, host->base + MSDC_IOCON);
2074         writel(host->save_para.sdc_cfg, host->base + SDC_CFG);
2075         writel(host->save_para.pad_tune, host->base + tune_reg);
2076         writel(host->save_para.patch_bit0, host->base + MSDC_PATCH_BIT);
2077         writel(host->save_para.patch_bit1, host->base + MSDC_PATCH_BIT1);
2078         writel(host->save_para.patch_bit2, host->base + MSDC_PATCH_BIT2);
2079         writel(host->save_para.pad_ds_tune, host->base + PAD_DS_TUNE);
2080         writel(host->save_para.pad_cmd_tune, host->base + PAD_CMD_TUNE);
2081         writel(host->save_para.emmc50_cfg0, host->base + EMMC50_CFG0);
2082         writel(host->save_para.emmc50_cfg3, host->base + EMMC50_CFG3);
2083         writel(host->save_para.sdc_fifo_cfg, host->base + SDC_FIFO_CFG);
2084 }
2085
2086 static int msdc_runtime_suspend(struct device *dev)
2087 {
2088         struct mmc_host *mmc = dev_get_drvdata(dev);
2089         struct msdc_host *host = mmc_priv(mmc);
2090
2091         msdc_save_reg(host);
2092         msdc_gate_clock(host);
2093         return 0;
2094 }
2095
2096 static int msdc_runtime_resume(struct device *dev)
2097 {
2098         struct mmc_host *mmc = dev_get_drvdata(dev);
2099         struct msdc_host *host = mmc_priv(mmc);
2100
2101         msdc_ungate_clock(host);
2102         msdc_restore_reg(host);
2103         return 0;
2104 }
2105 #endif
2106
2107 static const struct dev_pm_ops msdc_dev_pm_ops = {
2108         SET_SYSTEM_SLEEP_PM_OPS(pm_runtime_force_suspend,
2109                                 pm_runtime_force_resume)
2110         SET_RUNTIME_PM_OPS(msdc_runtime_suspend, msdc_runtime_resume, NULL)
2111 };
2112
2113 static struct platform_driver mt_msdc_driver = {
2114         .probe = msdc_drv_probe,
2115         .remove = msdc_drv_remove,
2116         .driver = {
2117                 .name = "mtk-msdc",
2118                 .of_match_table = msdc_of_ids,
2119                 .pm = &msdc_dev_pm_ops,
2120         },
2121 };
2122
2123 module_platform_driver(mt_msdc_driver);
2124 MODULE_LICENSE("GPL v2");
2125 MODULE_DESCRIPTION("MediaTek SD/MMC Card Driver");