drivers/net/dsa/bcm_sf2.c

   1 /*
   2  * Broadcom Starfighter 2 DSA switch driver
   3  *
   4  * Copyright (C) 2014, Broadcom Corporation
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11
  12 #include <linux/list.h>
  13 #include <linux/module.h>
  14 #include <linux/netdevice.h>
  15 #include <linux/interrupt.h>
  16 #include <linux/platform_device.h>
  17 #include <linux/phy.h>
  18 #include <linux/phy_fixed.h>
  19 #include <linux/phylink.h>
  20 #include <linux/mii.h>
  21 #include <linux/of.h>
  22 #include <linux/of_irq.h>
  23 #include <linux/of_address.h>
  24 #include <linux/of_net.h>
  25 #include <linux/of_mdio.h>
  26 #include <net/dsa.h>
  27 #include <linux/ethtool.h>
  28 #include <linux/if_bridge.h>
  29 #include <linux/brcmphy.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/platform_data/b53.h>
  32
  33 #include "bcm_sf2.h"
  34 #include "bcm_sf2_regs.h"
  35 #include "b53/b53_priv.h"
  36 #include "b53/b53_regs.h"
  37
  38 static void bcm_sf2_imp_setup(struct dsa_switch *ds, int port)
  39 {
  40         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
  41         unsigned int i;
  42         u32 reg, offset;
  43
  44         /* Enable the port memories */
  45         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
  46         reg &= ~P_TXQ_PSM_VDD(port);
  47         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
  48
  49         /* Enable forwarding */
  50         core_writel(priv, SW_FWDG_EN, CORE_SWMODE);
  51
  52         /* Enable IMP port in dumb mode */
  53         reg = core_readl(priv, CORE_SWITCH_CTRL);
  54         reg |= MII_DUMB_FWDG_EN;
  55         core_writel(priv, reg, CORE_SWITCH_CTRL);
  56
  57         /* Configure Traffic Class to QoS mapping, allow each priority to map
  58          * to a different queue number
  59          */
  60         reg = core_readl(priv, CORE_PORT_TC2_QOS_MAP_PORT(port));
  61         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++)
  62                 reg |= i << (PRT_TO_QID_SHIFT * i);
  63         core_writel(priv, reg, CORE_PORT_TC2_QOS_MAP_PORT(port));
  64
  65         b53_brcm_hdr_setup(ds, port);
  66
  67         if (port == 8) {
  68                 if (priv->type == BCM7445_DEVICE_ID)
  69                         offset = CORE_STS_OVERRIDE_IMP;
  70                 else
  71                         offset = CORE_STS_OVERRIDE_IMP2;
  72
  73                 /* Force link status for IMP port */
  74                 reg = core_readl(priv, offset);
  75                 reg |= (MII_SW_OR | LINK_STS);
  76                 reg &= ~GMII_SPEED_UP_2G;
  77                 core_writel(priv, reg, offset);
  78
  79                 /* Enable Broadcast, Multicast, Unicast forwarding to IMP port */
  80                 reg = core_readl(priv, CORE_IMP_CTL);
  81                 reg |= (RX_BCST_EN | RX_MCST_EN | RX_UCST_EN);
  82                 reg &= ~(RX_DIS | TX_DIS);
  83                 core_writel(priv, reg, CORE_IMP_CTL);
  84         } else {
  85                 reg = core_readl(priv, CORE_G_PCTL_PORT(port));
  86                 reg &= ~(RX_DIS | TX_DIS);
  87                 core_writel(priv, reg, CORE_G_PCTL_PORT(port));
  88         }
  89 }
  90
  91 static void bcm_sf2_gphy_enable_set(struct dsa_switch *ds, bool enable)
  92 {
  93         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
  94         u32 reg;
  95
  96         reg = reg_readl(priv, REG_SPHY_CNTRL);
  97         if (enable) {
  98                 reg |= PHY_RESET;
  99                 reg &= ~(EXT_PWR_DOWN | IDDQ_BIAS | IDDQ_GLOBAL_PWR | CK25_DIS);
 100                 reg_writel(priv, reg, REG_SPHY_CNTRL);
 101                 udelay(21);
 102                 reg = reg_readl(priv, REG_SPHY_CNTRL);
 103                 reg &= ~PHY_RESET;
 104         } else {
 105                 reg |= EXT_PWR_DOWN | IDDQ_BIAS | PHY_RESET;
 106                 reg_writel(priv, reg, REG_SPHY_CNTRL);
 107                 mdelay(1);
 108                 reg |= CK25_DIS;
 109         }
 110         reg_writel(priv, reg, REG_SPHY_CNTRL);
 111
 112         /* Use PHY-driven LED signaling */
 113         if (!enable) {
 114                 reg = reg_readl(priv, REG_LED_CNTRL(0));
 115                 reg |= SPDLNK_SRC_SEL;
 116                 reg_writel(priv, reg, REG_LED_CNTRL(0));
 117         }
 118 }
 119
 120 static inline void bcm_sf2_port_intr_enable(struct bcm_sf2_priv *priv,
 121                                             int port)
 122 {
 123         unsigned int off;
 124
 125         switch (port) {
 126         case 7:
 127                 off = P7_IRQ_OFF;
 128                 break;
 129         case 0:
 130                 /* Port 0 interrupts are located on the first bank */
 131                 intrl2_0_mask_clear(priv, P_IRQ_MASK(P0_IRQ_OFF));
 132                 return;
 133         default:
 134                 off = P_IRQ_OFF(port);
 135                 break;
 136         }
 137
 138         intrl2_1_mask_clear(priv, P_IRQ_MASK(off));
 139 }
 140
 141 static inline void bcm_sf2_port_intr_disable(struct bcm_sf2_priv *priv,
 142                                              int port)
 143 {
 144         unsigned int off;
 145
 146         switch (port) {
 147         case 7:
 148                 off = P7_IRQ_OFF;
 149                 break;
 150         case 0:
 151                 /* Port 0 interrupts are located on the first bank */
 152                 intrl2_0_mask_set(priv, P_IRQ_MASK(P0_IRQ_OFF));
 153                 intrl2_0_writel(priv, P_IRQ_MASK(P0_IRQ_OFF), INTRL2_CPU_CLEAR);
 154                 return;
 155         default:
 156                 off = P_IRQ_OFF(port);
 157                 break;
 158         }
 159
 160         intrl2_1_mask_set(priv, P_IRQ_MASK(off));
 161         intrl2_1_writel(priv, P_IRQ_MASK(off), INTRL2_CPU_CLEAR);
 162 }
 163
 164 static int bcm_sf2_port_setup(struct dsa_switch *ds, int port,
 165                               struct phy_device *phy)
 166 {
 167         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 168         unsigned int i;
 169         u32 reg;
 170
 171         /* Clear the memory power down */
 172         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
 173         reg &= ~P_TXQ_PSM_VDD(port);
 174         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
 175
 176         /* Enable Broadcom tags for that port if requested */
 177         if (priv->brcm_tag_mask & BIT(port))
 178                 b53_brcm_hdr_setup(ds, port);
 179
 180         /* Configure Traffic Class to QoS mapping, allow each priority to map
 181          * to a different queue number
 182          */
 183         reg = core_readl(priv, CORE_PORT_TC2_QOS_MAP_PORT(port));
 184         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++)
 185                 reg |= i << (PRT_TO_QID_SHIFT * i);
 186         core_writel(priv, reg, CORE_PORT_TC2_QOS_MAP_PORT(port));
 187
 188         /* Re-enable the GPHY and re-apply workarounds */
 189         if (priv->int_phy_mask & 1 << port && priv->hw_params.num_gphy == 1) {
 190                 bcm_sf2_gphy_enable_set(ds, true);
 191                 if (phy) {
 192                         /* if phy_stop() has been called before, phy
 193                          * will be in halted state, and phy_start()
 194                          * will call resume.
 195                          *
 196                          * the resume path does not configure back
 197                          * autoneg settings, and since we hard reset
 198                          * the phy manually here, we need to reset the
 199                          * state machine also.
 200                          */
 201                         phy->state = PHY_READY;
 202                         phy_init_hw(phy);
 203                 }
 204         }
 205
 206         /* Enable MoCA port interrupts to get notified */
 207         if (port == priv->moca_port)
 208                 bcm_sf2_port_intr_enable(priv, port);
 209
 210         /* Set per-queue pause threshold to 32 */
 211         core_writel(priv, 32, CORE_TXQ_THD_PAUSE_QN_PORT(port));
 212
 213         /* Set ACB threshold to 24 */
 214         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++) {
 215                 reg = acb_readl(priv, ACB_QUEUE_CFG(port *
 216                                                     SF2_NUM_EGRESS_QUEUES + i));
 217                 reg &= ~XOFF_THRESHOLD_MASK;
 218                 reg |= 24;
 219                 acb_writel(priv, reg, ACB_QUEUE_CFG(port *
 220                                                     SF2_NUM_EGRESS_QUEUES + i));
 221         }
 222
 223         return b53_enable_port(ds, port, phy);
 224 }
 225
 226 static void bcm_sf2_port_disable(struct dsa_switch *ds, int port,
 227                                  struct phy_device *phy)
 228 {
 229         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 230         u32 reg;
 231
 232         /* Disable learning while in WoL mode */
 233         if (priv->wol_ports_mask & (1 << port)) {
 234                 reg = core_readl(priv, CORE_DIS_LEARN);
 235                 reg |= BIT(port);
 236                 core_writel(priv, reg, CORE_DIS_LEARN);
 237                 return;
 238         }
 239
 240         if (port == priv->moca_port)
 241                 bcm_sf2_port_intr_disable(priv, port);
 242
 243         if (priv->int_phy_mask & 1 << port && priv->hw_params.num_gphy == 1)
 244                 bcm_sf2_gphy_enable_set(ds, false);
 245
 246         b53_disable_port(ds, port, phy);
 247
 248         /* Power down the port memory */
 249         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
 250         reg |= P_TXQ_PSM_VDD(port);
 251         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
 252 }
 253
 254
 255 static int bcm_sf2_sw_indir_rw(struct bcm_sf2_priv *priv, int op, int addr,
 256                                int regnum, u16 val)
 257 {
 258         int ret = 0;
 259         u32 reg;
 260
 261         reg = reg_readl(priv, REG_SWITCH_CNTRL);
 262         reg |= MDIO_MASTER_SEL;
 263         reg_writel(priv, reg, REG_SWITCH_CNTRL);
 264
 265         /* Page << 8 | offset */
 266         reg = 0x70;
 267         reg <<= 2;
 268         core_writel(priv, addr, reg);
 269
 270         /* Page << 8 | offset */
 271         reg = 0x80 << 8 | regnum << 1;
 272         reg <<= 2;
 273
 274         if (op)
 275                 ret = core_readl(priv, reg);
 276         else
 277                 core_writel(priv, val, reg);
 278
 279         reg = reg_readl(priv, REG_SWITCH_CNTRL);
 280         reg &= ~MDIO_MASTER_SEL;
 281         reg_writel(priv, reg, REG_SWITCH_CNTRL);
 282
 283         return ret & 0xffff;
 284 }
 285
 286 static int bcm_sf2_sw_mdio_read(struct mii_bus *bus, int addr, int regnum)
 287 {
 288         struct bcm_sf2_priv *priv = bus->priv;
 289
 290         /* Intercept reads from Broadcom pseudo-PHY address, else, send
 291          * them to our master MDIO bus controller
 292          */
 293         if (addr == BRCM_PSEUDO_PHY_ADDR && priv->indir_phy_mask & BIT(addr))
 294                 return bcm_sf2_sw_indir_rw(priv, 1, addr, regnum, 0);
 295         else
 296                 return mdiobus_read_nested(priv->master_mii_bus, addr, regnum);
 297 }
 298
 299 static int bcm_sf2_sw_mdio_write(struct mii_bus *bus, int addr, int regnum,
 300                                  u16 val)
 301 {
 302         struct bcm_sf2_priv *priv = bus->priv;
 303
 304         /* Intercept writes to the Broadcom pseudo-PHY address, else,
 305          * send them to our master MDIO bus controller
 306          */
 307         if (addr == BRCM_PSEUDO_PHY_ADDR && priv->indir_phy_mask & BIT(addr))
 308                 return bcm_sf2_sw_indir_rw(priv, 0, addr, regnum, val);
 309         else
 310                 return mdiobus_write_nested(priv->master_mii_bus, addr,
 311                                 regnum, val);
 312 }
 313
 314 static irqreturn_t bcm_sf2_switch_0_isr(int irq, void *dev_id)
 315 {
 316         struct dsa_switch *ds = dev_id;
 317         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 318
 319         priv->irq0_stat = intrl2_0_readl(priv, INTRL2_CPU_STATUS) &
 320                                 ~priv->irq0_mask;
 321         intrl2_0_writel(priv, priv->irq0_stat, INTRL2_CPU_CLEAR);
 322
 323         return IRQ_HANDLED;
 324 }
 325
 326 static irqreturn_t bcm_sf2_switch_1_isr(int irq, void *dev_id)
 327 {
 328         struct dsa_switch *ds = dev_id;
 329         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 330
 331         priv->irq1_stat = intrl2_1_readl(priv, INTRL2_CPU_STATUS) &
 332                                 ~priv->irq1_mask;
 333         intrl2_1_writel(priv, priv->irq1_stat, INTRL2_CPU_CLEAR);
 334
 335         if (priv->irq1_stat & P_LINK_UP_IRQ(P7_IRQ_OFF)) {
 336                 priv->port_sts[7].link = true;
 337                 dsa_port_phylink_mac_change(ds, 7, true);
 338         }
 339         if (priv->irq1_stat & P_LINK_DOWN_IRQ(P7_IRQ_OFF)) {
 340                 priv->port_sts[7].link = false;
 341                 dsa_port_phylink_mac_change(ds, 7, false);
 342         }
 343
 344         return IRQ_HANDLED;
 345 }
 346
 347 static int bcm_sf2_sw_rst(struct bcm_sf2_priv *priv)
 348 {
 349         unsigned int timeout = 1000;
 350         u32 reg;
 351
 352         reg = core_readl(priv, CORE_WATCHDOG_CTRL);
 353         reg |= SOFTWARE_RESET | EN_CHIP_RST | EN_SW_RESET;
 354         core_writel(priv, reg, CORE_WATCHDOG_CTRL);
 355
 356         do {
 357                 reg = core_readl(priv, CORE_WATCHDOG_CTRL);
 358                 if (!(reg & SOFTWARE_RESET))
 359                         break;
 360
 361                 usleep_range(1000, 2000);
 362         } while (timeout-- > 0);
 363
 364         if (timeout == 0)
 365                 return -ETIMEDOUT;
 366
 367         return 0;
 368 }
 369
 370 static void bcm_sf2_intr_disable(struct bcm_sf2_priv *priv)
 371 {
 372         intrl2_0_mask_set(priv, 0xffffffff);
 373         intrl2_0_writel(priv, 0xffffffff, INTRL2_CPU_CLEAR);
 374         intrl2_1_mask_set(priv, 0xffffffff);
 375         intrl2_1_writel(priv, 0xffffffff, INTRL2_CPU_CLEAR);
 376 }
 377
 378 static void bcm_sf2_identify_ports(struct bcm_sf2_priv *priv,
 379                                    struct device_node *dn)
 380 {
 381         struct device_node *port;
 382         int mode;
 383         unsigned int port_num;
 384
 385         priv->moca_port = -1;
 386
 387         for_each_available_child_of_node(dn, port) {
 388                 if (of_property_read_u32(port, "reg", &port_num))
 389                         continue;
 390
 391                 /* Internal PHYs get assigned a specific 'phy-mode' property
 392                  * value: "internal" to help flag them before MDIO probing
 393                  * has completed, since they might be turned off at that
 394                  * time
 395                  */
 396                 mode = of_get_phy_mode(port);
 397                 if (mode < 0)
 398                         continue;
 399
 400                 if (mode == PHY_INTERFACE_MODE_INTERNAL)
 401                         priv->int_phy_mask |= 1 << port_num;
 402
 403                 if (mode == PHY_INTERFACE_MODE_MOCA)
 404                         priv->moca_port = port_num;
 405
 406                 if (of_property_read_bool(port, "brcm,use-bcm-hdr"))
 407                         priv->brcm_tag_mask |= 1 << port_num;
 408         }
 409 }
 410
 411 static int bcm_sf2_mdio_register(struct dsa_switch *ds)
 412 {
 413         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 414         struct device_node *dn;
 415         static int index;
 416         int err;
 417
 418         /* Find our integrated MDIO bus node */
 419         dn = of_find_compatible_node(NULL, NULL, "brcm,unimac-mdio");
 420         priv->master_mii_bus = of_mdio_find_bus(dn);
 421         if (!priv->master_mii_bus) {
 422                 of_node_put(dn);
 423                 return -EPROBE_DEFER;
 424         }
 425
 426         get_device(&priv->master_mii_bus->dev);
 427         priv->master_mii_dn = dn;
 428
 429         priv->slave_mii_bus = devm_mdiobus_alloc(ds->dev);
 430         if (!priv->slave_mii_bus) {
 431                 of_node_put(dn);
 432                 return -ENOMEM;
 433         }
 434
 435         priv->slave_mii_bus->priv = priv;
 436         priv->slave_mii_bus->name = "sf2 slave mii";
 437         priv->slave_mii_bus->read = bcm_sf2_sw_mdio_read;
 438         priv->slave_mii_bus->write = bcm_sf2_sw_mdio_write;
 439         snprintf(priv->slave_mii_bus->id, MII_BUS_ID_SIZE, "sf2-%d",
 440                  index++);
 441         priv->slave_mii_bus->dev.of_node = dn;
 442
 443         /* Include the pseudo-PHY address to divert reads towards our
 444          * workaround. This is only required for 7445D0, since 7445E0
 445          * disconnects the internal switch pseudo-PHY such that we can use the
 446          * regular SWITCH_MDIO master controller instead.
 447          *
 448          * Here we flag the pseudo PHY as needing special treatment and would
 449          * otherwise make all other PHY read/writes go to the master MDIO bus
 450          * controller that comes with this switch backed by the "mdio-unimac"
 451          * driver.
 452          */
 453         if (of_machine_is_compatible("brcm,bcm7445d0"))
 454                 priv->indir_phy_mask |= (1 << BRCM_PSEUDO_PHY_ADDR);
 455         else
 456                 priv->indir_phy_mask = 0;
 457
 458         ds->phys_mii_mask = priv->indir_phy_mask;
 459         ds->slave_mii_bus = priv->slave_mii_bus;
 460         priv->slave_mii_bus->parent = ds->dev->parent;
 461         priv->slave_mii_bus->phy_mask = ~priv->indir_phy_mask;
 462
 463         err = mdiobus_register(priv->slave_mii_bus);
 464         if (err && dn)
 465                 of_node_put(dn);
 466
 467         return err;
 468 }
 469
 470 static void bcm_sf2_mdio_unregister(struct bcm_sf2_priv *priv)
 471 {
 472         mdiobus_unregister(priv->slave_mii_bus);
 473         if (priv->master_mii_dn)
 474                 of_node_put(priv->master_mii_dn);
 475 }
 476
 477 static u32 bcm_sf2_sw_get_phy_flags(struct dsa_switch *ds, int port)
 478 {
 479         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 480
 481         /* The BCM7xxx PHY driver expects to find the integrated PHY revision
 482          * in bits 15:8 and the patch level in bits 7:0 which is exactly what
 483          * the REG_PHY_REVISION register layout is.
 484          */
 485         if (priv->int_phy_mask & BIT(port))
 486                 return priv->hw_params.gphy_rev;
 487         else
 488                 return 0;
 489 }
 490
 491 static void bcm_sf2_sw_validate(struct dsa_switch *ds, int port,
 492                                 unsigned long *supported,
 493                                 struct phylink_link_state *state)
 494 {
 495         __ETHTOOL_DECLARE_LINK_MODE_MASK(mask) = { 0, };
 496
 497         if (!phy_interface_mode_is_rgmii(state->interface) &&
 498             state->interface != PHY_INTERFACE_MODE_MII &&
 499             state->interface != PHY_INTERFACE_MODE_REVMII &&
 500             state->interface != PHY_INTERFACE_MODE_GMII &&
 501             state->interface != PHY_INTERFACE_MODE_INTERNAL &&
 502             state->interface != PHY_INTERFACE_MODE_MOCA) {
 503                 bitmap_zero(supported, __ETHTOOL_LINK_MODE_MASK_NBITS);
 504                 dev_err(ds->dev,
 505                         "Unsupported interface: %d\n", state->interface);
 506                 return;
 507         }
 508
 509         /* Allow all the expected bits */
 510         phylink_set(mask, Autoneg);
 511         phylink_set_port_modes(mask);
 512         phylink_set(mask, Pause);
 513         phylink_set(mask, Asym_Pause);
 514
 515         /* With the exclusion of MII and Reverse MII, we support Gigabit,
 516          * including Half duplex
 517          */
 518         if (state->interface != PHY_INTERFACE_MODE_MII &&
 519             state->interface != PHY_INTERFACE_MODE_REVMII) {
 520                 phylink_set(mask, 1000baseT_Full);
 521                 phylink_set(mask, 1000baseT_Half);
 522         }
 523
 524         phylink_set(mask, 10baseT_Half);
 525         phylink_set(mask, 10baseT_Full);
 526         phylink_set(mask, 100baseT_Half);
 527         phylink_set(mask, 100baseT_Full);
 528
 529         bitmap_and(supported, supported, mask,
 530                    __ETHTOOL_LINK_MODE_MASK_NBITS);
 531         bitmap_and(state->advertising, state->advertising, mask,
 532                    __ETHTOOL_LINK_MODE_MASK_NBITS);
 533 }
 534
 535 static void bcm_sf2_sw_mac_config(struct dsa_switch *ds, int port,
 536                                   unsigned int mode,
 537                                   const struct phylink_link_state *state)
 538 {
 539         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 540         u32 id_mode_dis = 0, port_mode;
 541         u32 reg, offset;
 542
 543         if (priv->type == BCM7445_DEVICE_ID)
 544                 offset = CORE_STS_OVERRIDE_GMIIP_PORT(port);
 545         else
 546                 offset = CORE_STS_OVERRIDE_GMIIP2_PORT(port);
 547
 548         switch (state->interface) {
 549         case PHY_INTERFACE_MODE_RGMII:
 550                 id_mode_dis = 1;
 551                 /* fallthrough */
 552         case PHY_INTERFACE_MODE_RGMII_TXID:
 553                 port_mode = EXT_GPHY;
 554                 break;
 555         case PHY_INTERFACE_MODE_MII:
 556                 port_mode = EXT_EPHY;
 557                 break;
 558         case PHY_INTERFACE_MODE_REVMII:
 559                 port_mode = EXT_REVMII;
 560                 break;
 561         default:
 562                 /* all other PHYs: internal and MoCA */
 563                 goto force_link;
 564         }
 565
 566         /* Clear id_mode_dis bit, and the existing port mode, let
 567          * RGMII_MODE_EN bet set by mac_link_{up,down}
 568          */
 569         reg = reg_readl(priv, REG_RGMII_CNTRL_P(port));
 570         reg &= ~ID_MODE_DIS;
 571         reg &= ~(PORT_MODE_MASK << PORT_MODE_SHIFT);
 572         reg &= ~(RX_PAUSE_EN | TX_PAUSE_EN);
 573
 574         reg |= port_mode;
 575         if (id_mode_dis)
 576                 reg |= ID_MODE_DIS;
 577
 578         if (state->pause & MLO_PAUSE_TXRX_MASK) {
 579                 if (state->pause & MLO_PAUSE_TX)
 580                         reg |= TX_PAUSE_EN;
 581                 reg |= RX_PAUSE_EN;
 582         }
 583
 584         reg_writel(priv, reg, REG_RGMII_CNTRL_P(port));
 585
 586 force_link:
 587         /* Force link settings detected from the PHY */
 588         reg = SW_OVERRIDE;
 589         switch (state->speed) {
 590         case SPEED_1000:
 591                 reg |= SPDSTS_1000 << SPEED_SHIFT;
 592                 break;
 593         case SPEED_100:
 594                 reg |= SPDSTS_100 << SPEED_SHIFT;
 595                 break;
 596         }
 597
 598         if (state->link)
 599                 reg |= LINK_STS;
 600         if (state->duplex == DUPLEX_FULL)
 601                 reg |= DUPLX_MODE;
 602         if (state->pause & MLO_PAUSE_TXRX_MASK) {
 603                 if (state->pause & MLO_PAUSE_TX)
 604                         reg |= TXFLOW_CNTL;
 605                 reg |= RXFLOW_CNTL;
 606         }
 607
 608         core_writel(priv, reg, offset);
 609 }
 610
 611 static void bcm_sf2_sw_mac_link_set(struct dsa_switch *ds, int port,
 612                                     phy_interface_t interface, bool link)
 613 {
 614         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 615         u32 reg;
 616
 617         if (!phy_interface_mode_is_rgmii(interface) &&
 618             interface != PHY_INTERFACE_MODE_MII &&
 619             interface != PHY_INTERFACE_MODE_REVMII)
 620                 return;
 621
 622         /* If the link is down, just disable the interface to conserve power */
 623         reg = reg_readl(priv, REG_RGMII_CNTRL_P(port));
 624         if (link)
 625                 reg |= RGMII_MODE_EN;
 626         else
 627                 reg &= ~RGMII_MODE_EN;
 628         reg_writel(priv, reg, REG_RGMII_CNTRL_P(port));
 629 }
 630
 631 static void bcm_sf2_sw_mac_link_down(struct dsa_switch *ds, int port,
 632                                      unsigned int mode,
 633                                      phy_interface_t interface)
 634 {
 635         bcm_sf2_sw_mac_link_set(ds, port, interface, false);
 636 }
 637
 638 static void bcm_sf2_sw_mac_link_up(struct dsa_switch *ds, int port,
 639                                    unsigned int mode,
 640                                    phy_interface_t interface,
 641                                    struct phy_device *phydev)
 642 {
 643         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 644         struct ethtool_eee *p = &priv->dev->ports[port].eee;
 645
 646         bcm_sf2_sw_mac_link_set(ds, port, interface, true);
 647
 648         if (mode == MLO_AN_PHY && phydev)
 649                 p->eee_enabled = b53_eee_init(ds, port, phydev);
 650 }
 651
 652 static void bcm_sf2_sw_fixed_state(struct dsa_switch *ds, int port,
 653                                    struct phylink_link_state *status)
 654 {
 655         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 656
 657         status->link = false;
 658
 659         /* MoCA port is special as we do not get link status from CORE_LNKSTS,
 660          * which means that we need to force the link at the port override
 661          * level to get the data to flow. We do use what the interrupt handler
 662          * did determine before.
 663          *
 664          * For the other ports, we just force the link status, since this is
 665          * a fixed PHY device.
 666          */
 667         if (port == priv->moca_port) {
 668                 status->link = priv->port_sts[port].link;
 669                 /* For MoCA interfaces, also force a link down notification
 670                  * since some version of the user-space daemon (mocad) use
 671                  * cmd->autoneg to force the link, which messes up the PHY
 672                  * state machine and make it go in PHY_FORCING state instead.
 673                  */
 674                 if (!status->link)
 675                         netif_carrier_off(ds->ports[port].slave);
 676                 status->duplex = DUPLEX_FULL;
 677         } else {
 678                 status->link = true;
 679         }
 680 }
 681
 682 static void bcm_sf2_enable_acb(struct dsa_switch *ds)
 683 {
 684         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 685         u32 reg;
 686
 687         /* Enable ACB globally */
 688         reg = acb_readl(priv, ACB_CONTROL);
 689         reg |= (ACB_FLUSH_MASK << ACB_FLUSH_SHIFT);
 690         acb_writel(priv, reg, ACB_CONTROL);
 691         reg &= ~(ACB_FLUSH_MASK << ACB_FLUSH_SHIFT);
 692         reg |= ACB_EN | ACB_ALGORITHM;
 693         acb_writel(priv, reg, ACB_CONTROL);
 694 }
 695
 696 static int bcm_sf2_sw_suspend(struct dsa_switch *ds)
 697 {
 698         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 699         unsigned int port;
 700
 701         bcm_sf2_intr_disable(priv);
 702
 703         /* Disable all ports physically present including the IMP
 704          * port, the other ones have already been disabled during
 705          * bcm_sf2_sw_setup
 706          */
 707         for (port = 0; port < ds->num_ports; port++) {
 708                 if (dsa_is_user_port(ds, port) || dsa_is_cpu_port(ds, port))
 709                         bcm_sf2_port_disable(ds, port, NULL);
 710         }
 711
 712         return 0;
 713 }
 714
 715 static int bcm_sf2_sw_resume(struct dsa_switch *ds)
 716 {
 717         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 718         int ret;
 719
 720         ret = bcm_sf2_sw_rst(priv);
 721         if (ret) {
 722                 pr_err("%s: failed to software reset switch\n", __func__);
 723                 return ret;
 724         }
 725
 726         if (priv->hw_params.num_gphy == 1)
 727                 bcm_sf2_gphy_enable_set(ds, true);
 728
 729         ds->ops->setup(ds);
 730
 731         return 0;
 732 }
 733
 734 static void bcm_sf2_sw_get_wol(struct dsa_switch *ds, int port,
 735                                struct ethtool_wolinfo *wol)
 736 {
 737         struct net_device *p = ds->ports[port].cpu_dp->master;
 738         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 739         struct ethtool_wolinfo pwol = { };
 740
 741         /* Get the parent device WoL settings */
 742         if (p->ethtool_ops->get_wol)
 743                 p->ethtool_ops->get_wol(p, &pwol);
 744
 745         /* Advertise the parent device supported settings */
 746         wol->supported = pwol.supported;
 747         memset(&wol->sopass, 0, sizeof(wol->sopass));
 748
 749         if (pwol.wolopts & WAKE_MAGICSECURE)
 750                 memcpy(&wol->sopass, pwol.sopass, sizeof(wol->sopass));
 751
 752         if (priv->wol_ports_mask & (1 << port))
 753                 wol->wolopts = pwol.wolopts;
 754         else
 755                 wol->wolopts = 0;
 756 }
 757
 758 static int bcm_sf2_sw_set_wol(struct dsa_switch *ds, int port,
 759                               struct ethtool_wolinfo *wol)
 760 {
 761         struct net_device *p = ds->ports[port].cpu_dp->master;
 762         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 763         s8 cpu_port = ds->ports[port].cpu_dp->index;
 764         struct ethtool_wolinfo pwol =  { };
 765
 766         if (p->ethtool_ops->get_wol)
 767                 p->ethtool_ops->get_wol(p, &pwol);
 768         if (wol->wolopts & ~pwol.supported)
 769                 return -EINVAL;
 770
 771         if (wol->wolopts)
 772                 priv->wol_ports_mask |= (1 << port);
 773         else
 774                 priv->wol_ports_mask &= ~(1 << port);
 775
 776         /* If we have at least one port enabled, make sure the CPU port
 777          * is also enabled. If the CPU port is the last one enabled, we disable
 778          * it since this configuration does not make sense.
 779          */
 780         if (priv->wol_ports_mask && priv->wol_ports_mask != (1 << cpu_port))
 781                 priv->wol_ports_mask |= (1 << cpu_port);
 782         else
 783                 priv->wol_ports_mask &= ~(1 << cpu_port);
 784
 785         return p->ethtool_ops->set_wol(p, wol);
 786 }
 787
 788 static int bcm_sf2_sw_setup(struct dsa_switch *ds)
 789 {
 790         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 791         unsigned int port;
 792
 793         /* Enable all valid ports and disable those unused */
 794         for (port = 0; port < priv->hw_params.num_ports; port++) {
 795                 /* IMP port receives special treatment */
 796                 if (dsa_is_user_port(ds, port))
 797                         bcm_sf2_port_setup(ds, port, NULL);
 798                 else if (dsa_is_cpu_port(ds, port))
 799                         bcm_sf2_imp_setup(ds, port);
 800                 else
 801                         bcm_sf2_port_disable(ds, port, NULL);
 802         }
 803
 804         b53_configure_vlan(ds);
 805         bcm_sf2_enable_acb(ds);
 806
 807         return 0;
 808 }
 809
 810 /* The SWITCH_CORE register space is managed by b53 but operates on a page +
 811  * register basis so we need to translate that into an address that the
 812  * bus-glue understands.
 813  */
 814 #define SF2_PAGE_REG_MKADDR(page, reg)  ((page) << 10 | (reg) << 2)
 815
 816 static int bcm_sf2_core_read8(struct b53_device *dev, u8 page, u8 reg,
 817                               u8 *val)
 818 {
 819         struct bcm_sf2_priv *priv = dev->priv;
 820
 821         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 822
 823         return 0;
 824 }
 825
 826 static int bcm_sf2_core_read16(struct b53_device *dev, u8 page, u8 reg,
 827                                u16 *val)
 828 {
 829         struct bcm_sf2_priv *priv = dev->priv;
 830
 831         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 832
 833         return 0;
 834 }
 835
 836 static int bcm_sf2_core_read32(struct b53_device *dev, u8 page, u8 reg,
 837                                u32 *val)
 838 {
 839         struct bcm_sf2_priv *priv = dev->priv;
 840
 841         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 842
 843         return 0;
 844 }
 845
 846 static int bcm_sf2_core_read64(struct b53_device *dev, u8 page, u8 reg,
 847                                u64 *val)
 848 {
 849         struct bcm_sf2_priv *priv = dev->priv;
 850
 851         *val = core_readq(priv, SF2_PAGE_REG_MKADDR(page, reg));
 852
 853         return 0;
 854 }
 855
 856 static int bcm_sf2_core_write8(struct b53_device *dev, u8 page, u8 reg,
 857                                u8 value)
 858 {
 859         struct bcm_sf2_priv *priv = dev->priv;
 860
 861         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 862
 863         return 0;
 864 }
 865
 866 static int bcm_sf2_core_write16(struct b53_device *dev, u8 page, u8 reg,
 867                                 u16 value)
 868 {
 869         struct bcm_sf2_priv *priv = dev->priv;
 870
 871         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 872
 873         return 0;
 874 }
 875
 876 static int bcm_sf2_core_write32(struct b53_device *dev, u8 page, u8 reg,
 877                                 u32 value)
 878 {
 879         struct bcm_sf2_priv *priv = dev->priv;
 880
 881         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 882
 883         return 0;
 884 }
 885
 886 static int bcm_sf2_core_write64(struct b53_device *dev, u8 page, u8 reg,
 887                                 u64 value)
 888 {
 889         struct bcm_sf2_priv *priv = dev->priv;
 890
 891         core_writeq(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 892
 893         return 0;
 894 }
 895
 896 static const struct b53_io_ops bcm_sf2_io_ops = {
 897         .read8  = bcm_sf2_core_read8,
 898         .read16 = bcm_sf2_core_read16,
 899         .read32 = bcm_sf2_core_read32,
 900         .read48 = bcm_sf2_core_read64,
 901         .read64 = bcm_sf2_core_read64,
 902         .write8 = bcm_sf2_core_write8,
 903         .write16 = bcm_sf2_core_write16,
 904         .write32 = bcm_sf2_core_write32,
 905         .write48 = bcm_sf2_core_write64,
 906         .write64 = bcm_sf2_core_write64,
 907 };
 908
 909 static const struct dsa_switch_ops bcm_sf2_ops = {
 910         .get_tag_protocol       = b53_get_tag_protocol,
 911         .setup                  = bcm_sf2_sw_setup,
 912         .get_strings            = b53_get_strings,
 913         .get_ethtool_stats      = b53_get_ethtool_stats,
 914         .get_sset_count         = b53_get_sset_count,
 915         .get_ethtool_phy_stats  = b53_get_ethtool_phy_stats,
 916         .get_phy_flags          = bcm_sf2_sw_get_phy_flags,
 917         .phylink_validate       = bcm_sf2_sw_validate,
 918         .phylink_mac_config     = bcm_sf2_sw_mac_config,
 919         .phylink_mac_link_down  = bcm_sf2_sw_mac_link_down,
 920         .phylink_mac_link_up    = bcm_sf2_sw_mac_link_up,
 921         .phylink_fixed_state    = bcm_sf2_sw_fixed_state,
 922         .suspend                = bcm_sf2_sw_suspend,
 923         .resume                 = bcm_sf2_sw_resume,
 924         .get_wol                = bcm_sf2_sw_get_wol,
 925         .set_wol                = bcm_sf2_sw_set_wol,
 926         .port_enable            = bcm_sf2_port_setup,
 927         .port_disable           = bcm_sf2_port_disable,
 928         .get_mac_eee            = b53_get_mac_eee,
 929         .set_mac_eee            = b53_set_mac_eee,
 930         .port_bridge_join       = b53_br_join,
 931         .port_bridge_leave      = b53_br_leave,
 932         .port_stp_state_set     = b53_br_set_stp_state,
 933         .port_fast_age          = b53_br_fast_age,
 934         .port_vlan_filtering    = b53_vlan_filtering,
 935         .port_vlan_prepare      = b53_vlan_prepare,
 936         .port_vlan_add          = b53_vlan_add,
 937         .port_vlan_del          = b53_vlan_del,
 938         .port_fdb_dump          = b53_fdb_dump,
 939         .port_fdb_add           = b53_fdb_add,
 940         .port_fdb_del           = b53_fdb_del,
 941         .get_rxnfc              = bcm_sf2_get_rxnfc,
 942         .set_rxnfc              = bcm_sf2_set_rxnfc,
 943         .port_mirror_add        = b53_mirror_add,
 944         .port_mirror_del        = b53_mirror_del,
 945 };
 946
 947 struct bcm_sf2_of_data {
 948         u32 type;
 949         const u16 *reg_offsets;
 950         unsigned int core_reg_align;
 951         unsigned int num_cfp_rules;
 952 };
 953
 954 /* Register offsets for the SWITCH_REG_* block */
 955 static const u16 bcm_sf2_7445_reg_offsets[] = {
 956         [REG_SWITCH_CNTRL]      = 0x00,
 957         [REG_SWITCH_STATUS]     = 0x04,
 958         [REG_DIR_DATA_WRITE]    = 0x08,
 959         [REG_DIR_DATA_READ]     = 0x0C,
 960         [REG_SWITCH_REVISION]   = 0x18,
 961         [REG_PHY_REVISION]      = 0x1C,
 962         [REG_SPHY_CNTRL]        = 0x2C,
 963         [REG_RGMII_0_CNTRL]     = 0x34,
 964         [REG_RGMII_1_CNTRL]     = 0x40,
 965         [REG_RGMII_2_CNTRL]     = 0x4c,
 966         [REG_LED_0_CNTRL]       = 0x90,
 967         [REG_LED_1_CNTRL]       = 0x94,
 968         [REG_LED_2_CNTRL]       = 0x98,
 969 };
 970
 971 static const struct bcm_sf2_of_data bcm_sf2_7445_data = {
 972         .type           = BCM7445_DEVICE_ID,
 973         .core_reg_align = 0,
 974         .reg_offsets    = bcm_sf2_7445_reg_offsets,
 975         .num_cfp_rules  = 256,
 976 };
 977
 978 static const u16 bcm_sf2_7278_reg_offsets[] = {
 979         [REG_SWITCH_CNTRL]      = 0x00,
 980         [REG_SWITCH_STATUS]     = 0x04,
 981         [REG_DIR_DATA_WRITE]    = 0x08,
 982         [REG_DIR_DATA_READ]     = 0x0c,
 983         [REG_SWITCH_REVISION]   = 0x10,
 984         [REG_PHY_REVISION]      = 0x14,
 985         [REG_SPHY_CNTRL]        = 0x24,
 986         [REG_RGMII_0_CNTRL]     = 0xe0,
 987         [REG_RGMII_1_CNTRL]     = 0xec,
 988         [REG_RGMII_2_CNTRL]     = 0xf8,
 989         [REG_LED_0_CNTRL]       = 0x40,
 990         [REG_LED_1_CNTRL]       = 0x4c,
 991         [REG_LED_2_CNTRL]       = 0x58,
 992 };
 993
 994 static const struct bcm_sf2_of_data bcm_sf2_7278_data = {
 995         .type           = BCM7278_DEVICE_ID,
 996         .core_reg_align = 1,
 997         .reg_offsets    = bcm_sf2_7278_reg_offsets,
 998         .num_cfp_rules  = 128,
 999 };
1000
1001 static const struct of_device_id bcm_sf2_of_match[] = {
1002         { .compatible = "brcm,bcm7445-switch-v4.0",
1003           .data = &bcm_sf2_7445_data
1004         },
1005         { .compatible = "brcm,bcm7278-switch-v4.0",
1006           .data = &bcm_sf2_7278_data
1007         },
1008         { .compatible = "brcm,bcm7278-switch-v4.8",
1009           .data = &bcm_sf2_7278_data
1010         },
1011         { /* sentinel */ },
1012 };
1013 MODULE_DEVICE_TABLE(of, bcm_sf2_of_match);
1014
1015 static int bcm_sf2_sw_probe(struct platform_device *pdev)
1016 {
1017         const char *reg_names[BCM_SF2_REGS_NUM] = BCM_SF2_REGS_NAME;
1018         struct device_node *dn = pdev->dev.of_node;
1019         const struct of_device_id *of_id = NULL;
1020         const struct bcm_sf2_of_data *data;
1021         struct b53_platform_data *pdata;
1022         struct dsa_switch_ops *ops;
1023         struct device_node *ports;
1024         struct bcm_sf2_priv *priv;
1025         struct b53_device *dev;
1026         struct dsa_switch *ds;
1027         void __iomem **base;
1028         struct resource *r;
1029         unsigned int i;
1030         u32 reg, rev;
1031         int ret;
1032
1033         priv = devm_kzalloc(&pdev->dev, sizeof(*priv), GFP_KERNEL);
1034         if (!priv)
1035                 return -ENOMEM;
1036
1037         ops = devm_kzalloc(&pdev->dev, sizeof(*ops), GFP_KERNEL);
1038         if (!ops)
1039                 return -ENOMEM;
1040
1041         dev = b53_switch_alloc(&pdev->dev, &bcm_sf2_io_ops, priv);
1042         if (!dev)
1043                 return -ENOMEM;
1044
1045         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1046         if (!pdata)
1047                 return -ENOMEM;
1048
1049         of_id = of_match_node(bcm_sf2_of_match, dn);
1050         if (!of_id || !of_id->data)
1051                 return -EINVAL;
1052
1053         data = of_id->data;
1054
1055         /* Set SWITCH_REG register offsets and SWITCH_CORE align factor */
1056         priv->type = data->type;
1057         priv->reg_offsets = data->reg_offsets;
1058         priv->core_reg_align = data->core_reg_align;
1059         priv->num_cfp_rules = data->num_cfp_rules;
1060
1061         /* Auto-detection using standard registers will not work, so
1062          * provide an indication of what kind of device we are for
1063          * b53_common to work with
1064          */
1065         pdata->chip_id = priv->type;
1066         dev->pdata = pdata;
1067
1068         priv->dev = dev;
1069         ds = dev->ds;
1070         ds->ops = &bcm_sf2_ops;
1071
1072         /* Advertise the 8 egress queues */
1073         ds->num_tx_queues = SF2_NUM_EGRESS_QUEUES;
1074
1075         dev_set_drvdata(&pdev->dev, priv);
1076
1077         spin_lock_init(&priv->indir_lock);
1078         mutex_init(&priv->stats_mutex);
1079         mutex_init(&priv->cfp.lock);
1080
1081         /* CFP rule #0 cannot be used for specific classifications, flag it as
1082          * permanently used
1083          */
1084         set_bit(0, priv->cfp.used);
1085         set_bit(0, priv->cfp.unique);
1086
1087         /* Balance of_node_put() done by of_find_node_by_name() */
1088         of_node_get(dn);
1089         ports = of_find_node_by_name(dn, "ports");
1090         if (ports) {
1091                 bcm_sf2_identify_ports(priv, ports);
1092                 of_node_put(ports);
1093         }
1094
1095         priv->irq0 = irq_of_parse_and_map(dn, 0);
1096         priv->irq1 = irq_of_parse_and_map(dn, 1);
1097
1098         base = &priv->core;
1099         for (i = 0; i < BCM_SF2_REGS_NUM; i++) {
1100                 r = platform_get_resource(pdev, IORESOURCE_MEM, i);
1101                 *base = devm_ioremap_resource(&pdev->dev, r);
1102                 if (IS_ERR(*base)) {
1103                         pr_err("unable to find register: %s\n", reg_names[i]);
1104                         return PTR_ERR(*base);
1105                 }
1106                 base++;
1107         }
1108
1109         ret = bcm_sf2_sw_rst(priv);
1110         if (ret) {
1111                 pr_err("unable to software reset switch: %d\n", ret);
1112                 return ret;
1113         }
1114
1115         bcm_sf2_gphy_enable_set(priv->dev->ds, true);
1116
1117         ret = bcm_sf2_mdio_register(ds);
1118         if (ret) {
1119                 pr_err("failed to register MDIO bus\n");
1120                 return ret;
1121         }
1122
1123         bcm_sf2_gphy_enable_set(priv->dev->ds, false);
1124
1125         ret = bcm_sf2_cfp_rst(priv);
1126         if (ret) {
1127                 pr_err("failed to reset CFP\n");
1128                 goto out_mdio;
1129         }
1130
1131         /* Disable all interrupts and request them */
1132         bcm_sf2_intr_disable(priv);
1133
1134         ret = devm_request_irq(&pdev->dev, priv->irq0, bcm_sf2_switch_0_isr, 0,
1135                                "switch_0", ds);
1136         if (ret < 0) {
1137                 pr_err("failed to request switch_0 IRQ\n");
1138                 goto out_mdio;
1139         }
1140
1141         ret = devm_request_irq(&pdev->dev, priv->irq1, bcm_sf2_switch_1_isr, 0,
1142                                "switch_1", ds);
1143         if (ret < 0) {
1144                 pr_err("failed to request switch_1 IRQ\n");
1145                 goto out_mdio;
1146         }
1147
1148         /* Reset the MIB counters */
1149         reg = core_readl(priv, CORE_GMNCFGCFG);
1150         reg |= RST_MIB_CNT;
1151         core_writel(priv, reg, CORE_GMNCFGCFG);
1152         reg &= ~RST_MIB_CNT;
1153         core_writel(priv, reg, CORE_GMNCFGCFG);
1154
1155         /* Get the maximum number of ports for this switch */
1156         priv->hw_params.num_ports = core_readl(priv, CORE_IMP0_PRT_ID) + 1;
1157         if (priv->hw_params.num_ports > DSA_MAX_PORTS)
1158                 priv->hw_params.num_ports = DSA_MAX_PORTS;
1159
1160         /* Assume a single GPHY setup if we can't read that property */
1161         if (of_property_read_u32(dn, "brcm,num-gphy",
1162                                  &priv->hw_params.num_gphy))
1163                 priv->hw_params.num_gphy = 1;
1164
1165         rev = reg_readl(priv, REG_SWITCH_REVISION);
1166         priv->hw_params.top_rev = (rev >> SWITCH_TOP_REV_SHIFT) &
1167                                         SWITCH_TOP_REV_MASK;
1168         priv->hw_params.core_rev = (rev & SF2_REV_MASK);
1169
1170         rev = reg_readl(priv, REG_PHY_REVISION);
1171         priv->hw_params.gphy_rev = rev & PHY_REVISION_MASK;
1172
1173         ret = b53_switch_register(dev);
1174         if (ret)
1175                 goto out_mdio;
1176
1177         pr_info("Starfighter 2 top: %x.%02x, core: %x.%02x base: 0x%p, IRQs: %d, %d\n",
1178                 priv->hw_params.top_rev >> 8, priv->hw_params.top_rev & 0xff,
1179                 priv->hw_params.core_rev >> 8, priv->hw_params.core_rev & 0xff,
1180                 priv->core, priv->irq0, priv->irq1);
1181
1182         return 0;
1183
1184 out_mdio:
1185         bcm_sf2_mdio_unregister(priv);
1186         return ret;
1187 }
1188
1189 static int bcm_sf2_sw_remove(struct platform_device *pdev)
1190 {
1191         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1192
1193         priv->wol_ports_mask = 0;
1194         dsa_unregister_switch(priv->dev->ds);
1195         /* Disable all ports and interrupts */
1196         bcm_sf2_sw_suspend(priv->dev->ds);
1197         bcm_sf2_mdio_unregister(priv);
1198
1199         return 0;
1200 }
1201
1202 static void bcm_sf2_sw_shutdown(struct platform_device *pdev)
1203 {
1204         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1205
1206         /* For a kernel about to be kexec'd we want to keep the GPHY on for a
1207          * successful MDIO bus scan to occur. If we did turn off the GPHY
1208          * before (e.g: port_disable), this will also power it back on.
1209          *
1210          * Do not rely on kexec_in_progress, just power the PHY on.
1211          */
1212         if (priv->hw_params.num_gphy == 1)
1213                 bcm_sf2_gphy_enable_set(priv->dev->ds, true);
1214 }
1215
1216 #ifdef CONFIG_PM_SLEEP
1217 static int bcm_sf2_suspend(struct device *dev)
1218 {
1219         struct platform_device *pdev = to_platform_device(dev);
1220         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1221
1222         return dsa_switch_suspend(priv->dev->ds);
1223 }
1224
1225 static int bcm_sf2_resume(struct device *dev)
1226 {
1227         struct platform_device *pdev = to_platform_device(dev);
1228         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1229
1230         return dsa_switch_resume(priv->dev->ds);
1231 }
1232 #endif /* CONFIG_PM_SLEEP */
1233
1234 static SIMPLE_DEV_PM_OPS(bcm_sf2_pm_ops,
1235                          bcm_sf2_suspend, bcm_sf2_resume);
1236
1237
1238 static struct platform_driver bcm_sf2_driver = {
1239         .probe  = bcm_sf2_sw_probe,
1240         .remove = bcm_sf2_sw_remove,
1241         .shutdown = bcm_sf2_sw_shutdown,
1242         .driver = {
1243                 .name = "brcm-sf2",
1244                 .of_match_table = bcm_sf2_of_match,
1245                 .pm = &bcm_sf2_pm_ops,
1246         },
1247 };
1248 module_platform_driver(bcm_sf2_driver);
1249
1250 MODULE_AUTHOR("Broadcom Corporation");
1251 MODULE_DESCRIPTION("Driver for Broadcom Starfighter 2 ethernet switch chip");
1252 MODULE_LICENSE("GPL");
1253 MODULE_ALIAS("platform:brcm-sf2");