drivers/net/ethernet/hisilicon/hns_mdio.c

   1 /*
   2  * Copyright (c) 2014-2015 Hisilicon Limited.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; either version 2 of the License, or
   7  * (at your option) any later version.
   8  */
   9
  10 #include <linux/acpi.h>
  11 #include <linux/errno.h>
  12 #include <linux/etherdevice.h>
  13 #include <linux/init.h>
  14 #include <linux/kernel.h>
  15 #include <linux/mfd/syscon.h>
  16 #include <linux/module.h>
  17 #include <linux/mutex.h>
  18 #include <linux/netdevice.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of.h>
  21 #include <linux/of_mdio.h>
  22 #include <linux/of_platform.h>
  23 #include <linux/phy.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/regmap.h>
  26 #include <linux/spinlock_types.h>
  27
  28 #define MDIO_DRV_NAME "Hi-HNS_MDIO"
  29 #define MDIO_BUS_NAME "Hisilicon MII Bus"
  30 #define MDIO_DRV_VERSION "1.3.0"
  31 #define MDIO_COPYRIGHT "Copyright(c) 2015 Huawei Corporation."
  32 #define MDIO_DRV_STRING MDIO_BUS_NAME
  33 #define MDIO_DEFAULT_DEVICE_DESCR MDIO_BUS_NAME
  34
  35 #define MDIO_CTL_DEV_ADDR(x)    (x & 0x1f)
  36 #define MDIO_CTL_PORT_ADDR(x)   ((x & 0x1f) << 5)
  37
  38 #define MDIO_TIMEOUT                    1000000
  39
  40 struct hns_mdio_sc_reg {
  41         u16 mdio_clk_en;
  42         u16 mdio_clk_dis;
  43         u16 mdio_reset_req;
  44         u16 mdio_reset_dreq;
  45         u16 mdio_clk_st;
  46         u16 mdio_reset_st;
  47 };
  48
  49 struct hns_mdio_device {
  50         void *vbase;            /* mdio reg base address */
  51         struct regmap *subctrl_vbase;
  52         struct hns_mdio_sc_reg sc_reg;
  53 };
  54
  55 /* mdio reg */
  56 #define MDIO_COMMAND_REG                0x0
  57 #define MDIO_ADDR_REG                   0x4
  58 #define MDIO_WDATA_REG                  0x8
  59 #define MDIO_RDATA_REG                  0xc
  60 #define MDIO_STA_REG                    0x10
  61
  62 /* cfg phy bit map */
  63 #define MDIO_CMD_DEVAD_M        0x1f
  64 #define MDIO_CMD_DEVAD_S        0
  65 #define MDIO_CMD_PRTAD_M        0x1f
  66 #define MDIO_CMD_PRTAD_S        5
  67 #define MDIO_CMD_OP_M           0x3
  68 #define MDIO_CMD_OP_S           10
  69 #define MDIO_CMD_ST_M           0x3
  70 #define MDIO_CMD_ST_S           12
  71 #define MDIO_CMD_START_B        14
  72
  73 #define MDIO_ADDR_DATA_M        0xffff
  74 #define MDIO_ADDR_DATA_S        0
  75
  76 #define MDIO_WDATA_DATA_M       0xffff
  77 #define MDIO_WDATA_DATA_S       0
  78
  79 #define MDIO_RDATA_DATA_M       0xffff
  80 #define MDIO_RDATA_DATA_S       0
  81
  82 #define MDIO_STATE_STA_B        0
  83
  84 enum mdio_st_clause {
  85         MDIO_ST_CLAUSE_45 = 0,
  86         MDIO_ST_CLAUSE_22
  87 };
  88
  89 enum mdio_c22_op_seq {
  90         MDIO_C22_WRITE = 1,
  91         MDIO_C22_READ = 2
  92 };
  93
  94 enum mdio_c45_op_seq {
  95         MDIO_C45_WRITE_ADDR = 0,
  96         MDIO_C45_WRITE_DATA,
  97         MDIO_C45_READ_INCREMENT,
  98         MDIO_C45_READ
  99 };
 100
 101 /* peri subctrl reg */
 102 #define MDIO_SC_CLK_EN          0x338
 103 #define MDIO_SC_CLK_DIS         0x33C
 104 #define MDIO_SC_RESET_REQ       0xA38
 105 #define MDIO_SC_RESET_DREQ      0xA3C
 106 #define MDIO_SC_CLK_ST          0x531C
 107 #define MDIO_SC_RESET_ST        0x5A1C
 108
 109 static void mdio_write_reg(void *base, u32 reg, u32 value)
 110 {
 111         u8 __iomem *reg_addr = (u8 __iomem *)base;
 112
 113         writel_relaxed(value, reg_addr + reg);
 114 }
 115
 116 #define MDIO_WRITE_REG(a, reg, value) \
 117         mdio_write_reg((a)->vbase, (reg), (value))
 118
 119 static u32 mdio_read_reg(void *base, u32 reg)
 120 {
 121         u8 __iomem *reg_addr = (u8 __iomem *)base;
 122
 123         return readl_relaxed(reg_addr + reg);
 124 }
 125
 126 #define mdio_set_field(origin, mask, shift, val) \
 127         do { \
 128                 (origin) &= (~((mask) << (shift))); \
 129                 (origin) |= (((val) & (mask)) << (shift)); \
 130         } while (0)
 131
 132 #define mdio_get_field(origin, mask, shift) (((origin) >> (shift)) & (mask))
 133
 134 static void mdio_set_reg_field(void *base, u32 reg, u32 mask, u32 shift,
 135                                u32 val)
 136 {
 137         u32 origin = mdio_read_reg(base, reg);
 138
 139         mdio_set_field(origin, mask, shift, val);
 140         mdio_write_reg(base, reg, origin);
 141 }
 142
 143 #define MDIO_SET_REG_FIELD(dev, reg, mask, shift, val) \
 144         mdio_set_reg_field((dev)->vbase, (reg), (mask), (shift), (val))
 145
 146 static u32 mdio_get_reg_field(void *base, u32 reg, u32 mask, u32 shift)
 147 {
 148         u32 origin;
 149
 150         origin = mdio_read_reg(base, reg);
 151         return mdio_get_field(origin, mask, shift);
 152 }
 153
 154 #define MDIO_GET_REG_FIELD(dev, reg, mask, shift) \
 155                 mdio_get_reg_field((dev)->vbase, (reg), (mask), (shift))
 156
 157 #define MDIO_GET_REG_BIT(dev, reg, bit) \
 158                 mdio_get_reg_field((dev)->vbase, (reg), 0x1ull, (bit))
 159
 160 #define MDIO_CHECK_SET_ST       1
 161 #define MDIO_CHECK_CLR_ST       0
 162
 163 static int mdio_sc_cfg_reg_write(struct hns_mdio_device *mdio_dev,
 164                                  u32 cfg_reg, u32 set_val,
 165                                  u32 st_reg, u32 st_msk, u8 check_st)
 166 {
 167         u32 time_cnt;
 168         u32 reg_value;
 169         int ret;
 170
 171         regmap_write(mdio_dev->subctrl_vbase, cfg_reg, set_val);
 172
 173         for (time_cnt = MDIO_TIMEOUT; time_cnt; time_cnt--) {
 174                 ret = regmap_read(mdio_dev->subctrl_vbase, st_reg, &reg_value);
 175                 if (ret)
 176                         return ret;
 177
 178                 reg_value &= st_msk;
 179                 if ((!!check_st) == (!!reg_value))
 180                         break;
 181         }
 182
 183         if ((!!check_st) != (!!reg_value))
 184                 return -EBUSY;
 185
 186         return 0;
 187 }
 188
 189 static int hns_mdio_wait_ready(struct mii_bus *bus)
 190 {
 191         struct hns_mdio_device *mdio_dev = bus->priv;
 192         int i;
 193         u32 cmd_reg_value = 1;
 194
 195         /* waitting for MDIO_COMMAND_REG 's mdio_start==0 */
 196         /* after that can do read or write*/
 197         for (i = 0; cmd_reg_value; i++) {
 198                 cmd_reg_value = MDIO_GET_REG_BIT(mdio_dev,
 199                                                  MDIO_COMMAND_REG,
 200                                                  MDIO_CMD_START_B);
 201                 if (i == MDIO_TIMEOUT)
 202                         return -ETIMEDOUT;
 203         }
 204
 205         return 0;
 206 }
 207
 208 static void hns_mdio_cmd_write(struct hns_mdio_device *mdio_dev,
 209                                u8 is_c45, u8 op, u8 phy_id, u16 cmd)
 210 {
 211         u32 cmd_reg_value;
 212         u8 st = is_c45 ? MDIO_ST_CLAUSE_45 : MDIO_ST_CLAUSE_22;
 213
 214         cmd_reg_value = st << MDIO_CMD_ST_S;
 215         cmd_reg_value |= op << MDIO_CMD_OP_S;
 216         cmd_reg_value |=
 217                 (phy_id & MDIO_CMD_PRTAD_M) << MDIO_CMD_PRTAD_S;
 218         cmd_reg_value |= (cmd & MDIO_CMD_DEVAD_M) << MDIO_CMD_DEVAD_S;
 219         cmd_reg_value |= 1 << MDIO_CMD_START_B;
 220
 221         MDIO_WRITE_REG(mdio_dev, MDIO_COMMAND_REG, cmd_reg_value);
 222 }
 223
 224 /**
 225  * hns_mdio_write - access phy register
 226  * @bus: mdio bus
 227  * @phy_id: phy id
 228  * @regnum: register num
 229  * @value: register value
 230  *
 231  * Return 0 on success, negative on failure
 232  */
 233 static int hns_mdio_write(struct mii_bus *bus,
 234                           int phy_id, int regnum, u16 data)
 235 {
 236         int ret;
 237         struct hns_mdio_device *mdio_dev = (struct hns_mdio_device *)bus->priv;
 238         u8 devad = ((regnum >> 16) & 0x1f);
 239         u8 is_c45 = !!(regnum & MII_ADDR_C45);
 240         u16 reg = (u16)(regnum & 0xffff);
 241         u8 op;
 242         u16 cmd_reg_cfg;
 243
 244         dev_dbg(&bus->dev, "mdio write %s,base is %p\n",
 245                 bus->id, mdio_dev->vbase);
 246         dev_dbg(&bus->dev, "phy id=%d, is_c45=%d, devad=%d, reg=%#x, write data=%d\n",
 247                 phy_id, is_c45, devad, reg, data);
 248
 249         /* wait for ready */
 250         ret = hns_mdio_wait_ready(bus);
 251         if (ret) {
 252                 dev_err(&bus->dev, "MDIO bus is busy\n");
 253                 return ret;
 254         }
 255
 256         if (!is_c45) {
 257                 cmd_reg_cfg = reg;
 258                 op = MDIO_C22_WRITE;
 259         } else {
 260                 /* config the cmd-reg to write addr*/
 261                 MDIO_SET_REG_FIELD(mdio_dev, MDIO_ADDR_REG, MDIO_ADDR_DATA_M,
 262                                    MDIO_ADDR_DATA_S, reg);
 263
 264                 hns_mdio_cmd_write(mdio_dev, is_c45,
 265                                    MDIO_C45_WRITE_ADDR, phy_id, devad);
 266
 267                 /* check for read or write opt is finished */
 268                 ret = hns_mdio_wait_ready(bus);
 269                 if (ret) {
 270                         dev_err(&bus->dev, "MDIO bus is busy\n");
 271                         return ret;
 272                 }
 273
 274                 /* config the data needed writing */
 275                 cmd_reg_cfg = devad;
 276                 op = MDIO_C45_WRITE_ADDR;
 277         }
 278
 279         MDIO_SET_REG_FIELD(mdio_dev, MDIO_WDATA_REG, MDIO_WDATA_DATA_M,
 280                            MDIO_WDATA_DATA_S, data);
 281
 282         hns_mdio_cmd_write(mdio_dev, is_c45, op, phy_id, cmd_reg_cfg);
 283
 284         return 0;
 285 }
 286
 287 /**
 288  * hns_mdio_read - access phy register
 289  * @bus: mdio bus
 290  * @phy_id: phy id
 291  * @regnum: register num
 292  * @value: register value
 293  *
 294  * Return phy register value
 295  */
 296 static int hns_mdio_read(struct mii_bus *bus, int phy_id, int regnum)
 297 {
 298         int ret;
 299         u16 reg_val = 0;
 300         u8 devad = ((regnum >> 16) & 0x1f);
 301         u8 is_c45 = !!(regnum & MII_ADDR_C45);
 302         u16 reg = (u16)(regnum & 0xffff);
 303         struct hns_mdio_device *mdio_dev = (struct hns_mdio_device *)bus->priv;
 304
 305         dev_dbg(&bus->dev, "mdio read %s,base is %p\n",
 306                 bus->id, mdio_dev->vbase);
 307         dev_dbg(&bus->dev, "phy id=%d, is_c45=%d, devad=%d, reg=%#x!\n",
 308                 phy_id, is_c45, devad, reg);
 309
 310         /* Step 1: wait for ready */
 311         ret = hns_mdio_wait_ready(bus);
 312         if (ret) {
 313                 dev_err(&bus->dev, "MDIO bus is busy\n");
 314                 return ret;
 315         }
 316
 317         if (!is_c45) {
 318                 hns_mdio_cmd_write(mdio_dev, is_c45,
 319                                    MDIO_C22_READ, phy_id, reg);
 320         } else {
 321                 MDIO_SET_REG_FIELD(mdio_dev, MDIO_ADDR_REG, MDIO_ADDR_DATA_M,
 322                                    MDIO_ADDR_DATA_S, reg);
 323
 324                 /* Step 2; config the cmd-reg to write addr*/
 325                 hns_mdio_cmd_write(mdio_dev, is_c45,
 326                                    MDIO_C45_WRITE_ADDR, phy_id, devad);
 327
 328                 /* Step 3: check for read or write opt is finished */
 329                 ret = hns_mdio_wait_ready(bus);
 330                 if (ret) {
 331                         dev_err(&bus->dev, "MDIO bus is busy\n");
 332                         return ret;
 333                 }
 334
 335                 hns_mdio_cmd_write(mdio_dev, is_c45,
 336                                    MDIO_C45_READ, phy_id, devad);
 337         }
 338
 339         /* Step 5: waitting for MDIO_COMMAND_REG 's mdio_start==0,*/
 340         /* check for read or write opt is finished */
 341         ret = hns_mdio_wait_ready(bus);
 342         if (ret) {
 343                 dev_err(&bus->dev, "MDIO bus is busy\n");
 344                 return ret;
 345         }
 346
 347         reg_val = MDIO_GET_REG_BIT(mdio_dev, MDIO_STA_REG, MDIO_STATE_STA_B);
 348         if (reg_val) {
 349                 dev_err(&bus->dev, " ERROR! MDIO Read failed!\n");
 350                 return -EBUSY;
 351         }
 352
 353         /* Step 6; get out data*/
 354         reg_val = (u16)MDIO_GET_REG_FIELD(mdio_dev, MDIO_RDATA_REG,
 355                                           MDIO_RDATA_DATA_M, MDIO_RDATA_DATA_S);
 356
 357         return reg_val;
 358 }
 359
 360 /**
 361  * hns_mdio_reset - reset mdio bus
 362  * @bus: mdio bus
 363  *
 364  * Return 0 on success, negative on failure
 365  */
 366 static int hns_mdio_reset(struct mii_bus *bus)
 367 {
 368         struct hns_mdio_device *mdio_dev = (struct hns_mdio_device *)bus->priv;
 369         const struct hns_mdio_sc_reg *sc_reg;
 370         int ret;
 371
 372         if (dev_of_node(bus->parent)) {
 373                 if (!mdio_dev->subctrl_vbase) {
 374                         dev_err(&bus->dev, "mdio sys ctl reg has not maped\n");
 375                         return -ENODEV;
 376                 }
 377
 378                 sc_reg = &mdio_dev->sc_reg;
 379                 /* 1. reset req, and read reset st check */
 380                 ret = mdio_sc_cfg_reg_write(mdio_dev, sc_reg->mdio_reset_req,
 381                                             0x1, sc_reg->mdio_reset_st, 0x1,
 382                                             MDIO_CHECK_SET_ST);
 383                 if (ret) {
 384                         dev_err(&bus->dev, "MDIO reset fail\n");
 385                         return ret;
 386                 }
 387
 388                 /* 2. dis clk, and read clk st check */
 389                 ret = mdio_sc_cfg_reg_write(mdio_dev, sc_reg->mdio_clk_dis,
 390                                             0x1, sc_reg->mdio_clk_st, 0x1,
 391                                             MDIO_CHECK_CLR_ST);
 392                 if (ret) {
 393                         dev_err(&bus->dev, "MDIO dis clk fail\n");
 394                         return ret;
 395                 }
 396
 397                 /* 3. reset dreq, and read reset st check */
 398                 ret = mdio_sc_cfg_reg_write(mdio_dev, sc_reg->mdio_reset_dreq,
 399                                             0x1, sc_reg->mdio_reset_st, 0x1,
 400                                             MDIO_CHECK_CLR_ST);
 401                 if (ret) {
 402                         dev_err(&bus->dev, "MDIO dis clk fail\n");
 403                         return ret;
 404                 }
 405
 406                 /* 4. en clk, and read clk st check */
 407                 ret = mdio_sc_cfg_reg_write(mdio_dev, sc_reg->mdio_clk_en,
 408                                             0x1, sc_reg->mdio_clk_st, 0x1,
 409                                             MDIO_CHECK_SET_ST);
 410                 if (ret)
 411                         dev_err(&bus->dev, "MDIO en clk fail\n");
 412         } else if (is_acpi_node(bus->parent->fwnode)) {
 413                 acpi_status s;
 414
 415                 s = acpi_evaluate_object(ACPI_HANDLE(bus->parent),
 416                                          "_RST", NULL, NULL);
 417                 if (ACPI_FAILURE(s)) {
 418                         dev_err(&bus->dev, "Reset failed, return:%#x\n", s);
 419                         ret = -EBUSY;
 420                 } else {
 421                         ret = 0;
 422                 }
 423         } else {
 424                 dev_err(&bus->dev, "Can not get cfg data from DT or ACPI\n");
 425                 ret = -ENXIO;
 426         }
 427         return ret;
 428 }
 429
 430 /**
 431  * hns_mdio_probe - probe mdio device
 432  * @pdev: mdio platform device
 433  *
 434  * Return 0 on success, negative on failure
 435  */
 436 static int hns_mdio_probe(struct platform_device *pdev)
 437 {
 438         struct hns_mdio_device *mdio_dev;
 439         struct mii_bus *new_bus;
 440         struct resource *res;
 441         int ret = -ENODEV;
 442
 443         if (!pdev) {
 444                 dev_err(NULL, "pdev is NULL!\r\n");
 445                 return -ENODEV;
 446         }
 447
 448         mdio_dev = devm_kzalloc(&pdev->dev, sizeof(*mdio_dev), GFP_KERNEL);
 449         if (!mdio_dev)
 450                 return -ENOMEM;
 451
 452         new_bus = devm_mdiobus_alloc(&pdev->dev);
 453         if (!new_bus) {
 454                 dev_err(&pdev->dev, "mdiobus_alloc fail!\n");
 455                 return -ENOMEM;
 456         }
 457
 458         new_bus->name = MDIO_BUS_NAME;
 459         new_bus->read = hns_mdio_read;
 460         new_bus->write = hns_mdio_write;
 461         new_bus->reset = hns_mdio_reset;
 462         new_bus->priv = mdio_dev;
 463         new_bus->parent = &pdev->dev;
 464
 465         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 466         mdio_dev->vbase = devm_ioremap_resource(&pdev->dev, res);
 467         if (IS_ERR(mdio_dev->vbase)) {
 468                 ret = PTR_ERR(mdio_dev->vbase);
 469                 return ret;
 470         }
 471
 472         platform_set_drvdata(pdev, new_bus);
 473         snprintf(new_bus->id, MII_BUS_ID_SIZE, "%s-%s", "Mii",
 474                  dev_name(&pdev->dev));
 475         if (dev_of_node(&pdev->dev)) {
 476                 struct of_phandle_args reg_args;
 477
 478                 ret = of_parse_phandle_with_fixed_args(pdev->dev.of_node,
 479                                                        "subctrl-vbase",
 480                                                        4,
 481                                                        0,
 482                                                        &reg_args);
 483                 if (!ret) {
 484                         mdio_dev->subctrl_vbase =
 485                                 syscon_node_to_regmap(reg_args.np);
 486                         if (IS_ERR(mdio_dev->subctrl_vbase)) {
 487                                 dev_warn(&pdev->dev, "syscon_node_to_regmap error\n");
 488                                 mdio_dev->subctrl_vbase = NULL;
 489                         } else {
 490                                 if (reg_args.args_count == 4) {
 491                                         mdio_dev->sc_reg.mdio_clk_en =
 492                                                 (u16)reg_args.args[0];
 493                                         mdio_dev->sc_reg.mdio_clk_dis =
 494                                                 (u16)reg_args.args[0] + 4;
 495                                         mdio_dev->sc_reg.mdio_reset_req =
 496                                                 (u16)reg_args.args[1];
 497                                         mdio_dev->sc_reg.mdio_reset_dreq =
 498                                                 (u16)reg_args.args[1] + 4;
 499                                         mdio_dev->sc_reg.mdio_clk_st =
 500                                                 (u16)reg_args.args[2];
 501                                         mdio_dev->sc_reg.mdio_reset_st =
 502                                                 (u16)reg_args.args[3];
 503                                 } else {
 504                                         /* for compatible */
 505                                         mdio_dev->sc_reg.mdio_clk_en =
 506                                                 MDIO_SC_CLK_EN;
 507                                         mdio_dev->sc_reg.mdio_clk_dis =
 508                                                 MDIO_SC_CLK_DIS;
 509                                         mdio_dev->sc_reg.mdio_reset_req =
 510                                                 MDIO_SC_RESET_REQ;
 511                                         mdio_dev->sc_reg.mdio_reset_dreq =
 512                                                 MDIO_SC_RESET_DREQ;
 513                                         mdio_dev->sc_reg.mdio_clk_st =
 514                                                 MDIO_SC_CLK_ST;
 515                                         mdio_dev->sc_reg.mdio_reset_st =
 516                                                 MDIO_SC_RESET_ST;
 517                                 }
 518                         }
 519                 } else {
 520                         dev_warn(&pdev->dev, "find syscon ret = %#x\n", ret);
 521                         mdio_dev->subctrl_vbase = NULL;
 522                 }
 523
 524                 ret = of_mdiobus_register(new_bus, pdev->dev.of_node);
 525         } else if (is_acpi_node(pdev->dev.fwnode)) {
 526                 /* Clear all the IRQ properties */
 527                 memset(new_bus->irq, PHY_POLL, 4 * PHY_MAX_ADDR);
 528
 529                 /* Mask out all PHYs from auto probing. */
 530                 new_bus->phy_mask = ~0;
 531
 532                 /* Register the MDIO bus */
 533                 ret = mdiobus_register(new_bus);
 534         } else {
 535                 dev_err(&pdev->dev, "Can not get cfg data from DT or ACPI\n");
 536                 ret = -ENXIO;
 537         }
 538
 539         if (ret) {
 540                 dev_err(&pdev->dev, "Cannot register as MDIO bus!\n");
 541                 platform_set_drvdata(pdev, NULL);
 542                 return ret;
 543         }
 544
 545         return 0;
 546 }
 547
 548 /**
 549  * hns_mdio_remove - remove mdio device
 550  * @pdev: mdio platform device
 551  *
 552  * Return 0 on success, negative on failure
 553  */
 554 static int hns_mdio_remove(struct platform_device *pdev)
 555 {
 556         struct mii_bus *bus;
 557
 558         bus = platform_get_drvdata(pdev);
 559
 560         mdiobus_unregister(bus);
 561         platform_set_drvdata(pdev, NULL);
 562         return 0;
 563 }
 564
 565 static const struct of_device_id hns_mdio_match[] = {
 566         {.compatible = "hisilicon,mdio"},
 567         {.compatible = "hisilicon,hns-mdio"},
 568         {}
 569 };
 570 MODULE_DEVICE_TABLE(of, hns_mdio_match);
 571
 572 static const struct acpi_device_id hns_mdio_acpi_match[] = {
 573         { "HISI0141", 0 },
 574         { },
 575 };
 576 MODULE_DEVICE_TABLE(acpi, hns_mdio_acpi_match);
 577
 578 static struct platform_driver hns_mdio_driver = {
 579         .probe = hns_mdio_probe,
 580         .remove = hns_mdio_remove,
 581         .driver = {
 582                    .name = MDIO_DRV_NAME,
 583                    .of_match_table = hns_mdio_match,
 584                    .acpi_match_table = ACPI_PTR(hns_mdio_acpi_match),
 585                    },
 586 };
 587
 588 module_platform_driver(hns_mdio_driver);
 589
 590 MODULE_LICENSE("GPL");
 591 MODULE_AUTHOR("Huawei Tech. Co., Ltd.");
 592 MODULE_DESCRIPTION("Hisilicon HNS MDIO driver");
 593 MODULE_ALIAS("platform:" MDIO_DRV_NAME);