drivers/net/ethernet/intel/ixgbe/ixgbe_common.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2016 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   Linux NICS <linux.nics@intel.com>
  24   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  25   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  26
  27 *******************************************************************************/
  28
  29 #include <linux/pci.h>
  30 #include <linux/delay.h>
  31 #include <linux/sched.h>
  32 #include <linux/netdevice.h>
  33
  34 #include "ixgbe.h"
  35 #include "ixgbe_common.h"
  36 #include "ixgbe_phy.h"
  37
  38 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw);
  39 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw);
  40 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw);
  41 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw);
  42 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw);
  43 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
  44                                         u16 count);
  45 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count);
  46 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  47 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  48 static void ixgbe_release_eeprom(struct ixgbe_hw *hw);
  49
  50 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr);
  51 static s32 ixgbe_poll_eerd_eewr_done(struct ixgbe_hw *hw, u32 ee_reg);
  52 static s32 ixgbe_read_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
  53                                              u16 words, u16 *data);
  54 static s32 ixgbe_write_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
  55                                              u16 words, u16 *data);
  56 static s32 ixgbe_detect_eeprom_page_size_generic(struct ixgbe_hw *hw,
  57                                                  u16 offset);
  58 static s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw);
  59
  60 /* Base table for registers values that change by MAC */
  61 const u32 ixgbe_mvals_8259X[IXGBE_MVALS_IDX_LIMIT] = {
  62         IXGBE_MVALS_INIT(8259X)
  63 };
  64
  65 /**
  66  *  ixgbe_device_supports_autoneg_fc - Check if phy supports autoneg flow
  67  *  control
  68  *  @hw: pointer to hardware structure
  69  *
  70  *  There are several phys that do not support autoneg flow control. This
  71  *  function check the device id to see if the associated phy supports
  72  *  autoneg flow control.
  73  **/
  74 bool ixgbe_device_supports_autoneg_fc(struct ixgbe_hw *hw)
  75 {
  76         bool supported = false;
  77         ixgbe_link_speed speed;
  78         bool link_up;
  79
  80         switch (hw->phy.media_type) {
  81         case ixgbe_media_type_fiber:
  82                 /* flow control autoneg black list */
  83                 switch (hw->device_id) {
  84                 case IXGBE_DEV_ID_X550EM_A_SFP:
  85                 case IXGBE_DEV_ID_X550EM_A_SFP_N:
  86                         supported = false;
  87                         break;
  88                 default:
  89                         hw->mac.ops.check_link(hw, &speed, &link_up, false);
  90                         /* if link is down, assume supported */
  91                         if (link_up)
  92                                 supported = speed == IXGBE_LINK_SPEED_1GB_FULL ?
  93                                 true : false;
  94                         else
  95                                 supported = true;
  96                 }
  97
  98                 break;
  99         case ixgbe_media_type_backplane:
 100                 if (hw->device_id == IXGBE_DEV_ID_X550EM_X_XFI)
 101                         supported = false;
 102                 else
 103                         supported = true;
 104                 break;
 105         case ixgbe_media_type_copper:
 106                 /* only some copper devices support flow control autoneg */
 107                 switch (hw->device_id) {
 108                 case IXGBE_DEV_ID_82599_T3_LOM:
 109                 case IXGBE_DEV_ID_X540T:
 110                 case IXGBE_DEV_ID_X540T1:
 111                 case IXGBE_DEV_ID_X550T:
 112                 case IXGBE_DEV_ID_X550T1:
 113                 case IXGBE_DEV_ID_X550EM_X_10G_T:
 114                 case IXGBE_DEV_ID_X550EM_A_10G_T:
 115                 case IXGBE_DEV_ID_X550EM_A_1G_T:
 116                 case IXGBE_DEV_ID_X550EM_A_1G_T_L:
 117                         supported = true;
 118                         break;
 119                 default:
 120                         break;
 121                 }
 122         default:
 123                 break;
 124         }
 125
 126         if (!supported)
 127                 hw_dbg(hw, "Device %x does not support flow control autoneg\n",
 128                        hw->device_id);
 129
 130         return supported;
 131 }
 132
 133 /**
 134  *  ixgbe_setup_fc_generic - Set up flow control
 135  *  @hw: pointer to hardware structure
 136  *
 137  *  Called at init time to set up flow control.
 138  **/
 139 s32 ixgbe_setup_fc_generic(struct ixgbe_hw *hw)
 140 {
 141         s32 ret_val = 0;
 142         u32 reg = 0, reg_bp = 0;
 143         u16 reg_cu = 0;
 144         bool locked = false;
 145
 146         /*
 147          * Validate the requested mode.  Strict IEEE mode does not allow
 148          * ixgbe_fc_rx_pause because it will cause us to fail at UNH.
 149          */
 150         if (hw->fc.strict_ieee && hw->fc.requested_mode == ixgbe_fc_rx_pause) {
 151                 hw_dbg(hw, "ixgbe_fc_rx_pause not valid in strict IEEE mode\n");
 152                 return IXGBE_ERR_INVALID_LINK_SETTINGS;
 153         }
 154
 155         /*
 156          * 10gig parts do not have a word in the EEPROM to determine the
 157          * default flow control setting, so we explicitly set it to full.
 158          */
 159         if (hw->fc.requested_mode == ixgbe_fc_default)
 160                 hw->fc.requested_mode = ixgbe_fc_full;
 161
 162         /*
 163          * Set up the 1G and 10G flow control advertisement registers so the
 164          * HW will be able to do fc autoneg once the cable is plugged in.  If
 165          * we link at 10G, the 1G advertisement is harmless and vice versa.
 166          */
 167         switch (hw->phy.media_type) {
 168         case ixgbe_media_type_backplane:
 169                 /* some MAC's need RMW protection on AUTOC */
 170                 ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &reg_bp);
 171                 if (ret_val)
 172                         return ret_val;
 173
 174                 /* fall through - only backplane uses autoc */
 175         case ixgbe_media_type_fiber:
 176                 reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
 177
 178                 break;
 179         case ixgbe_media_type_copper:
 180                 hw->phy.ops.read_reg(hw, MDIO_AN_ADVERTISE,
 181                                         MDIO_MMD_AN, &reg_cu);
 182                 break;
 183         default:
 184                 break;
 185         }
 186
 187         /*
 188          * The possible values of fc.requested_mode are:
 189          * 0: Flow control is completely disabled
 190          * 1: Rx flow control is enabled (we can receive pause frames,
 191          *    but not send pause frames).
 192          * 2: Tx flow control is enabled (we can send pause frames but
 193          *    we do not support receiving pause frames).
 194          * 3: Both Rx and Tx flow control (symmetric) are enabled.
 195          * other: Invalid.
 196          */
 197         switch (hw->fc.requested_mode) {
 198         case ixgbe_fc_none:
 199                 /* Flow control completely disabled by software override. */
 200                 reg &= ~(IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE);
 201                 if (hw->phy.media_type == ixgbe_media_type_backplane)
 202                         reg_bp &= ~(IXGBE_AUTOC_SYM_PAUSE |
 203                                     IXGBE_AUTOC_ASM_PAUSE);
 204                 else if (hw->phy.media_type == ixgbe_media_type_copper)
 205                         reg_cu &= ~(IXGBE_TAF_SYM_PAUSE | IXGBE_TAF_ASM_PAUSE);
 206                 break;
 207         case ixgbe_fc_tx_pause:
 208                 /*
 209                  * Tx Flow control is enabled, and Rx Flow control is
 210                  * disabled by software override.
 211                  */
 212                 reg |= IXGBE_PCS1GANA_ASM_PAUSE;
 213                 reg &= ~IXGBE_PCS1GANA_SYM_PAUSE;
 214                 if (hw->phy.media_type == ixgbe_media_type_backplane) {
 215                         reg_bp |= IXGBE_AUTOC_ASM_PAUSE;
 216                         reg_bp &= ~IXGBE_AUTOC_SYM_PAUSE;
 217                 } else if (hw->phy.media_type == ixgbe_media_type_copper) {
 218                         reg_cu |= IXGBE_TAF_ASM_PAUSE;
 219                         reg_cu &= ~IXGBE_TAF_SYM_PAUSE;
 220                 }
 221                 break;
 222         case ixgbe_fc_rx_pause:
 223                 /*
 224                  * Rx Flow control is enabled and Tx Flow control is
 225                  * disabled by software override. Since there really
 226                  * isn't a way to advertise that we are capable of RX
 227                  * Pause ONLY, we will advertise that we support both
 228                  * symmetric and asymmetric Rx PAUSE, as such we fall
 229                  * through to the fc_full statement.  Later, we will
 230                  * disable the adapter's ability to send PAUSE frames.
 231                  */
 232         case ixgbe_fc_full:
 233                 /* Flow control (both Rx and Tx) is enabled by SW override. */
 234                 reg |= IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE;
 235                 if (hw->phy.media_type == ixgbe_media_type_backplane)
 236                         reg_bp |= IXGBE_AUTOC_SYM_PAUSE |
 237                                   IXGBE_AUTOC_ASM_PAUSE;
 238                 else if (hw->phy.media_type == ixgbe_media_type_copper)
 239                         reg_cu |= IXGBE_TAF_SYM_PAUSE | IXGBE_TAF_ASM_PAUSE;
 240                 break;
 241         default:
 242                 hw_dbg(hw, "Flow control param set incorrectly\n");
 243                 return IXGBE_ERR_CONFIG;
 244         }
 245
 246         if (hw->mac.type != ixgbe_mac_X540) {
 247                 /*
 248                  * Enable auto-negotiation between the MAC & PHY;
 249                  * the MAC will advertise clause 37 flow control.
 250                  */
 251                 IXGBE_WRITE_REG(hw, IXGBE_PCS1GANA, reg);
 252                 reg = IXGBE_READ_REG(hw, IXGBE_PCS1GLCTL);
 253
 254                 /* Disable AN timeout */
 255                 if (hw->fc.strict_ieee)
 256                         reg &= ~IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN;
 257
 258                 IXGBE_WRITE_REG(hw, IXGBE_PCS1GLCTL, reg);
 259                 hw_dbg(hw, "Set up FC; PCS1GLCTL = 0x%08X\n", reg);
 260         }
 261
 262         /*
 263          * AUTOC restart handles negotiation of 1G and 10G on backplane
 264          * and copper. There is no need to set the PCS1GCTL register.
 265          *
 266          */
 267         if (hw->phy.media_type == ixgbe_media_type_backplane) {
 268                 /* Need the SW/FW semaphore around AUTOC writes if 82599 and
 269                  * LESM is on, likewise reset_pipeline requries the lock as
 270                  * it also writes AUTOC.
 271                  */
 272                 ret_val = hw->mac.ops.prot_autoc_write(hw, reg_bp, locked);
 273                 if (ret_val)
 274                         return ret_val;
 275
 276         } else if ((hw->phy.media_type == ixgbe_media_type_copper) &&
 277                    ixgbe_device_supports_autoneg_fc(hw)) {
 278                 hw->phy.ops.write_reg(hw, MDIO_AN_ADVERTISE,
 279                                       MDIO_MMD_AN, reg_cu);
 280         }
 281
 282         hw_dbg(hw, "Set up FC; IXGBE_AUTOC = 0x%08X\n", reg);
 283         return ret_val;
 284 }
 285
 286 /**
 287  *  ixgbe_start_hw_generic - Prepare hardware for Tx/Rx
 288  *  @hw: pointer to hardware structure
 289  *
 290  *  Starts the hardware by filling the bus info structure and media type, clears
 291  *  all on chip counters, initializes receive address registers, multicast
 292  *  table, VLAN filter table, calls routine to set up link and flow control
 293  *  settings, and leaves transmit and receive units disabled and uninitialized
 294  **/
 295 s32 ixgbe_start_hw_generic(struct ixgbe_hw *hw)
 296 {
 297         s32 ret_val;
 298         u32 ctrl_ext;
 299         u16 device_caps;
 300
 301         /* Set the media type */
 302         hw->phy.media_type = hw->mac.ops.get_media_type(hw);
 303
 304         /* Identify the PHY */
 305         hw->phy.ops.identify(hw);
 306
 307         /* Clear the VLAN filter table */
 308         hw->mac.ops.clear_vfta(hw);
 309
 310         /* Clear statistics registers */
 311         hw->mac.ops.clear_hw_cntrs(hw);
 312
 313         /* Set No Snoop Disable */
 314         ctrl_ext = IXGBE_READ_REG(hw, IXGBE_CTRL_EXT);
 315         ctrl_ext |= IXGBE_CTRL_EXT_NS_DIS;
 316         IXGBE_WRITE_REG(hw, IXGBE_CTRL_EXT, ctrl_ext);
 317         IXGBE_WRITE_FLUSH(hw);
 318
 319         /* Setup flow control if method for doing so */
 320         if (hw->mac.ops.setup_fc) {
 321                 ret_val = hw->mac.ops.setup_fc(hw);
 322                 if (ret_val)
 323                         return ret_val;
 324         }
 325
 326         /* Cashe bit indicating need for crosstalk fix */
 327         switch (hw->mac.type) {
 328         case ixgbe_mac_82599EB:
 329         case ixgbe_mac_X550EM_x:
 330         case ixgbe_mac_x550em_a:
 331                 hw->mac.ops.get_device_caps(hw, &device_caps);
 332                 if (device_caps & IXGBE_DEVICE_CAPS_NO_CROSSTALK_WR)
 333                         hw->need_crosstalk_fix = false;
 334                 else
 335                         hw->need_crosstalk_fix = true;
 336                 break;
 337         default:
 338                 hw->need_crosstalk_fix = false;
 339                 break;
 340         }
 341
 342         /* Clear adapter stopped flag */
 343         hw->adapter_stopped = false;
 344
 345         return 0;
 346 }
 347
 348 /**
 349  *  ixgbe_start_hw_gen2 - Init sequence for common device family
 350  *  @hw: pointer to hw structure
 351  *
 352  * Performs the init sequence common to the second generation
 353  * of 10 GbE devices.
 354  * Devices in the second generation:
 355  *     82599
 356  *     X540
 357  **/
 358 s32 ixgbe_start_hw_gen2(struct ixgbe_hw *hw)
 359 {
 360         u32 i;
 361
 362         /* Clear the rate limiters */
 363         for (i = 0; i < hw->mac.max_tx_queues; i++) {
 364                 IXGBE_WRITE_REG(hw, IXGBE_RTTDQSEL, i);
 365                 IXGBE_WRITE_REG(hw, IXGBE_RTTBCNRC, 0);
 366         }
 367         IXGBE_WRITE_FLUSH(hw);
 368
 369         return 0;
 370 }
 371
 372 /**
 373  *  ixgbe_init_hw_generic - Generic hardware initialization
 374  *  @hw: pointer to hardware structure
 375  *
 376  *  Initialize the hardware by resetting the hardware, filling the bus info
 377  *  structure and media type, clears all on chip counters, initializes receive
 378  *  address registers, multicast table, VLAN filter table, calls routine to set
 379  *  up link and flow control settings, and leaves transmit and receive units
 380  *  disabled and uninitialized
 381  **/
 382 s32 ixgbe_init_hw_generic(struct ixgbe_hw *hw)
 383 {
 384         s32 status;
 385
 386         /* Reset the hardware */
 387         status = hw->mac.ops.reset_hw(hw);
 388
 389         if (status == 0) {
 390                 /* Start the HW */
 391                 status = hw->mac.ops.start_hw(hw);
 392         }
 393
 394         /* Initialize the LED link active for LED blink support */
 395         if (hw->mac.ops.init_led_link_act)
 396                 hw->mac.ops.init_led_link_act(hw);
 397
 398         return status;
 399 }
 400
 401 /**
 402  *  ixgbe_clear_hw_cntrs_generic - Generic clear hardware counters
 403  *  @hw: pointer to hardware structure
 404  *
 405  *  Clears all hardware statistics counters by reading them from the hardware
 406  *  Statistics counters are clear on read.
 407  **/
 408 s32 ixgbe_clear_hw_cntrs_generic(struct ixgbe_hw *hw)
 409 {
 410         u16 i = 0;
 411
 412         IXGBE_READ_REG(hw, IXGBE_CRCERRS);
 413         IXGBE_READ_REG(hw, IXGBE_ILLERRC);
 414         IXGBE_READ_REG(hw, IXGBE_ERRBC);
 415         IXGBE_READ_REG(hw, IXGBE_MSPDC);
 416         for (i = 0; i < 8; i++)
 417                 IXGBE_READ_REG(hw, IXGBE_MPC(i));
 418
 419         IXGBE_READ_REG(hw, IXGBE_MLFC);
 420         IXGBE_READ_REG(hw, IXGBE_MRFC);
 421         IXGBE_READ_REG(hw, IXGBE_RLEC);
 422         IXGBE_READ_REG(hw, IXGBE_LXONTXC);
 423         IXGBE_READ_REG(hw, IXGBE_LXOFFTXC);
 424         if (hw->mac.type >= ixgbe_mac_82599EB) {
 425                 IXGBE_READ_REG(hw, IXGBE_LXONRXCNT);
 426                 IXGBE_READ_REG(hw, IXGBE_LXOFFRXCNT);
 427         } else {
 428                 IXGBE_READ_REG(hw, IXGBE_LXONRXC);
 429                 IXGBE_READ_REG(hw, IXGBE_LXOFFRXC);
 430         }
 431
 432         for (i = 0; i < 8; i++) {
 433                 IXGBE_READ_REG(hw, IXGBE_PXONTXC(i));
 434                 IXGBE_READ_REG(hw, IXGBE_PXOFFTXC(i));
 435                 if (hw->mac.type >= ixgbe_mac_82599EB) {
 436                         IXGBE_READ_REG(hw, IXGBE_PXONRXCNT(i));
 437                         IXGBE_READ_REG(hw, IXGBE_PXOFFRXCNT(i));
 438                 } else {
 439                         IXGBE_READ_REG(hw, IXGBE_PXONRXC(i));
 440                         IXGBE_READ_REG(hw, IXGBE_PXOFFRXC(i));
 441                 }
 442         }
 443         if (hw->mac.type >= ixgbe_mac_82599EB)
 444                 for (i = 0; i < 8; i++)
 445                         IXGBE_READ_REG(hw, IXGBE_PXON2OFFCNT(i));
 446         IXGBE_READ_REG(hw, IXGBE_PRC64);
 447         IXGBE_READ_REG(hw, IXGBE_PRC127);
 448         IXGBE_READ_REG(hw, IXGBE_PRC255);
 449         IXGBE_READ_REG(hw, IXGBE_PRC511);
 450         IXGBE_READ_REG(hw, IXGBE_PRC1023);
 451         IXGBE_READ_REG(hw, IXGBE_PRC1522);
 452         IXGBE_READ_REG(hw, IXGBE_GPRC);
 453         IXGBE_READ_REG(hw, IXGBE_BPRC);
 454         IXGBE_READ_REG(hw, IXGBE_MPRC);
 455         IXGBE_READ_REG(hw, IXGBE_GPTC);
 456         IXGBE_READ_REG(hw, IXGBE_GORCL);
 457         IXGBE_READ_REG(hw, IXGBE_GORCH);
 458         IXGBE_READ_REG(hw, IXGBE_GOTCL);
 459         IXGBE_READ_REG(hw, IXGBE_GOTCH);
 460         if (hw->mac.type == ixgbe_mac_82598EB)
 461                 for (i = 0; i < 8; i++)
 462                         IXGBE_READ_REG(hw, IXGBE_RNBC(i));
 463         IXGBE_READ_REG(hw, IXGBE_RUC);
 464         IXGBE_READ_REG(hw, IXGBE_RFC);
 465         IXGBE_READ_REG(hw, IXGBE_ROC);
 466         IXGBE_READ_REG(hw, IXGBE_RJC);
 467         IXGBE_READ_REG(hw, IXGBE_MNGPRC);
 468         IXGBE_READ_REG(hw, IXGBE_MNGPDC);
 469         IXGBE_READ_REG(hw, IXGBE_MNGPTC);
 470         IXGBE_READ_REG(hw, IXGBE_TORL);
 471         IXGBE_READ_REG(hw, IXGBE_TORH);
 472         IXGBE_READ_REG(hw, IXGBE_TPR);
 473         IXGBE_READ_REG(hw, IXGBE_TPT);
 474         IXGBE_READ_REG(hw, IXGBE_PTC64);
 475         IXGBE_READ_REG(hw, IXGBE_PTC127);
 476         IXGBE_READ_REG(hw, IXGBE_PTC255);
 477         IXGBE_READ_REG(hw, IXGBE_PTC511);
 478         IXGBE_READ_REG(hw, IXGBE_PTC1023);
 479         IXGBE_READ_REG(hw, IXGBE_PTC1522);
 480         IXGBE_READ_REG(hw, IXGBE_MPTC);
 481         IXGBE_READ_REG(hw, IXGBE_BPTC);
 482         for (i = 0; i < 16; i++) {
 483                 IXGBE_READ_REG(hw, IXGBE_QPRC(i));
 484                 IXGBE_READ_REG(hw, IXGBE_QPTC(i));
 485                 if (hw->mac.type >= ixgbe_mac_82599EB) {
 486                         IXGBE_READ_REG(hw, IXGBE_QBRC_L(i));
 487                         IXGBE_READ_REG(hw, IXGBE_QBRC_H(i));
 488                         IXGBE_READ_REG(hw, IXGBE_QBTC_L(i));
 489                         IXGBE_READ_REG(hw, IXGBE_QBTC_H(i));
 490                         IXGBE_READ_REG(hw, IXGBE_QPRDC(i));
 491                 } else {
 492                         IXGBE_READ_REG(hw, IXGBE_QBRC(i));
 493                         IXGBE_READ_REG(hw, IXGBE_QBTC(i));
 494                 }
 495         }
 496
 497         if (hw->mac.type == ixgbe_mac_X550 || hw->mac.type == ixgbe_mac_X540) {
 498                 if (hw->phy.id == 0)
 499                         hw->phy.ops.identify(hw);
 500                 hw->phy.ops.read_reg(hw, IXGBE_PCRC8ECL, MDIO_MMD_PCS, &i);
 501                 hw->phy.ops.read_reg(hw, IXGBE_PCRC8ECH, MDIO_MMD_PCS, &i);
 502                 hw->phy.ops.read_reg(hw, IXGBE_LDPCECL, MDIO_MMD_PCS, &i);
 503                 hw->phy.ops.read_reg(hw, IXGBE_LDPCECH, MDIO_MMD_PCS, &i);
 504         }
 505
 506         return 0;
 507 }
 508
 509 /**
 510  *  ixgbe_read_pba_string_generic - Reads part number string from EEPROM
 511  *  @hw: pointer to hardware structure
 512  *  @pba_num: stores the part number string from the EEPROM
 513  *  @pba_num_size: part number string buffer length
 514  *
 515  *  Reads the part number string from the EEPROM.
 516  **/
 517 s32 ixgbe_read_pba_string_generic(struct ixgbe_hw *hw, u8 *pba_num,
 518                                   u32 pba_num_size)
 519 {
 520         s32 ret_val;
 521         u16 data;
 522         u16 pba_ptr;
 523         u16 offset;
 524         u16 length;
 525
 526         if (pba_num == NULL) {
 527                 hw_dbg(hw, "PBA string buffer was null\n");
 528                 return IXGBE_ERR_INVALID_ARGUMENT;
 529         }
 530
 531         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM0_PTR, &data);
 532         if (ret_val) {
 533                 hw_dbg(hw, "NVM Read Error\n");
 534                 return ret_val;
 535         }
 536
 537         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM1_PTR, &pba_ptr);
 538         if (ret_val) {
 539                 hw_dbg(hw, "NVM Read Error\n");
 540                 return ret_val;
 541         }
 542
 543         /*
 544          * if data is not ptr guard the PBA must be in legacy format which
 545          * means pba_ptr is actually our second data word for the PBA number
 546          * and we can decode it into an ascii string
 547          */
 548         if (data != IXGBE_PBANUM_PTR_GUARD) {
 549                 hw_dbg(hw, "NVM PBA number is not stored as string\n");
 550
 551                 /* we will need 11 characters to store the PBA */
 552                 if (pba_num_size < 11) {
 553                         hw_dbg(hw, "PBA string buffer too small\n");
 554                         return IXGBE_ERR_NO_SPACE;
 555                 }
 556
 557                 /* extract hex string from data and pba_ptr */
 558                 pba_num[0] = (data >> 12) & 0xF;
 559                 pba_num[1] = (data >> 8) & 0xF;
 560                 pba_num[2] = (data >> 4) & 0xF;
 561                 pba_num[3] = data & 0xF;
 562                 pba_num[4] = (pba_ptr >> 12) & 0xF;
 563                 pba_num[5] = (pba_ptr >> 8) & 0xF;
 564                 pba_num[6] = '-';
 565                 pba_num[7] = 0;
 566                 pba_num[8] = (pba_ptr >> 4) & 0xF;
 567                 pba_num[9] = pba_ptr & 0xF;
 568
 569                 /* put a null character on the end of our string */
 570                 pba_num[10] = '\0';
 571
 572                 /* switch all the data but the '-' to hex char */
 573                 for (offset = 0; offset < 10; offset++) {
 574                         if (pba_num[offset] < 0xA)
 575                                 pba_num[offset] += '0';
 576                         else if (pba_num[offset] < 0x10)
 577                                 pba_num[offset] += 'A' - 0xA;
 578                 }
 579
 580                 return 0;
 581         }
 582
 583         ret_val = hw->eeprom.ops.read(hw, pba_ptr, &length);
 584         if (ret_val) {
 585                 hw_dbg(hw, "NVM Read Error\n");
 586                 return ret_val;
 587         }
 588
 589         if (length == 0xFFFF || length == 0) {
 590                 hw_dbg(hw, "NVM PBA number section invalid length\n");
 591                 return IXGBE_ERR_PBA_SECTION;
 592         }
 593
 594         /* check if pba_num buffer is big enough */
 595         if (pba_num_size  < (((u32)length * 2) - 1)) {
 596                 hw_dbg(hw, "PBA string buffer too small\n");
 597                 return IXGBE_ERR_NO_SPACE;
 598         }
 599
 600         /* trim pba length from start of string */
 601         pba_ptr++;
 602         length--;
 603
 604         for (offset = 0; offset < length; offset++) {
 605                 ret_val = hw->eeprom.ops.read(hw, pba_ptr + offset, &data);
 606                 if (ret_val) {
 607                         hw_dbg(hw, "NVM Read Error\n");
 608                         return ret_val;
 609                 }
 610                 pba_num[offset * 2] = (u8)(data >> 8);
 611                 pba_num[(offset * 2) + 1] = (u8)(data & 0xFF);
 612         }
 613         pba_num[offset * 2] = '\0';
 614
 615         return 0;
 616 }
 617
 618 /**
 619  *  ixgbe_get_mac_addr_generic - Generic get MAC address
 620  *  @hw: pointer to hardware structure
 621  *  @mac_addr: Adapter MAC address
 622  *
 623  *  Reads the adapter's MAC address from first Receive Address Register (RAR0)
 624  *  A reset of the adapter must be performed prior to calling this function
 625  *  in order for the MAC address to have been loaded from the EEPROM into RAR0
 626  **/
 627 s32 ixgbe_get_mac_addr_generic(struct ixgbe_hw *hw, u8 *mac_addr)
 628 {
 629         u32 rar_high;
 630         u32 rar_low;
 631         u16 i;
 632
 633         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(0));
 634         rar_low = IXGBE_READ_REG(hw, IXGBE_RAL(0));
 635
 636         for (i = 0; i < 4; i++)
 637                 mac_addr[i] = (u8)(rar_low >> (i*8));
 638
 639         for (i = 0; i < 2; i++)
 640                 mac_addr[i+4] = (u8)(rar_high >> (i*8));
 641
 642         return 0;
 643 }
 644
 645 enum ixgbe_bus_width ixgbe_convert_bus_width(u16 link_status)
 646 {
 647         switch (link_status & IXGBE_PCI_LINK_WIDTH) {
 648         case IXGBE_PCI_LINK_WIDTH_1:
 649                 return ixgbe_bus_width_pcie_x1;
 650         case IXGBE_PCI_LINK_WIDTH_2:
 651                 return ixgbe_bus_width_pcie_x2;
 652         case IXGBE_PCI_LINK_WIDTH_4:
 653                 return ixgbe_bus_width_pcie_x4;
 654         case IXGBE_PCI_LINK_WIDTH_8:
 655                 return ixgbe_bus_width_pcie_x8;
 656         default:
 657                 return ixgbe_bus_width_unknown;
 658         }
 659 }
 660
 661 enum ixgbe_bus_speed ixgbe_convert_bus_speed(u16 link_status)
 662 {
 663         switch (link_status & IXGBE_PCI_LINK_SPEED) {
 664         case IXGBE_PCI_LINK_SPEED_2500:
 665                 return ixgbe_bus_speed_2500;
 666         case IXGBE_PCI_LINK_SPEED_5000:
 667                 return ixgbe_bus_speed_5000;
 668         case IXGBE_PCI_LINK_SPEED_8000:
 669                 return ixgbe_bus_speed_8000;
 670         default:
 671                 return ixgbe_bus_speed_unknown;
 672         }
 673 }
 674
 675 /**
 676  *  ixgbe_get_bus_info_generic - Generic set PCI bus info
 677  *  @hw: pointer to hardware structure
 678  *
 679  *  Sets the PCI bus info (speed, width, type) within the ixgbe_hw structure
 680  **/
 681 s32 ixgbe_get_bus_info_generic(struct ixgbe_hw *hw)
 682 {
 683         u16 link_status;
 684
 685         hw->bus.type = ixgbe_bus_type_pci_express;
 686
 687         /* Get the negotiated link width and speed from PCI config space */
 688         link_status = ixgbe_read_pci_cfg_word(hw, IXGBE_PCI_LINK_STATUS);
 689
 690         hw->bus.width = ixgbe_convert_bus_width(link_status);
 691         hw->bus.speed = ixgbe_convert_bus_speed(link_status);
 692
 693         hw->mac.ops.set_lan_id(hw);
 694
 695         return 0;
 696 }
 697
 698 /**
 699  *  ixgbe_set_lan_id_multi_port_pcie - Set LAN id for PCIe multiple port devices
 700  *  @hw: pointer to the HW structure
 701  *
 702  *  Determines the LAN function id by reading memory-mapped registers
 703  *  and swaps the port value if requested.
 704  **/
 705 void ixgbe_set_lan_id_multi_port_pcie(struct ixgbe_hw *hw)
 706 {
 707         struct ixgbe_bus_info *bus = &hw->bus;
 708         u16 ee_ctrl_4;
 709         u32 reg;
 710
 711         reg = IXGBE_READ_REG(hw, IXGBE_STATUS);
 712         bus->func = (reg & IXGBE_STATUS_LAN_ID) >> IXGBE_STATUS_LAN_ID_SHIFT;
 713         bus->lan_id = bus->func;
 714
 715         /* check for a port swap */
 716         reg = IXGBE_READ_REG(hw, IXGBE_FACTPS(hw));
 717         if (reg & IXGBE_FACTPS_LFS)
 718                 bus->func ^= 0x1;
 719
 720         /* Get MAC instance from EEPROM for configuring CS4227 */
 721         if (hw->device_id == IXGBE_DEV_ID_X550EM_A_SFP) {
 722                 hw->eeprom.ops.read(hw, IXGBE_EEPROM_CTRL_4, &ee_ctrl_4);
 723                 bus->instance_id = (ee_ctrl_4 & IXGBE_EE_CTRL_4_INST_ID) >>
 724                                    IXGBE_EE_CTRL_4_INST_ID_SHIFT;
 725         }
 726 }
 727
 728 /**
 729  *  ixgbe_stop_adapter_generic - Generic stop Tx/Rx units
 730  *  @hw: pointer to hardware structure
 731  *
 732  *  Sets the adapter_stopped flag within ixgbe_hw struct. Clears interrupts,
 733  *  disables transmit and receive units. The adapter_stopped flag is used by
 734  *  the shared code and drivers to determine if the adapter is in a stopped
 735  *  state and should not touch the hardware.
 736  **/
 737 s32 ixgbe_stop_adapter_generic(struct ixgbe_hw *hw)
 738 {
 739         u32 reg_val;
 740         u16 i;
 741
 742         /*
 743          * Set the adapter_stopped flag so other driver functions stop touching
 744          * the hardware
 745          */
 746         hw->adapter_stopped = true;
 747
 748         /* Disable the receive unit */
 749         hw->mac.ops.disable_rx(hw);
 750
 751         /* Clear interrupt mask to stop interrupts from being generated */
 752         IXGBE_WRITE_REG(hw, IXGBE_EIMC, IXGBE_IRQ_CLEAR_MASK);
 753
 754         /* Clear any pending interrupts, flush previous writes */
 755         IXGBE_READ_REG(hw, IXGBE_EICR);
 756
 757         /* Disable the transmit unit.  Each queue must be disabled. */
 758         for (i = 0; i < hw->mac.max_tx_queues; i++)
 759                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(i), IXGBE_TXDCTL_SWFLSH);
 760
 761         /* Disable the receive unit by stopping each queue */
 762         for (i = 0; i < hw->mac.max_rx_queues; i++) {
 763                 reg_val = IXGBE_READ_REG(hw, IXGBE_RXDCTL(i));
 764                 reg_val &= ~IXGBE_RXDCTL_ENABLE;
 765                 reg_val |= IXGBE_RXDCTL_SWFLSH;
 766                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(i), reg_val);
 767         }
 768
 769         /* flush all queues disables */
 770         IXGBE_WRITE_FLUSH(hw);
 771         usleep_range(1000, 2000);
 772
 773         /*
 774          * Prevent the PCI-E bus from from hanging by disabling PCI-E master
 775          * access and verify no pending requests
 776          */
 777         return ixgbe_disable_pcie_master(hw);
 778 }
 779
 780 /**
 781  *  ixgbe_init_led_link_act_generic - Store the LED index link/activity.
 782  *  @hw: pointer to hardware structure
 783  *
 784  *  Store the index for the link active LED. This will be used to support
 785  *  blinking the LED.
 786  **/
 787 s32 ixgbe_init_led_link_act_generic(struct ixgbe_hw *hw)
 788 {
 789         struct ixgbe_mac_info *mac = &hw->mac;
 790         u32 led_reg, led_mode;
 791         u16 i;
 792
 793         led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 794
 795         /* Get LED link active from the LEDCTL register */
 796         for (i = 0; i < 4; i++) {
 797                 led_mode = led_reg >> IXGBE_LED_MODE_SHIFT(i);
 798
 799                 if ((led_mode & IXGBE_LED_MODE_MASK_BASE) ==
 800                     IXGBE_LED_LINK_ACTIVE) {
 801                         mac->led_link_act = i;
 802                         return 0;
 803                 }
 804         }
 805
 806         /* If LEDCTL register does not have the LED link active set, then use
 807          * known MAC defaults.
 808          */
 809         switch (hw->mac.type) {
 810         case ixgbe_mac_x550em_a:
 811                 mac->led_link_act = 0;
 812                 break;
 813         case ixgbe_mac_X550EM_x:
 814                 mac->led_link_act = 1;
 815                 break;
 816         default:
 817                 mac->led_link_act = 2;
 818         }
 819
 820         return 0;
 821 }
 822
 823 /**
 824  *  ixgbe_led_on_generic - Turns on the software controllable LEDs.
 825  *  @hw: pointer to hardware structure
 826  *  @index: led number to turn on
 827  **/
 828 s32 ixgbe_led_on_generic(struct ixgbe_hw *hw, u32 index)
 829 {
 830         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 831
 832         if (index > 3)
 833                 return IXGBE_ERR_PARAM;
 834
 835         /* To turn on the LED, set mode to ON. */
 836         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 837         led_reg |= IXGBE_LED_ON << IXGBE_LED_MODE_SHIFT(index);
 838         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 839         IXGBE_WRITE_FLUSH(hw);
 840
 841         return 0;
 842 }
 843
 844 /**
 845  *  ixgbe_led_off_generic - Turns off the software controllable LEDs.
 846  *  @hw: pointer to hardware structure
 847  *  @index: led number to turn off
 848  **/
 849 s32 ixgbe_led_off_generic(struct ixgbe_hw *hw, u32 index)
 850 {
 851         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 852
 853         if (index > 3)
 854                 return IXGBE_ERR_PARAM;
 855
 856         /* To turn off the LED, set mode to OFF. */
 857         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 858         led_reg |= IXGBE_LED_OFF << IXGBE_LED_MODE_SHIFT(index);
 859         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 860         IXGBE_WRITE_FLUSH(hw);
 861
 862         return 0;
 863 }
 864
 865 /**
 866  *  ixgbe_init_eeprom_params_generic - Initialize EEPROM params
 867  *  @hw: pointer to hardware structure
 868  *
 869  *  Initializes the EEPROM parameters ixgbe_eeprom_info within the
 870  *  ixgbe_hw struct in order to set up EEPROM access.
 871  **/
 872 s32 ixgbe_init_eeprom_params_generic(struct ixgbe_hw *hw)
 873 {
 874         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
 875         u32 eec;
 876         u16 eeprom_size;
 877
 878         if (eeprom->type == ixgbe_eeprom_uninitialized) {
 879                 eeprom->type = ixgbe_eeprom_none;
 880                 /* Set default semaphore delay to 10ms which is a well
 881                  * tested value */
 882                 eeprom->semaphore_delay = 10;
 883                 /* Clear EEPROM page size, it will be initialized as needed */
 884                 eeprom->word_page_size = 0;
 885
 886                 /*
 887                  * Check for EEPROM present first.
 888                  * If not present leave as none
 889                  */
 890                 eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
 891                 if (eec & IXGBE_EEC_PRES) {
 892                         eeprom->type = ixgbe_eeprom_spi;
 893
 894                         /*
 895                          * SPI EEPROM is assumed here.  This code would need to
 896                          * change if a future EEPROM is not SPI.
 897                          */
 898                         eeprom_size = (u16)((eec & IXGBE_EEC_SIZE) >>
 899                                             IXGBE_EEC_SIZE_SHIFT);
 900                         eeprom->word_size = BIT(eeprom_size +
 901                                                  IXGBE_EEPROM_WORD_SIZE_SHIFT);
 902                 }
 903
 904                 if (eec & IXGBE_EEC_ADDR_SIZE)
 905                         eeprom->address_bits = 16;
 906                 else
 907                         eeprom->address_bits = 8;
 908                 hw_dbg(hw, "Eeprom params: type = %d, size = %d, address bits: %d\n",
 909                        eeprom->type, eeprom->word_size, eeprom->address_bits);
 910         }
 911
 912         return 0;
 913 }
 914
 915 /**
 916  *  ixgbe_write_eeprom_buffer_bit_bang_generic - Write EEPROM using bit-bang
 917  *  @hw: pointer to hardware structure
 918  *  @offset: offset within the EEPROM to write
 919  *  @words: number of words
 920  *  @data: 16 bit word(s) to write to EEPROM
 921  *
 922  *  Reads 16 bit word(s) from EEPROM through bit-bang method
 923  **/
 924 s32 ixgbe_write_eeprom_buffer_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
 925                                                u16 words, u16 *data)
 926 {
 927         s32 status;
 928         u16 i, count;
 929
 930         hw->eeprom.ops.init_params(hw);
 931
 932         if (words == 0)
 933                 return IXGBE_ERR_INVALID_ARGUMENT;
 934
 935         if (offset + words > hw->eeprom.word_size)
 936                 return IXGBE_ERR_EEPROM;
 937
 938         /*
 939          * The EEPROM page size cannot be queried from the chip. We do lazy
 940          * initialization. It is worth to do that when we write large buffer.
 941          */
 942         if ((hw->eeprom.word_page_size == 0) &&
 943             (words > IXGBE_EEPROM_PAGE_SIZE_MAX))
 944                 ixgbe_detect_eeprom_page_size_generic(hw, offset);
 945
 946         /*
 947          * We cannot hold synchronization semaphores for too long
 948          * to avoid other entity starvation. However it is more efficient
 949          * to read in bursts than synchronizing access for each word.
 950          */
 951         for (i = 0; i < words; i += IXGBE_EEPROM_RD_BUFFER_MAX_COUNT) {
 952                 count = (words - i) / IXGBE_EEPROM_RD_BUFFER_MAX_COUNT > 0 ?
 953                          IXGBE_EEPROM_RD_BUFFER_MAX_COUNT : (words - i);
 954                 status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset + i,
 955                                                             count, &data[i]);
 956
 957                 if (status != 0)
 958                         break;
 959         }
 960
 961         return status;
 962 }
 963
 964 /**
 965  *  ixgbe_write_eeprom_buffer_bit_bang - Writes 16 bit word(s) to EEPROM
 966  *  @hw: pointer to hardware structure
 967  *  @offset: offset within the EEPROM to be written to
 968  *  @words: number of word(s)
 969  *  @data: 16 bit word(s) to be written to the EEPROM
 970  *
 971  *  If ixgbe_eeprom_update_checksum is not called after this function, the
 972  *  EEPROM will most likely contain an invalid checksum.
 973  **/
 974 static s32 ixgbe_write_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
 975                                               u16 words, u16 *data)
 976 {
 977         s32 status;
 978         u16 word;
 979         u16 page_size;
 980         u16 i;
 981         u8 write_opcode = IXGBE_EEPROM_WRITE_OPCODE_SPI;
 982
 983         /* Prepare the EEPROM for writing  */
 984         status = ixgbe_acquire_eeprom(hw);
 985         if (status)
 986                 return status;
 987
 988         if (ixgbe_ready_eeprom(hw) != 0) {
 989                 ixgbe_release_eeprom(hw);
 990                 return IXGBE_ERR_EEPROM;
 991         }
 992
 993         for (i = 0; i < words; i++) {
 994                 ixgbe_standby_eeprom(hw);
 995
 996                 /* Send the WRITE ENABLE command (8 bit opcode) */
 997                 ixgbe_shift_out_eeprom_bits(hw,
 998                                             IXGBE_EEPROM_WREN_OPCODE_SPI,
 999                                             IXGBE_EEPROM_OPCODE_BITS);
1000
1001                 ixgbe_standby_eeprom(hw);
1002
1003                 /* Some SPI eeproms use the 8th address bit embedded
1004                  * in the opcode
1005                  */
1006                 if ((hw->eeprom.address_bits == 8) &&
1007                     ((offset + i) >= 128))
1008                         write_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
1009
1010                 /* Send the Write command (8-bit opcode + addr) */
1011                 ixgbe_shift_out_eeprom_bits(hw, write_opcode,
1012                                             IXGBE_EEPROM_OPCODE_BITS);
1013                 ixgbe_shift_out_eeprom_bits(hw, (u16)((offset + i) * 2),
1014                                             hw->eeprom.address_bits);
1015
1016                 page_size = hw->eeprom.word_page_size;
1017
1018                 /* Send the data in burst via SPI */
1019                 do {
1020                         word = data[i];
1021                         word = (word >> 8) | (word << 8);
1022                         ixgbe_shift_out_eeprom_bits(hw, word, 16);
1023
1024                         if (page_size == 0)
1025                                 break;
1026
1027                         /* do not wrap around page */
1028                         if (((offset + i) & (page_size - 1)) ==
1029                             (page_size - 1))
1030                                 break;
1031                 } while (++i < words);
1032
1033                 ixgbe_standby_eeprom(hw);
1034                 usleep_range(10000, 20000);
1035         }
1036         /* Done with writing - release the EEPROM */
1037         ixgbe_release_eeprom(hw);
1038
1039         return 0;
1040 }
1041
1042 /**
1043  *  ixgbe_write_eeprom_generic - Writes 16 bit value to EEPROM
1044  *  @hw: pointer to hardware structure
1045  *  @offset: offset within the EEPROM to be written to
1046  *  @data: 16 bit word to be written to the EEPROM
1047  *
1048  *  If ixgbe_eeprom_update_checksum is not called after this function, the
1049  *  EEPROM will most likely contain an invalid checksum.
1050  **/
1051 s32 ixgbe_write_eeprom_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
1052 {
1053         hw->eeprom.ops.init_params(hw);
1054
1055         if (offset >= hw->eeprom.word_size)
1056                 return IXGBE_ERR_EEPROM;
1057
1058         return ixgbe_write_eeprom_buffer_bit_bang(hw, offset, 1, &data);
1059 }
1060
1061 /**
1062  *  ixgbe_read_eeprom_buffer_bit_bang_generic - Read EEPROM using bit-bang
1063  *  @hw: pointer to hardware structure
1064  *  @offset: offset within the EEPROM to be read
1065  *  @words: number of word(s)
1066  *  @data: read 16 bit words(s) from EEPROM
1067  *
1068  *  Reads 16 bit word(s) from EEPROM through bit-bang method
1069  **/
1070 s32 ixgbe_read_eeprom_buffer_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
1071                                               u16 words, u16 *data)
1072 {
1073         s32 status;
1074         u16 i, count;
1075
1076         hw->eeprom.ops.init_params(hw);
1077
1078         if (words == 0)
1079                 return IXGBE_ERR_INVALID_ARGUMENT;
1080
1081         if (offset + words > hw->eeprom.word_size)
1082                 return IXGBE_ERR_EEPROM;
1083
1084         /*
1085          * We cannot hold synchronization semaphores for too long
1086          * to avoid other entity starvation. However it is more efficient
1087          * to read in bursts than synchronizing access for each word.
1088          */
1089         for (i = 0; i < words; i += IXGBE_EEPROM_RD_BUFFER_MAX_COUNT) {
1090                 count = (words - i) / IXGBE_EEPROM_RD_BUFFER_MAX_COUNT > 0 ?
1091                          IXGBE_EEPROM_RD_BUFFER_MAX_COUNT : (words - i);
1092
1093                 status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset + i,
1094                                                            count, &data[i]);
1095
1096                 if (status)
1097                         return status;
1098         }
1099
1100         return 0;
1101 }
1102
1103 /**
1104  *  ixgbe_read_eeprom_buffer_bit_bang - Read EEPROM using bit-bang
1105  *  @hw: pointer to hardware structure
1106  *  @offset: offset within the EEPROM to be read
1107  *  @words: number of word(s)
1108  *  @data: read 16 bit word(s) from EEPROM
1109  *
1110  *  Reads 16 bit word(s) from EEPROM through bit-bang method
1111  **/
1112 static s32 ixgbe_read_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
1113                                              u16 words, u16 *data)
1114 {
1115         s32 status;
1116         u16 word_in;
1117         u8 read_opcode = IXGBE_EEPROM_READ_OPCODE_SPI;
1118         u16 i;
1119
1120         /* Prepare the EEPROM for reading  */
1121         status = ixgbe_acquire_eeprom(hw);
1122         if (status)
1123                 return status;
1124
1125         if (ixgbe_ready_eeprom(hw) != 0) {
1126                 ixgbe_release_eeprom(hw);
1127                 return IXGBE_ERR_EEPROM;
1128         }
1129
1130         for (i = 0; i < words; i++) {
1131                 ixgbe_standby_eeprom(hw);
1132                 /* Some SPI eeproms use the 8th address bit embedded
1133                  * in the opcode
1134                  */
1135                 if ((hw->eeprom.address_bits == 8) &&
1136                     ((offset + i) >= 128))
1137                         read_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
1138
1139                 /* Send the READ command (opcode + addr) */
1140                 ixgbe_shift_out_eeprom_bits(hw, read_opcode,
1141                                             IXGBE_EEPROM_OPCODE_BITS);
1142                 ixgbe_shift_out_eeprom_bits(hw, (u16)((offset + i) * 2),
1143                                             hw->eeprom.address_bits);
1144
1145                 /* Read the data. */
1146                 word_in = ixgbe_shift_in_eeprom_bits(hw, 16);
1147                 data[i] = (word_in >> 8) | (word_in << 8);
1148         }
1149
1150         /* End this read operation */
1151         ixgbe_release_eeprom(hw);
1152
1153         return 0;
1154 }
1155
1156 /**
1157  *  ixgbe_read_eeprom_bit_bang_generic - Read EEPROM word using bit-bang
1158  *  @hw: pointer to hardware structure
1159  *  @offset: offset within the EEPROM to be read
1160  *  @data: read 16 bit value from EEPROM
1161  *
1162  *  Reads 16 bit value from EEPROM through bit-bang method
1163  **/
1164 s32 ixgbe_read_eeprom_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
1165                                        u16 *data)
1166 {
1167         hw->eeprom.ops.init_params(hw);
1168
1169         if (offset >= hw->eeprom.word_size)
1170                 return IXGBE_ERR_EEPROM;
1171
1172         return ixgbe_read_eeprom_buffer_bit_bang(hw, offset, 1, data);
1173 }
1174
1175 /**
1176  *  ixgbe_read_eerd_buffer_generic - Read EEPROM word(s) using EERD
1177  *  @hw: pointer to hardware structure
1178  *  @offset: offset of word in the EEPROM to read
1179  *  @words: number of word(s)
1180  *  @data: 16 bit word(s) from the EEPROM
1181  *
1182  *  Reads a 16 bit word(s) from the EEPROM using the EERD register.
1183  **/
1184 s32 ixgbe_read_eerd_buffer_generic(struct ixgbe_hw *hw, u16 offset,
1185                                    u16 words, u16 *data)
1186 {
1187         u32 eerd;
1188         s32 status;
1189         u32 i;
1190
1191         hw->eeprom.ops.init_params(hw);
1192
1193         if (words == 0)
1194                 return IXGBE_ERR_INVALID_ARGUMENT;
1195
1196         if (offset >= hw->eeprom.word_size)
1197                 return IXGBE_ERR_EEPROM;
1198
1199         for (i = 0; i < words; i++) {
1200                 eerd = ((offset + i) << IXGBE_EEPROM_RW_ADDR_SHIFT) |
1201                        IXGBE_EEPROM_RW_REG_START;
1202
1203                 IXGBE_WRITE_REG(hw, IXGBE_EERD, eerd);
1204                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_READ);
1205
1206                 if (status == 0) {
1207                         data[i] = (IXGBE_READ_REG(hw, IXGBE_EERD) >>
1208                                    IXGBE_EEPROM_RW_REG_DATA);
1209                 } else {
1210                         hw_dbg(hw, "Eeprom read timed out\n");
1211                         return status;
1212                 }
1213         }
1214
1215         return 0;
1216 }
1217
1218 /**
1219  *  ixgbe_detect_eeprom_page_size_generic - Detect EEPROM page size
1220  *  @hw: pointer to hardware structure
1221  *  @offset: offset within the EEPROM to be used as a scratch pad
1222  *
1223  *  Discover EEPROM page size by writing marching data at given offset.
1224  *  This function is called only when we are writing a new large buffer
1225  *  at given offset so the data would be overwritten anyway.
1226  **/
1227 static s32 ixgbe_detect_eeprom_page_size_generic(struct ixgbe_hw *hw,
1228                                                  u16 offset)
1229 {
1230         u16 data[IXGBE_EEPROM_PAGE_SIZE_MAX];
1231         s32 status;
1232         u16 i;
1233
1234         for (i = 0; i < IXGBE_EEPROM_PAGE_SIZE_MAX; i++)
1235                 data[i] = i;
1236
1237         hw->eeprom.word_page_size = IXGBE_EEPROM_PAGE_SIZE_MAX;
1238         status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset,
1239                                              IXGBE_EEPROM_PAGE_SIZE_MAX, data);
1240         hw->eeprom.word_page_size = 0;
1241         if (status)
1242                 return status;
1243
1244         status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset, 1, data);
1245         if (status)
1246                 return status;
1247
1248         /*
1249          * When writing in burst more than the actual page size
1250          * EEPROM address wraps around current page.
1251          */
1252         hw->eeprom.word_page_size = IXGBE_EEPROM_PAGE_SIZE_MAX - data[0];
1253
1254         hw_dbg(hw, "Detected EEPROM page size = %d words.\n",
1255                hw->eeprom.word_page_size);
1256         return 0;
1257 }
1258
1259 /**
1260  *  ixgbe_read_eerd_generic - Read EEPROM word using EERD
1261  *  @hw: pointer to hardware structure
1262  *  @offset: offset of  word in the EEPROM to read
1263  *  @data: word read from the EEPROM
1264  *
1265  *  Reads a 16 bit word from the EEPROM using the EERD register.
1266  **/
1267 s32 ixgbe_read_eerd_generic(struct ixgbe_hw *hw, u16 offset, u16 *data)
1268 {
1269         return ixgbe_read_eerd_buffer_generic(hw, offset, 1, data);
1270 }
1271
1272 /**
1273  *  ixgbe_write_eewr_buffer_generic - Write EEPROM word(s) using EEWR
1274  *  @hw: pointer to hardware structure
1275  *  @offset: offset of  word in the EEPROM to write
1276  *  @words: number of words
1277  *  @data: word(s) write to the EEPROM
1278  *
1279  *  Write a 16 bit word(s) to the EEPROM using the EEWR register.
1280  **/
1281 s32 ixgbe_write_eewr_buffer_generic(struct ixgbe_hw *hw, u16 offset,
1282                                     u16 words, u16 *data)
1283 {
1284         u32 eewr;
1285         s32 status;
1286         u16 i;
1287
1288         hw->eeprom.ops.init_params(hw);
1289
1290         if (words == 0)
1291                 return IXGBE_ERR_INVALID_ARGUMENT;
1292
1293         if (offset >= hw->eeprom.word_size)
1294                 return IXGBE_ERR_EEPROM;
1295
1296         for (i = 0; i < words; i++) {
1297                 eewr = ((offset + i) << IXGBE_EEPROM_RW_ADDR_SHIFT) |
1298                        (data[i] << IXGBE_EEPROM_RW_REG_DATA) |
1299                        IXGBE_EEPROM_RW_REG_START;
1300
1301                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_WRITE);
1302                 if (status) {
1303                         hw_dbg(hw, "Eeprom write EEWR timed out\n");
1304                         return status;
1305                 }
1306
1307                 IXGBE_WRITE_REG(hw, IXGBE_EEWR, eewr);
1308
1309                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_WRITE);
1310                 if (status) {
1311                         hw_dbg(hw, "Eeprom write EEWR timed out\n");
1312                         return status;
1313                 }
1314         }
1315
1316         return 0;
1317 }
1318
1319 /**
1320  *  ixgbe_write_eewr_generic - Write EEPROM word using EEWR
1321  *  @hw: pointer to hardware structure
1322  *  @offset: offset of  word in the EEPROM to write
1323  *  @data: word write to the EEPROM
1324  *
1325  *  Write a 16 bit word to the EEPROM using the EEWR register.
1326  **/
1327 s32 ixgbe_write_eewr_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
1328 {
1329         return ixgbe_write_eewr_buffer_generic(hw, offset, 1, &data);
1330 }
1331
1332 /**
1333  *  ixgbe_poll_eerd_eewr_done - Poll EERD read or EEWR write status
1334  *  @hw: pointer to hardware structure
1335  *  @ee_reg: EEPROM flag for polling
1336  *
1337  *  Polls the status bit (bit 1) of the EERD or EEWR to determine when the
1338  *  read or write is done respectively.
1339  **/
1340 static s32 ixgbe_poll_eerd_eewr_done(struct ixgbe_hw *hw, u32 ee_reg)
1341 {
1342         u32 i;
1343         u32 reg;
1344
1345         for (i = 0; i < IXGBE_EERD_EEWR_ATTEMPTS; i++) {
1346                 if (ee_reg == IXGBE_NVM_POLL_READ)
1347                         reg = IXGBE_READ_REG(hw, IXGBE_EERD);
1348                 else
1349                         reg = IXGBE_READ_REG(hw, IXGBE_EEWR);
1350
1351                 if (reg & IXGBE_EEPROM_RW_REG_DONE) {
1352                         return 0;
1353                 }
1354                 udelay(5);
1355         }
1356         return IXGBE_ERR_EEPROM;
1357 }
1358
1359 /**
1360  *  ixgbe_acquire_eeprom - Acquire EEPROM using bit-bang
1361  *  @hw: pointer to hardware structure
1362  *
1363  *  Prepares EEPROM for access using bit-bang method. This function should
1364  *  be called before issuing a command to the EEPROM.
1365  **/
1366 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw)
1367 {
1368         u32 eec;
1369         u32 i;
1370
1371         if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_EEP_SM) != 0)
1372                 return IXGBE_ERR_SWFW_SYNC;
1373
1374         eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1375
1376         /* Request EEPROM Access */
1377         eec |= IXGBE_EEC_REQ;
1378         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1379
1380         for (i = 0; i < IXGBE_EEPROM_GRANT_ATTEMPTS; i++) {
1381                 eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1382                 if (eec & IXGBE_EEC_GNT)
1383                         break;
1384                 udelay(5);
1385         }
1386
1387         /* Release if grant not acquired */
1388         if (!(eec & IXGBE_EEC_GNT)) {
1389                 eec &= ~IXGBE_EEC_REQ;
1390                 IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1391                 hw_dbg(hw, "Could not acquire EEPROM grant\n");
1392
1393                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1394                 return IXGBE_ERR_EEPROM;
1395         }
1396
1397         /* Setup EEPROM for Read/Write */
1398         /* Clear CS and SK */
1399         eec &= ~(IXGBE_EEC_CS | IXGBE_EEC_SK);
1400         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1401         IXGBE_WRITE_FLUSH(hw);
1402         udelay(1);
1403         return 0;
1404 }
1405
1406 /**
1407  *  ixgbe_get_eeprom_semaphore - Get hardware semaphore
1408  *  @hw: pointer to hardware structure
1409  *
1410  *  Sets the hardware semaphores so EEPROM access can occur for bit-bang method
1411  **/
1412 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw)
1413 {
1414         u32 timeout = 2000;
1415         u32 i;
1416         u32 swsm;
1417
1418         /* Get SMBI software semaphore between device drivers first */
1419         for (i = 0; i < timeout; i++) {
1420                 /*
1421                  * If the SMBI bit is 0 when we read it, then the bit will be
1422                  * set and we have the semaphore
1423                  */
1424                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM(hw));
1425                 if (!(swsm & IXGBE_SWSM_SMBI))
1426                         break;
1427                 usleep_range(50, 100);
1428         }
1429
1430         if (i == timeout) {
1431                 hw_dbg(hw, "Driver can't access the Eeprom - SMBI Semaphore not granted.\n");
1432                 /* this release is particularly important because our attempts
1433                  * above to get the semaphore may have succeeded, and if there
1434                  * was a timeout, we should unconditionally clear the semaphore
1435                  * bits to free the driver to make progress
1436                  */
1437                 ixgbe_release_eeprom_semaphore(hw);
1438
1439                 usleep_range(50, 100);
1440                 /* one last try
1441                  * If the SMBI bit is 0 when we read it, then the bit will be
1442                  * set and we have the semaphore
1443                  */
1444                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM(hw));
1445                 if (swsm & IXGBE_SWSM_SMBI) {
1446                         hw_dbg(hw, "Software semaphore SMBI between device drivers not granted.\n");
1447                         return IXGBE_ERR_EEPROM;
1448                 }
1449         }
1450
1451         /* Now get the semaphore between SW/FW through the SWESMBI bit */
1452         for (i = 0; i < timeout; i++) {
1453                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM(hw));
1454
1455                 /* Set the SW EEPROM semaphore bit to request access */
1456                 swsm |= IXGBE_SWSM_SWESMBI;
1457                 IXGBE_WRITE_REG(hw, IXGBE_SWSM(hw), swsm);
1458
1459                 /* If we set the bit successfully then we got the
1460                  * semaphore.
1461                  */
1462                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM(hw));
1463                 if (swsm & IXGBE_SWSM_SWESMBI)
1464                         break;
1465
1466                 usleep_range(50, 100);
1467         }
1468
1469         /* Release semaphores and return error if SW EEPROM semaphore
1470          * was not granted because we don't have access to the EEPROM
1471          */
1472         if (i >= timeout) {
1473                 hw_dbg(hw, "SWESMBI Software EEPROM semaphore not granted.\n");
1474                 ixgbe_release_eeprom_semaphore(hw);
1475                 return IXGBE_ERR_EEPROM;
1476         }
1477
1478         return 0;
1479 }
1480
1481 /**
1482  *  ixgbe_release_eeprom_semaphore - Release hardware semaphore
1483  *  @hw: pointer to hardware structure
1484  *
1485  *  This function clears hardware semaphore bits.
1486  **/
1487 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw)
1488 {
1489         u32 swsm;
1490
1491         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM(hw));
1492
1493         /* Release both semaphores by writing 0 to the bits SWESMBI and SMBI */
1494         swsm &= ~(IXGBE_SWSM_SWESMBI | IXGBE_SWSM_SMBI);
1495         IXGBE_WRITE_REG(hw, IXGBE_SWSM(hw), swsm);
1496         IXGBE_WRITE_FLUSH(hw);
1497 }
1498
1499 /**
1500  *  ixgbe_ready_eeprom - Polls for EEPROM ready
1501  *  @hw: pointer to hardware structure
1502  **/
1503 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw)
1504 {
1505         u16 i;
1506         u8 spi_stat_reg;
1507
1508         /*
1509          * Read "Status Register" repeatedly until the LSB is cleared.  The
1510          * EEPROM will signal that the command has been completed by clearing
1511          * bit 0 of the internal status register.  If it's not cleared within
1512          * 5 milliseconds, then error out.
1513          */
1514         for (i = 0; i < IXGBE_EEPROM_MAX_RETRY_SPI; i += 5) {
1515                 ixgbe_shift_out_eeprom_bits(hw, IXGBE_EEPROM_RDSR_OPCODE_SPI,
1516                                             IXGBE_EEPROM_OPCODE_BITS);
1517                 spi_stat_reg = (u8)ixgbe_shift_in_eeprom_bits(hw, 8);
1518                 if (!(spi_stat_reg & IXGBE_EEPROM_STATUS_RDY_SPI))
1519                         break;
1520
1521                 udelay(5);
1522                 ixgbe_standby_eeprom(hw);
1523         }
1524
1525         /*
1526          * On some parts, SPI write time could vary from 0-20mSec on 3.3V
1527          * devices (and only 0-5mSec on 5V devices)
1528          */
1529         if (i >= IXGBE_EEPROM_MAX_RETRY_SPI) {
1530                 hw_dbg(hw, "SPI EEPROM Status error\n");
1531                 return IXGBE_ERR_EEPROM;
1532         }
1533
1534         return 0;
1535 }
1536
1537 /**
1538  *  ixgbe_standby_eeprom - Returns EEPROM to a "standby" state
1539  *  @hw: pointer to hardware structure
1540  **/
1541 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw)
1542 {
1543         u32 eec;
1544
1545         eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1546
1547         /* Toggle CS to flush commands */
1548         eec |= IXGBE_EEC_CS;
1549         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1550         IXGBE_WRITE_FLUSH(hw);
1551         udelay(1);
1552         eec &= ~IXGBE_EEC_CS;
1553         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1554         IXGBE_WRITE_FLUSH(hw);
1555         udelay(1);
1556 }
1557
1558 /**
1559  *  ixgbe_shift_out_eeprom_bits - Shift data bits out to the EEPROM.
1560  *  @hw: pointer to hardware structure
1561  *  @data: data to send to the EEPROM
1562  *  @count: number of bits to shift out
1563  **/
1564 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
1565                                         u16 count)
1566 {
1567         u32 eec;
1568         u32 mask;
1569         u32 i;
1570
1571         eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1572
1573         /*
1574          * Mask is used to shift "count" bits of "data" out to the EEPROM
1575          * one bit at a time.  Determine the starting bit based on count
1576          */
1577         mask = BIT(count - 1);
1578
1579         for (i = 0; i < count; i++) {
1580                 /*
1581                  * A "1" is shifted out to the EEPROM by setting bit "DI" to a
1582                  * "1", and then raising and then lowering the clock (the SK
1583                  * bit controls the clock input to the EEPROM).  A "0" is
1584                  * shifted out to the EEPROM by setting "DI" to "0" and then
1585                  * raising and then lowering the clock.
1586                  */
1587                 if (data & mask)
1588                         eec |= IXGBE_EEC_DI;
1589                 else
1590                         eec &= ~IXGBE_EEC_DI;
1591
1592                 IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1593                 IXGBE_WRITE_FLUSH(hw);
1594
1595                 udelay(1);
1596
1597                 ixgbe_raise_eeprom_clk(hw, &eec);
1598                 ixgbe_lower_eeprom_clk(hw, &eec);
1599
1600                 /*
1601                  * Shift mask to signify next bit of data to shift in to the
1602                  * EEPROM
1603                  */
1604                 mask = mask >> 1;
1605         }
1606
1607         /* We leave the "DI" bit set to "0" when we leave this routine. */
1608         eec &= ~IXGBE_EEC_DI;
1609         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1610         IXGBE_WRITE_FLUSH(hw);
1611 }
1612
1613 /**
1614  *  ixgbe_shift_in_eeprom_bits - Shift data bits in from the EEPROM
1615  *  @hw: pointer to hardware structure
1616  **/
1617 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count)
1618 {
1619         u32 eec;
1620         u32 i;
1621         u16 data = 0;
1622
1623         /*
1624          * In order to read a register from the EEPROM, we need to shift
1625          * 'count' bits in from the EEPROM. Bits are "shifted in" by raising
1626          * the clock input to the EEPROM (setting the SK bit), and then reading
1627          * the value of the "DO" bit.  During this "shifting in" process the
1628          * "DI" bit should always be clear.
1629          */
1630         eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1631
1632         eec &= ~(IXGBE_EEC_DO | IXGBE_EEC_DI);
1633
1634         for (i = 0; i < count; i++) {
1635                 data = data << 1;
1636                 ixgbe_raise_eeprom_clk(hw, &eec);
1637
1638                 eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1639
1640                 eec &= ~(IXGBE_EEC_DI);
1641                 if (eec & IXGBE_EEC_DO)
1642                         data |= 1;
1643
1644                 ixgbe_lower_eeprom_clk(hw, &eec);
1645         }
1646
1647         return data;
1648 }
1649
1650 /**
1651  *  ixgbe_raise_eeprom_clk - Raises the EEPROM's clock input.
1652  *  @hw: pointer to hardware structure
1653  *  @eec: EEC register's current value
1654  **/
1655 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
1656 {
1657         /*
1658          * Raise the clock input to the EEPROM
1659          * (setting the SK bit), then delay
1660          */
1661         *eec = *eec | IXGBE_EEC_SK;
1662         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), *eec);
1663         IXGBE_WRITE_FLUSH(hw);
1664         udelay(1);
1665 }
1666
1667 /**
1668  *  ixgbe_lower_eeprom_clk - Lowers the EEPROM's clock input.
1669  *  @hw: pointer to hardware structure
1670  *  @eecd: EECD's current value
1671  **/
1672 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
1673 {
1674         /*
1675          * Lower the clock input to the EEPROM (clearing the SK bit), then
1676          * delay
1677          */
1678         *eec = *eec & ~IXGBE_EEC_SK;
1679         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), *eec);
1680         IXGBE_WRITE_FLUSH(hw);
1681         udelay(1);
1682 }
1683
1684 /**
1685  *  ixgbe_release_eeprom - Release EEPROM, release semaphores
1686  *  @hw: pointer to hardware structure
1687  **/
1688 static void ixgbe_release_eeprom(struct ixgbe_hw *hw)
1689 {
1690         u32 eec;
1691
1692         eec = IXGBE_READ_REG(hw, IXGBE_EEC(hw));
1693
1694         eec |= IXGBE_EEC_CS;  /* Pull CS high */
1695         eec &= ~IXGBE_EEC_SK; /* Lower SCK */
1696
1697         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1698         IXGBE_WRITE_FLUSH(hw);
1699
1700         udelay(1);
1701
1702         /* Stop requesting EEPROM access */
1703         eec &= ~IXGBE_EEC_REQ;
1704         IXGBE_WRITE_REG(hw, IXGBE_EEC(hw), eec);
1705
1706         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1707
1708         /*
1709          * Delay before attempt to obtain semaphore again to allow FW
1710          * access. semaphore_delay is in ms we need us for usleep_range
1711          */
1712         usleep_range(hw->eeprom.semaphore_delay * 1000,
1713                      hw->eeprom.semaphore_delay * 2000);
1714 }
1715
1716 /**
1717  *  ixgbe_calc_eeprom_checksum_generic - Calculates and returns the checksum
1718  *  @hw: pointer to hardware structure
1719  **/
1720 s32 ixgbe_calc_eeprom_checksum_generic(struct ixgbe_hw *hw)
1721 {
1722         u16 i;
1723         u16 j;
1724         u16 checksum = 0;
1725         u16 length = 0;
1726         u16 pointer = 0;
1727         u16 word = 0;
1728
1729         /* Include 0x0-0x3F in the checksum */
1730         for (i = 0; i < IXGBE_EEPROM_CHECKSUM; i++) {
1731                 if (hw->eeprom.ops.read(hw, i, &word)) {
1732                         hw_dbg(hw, "EEPROM read failed\n");
1733                         break;
1734                 }
1735                 checksum += word;
1736         }
1737
1738         /* Include all data from pointers except for the fw pointer */
1739         for (i = IXGBE_PCIE_ANALOG_PTR; i < IXGBE_FW_PTR; i++) {
1740                 if (hw->eeprom.ops.read(hw, i, &pointer)) {
1741                         hw_dbg(hw, "EEPROM read failed\n");
1742                         return IXGBE_ERR_EEPROM;
1743                 }
1744
1745                 /* If the pointer seems invalid */
1746                 if (pointer == 0xFFFF || pointer == 0)
1747                         continue;
1748
1749                 if (hw->eeprom.ops.read(hw, pointer, &length)) {
1750                         hw_dbg(hw, "EEPROM read failed\n");
1751                         return IXGBE_ERR_EEPROM;
1752                 }
1753
1754                 if (length == 0xFFFF || length == 0)
1755                         continue;
1756
1757                 for (j = pointer + 1; j <= pointer + length; j++) {
1758                         if (hw->eeprom.ops.read(hw, j, &word)) {
1759                                 hw_dbg(hw, "EEPROM read failed\n");
1760                                 return IXGBE_ERR_EEPROM;
1761                         }
1762                         checksum += word;
1763                 }
1764         }
1765
1766         checksum = (u16)IXGBE_EEPROM_SUM - checksum;
1767
1768         return (s32)checksum;
1769 }
1770
1771 /**
1772  *  ixgbe_validate_eeprom_checksum_generic - Validate EEPROM checksum
1773  *  @hw: pointer to hardware structure
1774  *  @checksum_val: calculated checksum
1775  *
1776  *  Performs checksum calculation and validates the EEPROM checksum.  If the
1777  *  caller does not need checksum_val, the value can be NULL.
1778  **/
1779 s32 ixgbe_validate_eeprom_checksum_generic(struct ixgbe_hw *hw,
1780                                            u16 *checksum_val)
1781 {
1782         s32 status;
1783         u16 checksum;
1784         u16 read_checksum = 0;
1785
1786         /*
1787          * Read the first word from the EEPROM. If this times out or fails, do
1788          * not continue or we could be in for a very long wait while every
1789          * EEPROM read fails
1790          */
1791         status = hw->eeprom.ops.read(hw, 0, &checksum);
1792         if (status) {
1793                 hw_dbg(hw, "EEPROM read failed\n");
1794                 return status;
1795         }
1796
1797         status = hw->eeprom.ops.calc_checksum(hw);
1798         if (status < 0)
1799                 return status;
1800
1801         checksum = (u16)(status & 0xffff);
1802
1803         status = hw->eeprom.ops.read(hw, IXGBE_EEPROM_CHECKSUM, &read_checksum);
1804         if (status) {
1805                 hw_dbg(hw, "EEPROM read failed\n");
1806                 return status;
1807         }
1808
1809         /* Verify read checksum from EEPROM is the same as
1810          * calculated checksum
1811          */
1812         if (read_checksum != checksum)
1813                 status = IXGBE_ERR_EEPROM_CHECKSUM;
1814
1815         /* If the user cares, return the calculated checksum */
1816         if (checksum_val)
1817                 *checksum_val = checksum;
1818
1819         return status;
1820 }
1821
1822 /**
1823  *  ixgbe_update_eeprom_checksum_generic - Updates the EEPROM checksum
1824  *  @hw: pointer to hardware structure
1825  **/
1826 s32 ixgbe_update_eeprom_checksum_generic(struct ixgbe_hw *hw)
1827 {
1828         s32 status;
1829         u16 checksum;
1830
1831         /*
1832          * Read the first word from the EEPROM. If this times out or fails, do
1833          * not continue or we could be in for a very long wait while every
1834          * EEPROM read fails
1835          */
1836         status = hw->eeprom.ops.read(hw, 0, &checksum);
1837         if (status) {
1838                 hw_dbg(hw, "EEPROM read failed\n");
1839                 return status;
1840         }
1841
1842         status = hw->eeprom.ops.calc_checksum(hw);
1843         if (status < 0)
1844                 return status;
1845
1846         checksum = (u16)(status & 0xffff);
1847
1848         status = hw->eeprom.ops.write(hw, IXGBE_EEPROM_CHECKSUM, checksum);
1849
1850         return status;
1851 }
1852
1853 /**
1854  *  ixgbe_set_rar_generic - Set Rx address register
1855  *  @hw: pointer to hardware structure
1856  *  @index: Receive address register to write
1857  *  @addr: Address to put into receive address register
1858  *  @vmdq: VMDq "set" or "pool" index
1859  *  @enable_addr: set flag that address is active
1860  *
1861  *  Puts an ethernet address into a receive address register.
1862  **/
1863 s32 ixgbe_set_rar_generic(struct ixgbe_hw *hw, u32 index, u8 *addr, u32 vmdq,
1864                           u32 enable_addr)
1865 {
1866         u32 rar_low, rar_high;
1867         u32 rar_entries = hw->mac.num_rar_entries;
1868
1869         /* Make sure we are using a valid rar index range */
1870         if (index >= rar_entries) {
1871                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1872                 return IXGBE_ERR_INVALID_ARGUMENT;
1873         }
1874
1875         /* setup VMDq pool selection before this RAR gets enabled */
1876         hw->mac.ops.set_vmdq(hw, index, vmdq);
1877
1878         /*
1879          * HW expects these in little endian so we reverse the byte
1880          * order from network order (big endian) to little endian
1881          */
1882         rar_low = ((u32)addr[0] |
1883                    ((u32)addr[1] << 8) |
1884                    ((u32)addr[2] << 16) |
1885                    ((u32)addr[3] << 24));
1886         /*
1887          * Some parts put the VMDq setting in the extra RAH bits,
1888          * so save everything except the lower 16 bits that hold part
1889          * of the address and the address valid bit.
1890          */
1891         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1892         rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1893         rar_high |= ((u32)addr[4] | ((u32)addr[5] << 8));
1894
1895         if (enable_addr != 0)
1896                 rar_high |= IXGBE_RAH_AV;
1897
1898         /* Record lower 32 bits of MAC address and then make
1899          * sure that write is flushed to hardware before writing
1900          * the upper 16 bits and setting the valid bit.
1901          */
1902         IXGBE_WRITE_REG(hw, IXGBE_RAL(index), rar_low);
1903         IXGBE_WRITE_FLUSH(hw);
1904         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1905
1906         return 0;
1907 }
1908
1909 /**
1910  *  ixgbe_clear_rar_generic - Remove Rx address register
1911  *  @hw: pointer to hardware structure
1912  *  @index: Receive address register to write
1913  *
1914  *  Clears an ethernet address from a receive address register.
1915  **/
1916 s32 ixgbe_clear_rar_generic(struct ixgbe_hw *hw, u32 index)
1917 {
1918         u32 rar_high;
1919         u32 rar_entries = hw->mac.num_rar_entries;
1920
1921         /* Make sure we are using a valid rar index range */
1922         if (index >= rar_entries) {
1923                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1924                 return IXGBE_ERR_INVALID_ARGUMENT;
1925         }
1926
1927         /*
1928          * Some parts put the VMDq setting in the extra RAH bits,
1929          * so save everything except the lower 16 bits that hold part
1930          * of the address and the address valid bit.
1931          */
1932         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1933         rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1934
1935         /* Clear the address valid bit and upper 16 bits of the address
1936          * before clearing the lower bits. This way we aren't updating
1937          * a live filter.
1938          */
1939         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1940         IXGBE_WRITE_FLUSH(hw);
1941         IXGBE_WRITE_REG(hw, IXGBE_RAL(index), 0);
1942
1943         /* clear VMDq pool/queue selection for this RAR */
1944         hw->mac.ops.clear_vmdq(hw, index, IXGBE_CLEAR_VMDQ_ALL);
1945
1946         return 0;
1947 }
1948
1949 /**
1950  *  ixgbe_init_rx_addrs_generic - Initializes receive address filters.
1951  *  @hw: pointer to hardware structure
1952  *
1953  *  Places the MAC address in receive address register 0 and clears the rest
1954  *  of the receive address registers. Clears the multicast table. Assumes
1955  *  the receiver is in reset when the routine is called.
1956  **/
1957 s32 ixgbe_init_rx_addrs_generic(struct ixgbe_hw *hw)
1958 {
1959         u32 i;
1960         u32 rar_entries = hw->mac.num_rar_entries;
1961
1962         /*
1963          * If the current mac address is valid, assume it is a software override
1964          * to the permanent address.
1965          * Otherwise, use the permanent address from the eeprom.
1966          */
1967         if (!is_valid_ether_addr(hw->mac.addr)) {
1968                 /* Get the MAC address from the RAR0 for later reference */
1969                 hw->mac.ops.get_mac_addr(hw, hw->mac.addr);
1970
1971                 hw_dbg(hw, " Keeping Current RAR0 Addr =%pM\n", hw->mac.addr);
1972         } else {
1973                 /* Setup the receive address. */
1974                 hw_dbg(hw, "Overriding MAC Address in RAR[0]\n");
1975                 hw_dbg(hw, " New MAC Addr =%pM\n", hw->mac.addr);
1976
1977                 hw->mac.ops.set_rar(hw, 0, hw->mac.addr, 0, IXGBE_RAH_AV);
1978         }
1979
1980         /*  clear VMDq pool/queue selection for RAR 0 */
1981         hw->mac.ops.clear_vmdq(hw, 0, IXGBE_CLEAR_VMDQ_ALL);
1982
1983         hw->addr_ctrl.overflow_promisc = 0;
1984
1985         hw->addr_ctrl.rar_used_count = 1;
1986
1987         /* Zero out the other receive addresses. */
1988         hw_dbg(hw, "Clearing RAR[1-%d]\n", rar_entries - 1);
1989         for (i = 1; i < rar_entries; i++) {
1990                 IXGBE_WRITE_REG(hw, IXGBE_RAL(i), 0);
1991                 IXGBE_WRITE_REG(hw, IXGBE_RAH(i), 0);
1992         }
1993
1994         /* Clear the MTA */
1995         hw->addr_ctrl.mta_in_use = 0;
1996         IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
1997
1998         hw_dbg(hw, " Clearing MTA\n");
1999         for (i = 0; i < hw->mac.mcft_size; i++)
2000                 IXGBE_WRITE_REG(hw, IXGBE_MTA(i), 0);
2001
2002         if (hw->mac.ops.init_uta_tables)
2003                 hw->mac.ops.init_uta_tables(hw);
2004
2005         return 0;
2006 }
2007
2008 /**
2009  *  ixgbe_mta_vector - Determines bit-vector in multicast table to set
2010  *  @hw: pointer to hardware structure
2011  *  @mc_addr: the multicast address
2012  *
2013  *  Extracts the 12 bits, from a multicast address, to determine which
2014  *  bit-vector to set in the multicast table. The hardware uses 12 bits, from
2015  *  incoming rx multicast addresses, to determine the bit-vector to check in
2016  *  the MTA. Which of the 4 combination, of 12-bits, the hardware uses is set
2017  *  by the MO field of the MCSTCTRL. The MO field is set during initialization
2018  *  to mc_filter_type.
2019  **/
2020 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr)
2021 {
2022         u32 vector = 0;
2023
2024         switch (hw->mac.mc_filter_type) {
2025         case 0:   /* use bits [47:36] of the address */
2026                 vector = ((mc_addr[4] >> 4) | (((u16)mc_addr[5]) << 4));
2027                 break;
2028         case 1:   /* use bits [46:35] of the address */
2029                 vector = ((mc_addr[4] >> 3) | (((u16)mc_addr[5]) << 5));
2030                 break;
2031         case 2:   /* use bits [45:34] of the address */
2032                 vector = ((mc_addr[4] >> 2) | (((u16)mc_addr[5]) << 6));
2033                 break;
2034         case 3:   /* use bits [43:32] of the address */
2035                 vector = ((mc_addr[4]) | (((u16)mc_addr[5]) << 8));
2036                 break;
2037         default:  /* Invalid mc_filter_type */
2038                 hw_dbg(hw, "MC filter type param set incorrectly\n");
2039                 break;
2040         }
2041
2042         /* vector can only be 12-bits or boundary will be exceeded */
2043         vector &= 0xFFF;
2044         return vector;
2045 }
2046
2047 /**
2048  *  ixgbe_set_mta - Set bit-vector in multicast table
2049  *  @hw: pointer to hardware structure
2050  *  @hash_value: Multicast address hash value
2051  *
2052  *  Sets the bit-vector in the multicast table.
2053  **/
2054 static void ixgbe_set_mta(struct ixgbe_hw *hw, u8 *mc_addr)
2055 {
2056         u32 vector;
2057         u32 vector_bit;
2058         u32 vector_reg;
2059
2060         hw->addr_ctrl.mta_in_use++;
2061
2062         vector = ixgbe_mta_vector(hw, mc_addr);
2063         hw_dbg(hw, " bit-vector = 0x%03X\n", vector);
2064
2065         /*
2066          * The MTA is a register array of 128 32-bit registers. It is treated
2067          * like an array of 4096 bits.  We want to set bit
2068          * BitArray[vector_value]. So we figure out what register the bit is
2069          * in, read it, OR in the new bit, then write back the new value.  The
2070          * register is determined by the upper 7 bits of the vector value and
2071          * the bit within that register are determined by the lower 5 bits of
2072          * the value.
2073          */
2074         vector_reg = (vector >> 5) & 0x7F;
2075         vector_bit = vector & 0x1F;
2076         hw->mac.mta_shadow[vector_reg] |= BIT(vector_bit);
2077 }
2078
2079 /**
2080  *  ixgbe_update_mc_addr_list_generic - Updates MAC list of multicast addresses
2081  *  @hw: pointer to hardware structure
2082  *  @netdev: pointer to net device structure
2083  *
2084  *  The given list replaces any existing list. Clears the MC addrs from receive
2085  *  address registers and the multicast table. Uses unused receive address
2086  *  registers for the first multicast addresses, and hashes the rest into the
2087  *  multicast table.
2088  **/
2089 s32 ixgbe_update_mc_addr_list_generic(struct ixgbe_hw *hw,
2090                                       struct net_device *netdev)
2091 {
2092         struct netdev_hw_addr *ha;
2093         u32 i;
2094
2095         /*
2096          * Set the new number of MC addresses that we are being requested to
2097          * use.
2098          */
2099         hw->addr_ctrl.num_mc_addrs = netdev_mc_count(netdev);
2100         hw->addr_ctrl.mta_in_use = 0;
2101
2102         /* Clear mta_shadow */
2103         hw_dbg(hw, " Clearing MTA\n");
2104         memset(&hw->mac.mta_shadow, 0, sizeof(hw->mac.mta_shadow));
2105
2106         /* Update mta shadow */
2107         netdev_for_each_mc_addr(ha, netdev) {
2108                 hw_dbg(hw, " Adding the multicast addresses:\n");
2109                 ixgbe_set_mta(hw, ha->addr);
2110         }
2111
2112         /* Enable mta */
2113         for (i = 0; i < hw->mac.mcft_size; i++)
2114                 IXGBE_WRITE_REG_ARRAY(hw, IXGBE_MTA(0), i,
2115                                       hw->mac.mta_shadow[i]);
2116
2117         if (hw->addr_ctrl.mta_in_use > 0)
2118                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL,
2119                                 IXGBE_MCSTCTRL_MFE | hw->mac.mc_filter_type);
2120
2121         hw_dbg(hw, "ixgbe_update_mc_addr_list_generic Complete\n");
2122         return 0;
2123 }
2124
2125 /**
2126  *  ixgbe_enable_mc_generic - Enable multicast address in RAR
2127  *  @hw: pointer to hardware structure
2128  *
2129  *  Enables multicast address in RAR and the use of the multicast hash table.
2130  **/
2131 s32 ixgbe_enable_mc_generic(struct ixgbe_hw *hw)
2132 {
2133         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
2134
2135         if (a->mta_in_use > 0)
2136                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, IXGBE_MCSTCTRL_MFE |
2137                                 hw->mac.mc_filter_type);
2138
2139         return 0;
2140 }
2141
2142 /**
2143  *  ixgbe_disable_mc_generic - Disable multicast address in RAR
2144  *  @hw: pointer to hardware structure
2145  *
2146  *  Disables multicast address in RAR and the use of the multicast hash table.
2147  **/
2148 s32 ixgbe_disable_mc_generic(struct ixgbe_hw *hw)
2149 {
2150         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
2151
2152         if (a->mta_in_use > 0)
2153                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
2154
2155         return 0;
2156 }
2157
2158 /**
2159  *  ixgbe_fc_enable_generic - Enable flow control
2160  *  @hw: pointer to hardware structure
2161  *
2162  *  Enable flow control according to the current settings.
2163  **/
2164 s32 ixgbe_fc_enable_generic(struct ixgbe_hw *hw)
2165 {
2166         u32 mflcn_reg, fccfg_reg;
2167         u32 reg;
2168         u32 fcrtl, fcrth;
2169         int i;
2170
2171         /* Validate the water mark configuration. */
2172         if (!hw->fc.pause_time)
2173                 return IXGBE_ERR_INVALID_LINK_SETTINGS;
2174
2175         /* Low water mark of zero causes XOFF floods */
2176         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
2177                 if ((hw->fc.current_mode & ixgbe_fc_tx_pause) &&
2178                     hw->fc.high_water[i]) {
2179                         if (!hw->fc.low_water[i] ||
2180                             hw->fc.low_water[i] >= hw->fc.high_water[i]) {
2181                                 hw_dbg(hw, "Invalid water mark configuration\n");
2182                                 return IXGBE_ERR_INVALID_LINK_SETTINGS;
2183                         }
2184                 }
2185         }
2186
2187         /* Negotiate the fc mode to use */
2188         hw->mac.ops.fc_autoneg(hw);
2189
2190         /* Disable any previous flow control settings */
2191         mflcn_reg = IXGBE_READ_REG(hw, IXGBE_MFLCN);
2192         mflcn_reg &= ~(IXGBE_MFLCN_RPFCE_MASK | IXGBE_MFLCN_RFCE);
2193
2194         fccfg_reg = IXGBE_READ_REG(hw, IXGBE_FCCFG);
2195         fccfg_reg &= ~(IXGBE_FCCFG_TFCE_802_3X | IXGBE_FCCFG_TFCE_PRIORITY);
2196
2197         /*
2198          * The possible values of fc.current_mode are:
2199          * 0: Flow control is completely disabled
2200          * 1: Rx flow control is enabled (we can receive pause frames,
2201          *    but not send pause frames).
2202          * 2: Tx flow control is enabled (we can send pause frames but
2203          *    we do not support receiving pause frames).
2204          * 3: Both Rx and Tx flow control (symmetric) are enabled.
2205          * other: Invalid.
2206          */
2207         switch (hw->fc.current_mode) {
2208         case ixgbe_fc_none:
2209                 /*
2210                  * Flow control is disabled by software override or autoneg.
2211                  * The code below will actually disable it in the HW.
2212                  */
2213                 break;
2214         case ixgbe_fc_rx_pause:
2215                 /*
2216                  * Rx Flow control is enabled and Tx Flow control is
2217                  * disabled by software override. Since there really
2218                  * isn't a way to advertise that we are capable of RX
2219                  * Pause ONLY, we will advertise that we support both
2220                  * symmetric and asymmetric Rx PAUSE.  Later, we will
2221                  * disable the adapter's ability to send PAUSE frames.
2222                  */
2223                 mflcn_reg |= IXGBE_MFLCN_RFCE;
2224                 break;
2225         case ixgbe_fc_tx_pause:
2226                 /*
2227                  * Tx Flow control is enabled, and Rx Flow control is
2228                  * disabled by software override.
2229                  */
2230                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
2231                 break;
2232         case ixgbe_fc_full:
2233                 /* Flow control (both Rx and Tx) is enabled by SW override. */
2234                 mflcn_reg |= IXGBE_MFLCN_RFCE;
2235                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
2236                 break;
2237         default:
2238                 hw_dbg(hw, "Flow control param set incorrectly\n");
2239                 return IXGBE_ERR_CONFIG;
2240         }
2241
2242         /* Set 802.3x based flow control settings. */
2243         mflcn_reg |= IXGBE_MFLCN_DPF;
2244         IXGBE_WRITE_REG(hw, IXGBE_MFLCN, mflcn_reg);
2245         IXGBE_WRITE_REG(hw, IXGBE_FCCFG, fccfg_reg);
2246
2247         /* Set up and enable Rx high/low water mark thresholds, enable XON. */
2248         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
2249                 if ((hw->fc.current_mode & ixgbe_fc_tx_pause) &&
2250                     hw->fc.high_water[i]) {
2251                         fcrtl = (hw->fc.low_water[i] << 10) | IXGBE_FCRTL_XONE;
2252                         IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(i), fcrtl);
2253                         fcrth = (hw->fc.high_water[i] << 10) | IXGBE_FCRTH_FCEN;
2254                 } else {
2255                         IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(i), 0);
2256                         /*
2257                          * In order to prevent Tx hangs when the internal Tx
2258                          * switch is enabled we must set the high water mark
2259                          * to the Rx packet buffer size - 24KB.  This allows
2260                          * the Tx switch to function even under heavy Rx
2261                          * workloads.
2262                          */
2263                         fcrth = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i)) - 24576;
2264                 }
2265
2266                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH_82599(i), fcrth);
2267         }
2268
2269         /* Configure pause time (2 TCs per register) */
2270         reg = hw->fc.pause_time * 0x00010001U;
2271         for (i = 0; i < (MAX_TRAFFIC_CLASS / 2); i++)
2272                 IXGBE_WRITE_REG(hw, IXGBE_FCTTV(i), reg);
2273
2274         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, hw->fc.pause_time / 2);
2275
2276         return 0;
2277 }
2278
2279 /**
2280  *  ixgbe_negotiate_fc - Negotiate flow control
2281  *  @hw: pointer to hardware structure
2282  *  @adv_reg: flow control advertised settings
2283  *  @lp_reg: link partner's flow control settings
2284  *  @adv_sym: symmetric pause bit in advertisement
2285  *  @adv_asm: asymmetric pause bit in advertisement
2286  *  @lp_sym: symmetric pause bit in link partner advertisement
2287  *  @lp_asm: asymmetric pause bit in link partner advertisement
2288  *
2289  *  Find the intersection between advertised settings and link partner's
2290  *  advertised settings
2291  **/
2292 s32 ixgbe_negotiate_fc(struct ixgbe_hw *hw, u32 adv_reg, u32 lp_reg,
2293                        u32 adv_sym, u32 adv_asm, u32 lp_sym, u32 lp_asm)
2294 {
2295         if ((!(adv_reg)) ||  (!(lp_reg)))
2296                 return IXGBE_ERR_FC_NOT_NEGOTIATED;
2297
2298         if ((adv_reg & adv_sym) && (lp_reg & lp_sym)) {
2299                 /*
2300                  * Now we need to check if the user selected Rx ONLY
2301                  * of pause frames.  In this case, we had to advertise
2302                  * FULL flow control because we could not advertise RX
2303                  * ONLY. Hence, we must now check to see if we need to
2304                  * turn OFF the TRANSMISSION of PAUSE frames.
2305                  */
2306                 if (hw->fc.requested_mode == ixgbe_fc_full) {
2307                         hw->fc.current_mode = ixgbe_fc_full;
2308                         hw_dbg(hw, "Flow Control = FULL.\n");
2309                 } else {
2310                         hw->fc.current_mode = ixgbe_fc_rx_pause;
2311                         hw_dbg(hw, "Flow Control=RX PAUSE frames only\n");
2312                 }
2313         } else if (!(adv_reg & adv_sym) && (adv_reg & adv_asm) &&
2314                    (lp_reg & lp_sym) && (lp_reg & lp_asm)) {
2315                 hw->fc.current_mode = ixgbe_fc_tx_pause;
2316                 hw_dbg(hw, "Flow Control = TX PAUSE frames only.\n");
2317         } else if ((adv_reg & adv_sym) && (adv_reg & adv_asm) &&
2318                    !(lp_reg & lp_sym) && (lp_reg & lp_asm)) {
2319                 hw->fc.current_mode = ixgbe_fc_rx_pause;
2320                 hw_dbg(hw, "Flow Control = RX PAUSE frames only.\n");
2321         } else {
2322                 hw->fc.current_mode = ixgbe_fc_none;
2323                 hw_dbg(hw, "Flow Control = NONE.\n");
2324         }
2325         return 0;
2326 }
2327
2328 /**
2329  *  ixgbe_fc_autoneg_fiber - Enable flow control on 1 gig fiber
2330  *  @hw: pointer to hardware structure
2331  *
2332  *  Enable flow control according on 1 gig fiber.
2333  **/
2334 static s32 ixgbe_fc_autoneg_fiber(struct ixgbe_hw *hw)
2335 {
2336         u32 pcs_anadv_reg, pcs_lpab_reg, linkstat;
2337         s32 ret_val;
2338
2339         /*
2340          * On multispeed fiber at 1g, bail out if
2341          * - link is up but AN did not complete, or if
2342          * - link is up and AN completed but timed out
2343          */
2344
2345         linkstat = IXGBE_READ_REG(hw, IXGBE_PCS1GLSTA);
2346         if ((!!(linkstat & IXGBE_PCS1GLSTA_AN_COMPLETE) == 0) ||
2347             (!!(linkstat & IXGBE_PCS1GLSTA_AN_TIMED_OUT) == 1))
2348                 return IXGBE_ERR_FC_NOT_NEGOTIATED;
2349
2350         pcs_anadv_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
2351         pcs_lpab_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANLP);
2352
2353         ret_val =  ixgbe_negotiate_fc(hw, pcs_anadv_reg,
2354                                pcs_lpab_reg, IXGBE_PCS1GANA_SYM_PAUSE,
2355                                IXGBE_PCS1GANA_ASM_PAUSE,
2356                                IXGBE_PCS1GANA_SYM_PAUSE,
2357                                IXGBE_PCS1GANA_ASM_PAUSE);
2358
2359         return ret_val;
2360 }
2361
2362 /**
2363  *  ixgbe_fc_autoneg_backplane - Enable flow control IEEE clause 37
2364  *  @hw: pointer to hardware structure
2365  *
2366  *  Enable flow control according to IEEE clause 37.
2367  **/
2368 static s32 ixgbe_fc_autoneg_backplane(struct ixgbe_hw *hw)
2369 {
2370         u32 links2, anlp1_reg, autoc_reg, links;
2371         s32 ret_val;
2372
2373         /*
2374          * On backplane, bail out if
2375          * - backplane autoneg was not completed, or if
2376          * - we are 82599 and link partner is not AN enabled
2377          */
2378         links = IXGBE_READ_REG(hw, IXGBE_LINKS);
2379         if ((links & IXGBE_LINKS_KX_AN_COMP) == 0)
2380                 return IXGBE_ERR_FC_NOT_NEGOTIATED;
2381
2382         if (hw->mac.type == ixgbe_mac_82599EB) {
2383                 links2 = IXGBE_READ_REG(hw, IXGBE_LINKS2);
2384                 if ((links2 & IXGBE_LINKS2_AN_SUPPORTED) == 0)
2385                         return IXGBE_ERR_FC_NOT_NEGOTIATED;
2386         }
2387         /*
2388          * Read the 10g AN autoc and LP ability registers and resolve
2389          * local flow control settings accordingly
2390          */
2391         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2392         anlp1_reg = IXGBE_READ_REG(hw, IXGBE_ANLP1);
2393
2394         ret_val = ixgbe_negotiate_fc(hw, autoc_reg,
2395                 anlp1_reg, IXGBE_AUTOC_SYM_PAUSE, IXGBE_AUTOC_ASM_PAUSE,
2396                 IXGBE_ANLP1_SYM_PAUSE, IXGBE_ANLP1_ASM_PAUSE);
2397
2398         return ret_val;
2399 }
2400
2401 /**
2402  *  ixgbe_fc_autoneg_copper - Enable flow control IEEE clause 37
2403  *  @hw: pointer to hardware structure
2404  *
2405  *  Enable flow control according to IEEE clause 37.
2406  **/
2407 static s32 ixgbe_fc_autoneg_copper(struct ixgbe_hw *hw)
2408 {
2409         u16 technology_ability_reg = 0;
2410         u16 lp_technology_ability_reg = 0;
2411
2412         hw->phy.ops.read_reg(hw, MDIO_AN_ADVERTISE,
2413                              MDIO_MMD_AN,
2414                              &technology_ability_reg);
2415         hw->phy.ops.read_reg(hw, MDIO_AN_LPA,
2416                              MDIO_MMD_AN,
2417                              &lp_technology_ability_reg);
2418
2419         return ixgbe_negotiate_fc(hw, (u32)technology_ability_reg,
2420                                   (u32)lp_technology_ability_reg,
2421                                   IXGBE_TAF_SYM_PAUSE, IXGBE_TAF_ASM_PAUSE,
2422                                   IXGBE_TAF_SYM_PAUSE, IXGBE_TAF_ASM_PAUSE);
2423 }
2424
2425 /**
2426  *  ixgbe_fc_autoneg - Configure flow control
2427  *  @hw: pointer to hardware structure
2428  *
2429  *  Compares our advertised flow control capabilities to those advertised by
2430  *  our link partner, and determines the proper flow control mode to use.
2431  **/
2432 void ixgbe_fc_autoneg(struct ixgbe_hw *hw)
2433 {
2434         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2435         ixgbe_link_speed speed;
2436         bool link_up;
2437
2438         /*
2439          * AN should have completed when the cable was plugged in.
2440          * Look for reasons to bail out.  Bail out if:
2441          * - FC autoneg is disabled, or if
2442          * - link is not up.
2443          *
2444          * Since we're being called from an LSC, link is already known to be up.
2445          * So use link_up_wait_to_complete=false.
2446          */
2447         if (hw->fc.disable_fc_autoneg)
2448                 goto out;
2449
2450         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2451         if (!link_up)
2452                 goto out;
2453
2454         switch (hw->phy.media_type) {
2455         /* Autoneg flow control on fiber adapters */
2456         case ixgbe_media_type_fiber:
2457                 if (speed == IXGBE_LINK_SPEED_1GB_FULL)
2458                         ret_val = ixgbe_fc_autoneg_fiber(hw);
2459                 break;
2460
2461         /* Autoneg flow control on backplane adapters */
2462         case ixgbe_media_type_backplane:
2463                 ret_val = ixgbe_fc_autoneg_backplane(hw);
2464                 break;
2465
2466         /* Autoneg flow control on copper adapters */
2467         case ixgbe_media_type_copper:
2468                 if (ixgbe_device_supports_autoneg_fc(hw))
2469                         ret_val = ixgbe_fc_autoneg_copper(hw);
2470                 break;
2471
2472         default:
2473                 break;
2474         }
2475
2476 out:
2477         if (ret_val == 0) {
2478                 hw->fc.fc_was_autonegged = true;
2479         } else {
2480                 hw->fc.fc_was_autonegged = false;
2481                 hw->fc.current_mode = hw->fc.requested_mode;
2482         }
2483 }
2484
2485 /**
2486  * ixgbe_pcie_timeout_poll - Return number of times to poll for completion
2487  * @hw: pointer to hardware structure
2488  *
2489  * System-wide timeout range is encoded in PCIe Device Control2 register.
2490  *
2491  *  Add 10% to specified maximum and return the number of times to poll for
2492  *  completion timeout, in units of 100 microsec.  Never return less than
2493  *  800 = 80 millisec.
2494  **/
2495 static u32 ixgbe_pcie_timeout_poll(struct ixgbe_hw *hw)
2496 {
2497         s16 devctl2;
2498         u32 pollcnt;
2499
2500         devctl2 = ixgbe_read_pci_cfg_word(hw, IXGBE_PCI_DEVICE_CONTROL2);
2501         devctl2 &= IXGBE_PCIDEVCTRL2_TIMEO_MASK;
2502
2503         switch (devctl2) {
2504         case IXGBE_PCIDEVCTRL2_65_130ms:
2505                  pollcnt = 1300;         /* 130 millisec */
2506                 break;
2507         case IXGBE_PCIDEVCTRL2_260_520ms:
2508                 pollcnt = 5200;         /* 520 millisec */
2509                 break;
2510         case IXGBE_PCIDEVCTRL2_1_2s:
2511                 pollcnt = 20000;        /* 2 sec */
2512                 break;
2513         case IXGBE_PCIDEVCTRL2_4_8s:
2514                 pollcnt = 80000;        /* 8 sec */
2515                 break;
2516         case IXGBE_PCIDEVCTRL2_17_34s:
2517                 pollcnt = 34000;        /* 34 sec */
2518                 break;
2519         case IXGBE_PCIDEVCTRL2_50_100us:        /* 100 microsecs */
2520         case IXGBE_PCIDEVCTRL2_1_2ms:           /* 2 millisecs */
2521         case IXGBE_PCIDEVCTRL2_16_32ms:         /* 32 millisec */
2522         case IXGBE_PCIDEVCTRL2_16_32ms_def:     /* 32 millisec default */
2523         default:
2524                 pollcnt = 800;          /* 80 millisec minimum */
2525                 break;
2526         }
2527
2528         /* add 10% to spec maximum */
2529         return (pollcnt * 11) / 10;
2530 }
2531
2532 /**
2533  *  ixgbe_disable_pcie_master - Disable PCI-express master access
2534  *  @hw: pointer to hardware structure
2535  *
2536  *  Disables PCI-Express master access and verifies there are no pending
2537  *  requests. IXGBE_ERR_MASTER_REQUESTS_PENDING is returned if master disable
2538  *  bit hasn't caused the master requests to be disabled, else 0
2539  *  is returned signifying master requests disabled.
2540  **/
2541 static s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw)
2542 {
2543         u32 i, poll;
2544         u16 value;
2545
2546         /* Always set this bit to ensure any future transactions are blocked */
2547         IXGBE_WRITE_REG(hw, IXGBE_CTRL, IXGBE_CTRL_GIO_DIS);
2548
2549         /* Poll for bit to read as set */
2550         for (i = 0; i < IXGBE_PCI_MASTER_DISABLE_TIMEOUT; i++) {
2551                 if (IXGBE_READ_REG(hw, IXGBE_CTRL) & IXGBE_CTRL_GIO_DIS)
2552                         break;
2553                 usleep_range(100, 120);
2554         }
2555         if (i >= IXGBE_PCI_MASTER_DISABLE_TIMEOUT) {
2556                 hw_dbg(hw, "GIO disable did not set - requesting resets\n");
2557                 goto gio_disable_fail;
2558         }
2559
2560         /* Exit if master requests are blocked */
2561         if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO) ||
2562             ixgbe_removed(hw->hw_addr))
2563                 return 0;
2564
2565         /* Poll for master request bit to clear */
2566         for (i = 0; i < IXGBE_PCI_MASTER_DISABLE_TIMEOUT; i++) {
2567                 udelay(100);
2568                 if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO))
2569                         return 0;
2570         }
2571
2572         /*
2573          * Two consecutive resets are required via CTRL.RST per datasheet
2574          * 5.2.5.3.2 Master Disable.  We set a flag to inform the reset routine
2575          * of this need.  The first reset prevents new master requests from
2576          * being issued by our device.  We then must wait 1usec or more for any
2577          * remaining completions from the PCIe bus to trickle in, and then reset
2578          * again to clear out any effects they may have had on our device.
2579          */
2580         hw_dbg(hw, "GIO Master Disable bit didn't clear - requesting resets\n");
2581 gio_disable_fail:
2582         hw->mac.flags |= IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
2583
2584         if (hw->mac.type >= ixgbe_mac_X550)
2585                 return 0;
2586
2587         /*
2588          * Before proceeding, make sure that the PCIe block does not have
2589          * transactions pending.
2590          */
2591         poll = ixgbe_pcie_timeout_poll(hw);
2592         for (i = 0; i < poll; i++) {
2593                 udelay(100);
2594                 value = ixgbe_read_pci_cfg_word(hw, IXGBE_PCI_DEVICE_STATUS);
2595                 if (ixgbe_removed(hw->hw_addr))
2596                         return 0;
2597                 if (!(value & IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING))
2598                         return 0;
2599         }
2600
2601         hw_dbg(hw, "PCIe transaction pending bit also did not clear.\n");
2602         return IXGBE_ERR_MASTER_REQUESTS_PENDING;
2603 }
2604
2605 /**
2606  *  ixgbe_acquire_swfw_sync - Acquire SWFW semaphore
2607  *  @hw: pointer to hardware structure
2608  *  @mask: Mask to specify which semaphore to acquire
2609  *
2610  *  Acquires the SWFW semaphore through the GSSR register for the specified
2611  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2612  **/
2613 s32 ixgbe_acquire_swfw_sync(struct ixgbe_hw *hw, u32 mask)
2614 {
2615         u32 gssr = 0;
2616         u32 swmask = mask;
2617         u32 fwmask = mask << 5;
2618         u32 timeout = 200;
2619         u32 i;
2620
2621         for (i = 0; i < timeout; i++) {
2622                 /*
2623                  * SW NVM semaphore bit is used for access to all
2624                  * SW_FW_SYNC bits (not just NVM)
2625                  */
2626                 if (ixgbe_get_eeprom_semaphore(hw))
2627                         return IXGBE_ERR_SWFW_SYNC;
2628
2629                 gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2630                 if (!(gssr & (fwmask | swmask))) {
2631                         gssr |= swmask;
2632                         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2633                         ixgbe_release_eeprom_semaphore(hw);
2634                         return 0;
2635                 } else {
2636                         /* Resource is currently in use by FW or SW */
2637                         ixgbe_release_eeprom_semaphore(hw);
2638                         usleep_range(5000, 10000);
2639                 }
2640         }
2641
2642         /* If time expired clear the bits holding the lock and retry */
2643         if (gssr & (fwmask | swmask))
2644                 ixgbe_release_swfw_sync(hw, gssr & (fwmask | swmask));
2645
2646         usleep_range(5000, 10000);
2647         return IXGBE_ERR_SWFW_SYNC;
2648 }
2649
2650 /**
2651  *  ixgbe_release_swfw_sync - Release SWFW semaphore
2652  *  @hw: pointer to hardware structure
2653  *  @mask: Mask to specify which semaphore to release
2654  *
2655  *  Releases the SWFW semaphore through the GSSR register for the specified
2656  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2657  **/
2658 void ixgbe_release_swfw_sync(struct ixgbe_hw *hw, u32 mask)
2659 {
2660         u32 gssr;
2661         u32 swmask = mask;
2662
2663         ixgbe_get_eeprom_semaphore(hw);
2664
2665         gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2666         gssr &= ~swmask;
2667         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2668
2669         ixgbe_release_eeprom_semaphore(hw);
2670 }
2671
2672 /**
2673  * prot_autoc_read_generic - Hides MAC differences needed for AUTOC read
2674  * @hw: pointer to hardware structure
2675  * @reg_val: Value we read from AUTOC
2676  * @locked: bool to indicate whether the SW/FW lock should be taken.  Never
2677  *          true in this the generic case.
2678  *
2679  * The default case requires no protection so just to the register read.
2680  **/
2681 s32 prot_autoc_read_generic(struct ixgbe_hw *hw, bool *locked, u32 *reg_val)
2682 {
2683         *locked = false;
2684         *reg_val = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2685         return 0;
2686 }
2687
2688 /**
2689  * prot_autoc_write_generic - Hides MAC differences needed for AUTOC write
2690  * @hw: pointer to hardware structure
2691  * @reg_val: value to write to AUTOC
2692  * @locked: bool to indicate whether the SW/FW lock was already taken by
2693  *          previous read.
2694  **/
2695 s32 prot_autoc_write_generic(struct ixgbe_hw *hw, u32 reg_val, bool locked)
2696 {
2697         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, reg_val);
2698         return 0;
2699 }
2700
2701 /**
2702  *  ixgbe_disable_rx_buff_generic - Stops the receive data path
2703  *  @hw: pointer to hardware structure
2704  *
2705  *  Stops the receive data path and waits for the HW to internally
2706  *  empty the Rx security block.
2707  **/
2708 s32 ixgbe_disable_rx_buff_generic(struct ixgbe_hw *hw)
2709 {
2710 #define IXGBE_MAX_SECRX_POLL 40
2711         int i;
2712         int secrxreg;
2713
2714         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
2715         secrxreg |= IXGBE_SECRXCTRL_RX_DIS;
2716         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
2717         for (i = 0; i < IXGBE_MAX_SECRX_POLL; i++) {
2718                 secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXSTAT);
2719                 if (secrxreg & IXGBE_SECRXSTAT_SECRX_RDY)
2720                         break;
2721                 else
2722                         /* Use interrupt-safe sleep just in case */
2723                         udelay(1000);
2724         }
2725
2726         /* For informational purposes only */
2727         if (i >= IXGBE_MAX_SECRX_POLL)
2728                 hw_dbg(hw, "Rx unit being enabled before security path fully disabled. Continuing with init.\n");
2729
2730         return 0;
2731
2732 }
2733
2734 /**
2735  *  ixgbe_enable_rx_buff - Enables the receive data path
2736  *  @hw: pointer to hardware structure
2737  *
2738  *  Enables the receive data path
2739  **/
2740 s32 ixgbe_enable_rx_buff_generic(struct ixgbe_hw *hw)
2741 {
2742         u32 secrxreg;
2743
2744         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
2745         secrxreg &= ~IXGBE_SECRXCTRL_RX_DIS;
2746         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
2747         IXGBE_WRITE_FLUSH(hw);
2748
2749         return 0;
2750 }
2751
2752 /**
2753  *  ixgbe_enable_rx_dma_generic - Enable the Rx DMA unit
2754  *  @hw: pointer to hardware structure
2755  *  @regval: register value to write to RXCTRL
2756  *
2757  *  Enables the Rx DMA unit
2758  **/
2759 s32 ixgbe_enable_rx_dma_generic(struct ixgbe_hw *hw, u32 regval)
2760 {
2761         if (regval & IXGBE_RXCTRL_RXEN)
2762                 hw->mac.ops.enable_rx(hw);
2763         else
2764                 hw->mac.ops.disable_rx(hw);
2765
2766         return 0;
2767 }
2768
2769 /**
2770  *  ixgbe_blink_led_start_generic - Blink LED based on index.
2771  *  @hw: pointer to hardware structure
2772  *  @index: led number to blink
2773  **/
2774 s32 ixgbe_blink_led_start_generic(struct ixgbe_hw *hw, u32 index)
2775 {
2776         ixgbe_link_speed speed = 0;
2777         bool link_up = false;
2778         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2779         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2780         bool locked = false;
2781         s32 ret_val;
2782
2783         if (index > 3)
2784                 return IXGBE_ERR_PARAM;
2785
2786         /*
2787          * Link must be up to auto-blink the LEDs;
2788          * Force it if link is down.
2789          */
2790         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2791
2792         if (!link_up) {
2793                 ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &autoc_reg);
2794                 if (ret_val)
2795                         return ret_val;
2796
2797                 autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2798                 autoc_reg |= IXGBE_AUTOC_FLU;
2799
2800                 ret_val = hw->mac.ops.prot_autoc_write(hw, autoc_reg, locked);
2801                 if (ret_val)
2802                         return ret_val;
2803
2804                 IXGBE_WRITE_FLUSH(hw);
2805
2806                 usleep_range(10000, 20000);
2807         }
2808
2809         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2810         led_reg |= IXGBE_LED_BLINK(index);
2811         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2812         IXGBE_WRITE_FLUSH(hw);
2813
2814         return 0;
2815 }
2816
2817 /**
2818  *  ixgbe_blink_led_stop_generic - Stop blinking LED based on index.
2819  *  @hw: pointer to hardware structure
2820  *  @index: led number to stop blinking
2821  **/
2822 s32 ixgbe_blink_led_stop_generic(struct ixgbe_hw *hw, u32 index)
2823 {
2824         u32 autoc_reg = 0;
2825         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2826         bool locked = false;
2827         s32 ret_val;
2828
2829         if (index > 3)
2830                 return IXGBE_ERR_PARAM;
2831
2832         ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &autoc_reg);
2833         if (ret_val)
2834                 return ret_val;
2835
2836         autoc_reg &= ~IXGBE_AUTOC_FLU;
2837         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2838
2839         ret_val = hw->mac.ops.prot_autoc_write(hw, autoc_reg, locked);
2840         if (ret_val)
2841                 return ret_val;
2842
2843         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2844         led_reg &= ~IXGBE_LED_BLINK(index);
2845         led_reg |= IXGBE_LED_LINK_ACTIVE << IXGBE_LED_MODE_SHIFT(index);
2846         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2847         IXGBE_WRITE_FLUSH(hw);
2848
2849         return 0;
2850 }
2851
2852 /**
2853  *  ixgbe_get_san_mac_addr_offset - Get SAN MAC address offset from the EEPROM
2854  *  @hw: pointer to hardware structure
2855  *  @san_mac_offset: SAN MAC address offset
2856  *
2857  *  This function will read the EEPROM location for the SAN MAC address
2858  *  pointer, and returns the value at that location.  This is used in both
2859  *  get and set mac_addr routines.
2860  **/
2861 static s32 ixgbe_get_san_mac_addr_offset(struct ixgbe_hw *hw,
2862                                         u16 *san_mac_offset)
2863 {
2864         s32 ret_val;
2865
2866         /*
2867          * First read the EEPROM pointer to see if the MAC addresses are
2868          * available.
2869          */
2870         ret_val = hw->eeprom.ops.read(hw, IXGBE_SAN_MAC_ADDR_PTR,
2871                                       san_mac_offset);
2872         if (ret_val)
2873                 hw_err(hw, "eeprom read at offset %d failed\n",
2874                        IXGBE_SAN_MAC_ADDR_PTR);
2875
2876         return ret_val;
2877 }
2878
2879 /**
2880  *  ixgbe_get_san_mac_addr_generic - SAN MAC address retrieval from the EEPROM
2881  *  @hw: pointer to hardware structure
2882  *  @san_mac_addr: SAN MAC address
2883  *
2884  *  Reads the SAN MAC address from the EEPROM, if it's available.  This is
2885  *  per-port, so set_lan_id() must be called before reading the addresses.
2886  *  set_lan_id() is called by identify_sfp(), but this cannot be relied
2887  *  upon for non-SFP connections, so we must call it here.
2888  **/
2889 s32 ixgbe_get_san_mac_addr_generic(struct ixgbe_hw *hw, u8 *san_mac_addr)
2890 {
2891         u16 san_mac_data, san_mac_offset;
2892         u8 i;
2893         s32 ret_val;
2894
2895         /*
2896          * First read the EEPROM pointer to see if the MAC addresses are
2897          * available.  If they're not, no point in calling set_lan_id() here.
2898          */
2899         ret_val = ixgbe_get_san_mac_addr_offset(hw, &san_mac_offset);
2900         if (ret_val || san_mac_offset == 0 || san_mac_offset == 0xFFFF)
2901
2902                 goto san_mac_addr_clr;
2903
2904         /* make sure we know which port we need to program */
2905         hw->mac.ops.set_lan_id(hw);
2906         /* apply the port offset to the address offset */
2907         (hw->bus.func) ? (san_mac_offset += IXGBE_SAN_MAC_ADDR_PORT1_OFFSET) :
2908                          (san_mac_offset += IXGBE_SAN_MAC_ADDR_PORT0_OFFSET);
2909         for (i = 0; i < 3; i++) {
2910                 ret_val = hw->eeprom.ops.read(hw, san_mac_offset,
2911                                               &san_mac_data);
2912                 if (ret_val) {
2913                         hw_err(hw, "eeprom read at offset %d failed\n",
2914                                san_mac_offset);
2915                         goto san_mac_addr_clr;
2916                 }
2917                 san_mac_addr[i * 2] = (u8)(san_mac_data);
2918                 san_mac_addr[i * 2 + 1] = (u8)(san_mac_data >> 8);
2919                 san_mac_offset++;
2920         }
2921         return 0;
2922
2923 san_mac_addr_clr:
2924         /* No addresses available in this EEPROM.  It's not necessarily an
2925          * error though, so just wipe the local address and return.
2926          */
2927         for (i = 0; i < 6; i++)
2928                 san_mac_addr[i] = 0xFF;
2929         return ret_val;
2930 }
2931
2932 /**
2933  *  ixgbe_get_pcie_msix_count_generic - Gets MSI-X vector count
2934  *  @hw: pointer to hardware structure
2935  *
2936  *  Read PCIe configuration space, and get the MSI-X vector count from
2937  *  the capabilities table.
2938  **/
2939 u16 ixgbe_get_pcie_msix_count_generic(struct ixgbe_hw *hw)
2940 {
2941         u16 msix_count;
2942         u16 max_msix_count;
2943         u16 pcie_offset;
2944
2945         switch (hw->mac.type) {
2946         case ixgbe_mac_82598EB:
2947                 pcie_offset = IXGBE_PCIE_MSIX_82598_CAPS;
2948                 max_msix_count = IXGBE_MAX_MSIX_VECTORS_82598;
2949                 break;
2950         case ixgbe_mac_82599EB:
2951         case ixgbe_mac_X540:
2952         case ixgbe_mac_X550:
2953         case ixgbe_mac_X550EM_x:
2954         case ixgbe_mac_x550em_a:
2955                 pcie_offset = IXGBE_PCIE_MSIX_82599_CAPS;
2956                 max_msix_count = IXGBE_MAX_MSIX_VECTORS_82599;
2957                 break;
2958         default:
2959                 return 1;
2960         }
2961
2962         msix_count = ixgbe_read_pci_cfg_word(hw, pcie_offset);
2963         if (ixgbe_removed(hw->hw_addr))
2964                 msix_count = 0;
2965         msix_count &= IXGBE_PCIE_MSIX_TBL_SZ_MASK;
2966
2967         /* MSI-X count is zero-based in HW */
2968         msix_count++;
2969
2970         if (msix_count > max_msix_count)
2971                 msix_count = max_msix_count;
2972
2973         return msix_count;
2974 }
2975
2976 /**
2977  *  ixgbe_clear_vmdq_generic - Disassociate a VMDq pool index from a rx address
2978  *  @hw: pointer to hardware struct
2979  *  @rar: receive address register index to disassociate
2980  *  @vmdq: VMDq pool index to remove from the rar
2981  **/
2982 s32 ixgbe_clear_vmdq_generic(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
2983 {
2984         u32 mpsar_lo, mpsar_hi;
2985         u32 rar_entries = hw->mac.num_rar_entries;
2986
2987         /* Make sure we are using a valid rar index range */
2988         if (rar >= rar_entries) {
2989                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
2990                 return IXGBE_ERR_INVALID_ARGUMENT;
2991         }
2992
2993         mpsar_lo = IXGBE_READ_REG(hw, IXGBE_MPSAR_LO(rar));
2994         mpsar_hi = IXGBE_READ_REG(hw, IXGBE_MPSAR_HI(rar));
2995
2996         if (ixgbe_removed(hw->hw_addr))
2997                 return 0;
2998
2999         if (!mpsar_lo && !mpsar_hi)
3000                 return 0;
3001
3002         if (vmdq == IXGBE_CLEAR_VMDQ_ALL) {
3003                 if (mpsar_lo) {
3004                         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 0);
3005                         mpsar_lo = 0;
3006                 }
3007                 if (mpsar_hi) {
3008                         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 0);
3009                         mpsar_hi = 0;
3010                 }
3011         } else if (vmdq < 32) {
3012                 mpsar_lo &= ~BIT(vmdq);
3013                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), mpsar_lo);
3014         } else {
3015                 mpsar_hi &= ~BIT(vmdq - 32);
3016                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), mpsar_hi);
3017         }
3018
3019         /* was that the last pool using this rar? */
3020         if (mpsar_lo == 0 && mpsar_hi == 0 &&
3021             rar != 0 && rar != hw->mac.san_mac_rar_index)
3022                 hw->mac.ops.clear_rar(hw, rar);
3023
3024         return 0;
3025 }
3026
3027 /**
3028  *  ixgbe_set_vmdq_generic - Associate a VMDq pool index with a rx address
3029  *  @hw: pointer to hardware struct
3030  *  @rar: receive address register index to associate with a VMDq index
3031  *  @vmdq: VMDq pool index
3032  **/
3033 s32 ixgbe_set_vmdq_generic(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
3034 {
3035         u32 mpsar;
3036         u32 rar_entries = hw->mac.num_rar_entries;
3037
3038         /* Make sure we are using a valid rar index range */
3039         if (rar >= rar_entries) {
3040                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
3041                 return IXGBE_ERR_INVALID_ARGUMENT;
3042         }
3043
3044         if (vmdq < 32) {
3045                 mpsar = IXGBE_READ_REG(hw, IXGBE_MPSAR_LO(rar));
3046                 mpsar |= BIT(vmdq);
3047                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), mpsar);
3048         } else {
3049                 mpsar = IXGBE_READ_REG(hw, IXGBE_MPSAR_HI(rar));
3050                 mpsar |= BIT(vmdq - 32);
3051                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), mpsar);
3052         }
3053         return 0;
3054 }
3055
3056 /**
3057  *  This function should only be involved in the IOV mode.
3058  *  In IOV mode, Default pool is next pool after the number of
3059  *  VFs advertized and not 0.
3060  *  MPSAR table needs to be updated for SAN_MAC RAR [hw->mac.san_mac_rar_index]
3061  *
3062  *  ixgbe_set_vmdq_san_mac - Associate default VMDq pool index with a rx address
3063  *  @hw: pointer to hardware struct
3064  *  @vmdq: VMDq pool index
3065  **/
3066 s32 ixgbe_set_vmdq_san_mac_generic(struct ixgbe_hw *hw, u32 vmdq)
3067 {
3068         u32 rar = hw->mac.san_mac_rar_index;
3069
3070         if (vmdq < 32) {
3071                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), BIT(vmdq));
3072                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 0);
3073         } else {
3074                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 0);
3075                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), BIT(vmdq - 32));
3076         }
3077
3078         return 0;
3079 }
3080
3081 /**
3082  *  ixgbe_init_uta_tables_generic - Initialize the Unicast Table Array
3083  *  @hw: pointer to hardware structure
3084  **/
3085 s32 ixgbe_init_uta_tables_generic(struct ixgbe_hw *hw)
3086 {
3087         int i;
3088
3089         for (i = 0; i < 128; i++)
3090                 IXGBE_WRITE_REG(hw, IXGBE_UTA(i), 0);
3091
3092         return 0;
3093 }
3094
3095 /**
3096  *  ixgbe_find_vlvf_slot - find the vlanid or the first empty slot
3097  *  @hw: pointer to hardware structure
3098  *  @vlan: VLAN id to write to VLAN filter
3099  *
3100  *  return the VLVF index where this VLAN id should be placed
3101  *
3102  **/
3103 static s32 ixgbe_find_vlvf_slot(struct ixgbe_hw *hw, u32 vlan, bool vlvf_bypass)
3104 {
3105         s32 regindex, first_empty_slot;
3106         u32 bits;
3107
3108         /* short cut the special case */
3109         if (vlan == 0)
3110                 return 0;
3111
3112         /* if vlvf_bypass is set we don't want to use an empty slot, we
3113          * will simply bypass the VLVF if there are no entries present in the
3114          * VLVF that contain our VLAN
3115          */
3116         first_empty_slot = vlvf_bypass ? IXGBE_ERR_NO_SPACE : 0;
3117
3118         /* add VLAN enable bit for comparison */
3119         vlan |= IXGBE_VLVF_VIEN;
3120
3121         /* Search for the vlan id in the VLVF entries. Save off the first empty
3122          * slot found along the way.
3123          *
3124          * pre-decrement loop covering (IXGBE_VLVF_ENTRIES - 1) .. 1
3125          */
3126         for (regindex = IXGBE_VLVF_ENTRIES; --regindex;) {
3127                 bits = IXGBE_READ_REG(hw, IXGBE_VLVF(regindex));
3128                 if (bits == vlan)
3129                         return regindex;
3130                 if (!first_empty_slot && !bits)
3131                         first_empty_slot = regindex;
3132         }
3133
3134         /* If we are here then we didn't find the VLAN.  Return first empty
3135          * slot we found during our search, else error.
3136          */
3137         if (!first_empty_slot)
3138                 hw_dbg(hw, "No space in VLVF.\n");
3139
3140         return first_empty_slot ? : IXGBE_ERR_NO_SPACE;
3141 }
3142
3143 /**
3144  *  ixgbe_set_vfta_generic - Set VLAN filter table
3145  *  @hw: pointer to hardware structure
3146  *  @vlan: VLAN id to write to VLAN filter
3147  *  @vind: VMDq output index that maps queue to VLAN id in VFVFB
3148  *  @vlan_on: boolean flag to turn on/off VLAN in VFVF
3149  *  @vlvf_bypass: boolean flag indicating updating default pool is okay
3150  *
3151  *  Turn on/off specified VLAN in the VLAN filter table.
3152  **/
3153 s32 ixgbe_set_vfta_generic(struct ixgbe_hw *hw, u32 vlan, u32 vind,
3154                            bool vlan_on, bool vlvf_bypass)
3155 {
3156         u32 regidx, vfta_delta, vfta, bits;
3157         s32 vlvf_index;
3158
3159         if ((vlan > 4095) || (vind > 63))
3160                 return IXGBE_ERR_PARAM;
3161
3162         /*
3163          * this is a 2 part operation - first the VFTA, then the
3164          * VLVF and VLVFB if VT Mode is set
3165          * We don't write the VFTA until we know the VLVF part succeeded.
3166          */
3167
3168         /* Part 1
3169          * The VFTA is a bitstring made up of 128 32-bit registers
3170          * that enable the particular VLAN id, much like the MTA:
3171          *    bits[11-5]: which register
3172          *    bits[4-0]:  which bit in the register
3173          */
3174         regidx = vlan / 32;
3175         vfta_delta = BIT(vlan % 32);
3176         vfta = IXGBE_READ_REG(hw, IXGBE_VFTA(regidx));
3177
3178         /* vfta_delta represents the difference between the current value
3179          * of vfta and the value we want in the register.  Since the diff
3180          * is an XOR mask we can just update vfta using an XOR.
3181          */
3182         vfta_delta &= vlan_on ? ~vfta : vfta;
3183         vfta ^= vfta_delta;
3184
3185         /* Part 2
3186          * If VT Mode is set
3187          *   Either vlan_on
3188          *     make sure the vlan is in VLVF
3189          *     set the vind bit in the matching VLVFB
3190          *   Or !vlan_on
3191          *     clear the pool bit and possibly the vind
3192          */
3193         if (!(IXGBE_READ_REG(hw, IXGBE_VT_CTL) & IXGBE_VT_CTL_VT_ENABLE))
3194                 goto vfta_update;
3195
3196         vlvf_index = ixgbe_find_vlvf_slot(hw, vlan, vlvf_bypass);
3197         if (vlvf_index < 0) {
3198                 if (vlvf_bypass)
3199                         goto vfta_update;
3200                 return vlvf_index;
3201         }
3202
3203         bits = IXGBE_READ_REG(hw, IXGBE_VLVFB(vlvf_index * 2 + vind / 32));
3204
3205         /* set the pool bit */
3206         bits |= BIT(vind % 32);
3207         if (vlan_on)
3208                 goto vlvf_update;
3209
3210         /* clear the pool bit */
3211         bits ^= BIT(vind % 32);
3212
3213         if (!bits &&
3214             !IXGBE_READ_REG(hw, IXGBE_VLVFB(vlvf_index * 2 + 1 - vind / 32))) {
3215                 /* Clear VFTA first, then disable VLVF.  Otherwise
3216                  * we run the risk of stray packets leaking into
3217                  * the PF via the default pool
3218                  */
3219                 if (vfta_delta)
3220                         IXGBE_WRITE_REG(hw, IXGBE_VFTA(regidx), vfta);
3221
3222                 /* disable VLVF and clear remaining bit from pool */
3223                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(vlvf_index), 0);
3224                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(vlvf_index * 2 + vind / 32), 0);
3225
3226                 return 0;
3227         }
3228
3229         /* If there are still bits set in the VLVFB registers
3230          * for the VLAN ID indicated we need to see if the
3231          * caller is requesting that we clear the VFTA entry bit.
3232          * If the caller has requested that we clear the VFTA
3233          * entry bit but there are still pools/VFs using this VLAN
3234          * ID entry then ignore the request.  We're not worried
3235          * about the case where we're turning the VFTA VLAN ID
3236          * entry bit on, only when requested to turn it off as
3237          * there may be multiple pools and/or VFs using the
3238          * VLAN ID entry.  In that case we cannot clear the
3239          * VFTA bit until all pools/VFs using that VLAN ID have also
3240          * been cleared.  This will be indicated by "bits" being
3241          * zero.
3242          */
3243         vfta_delta = 0;
3244
3245 vlvf_update:
3246         /* record pool change and enable VLAN ID if not already enabled */
3247         IXGBE_WRITE_REG(hw, IXGBE_VLVFB(vlvf_index * 2 + vind / 32), bits);
3248         IXGBE_WRITE_REG(hw, IXGBE_VLVF(vlvf_index), IXGBE_VLVF_VIEN | vlan);
3249
3250 vfta_update:
3251         /* Update VFTA now that we are ready for traffic */
3252         if (vfta_delta)
3253                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(regidx), vfta);
3254
3255         return 0;
3256 }
3257
3258 /**
3259  *  ixgbe_clear_vfta_generic - Clear VLAN filter table
3260  *  @hw: pointer to hardware structure
3261  *
3262  *  Clears the VLAN filer table, and the VMDq index associated with the filter
3263  **/
3264 s32 ixgbe_clear_vfta_generic(struct ixgbe_hw *hw)
3265 {
3266         u32 offset;
3267
3268         for (offset = 0; offset < hw->mac.vft_size; offset++)
3269                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(offset), 0);
3270
3271         for (offset = 0; offset < IXGBE_VLVF_ENTRIES; offset++) {
3272                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(offset), 0);
3273                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(offset * 2), 0);
3274                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(offset * 2 + 1), 0);
3275         }
3276
3277         return 0;
3278 }
3279
3280 /**
3281  *  ixgbe_need_crosstalk_fix - Determine if we need to do cross talk fix
3282  *  @hw: pointer to hardware structure
3283  *
3284  *  Contains the logic to identify if we need to verify link for the
3285  *  crosstalk fix
3286  **/
3287 static bool ixgbe_need_crosstalk_fix(struct ixgbe_hw *hw)
3288 {
3289         /* Does FW say we need the fix */
3290         if (!hw->need_crosstalk_fix)
3291                 return false;
3292
3293         /* Only consider SFP+ PHYs i.e. media type fiber */
3294         switch (hw->mac.ops.get_media_type(hw)) {
3295         case ixgbe_media_type_fiber:
3296         case ixgbe_media_type_fiber_qsfp:
3297                 break;
3298         default:
3299                 return false;
3300         }
3301
3302         return true;
3303 }
3304
3305 /**
3306  *  ixgbe_check_mac_link_generic - Determine link and speed status
3307  *  @hw: pointer to hardware structure
3308  *  @speed: pointer to link speed
3309  *  @link_up: true when link is up
3310  *  @link_up_wait_to_complete: bool used to wait for link up or not
3311  *
3312  *  Reads the links register to determine if link is up and the current speed
3313  **/
3314 s32 ixgbe_check_mac_link_generic(struct ixgbe_hw *hw, ixgbe_link_speed *speed,
3315                                  bool *link_up, bool link_up_wait_to_complete)
3316 {
3317         u32 links_reg, links_orig;
3318         u32 i;
3319
3320         /* If Crosstalk fix enabled do the sanity check of making sure
3321          * the SFP+ cage is full.
3322          */
3323         if (ixgbe_need_crosstalk_fix(hw)) {
3324                 u32 sfp_cage_full;
3325
3326                 switch (hw->mac.type) {
3327                 case ixgbe_mac_82599EB:
3328                         sfp_cage_full = IXGBE_READ_REG(hw, IXGBE_ESDP) &
3329                                         IXGBE_ESDP_SDP2;
3330                         break;
3331                 case ixgbe_mac_X550EM_x:
3332                 case ixgbe_mac_x550em_a:
3333                         sfp_cage_full = IXGBE_READ_REG(hw, IXGBE_ESDP) &
3334                                         IXGBE_ESDP_SDP0;
3335                         break;
3336                 default:
3337                         /* sanity check - No SFP+ devices here */
3338                         sfp_cage_full = false;
3339                         break;
3340                 }
3341
3342                 if (!sfp_cage_full) {
3343                         *link_up = false;
3344                         *speed = IXGBE_LINK_SPEED_UNKNOWN;
3345                         return 0;
3346                 }
3347         }
3348
3349         /* clear the old state */
3350         links_orig = IXGBE_READ_REG(hw, IXGBE_LINKS);
3351
3352         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
3353
3354         if (links_orig != links_reg) {
3355                 hw_dbg(hw, "LINKS changed from %08X to %08X\n",
3356                        links_orig, links_reg);
3357         }
3358
3359         if (link_up_wait_to_complete) {
3360                 for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
3361                         if (links_reg & IXGBE_LINKS_UP) {
3362                                 *link_up = true;
3363                                 break;
3364                         } else {
3365                                 *link_up = false;
3366                         }
3367                         msleep(100);
3368                         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
3369                 }
3370         } else {
3371                 if (links_reg & IXGBE_LINKS_UP)
3372                         *link_up = true;
3373                 else
3374                         *link_up = false;
3375         }
3376
3377         switch (links_reg & IXGBE_LINKS_SPEED_82599) {
3378         case IXGBE_LINKS_SPEED_10G_82599:
3379                 if ((hw->mac.type >= ixgbe_mac_X550) &&
3380                     (links_reg & IXGBE_LINKS_SPEED_NON_STD))
3381                         *speed = IXGBE_LINK_SPEED_2_5GB_FULL;
3382                 else
3383                         *speed = IXGBE_LINK_SPEED_10GB_FULL;
3384                 break;
3385         case IXGBE_LINKS_SPEED_1G_82599:
3386                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
3387                 break;
3388         case IXGBE_LINKS_SPEED_100_82599:
3389                 if ((hw->mac.type >= ixgbe_mac_X550) &&
3390                     (links_reg & IXGBE_LINKS_SPEED_NON_STD))
3391                         *speed = IXGBE_LINK_SPEED_5GB_FULL;
3392                 else
3393                         *speed = IXGBE_LINK_SPEED_100_FULL;
3394                 break;
3395         case IXGBE_LINKS_SPEED_10_X550EM_A:
3396                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
3397                 if (hw->device_id == IXGBE_DEV_ID_X550EM_A_1G_T ||
3398                     hw->device_id == IXGBE_DEV_ID_X550EM_A_1G_T_L) {
3399                         *speed = IXGBE_LINK_SPEED_10_FULL;
3400                 }
3401                 break;
3402         default:
3403                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
3404         }
3405
3406         return 0;
3407 }
3408
3409 /**
3410  *  ixgbe_get_wwn_prefix_generic - Get alternative WWNN/WWPN prefix from
3411  *  the EEPROM
3412  *  @hw: pointer to hardware structure
3413  *  @wwnn_prefix: the alternative WWNN prefix
3414  *  @wwpn_prefix: the alternative WWPN prefix
3415  *
3416  *  This function will read the EEPROM from the alternative SAN MAC address
3417  *  block to check the support for the alternative WWNN/WWPN prefix support.
3418  **/
3419 s32 ixgbe_get_wwn_prefix_generic(struct ixgbe_hw *hw, u16 *wwnn_prefix,
3420                                         u16 *wwpn_prefix)
3421 {
3422         u16 offset, caps;
3423         u16 alt_san_mac_blk_offset;
3424
3425         /* clear output first */
3426         *wwnn_prefix = 0xFFFF;
3427         *wwpn_prefix = 0xFFFF;
3428
3429         /* check if alternative SAN MAC is supported */
3430         offset = IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR;
3431         if (hw->eeprom.ops.read(hw, offset, &alt_san_mac_blk_offset))
3432                 goto wwn_prefix_err;
3433
3434         if ((alt_san_mac_blk_offset == 0) ||
3435             (alt_san_mac_blk_offset == 0xFFFF))
3436                 return 0;
3437
3438         /* check capability in alternative san mac address block */
3439         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET;
3440         if (hw->eeprom.ops.read(hw, offset, &caps))
3441                 goto wwn_prefix_err;
3442         if (!(caps & IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN))
3443                 return 0;
3444
3445         /* get the corresponding prefix for WWNN/WWPN */
3446         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET;
3447         if (hw->eeprom.ops.read(hw, offset, wwnn_prefix))
3448                 hw_err(hw, "eeprom read at offset %d failed\n", offset);
3449
3450         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET;
3451         if (hw->eeprom.ops.read(hw, offset, wwpn_prefix))
3452                 goto wwn_prefix_err;
3453
3454         return 0;
3455
3456 wwn_prefix_err:
3457         hw_err(hw, "eeprom read at offset %d failed\n", offset);
3458         return 0;
3459 }
3460
3461 /**
3462  *  ixgbe_set_mac_anti_spoofing - Enable/Disable MAC anti-spoofing
3463  *  @hw: pointer to hardware structure
3464  *  @enable: enable or disable switch for MAC anti-spoofing
3465  *  @vf: Virtual Function pool - VF Pool to set for MAC anti-spoofing
3466  *
3467  **/
3468 void ixgbe_set_mac_anti_spoofing(struct ixgbe_hw *hw, bool enable, int vf)
3469 {
3470         int vf_target_reg = vf >> 3;
3471         int vf_target_shift = vf % 8;
3472         u32 pfvfspoof;
3473
3474         if (hw->mac.type == ixgbe_mac_82598EB)
3475                 return;
3476
3477         pfvfspoof = IXGBE_READ_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg));
3478         if (enable)
3479                 pfvfspoof |= BIT(vf_target_shift);
3480         else
3481                 pfvfspoof &= ~BIT(vf_target_shift);
3482         IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg), pfvfspoof);
3483 }
3484
3485 /**
3486  *  ixgbe_set_vlan_anti_spoofing - Enable/Disable VLAN anti-spoofing
3487  *  @hw: pointer to hardware structure
3488  *  @enable: enable or disable switch for VLAN anti-spoofing
3489  *  @pf: Virtual Function pool - VF Pool to set for VLAN anti-spoofing
3490  *
3491  **/
3492 void ixgbe_set_vlan_anti_spoofing(struct ixgbe_hw *hw, bool enable, int vf)
3493 {
3494         int vf_target_reg = vf >> 3;
3495         int vf_target_shift = vf % 8 + IXGBE_SPOOF_VLANAS_SHIFT;
3496         u32 pfvfspoof;
3497
3498         if (hw->mac.type == ixgbe_mac_82598EB)
3499                 return;
3500
3501         pfvfspoof = IXGBE_READ_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg));
3502         if (enable)
3503                 pfvfspoof |= BIT(vf_target_shift);
3504         else
3505                 pfvfspoof &= ~BIT(vf_target_shift);
3506         IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg), pfvfspoof);
3507 }
3508
3509 /**
3510  *  ixgbe_get_device_caps_generic - Get additional device capabilities
3511  *  @hw: pointer to hardware structure
3512  *  @device_caps: the EEPROM word with the extra device capabilities
3513  *
3514  *  This function will read the EEPROM location for the device capabilities,
3515  *  and return the word through device_caps.
3516  **/
3517 s32 ixgbe_get_device_caps_generic(struct ixgbe_hw *hw, u16 *device_caps)
3518 {
3519         hw->eeprom.ops.read(hw, IXGBE_DEVICE_CAPS, device_caps);
3520
3521         return 0;
3522 }
3523
3524 /**
3525  * ixgbe_set_rxpba_generic - Initialize RX packet buffer
3526  * @hw: pointer to hardware structure
3527  * @num_pb: number of packet buffers to allocate
3528  * @headroom: reserve n KB of headroom
3529  * @strategy: packet buffer allocation strategy
3530  **/
3531 void ixgbe_set_rxpba_generic(struct ixgbe_hw *hw,
3532                              int num_pb,
3533                              u32 headroom,
3534                              int strategy)
3535 {
3536         u32 pbsize = hw->mac.rx_pb_size;
3537         int i = 0;
3538         u32 rxpktsize, txpktsize, txpbthresh;
3539
3540         /* Reserve headroom */
3541         pbsize -= headroom;
3542
3543         if (!num_pb)
3544                 num_pb = 1;
3545
3546         /* Divide remaining packet buffer space amongst the number
3547          * of packet buffers requested using supplied strategy.
3548          */
3549         switch (strategy) {
3550         case (PBA_STRATEGY_WEIGHTED):
3551                 /* pba_80_48 strategy weight first half of packet buffer with
3552                  * 5/8 of the packet buffer space.
3553                  */
3554                 rxpktsize = ((pbsize * 5 * 2) / (num_pb * 8));
3555                 pbsize -= rxpktsize * (num_pb / 2);
3556                 rxpktsize <<= IXGBE_RXPBSIZE_SHIFT;
3557                 for (; i < (num_pb / 2); i++)
3558                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
3559                 /* fall through - configure remaining packet buffers */
3560         case (PBA_STRATEGY_EQUAL):
3561                 /* Divide the remaining Rx packet buffer evenly among the TCs */
3562                 rxpktsize = (pbsize / (num_pb - i)) << IXGBE_RXPBSIZE_SHIFT;
3563                 for (; i < num_pb; i++)
3564                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
3565                 break;
3566         default:
3567                 break;
3568         }
3569
3570         /*
3571          * Setup Tx packet buffer and threshold equally for all TCs
3572          * TXPBTHRESH register is set in K so divide by 1024 and subtract
3573          * 10 since the largest packet we support is just over 9K.
3574          */
3575         txpktsize = IXGBE_TXPBSIZE_MAX / num_pb;
3576         txpbthresh = (txpktsize / 1024) - IXGBE_TXPKT_SIZE_MAX;
3577         for (i = 0; i < num_pb; i++) {
3578                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), txpktsize);
3579                 IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), txpbthresh);
3580         }
3581
3582         /* Clear unused TCs, if any, to zero buffer size*/
3583         for (; i < IXGBE_MAX_PB; i++) {
3584                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
3585                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), 0);
3586                 IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), 0);
3587         }
3588 }
3589
3590 /**
3591  *  ixgbe_calculate_checksum - Calculate checksum for buffer
3592  *  @buffer: pointer to EEPROM
3593  *  @length: size of EEPROM to calculate a checksum for
3594  *
3595  *  Calculates the checksum for some buffer on a specified length.  The
3596  *  checksum calculated is returned.
3597  **/
3598 u8 ixgbe_calculate_checksum(u8 *buffer, u32 length)
3599 {
3600         u32 i;
3601         u8 sum = 0;
3602
3603         if (!buffer)
3604                 return 0;
3605
3606         for (i = 0; i < length; i++)
3607                 sum += buffer[i];
3608
3609         return (u8) (0 - sum);
3610 }
3611
3612 /**
3613  *  ixgbe_hic_unlocked - Issue command to manageability block unlocked
3614  *  @hw: pointer to the HW structure
3615  *  @buffer: command to write and where the return status will be placed
3616  *  @length: length of buffer, must be multiple of 4 bytes
3617  *  @timeout: time in ms to wait for command completion
3618  *
3619  *  Communicates with the manageability block. On success return 0
3620  *  else returns semaphore error when encountering an error acquiring
3621  *  semaphore or IXGBE_ERR_HOST_INTERFACE_COMMAND when command fails.
3622  *
3623  *  This function assumes that the IXGBE_GSSR_SW_MNG_SM semaphore is held
3624  *  by the caller.
3625  **/
3626 s32 ixgbe_hic_unlocked(struct ixgbe_hw *hw, u32 *buffer, u32 length,
3627                        u32 timeout)
3628 {
3629         u32 hicr, i, fwsts;
3630         u16 dword_len;
3631
3632         if (!length || length > IXGBE_HI_MAX_BLOCK_BYTE_LENGTH) {
3633                 hw_dbg(hw, "Buffer length failure buffersize-%d.\n", length);
3634                 return IXGBE_ERR_HOST_INTERFACE_COMMAND;
3635         }
3636
3637         /* Set bit 9 of FWSTS clearing FW reset indication */
3638         fwsts = IXGBE_READ_REG(hw, IXGBE_FWSTS);
3639         IXGBE_WRITE_REG(hw, IXGBE_FWSTS, fwsts | IXGBE_FWSTS_FWRI);
3640
3641         /* Check that the host interface is enabled. */
3642         hicr = IXGBE_READ_REG(hw, IXGBE_HICR);
3643         if (!(hicr & IXGBE_HICR_EN)) {
3644                 hw_dbg(hw, "IXGBE_HOST_EN bit disabled.\n");
3645                 return IXGBE_ERR_HOST_INTERFACE_COMMAND;
3646         }
3647
3648         /* Calculate length in DWORDs. We must be DWORD aligned */
3649         if (length % sizeof(u32)) {
3650                 hw_dbg(hw, "Buffer length failure, not aligned to dword");
3651                 return IXGBE_ERR_INVALID_ARGUMENT;
3652         }
3653
3654         dword_len = length >> 2;
3655
3656         /* The device driver writes the relevant command block
3657          * into the ram area.
3658          */
3659         for (i = 0; i < dword_len; i++)
3660                 IXGBE_WRITE_REG_ARRAY(hw, IXGBE_FLEX_MNG,
3661                                       i, cpu_to_le32(buffer[i]));
3662
3663         /* Setting this bit tells the ARC that a new command is pending. */
3664         IXGBE_WRITE_REG(hw, IXGBE_HICR, hicr | IXGBE_HICR_C);
3665
3666         for (i = 0; i < timeout; i++) {
3667                 hicr = IXGBE_READ_REG(hw, IXGBE_HICR);
3668                 if (!(hicr & IXGBE_HICR_C))
3669                         break;
3670                 usleep_range(1000, 2000);
3671         }
3672
3673         /* Check command successful completion. */
3674         if ((timeout && i == timeout) ||
3675             !(IXGBE_READ_REG(hw, IXGBE_HICR) & IXGBE_HICR_SV))
3676                 return IXGBE_ERR_HOST_INTERFACE_COMMAND;
3677
3678         return 0;
3679 }
3680
3681 /**
3682  *  ixgbe_host_interface_command - Issue command to manageability block
3683  *  @hw: pointer to the HW structure
3684  *  @buffer: contains the command to write and where the return status will
3685  *           be placed
3686  *  @length: length of buffer, must be multiple of 4 bytes
3687  *  @timeout: time in ms to wait for command completion
3688  *  @return_data: read and return data from the buffer (true) or not (false)
3689  *  Needed because FW structures are big endian and decoding of
3690  *  these fields can be 8 bit or 16 bit based on command. Decoding
3691  *  is not easily understood without making a table of commands.
3692  *  So we will leave this up to the caller to read back the data
3693  *  in these cases.
3694  *
3695  *  Communicates with the manageability block.  On success return 0
3696  *  else return IXGBE_ERR_HOST_INTERFACE_COMMAND.
3697  **/
3698 s32 ixgbe_host_interface_command(struct ixgbe_hw *hw, void *buffer,
3699                                  u32 length, u32 timeout,
3700                                  bool return_data)
3701 {
3702         u32 hdr_size = sizeof(struct ixgbe_hic_hdr);
3703         union {
3704                 struct ixgbe_hic_hdr hdr;
3705                 u32 u32arr[1];
3706         } *bp = buffer;
3707         u16 buf_len, dword_len;
3708         s32 status;
3709         u32 bi;
3710
3711         if (!length || length > IXGBE_HI_MAX_BLOCK_BYTE_LENGTH) {
3712                 hw_dbg(hw, "Buffer length failure buffersize-%d.\n", length);
3713                 return IXGBE_ERR_HOST_INTERFACE_COMMAND;
3714         }
3715         /* Take management host interface semaphore */
3716         status = hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_SW_MNG_SM);
3717         if (status)
3718                 return status;
3719
3720         status = ixgbe_hic_unlocked(hw, buffer, length, timeout);
3721         if (status)
3722                 goto rel_out;
3723
3724         if (!return_data)
3725                 goto rel_out;
3726
3727         /* Calculate length in DWORDs */
3728         dword_len = hdr_size >> 2;
3729
3730         /* first pull in the header so we know the buffer length */
3731         for (bi = 0; bi < dword_len; bi++) {
3732                 bp->u32arr[bi] = IXGBE_READ_REG_ARRAY(hw, IXGBE_FLEX_MNG, bi);
3733                 le32_to_cpus(&bp->u32arr[bi]);
3734         }
3735
3736         /* If there is any thing in data position pull it in */
3737         buf_len = bp->hdr.buf_len;
3738         if (!buf_len)
3739                 goto rel_out;
3740
3741         if (length < round_up(buf_len, 4) + hdr_size) {
3742                 hw_dbg(hw, "Buffer not large enough for reply message.\n");
3743                 status = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3744                 goto rel_out;
3745         }
3746
3747         /* Calculate length in DWORDs, add 3 for odd lengths */
3748         dword_len = (buf_len + 3) >> 2;
3749
3750         /* Pull in the rest of the buffer (bi is where we left off) */
3751         for (; bi <= dword_len; bi++) {
3752                 bp->u32arr[bi] = IXGBE_READ_REG_ARRAY(hw, IXGBE_FLEX_MNG, bi);
3753                 le32_to_cpus(&bp->u32arr[bi]);
3754         }
3755
3756 rel_out:
3757         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_SW_MNG_SM);
3758
3759         return status;
3760 }
3761
3762 /**
3763  *  ixgbe_set_fw_drv_ver_generic - Sends driver version to firmware
3764  *  @hw: pointer to the HW structure
3765  *  @maj: driver version major number
3766  *  @min: driver version minor number
3767  *  @build: driver version build number
3768  *  @sub: driver version sub build number
3769  *  @len: length of driver_ver string
3770  *  @driver_ver: driver string
3771  *
3772  *  Sends driver version number to firmware through the manageability
3773  *  block.  On success return 0
3774  *  else returns IXGBE_ERR_SWFW_SYNC when encountering an error acquiring
3775  *  semaphore or IXGBE_ERR_HOST_INTERFACE_COMMAND when command fails.
3776  **/
3777 s32 ixgbe_set_fw_drv_ver_generic(struct ixgbe_hw *hw, u8 maj, u8 min,
3778                                  u8 build, u8 sub, __always_unused u16 len,
3779                                  __always_unused const char *driver_ver)
3780 {
3781         struct ixgbe_hic_drv_info fw_cmd;
3782         int i;
3783         s32 ret_val;
3784
3785         fw_cmd.hdr.cmd = FW_CEM_CMD_DRIVER_INFO;
3786         fw_cmd.hdr.buf_len = FW_CEM_CMD_DRIVER_INFO_LEN;
3787         fw_cmd.hdr.cmd_or_resp.cmd_resv = FW_CEM_CMD_RESERVED;
3788         fw_cmd.port_num = hw->bus.func;
3789         fw_cmd.ver_maj = maj;
3790         fw_cmd.ver_min = min;
3791         fw_cmd.ver_build = build;
3792         fw_cmd.ver_sub = sub;
3793         fw_cmd.hdr.checksum = 0;
3794         fw_cmd.pad = 0;
3795         fw_cmd.pad2 = 0;
3796         fw_cmd.hdr.checksum = ixgbe_calculate_checksum((u8 *)&fw_cmd,
3797                                 (FW_CEM_HDR_LEN + fw_cmd.hdr.buf_len));
3798
3799         for (i = 0; i <= FW_CEM_MAX_RETRIES; i++) {
3800                 ret_val = ixgbe_host_interface_command(hw, &fw_cmd,
3801                                                        sizeof(fw_cmd),
3802                                                        IXGBE_HI_COMMAND_TIMEOUT,
3803                                                        true);
3804                 if (ret_val != 0)
3805                         continue;
3806
3807                 if (fw_cmd.hdr.cmd_or_resp.ret_status ==
3808                     FW_CEM_RESP_STATUS_SUCCESS)
3809                         ret_val = 0;
3810                 else
3811                         ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3812
3813                 break;
3814         }
3815
3816         return ret_val;
3817 }
3818
3819 /**
3820  * ixgbe_clear_tx_pending - Clear pending TX work from the PCIe fifo
3821  * @hw: pointer to the hardware structure
3822  *
3823  * The 82599 and x540 MACs can experience issues if TX work is still pending
3824  * when a reset occurs.  This function prevents this by flushing the PCIe
3825  * buffers on the system.
3826  **/
3827 void ixgbe_clear_tx_pending(struct ixgbe_hw *hw)
3828 {
3829         u32 gcr_ext, hlreg0, i, poll;
3830         u16 value;
3831
3832         /*
3833          * If double reset is not requested then all transactions should
3834          * already be clear and as such there is no work to do
3835          */
3836         if (!(hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED))
3837                 return;
3838
3839         /*
3840          * Set loopback enable to prevent any transmits from being sent
3841          * should the link come up.  This assumes that the RXCTRL.RXEN bit
3842          * has already been cleared.
3843          */
3844         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
3845         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0 | IXGBE_HLREG0_LPBK);
3846
3847         /* wait for a last completion before clearing buffers */
3848         IXGBE_WRITE_FLUSH(hw);
3849         usleep_range(3000, 6000);
3850
3851         /* Before proceeding, make sure that the PCIe block does not have
3852          * transactions pending.
3853          */
3854         poll = ixgbe_pcie_timeout_poll(hw);
3855         for (i = 0; i < poll; i++) {
3856                 usleep_range(100, 200);
3857                 value = ixgbe_read_pci_cfg_word(hw, IXGBE_PCI_DEVICE_STATUS);
3858                 if (ixgbe_removed(hw->hw_addr))
3859                         break;
3860                 if (!(value & IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING))
3861                         break;
3862         }
3863
3864         /* initiate cleaning flow for buffers in the PCIe transaction layer */
3865         gcr_ext = IXGBE_READ_REG(hw, IXGBE_GCR_EXT);
3866         IXGBE_WRITE_REG(hw, IXGBE_GCR_EXT,
3867                         gcr_ext | IXGBE_GCR_EXT_BUFFERS_CLEAR);
3868
3869         /* Flush all writes and allow 20usec for all transactions to clear */
3870         IXGBE_WRITE_FLUSH(hw);
3871         udelay(20);
3872
3873         /* restore previous register values */
3874         IXGBE_WRITE_REG(hw, IXGBE_GCR_EXT, gcr_ext);
3875         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
3876 }
3877
3878 static const u8 ixgbe_emc_temp_data[4] = {
3879         IXGBE_EMC_INTERNAL_DATA,
3880         IXGBE_EMC_DIODE1_DATA,
3881         IXGBE_EMC_DIODE2_DATA,
3882         IXGBE_EMC_DIODE3_DATA
3883 };
3884 static const u8 ixgbe_emc_therm_limit[4] = {
3885         IXGBE_EMC_INTERNAL_THERM_LIMIT,
3886         IXGBE_EMC_DIODE1_THERM_LIMIT,
3887         IXGBE_EMC_DIODE2_THERM_LIMIT,
3888         IXGBE_EMC_DIODE3_THERM_LIMIT
3889 };
3890
3891 /**
3892  *  ixgbe_get_ets_data - Extracts the ETS bit data
3893  *  @hw: pointer to hardware structure
3894  *  @ets_cfg: extected ETS data
3895  *  @ets_offset: offset of ETS data
3896  *
3897  *  Returns error code.
3898  **/
3899 static s32 ixgbe_get_ets_data(struct ixgbe_hw *hw, u16 *ets_cfg,
3900                               u16 *ets_offset)
3901 {
3902         s32 status;
3903
3904         status = hw->eeprom.ops.read(hw, IXGBE_ETS_CFG, ets_offset);
3905         if (status)
3906                 return status;
3907
3908         if ((*ets_offset == 0x0000) || (*ets_offset == 0xFFFF))
3909                 return IXGBE_NOT_IMPLEMENTED;
3910
3911         status = hw->eeprom.ops.read(hw, *ets_offset, ets_cfg);
3912         if (status)
3913                 return status;
3914
3915         if ((*ets_cfg & IXGBE_ETS_TYPE_MASK) != IXGBE_ETS_TYPE_EMC_SHIFTED)
3916                 return IXGBE_NOT_IMPLEMENTED;
3917
3918         return 0;
3919 }
3920
3921 /**
3922  *  ixgbe_get_thermal_sensor_data - Gathers thermal sensor data
3923  *  @hw: pointer to hardware structure
3924  *
3925  *  Returns the thermal sensor data structure
3926  **/
3927 s32 ixgbe_get_thermal_sensor_data_generic(struct ixgbe_hw *hw)
3928 {
3929         s32 status;
3930         u16 ets_offset;
3931         u16 ets_cfg;
3932         u16 ets_sensor;
3933         u8  num_sensors;
3934         u8  i;
3935         struct ixgbe_thermal_sensor_data *data = &hw->mac.thermal_sensor_data;
3936
3937         /* Only support thermal sensors attached to physical port 0 */
3938         if ((IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_LAN_ID_1))
3939                 return IXGBE_NOT_IMPLEMENTED;
3940
3941         status = ixgbe_get_ets_data(hw, &ets_cfg, &ets_offset);
3942         if (status)
3943                 return status;
3944
3945         num_sensors = (ets_cfg & IXGBE_ETS_NUM_SENSORS_MASK);
3946         if (num_sensors > IXGBE_MAX_SENSORS)
3947                 num_sensors = IXGBE_MAX_SENSORS;
3948
3949         for (i = 0; i < num_sensors; i++) {
3950                 u8  sensor_index;
3951                 u8  sensor_location;
3952
3953                 status = hw->eeprom.ops.read(hw, (ets_offset + 1 + i),
3954                                              &ets_sensor);
3955                 if (status)
3956                         return status;
3957
3958                 sensor_index = ((ets_sensor & IXGBE_ETS_DATA_INDEX_MASK) >>
3959                                 IXGBE_ETS_DATA_INDEX_SHIFT);
3960                 sensor_location = ((ets_sensor & IXGBE_ETS_DATA_LOC_MASK) >>
3961                                    IXGBE_ETS_DATA_LOC_SHIFT);
3962
3963                 if (sensor_location != 0) {
3964                         status = hw->phy.ops.read_i2c_byte(hw,
3965                                         ixgbe_emc_temp_data[sensor_index],
3966                                         IXGBE_I2C_THERMAL_SENSOR_ADDR,
3967                                         &data->sensor[i].temp);
3968                         if (status)
3969                                 return status;
3970                 }
3971         }
3972
3973         return 0;
3974 }
3975
3976 /**
3977  * ixgbe_init_thermal_sensor_thresh_generic - Inits thermal sensor thresholds
3978  * @hw: pointer to hardware structure
3979  *
3980  * Inits the thermal sensor thresholds according to the NVM map
3981  * and save off the threshold and location values into mac.thermal_sensor_data
3982  **/
3983 s32 ixgbe_init_thermal_sensor_thresh_generic(struct ixgbe_hw *hw)
3984 {
3985         s32 status;
3986         u16 ets_offset;
3987         u16 ets_cfg;
3988         u16 ets_sensor;
3989         u8  low_thresh_delta;
3990         u8  num_sensors;
3991         u8  therm_limit;
3992         u8  i;
3993         struct ixgbe_thermal_sensor_data *data = &hw->mac.thermal_sensor_data;
3994
3995         memset(data, 0, sizeof(struct ixgbe_thermal_sensor_data));
3996
3997         /* Only support thermal sensors attached to physical port 0 */
3998         if ((IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_LAN_ID_1))
3999                 return IXGBE_NOT_IMPLEMENTED;
4000
4001         status = ixgbe_get_ets_data(hw, &ets_cfg, &ets_offset);
4002         if (status)
4003                 return status;
4004
4005         low_thresh_delta = ((ets_cfg & IXGBE_ETS_LTHRES_DELTA_MASK) >>
4006                              IXGBE_ETS_LTHRES_DELTA_SHIFT);
4007         num_sensors = (ets_cfg & IXGBE_ETS_NUM_SENSORS_MASK);
4008         if (num_sensors > IXGBE_MAX_SENSORS)
4009                 num_sensors = IXGBE_MAX_SENSORS;
4010
4011         for (i = 0; i < num_sensors; i++) {
4012                 u8  sensor_index;
4013                 u8  sensor_location;
4014
4015                 if (hw->eeprom.ops.read(hw, ets_offset + 1 + i, &ets_sensor)) {
4016                         hw_err(hw, "eeprom read at offset %d failed\n",
4017                                ets_offset + 1 + i);
4018                         continue;
4019                 }
4020                 sensor_index = ((ets_sensor & IXGBE_ETS_DATA_INDEX_MASK) >>
4021                                 IXGBE_ETS_DATA_INDEX_SHIFT);
4022                 sensor_location = ((ets_sensor & IXGBE_ETS_DATA_LOC_MASK) >>
4023                                    IXGBE_ETS_DATA_LOC_SHIFT);
4024                 therm_limit = ets_sensor & IXGBE_ETS_DATA_HTHRESH_MASK;
4025
4026                 hw->phy.ops.write_i2c_byte(hw,
4027                         ixgbe_emc_therm_limit[sensor_index],
4028                         IXGBE_I2C_THERMAL_SENSOR_ADDR, therm_limit);
4029
4030                 if (sensor_location == 0)
4031                         continue;
4032
4033                 data->sensor[i].location = sensor_location;
4034                 data->sensor[i].caution_thresh = therm_limit;
4035                 data->sensor[i].max_op_thresh = therm_limit - low_thresh_delta;
4036         }
4037
4038         return 0;
4039 }
4040
4041 void ixgbe_disable_rx_generic(struct ixgbe_hw *hw)
4042 {
4043         u32 rxctrl;
4044
4045         rxctrl = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
4046         if (rxctrl & IXGBE_RXCTRL_RXEN) {
4047                 if (hw->mac.type != ixgbe_mac_82598EB) {
4048                         u32 pfdtxgswc;
4049
4050                         pfdtxgswc = IXGBE_READ_REG(hw, IXGBE_PFDTXGSWC);
4051                         if (pfdtxgswc & IXGBE_PFDTXGSWC_VT_LBEN) {
4052                                 pfdtxgswc &= ~IXGBE_PFDTXGSWC_VT_LBEN;
4053                                 IXGBE_WRITE_REG(hw, IXGBE_PFDTXGSWC, pfdtxgswc);
4054                                 hw->mac.set_lben = true;
4055                         } else {
4056                                 hw->mac.set_lben = false;
4057                         }
4058                 }
4059                 rxctrl &= ~IXGBE_RXCTRL_RXEN;
4060                 IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, rxctrl);
4061         }
4062 }
4063
4064 void ixgbe_enable_rx_generic(struct ixgbe_hw *hw)
4065 {
4066         u32 rxctrl;
4067
4068         rxctrl = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
4069         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, (rxctrl | IXGBE_RXCTRL_RXEN));
4070
4071         if (hw->mac.type != ixgbe_mac_82598EB) {
4072                 if (hw->mac.set_lben) {
4073                         u32 pfdtxgswc;
4074
4075                         pfdtxgswc = IXGBE_READ_REG(hw, IXGBE_PFDTXGSWC);
4076                         pfdtxgswc |= IXGBE_PFDTXGSWC_VT_LBEN;
4077                         IXGBE_WRITE_REG(hw, IXGBE_PFDTXGSWC, pfdtxgswc);
4078                         hw->mac.set_lben = false;
4079                 }
4080         }
4081 }
4082
4083 /** ixgbe_mng_present - returns true when management capability is present
4084  * @hw: pointer to hardware structure
4085  **/
4086 bool ixgbe_mng_present(struct ixgbe_hw *hw)
4087 {
4088         u32 fwsm;
4089
4090         if (hw->mac.type < ixgbe_mac_82599EB)
4091                 return false;
4092
4093         fwsm = IXGBE_READ_REG(hw, IXGBE_FWSM(hw));
4094         fwsm &= IXGBE_FWSM_MODE_MASK;
4095         return fwsm == IXGBE_FWSM_FW_MODE_PT;
4096 }
4097
4098 /**
4099  *  ixgbe_setup_mac_link_multispeed_fiber - Set MAC link speed
4100  *  @hw: pointer to hardware structure
4101  *  @speed: new link speed
4102  *  @autoneg_wait_to_complete: true when waiting for completion is needed
4103  *
4104  *  Set the link speed in the MAC and/or PHY register and restarts link.
4105  */
4106 s32 ixgbe_setup_mac_link_multispeed_fiber(struct ixgbe_hw *hw,
4107                                           ixgbe_link_speed speed,
4108                                           bool autoneg_wait_to_complete)
4109 {
4110         ixgbe_link_speed link_speed = IXGBE_LINK_SPEED_UNKNOWN;
4111         ixgbe_link_speed highest_link_speed = IXGBE_LINK_SPEED_UNKNOWN;
4112         s32 status = 0;
4113         u32 speedcnt = 0;
4114         u32 i = 0;
4115         bool autoneg, link_up = false;
4116
4117         /* Mask off requested but non-supported speeds */
4118         status = hw->mac.ops.get_link_capabilities(hw, &link_speed, &autoneg);
4119         if (status)
4120                 return status;
4121
4122         speed &= link_speed;
4123
4124         /* Try each speed one by one, highest priority first.  We do this in
4125          * software because 10Gb fiber doesn't support speed autonegotiation.
4126          */
4127         if (speed & IXGBE_LINK_SPEED_10GB_FULL) {
4128                 speedcnt++;
4129                 highest_link_speed = IXGBE_LINK_SPEED_10GB_FULL;
4130
4131                 /* Set the module link speed */
4132                 switch (hw->phy.media_type) {
4133                 case ixgbe_media_type_fiber:
4134                         hw->mac.ops.set_rate_select_speed(hw,
4135                                                     IXGBE_LINK_SPEED_10GB_FULL);
4136                         break;
4137                 case ixgbe_media_type_fiber_qsfp:
4138                         /* QSFP module automatically detects MAC link speed */
4139                         break;
4140                 default:
4141                         hw_dbg(hw, "Unexpected media type\n");
4142                         break;
4143                 }
4144
4145                 /* Allow module to change analog characteristics (1G->10G) */
4146                 msleep(40);
4147
4148                 status = hw->mac.ops.setup_mac_link(hw,
4149                                                     IXGBE_LINK_SPEED_10GB_FULL,
4150                                                     autoneg_wait_to_complete);
4151                 if (status)
4152                         return status;
4153
4154                 /* Flap the Tx laser if it has not already been done */
4155                 if (hw->mac.ops.flap_tx_laser)
4156                         hw->mac.ops.flap_tx_laser(hw);
4157
4158                 /* Wait for the controller to acquire link.  Per IEEE 802.3ap,
4159                  * Section 73.10.2, we may have to wait up to 500ms if KR is
4160                  * attempted.  82599 uses the same timing for 10g SFI.
4161                  */
4162                 for (i = 0; i < 5; i++) {
4163                         /* Wait for the link partner to also set speed */
4164                         msleep(100);
4165
4166                         /* If we have link, just jump out */
4167                         status = hw->mac.ops.check_link(hw, &link_speed,
4168                                                         &link_up, false);
4169                         if (status)
4170                                 return status;
4171
4172                         if (link_up)
4173                                 goto out;
4174                 }
4175         }
4176
4177         if (speed & IXGBE_LINK_SPEED_1GB_FULL) {
4178                 speedcnt++;
4179                 if (highest_link_speed == IXGBE_LINK_SPEED_UNKNOWN)
4180                         highest_link_speed = IXGBE_LINK_SPEED_1GB_FULL;
4181
4182                 /* Set the module link speed */
4183                 switch (hw->phy.media_type) {
4184                 case ixgbe_media_type_fiber:
4185                         hw->mac.ops.set_rate_select_speed(hw,
4186                                                      IXGBE_LINK_SPEED_1GB_FULL);
4187                         break;
4188                 case ixgbe_media_type_fiber_qsfp:
4189                         /* QSFP module automatically detects link speed */
4190                         break;
4191                 default:
4192                         hw_dbg(hw, "Unexpected media type\n");
4193                         break;
4194                 }
4195
4196                 /* Allow module to change analog characteristics (10G->1G) */
4197                 msleep(40);
4198
4199                 status = hw->mac.ops.setup_mac_link(hw,
4200                                                     IXGBE_LINK_SPEED_1GB_FULL,
4201                                                     autoneg_wait_to_complete);
4202                 if (status)
4203                         return status;
4204
4205                 /* Flap the Tx laser if it has not already been done */
4206                 if (hw->mac.ops.flap_tx_laser)
4207                         hw->mac.ops.flap_tx_laser(hw);
4208
4209                 /* Wait for the link partner to also set speed */
4210                 msleep(100);
4211
4212                 /* If we have link, just jump out */
4213                 status = hw->mac.ops.check_link(hw, &link_speed, &link_up,
4214                                                 false);
4215                 if (status)
4216                         return status;
4217
4218                 if (link_up)
4219                         goto out;
4220         }
4221
4222         /* We didn't get link.  Configure back to the highest speed we tried,
4223          * (if there was more than one).  We call ourselves back with just the
4224          * single highest speed that the user requested.
4225          */
4226         if (speedcnt > 1)
4227                 status = ixgbe_setup_mac_link_multispeed_fiber(hw,
4228                                                       highest_link_speed,
4229                                                       autoneg_wait_to_complete);
4230
4231 out:
4232         /* Set autoneg_advertised value based on input link speed */
4233         hw->phy.autoneg_advertised = 0;
4234
4235         if (speed & IXGBE_LINK_SPEED_10GB_FULL)
4236                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_10GB_FULL;
4237
4238         if (speed & IXGBE_LINK_SPEED_1GB_FULL)
4239                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_1GB_FULL;
4240
4241         return status;
4242 }
4243
4244 /**
4245  *  ixgbe_set_soft_rate_select_speed - Set module link speed
4246  *  @hw: pointer to hardware structure
4247  *  @speed: link speed to set
4248  *
4249  *  Set module link speed via the soft rate select.
4250  */
4251 void ixgbe_set_soft_rate_select_speed(struct ixgbe_hw *hw,
4252                                       ixgbe_link_speed speed)
4253 {
4254         s32 status;
4255         u8 rs, eeprom_data;
4256
4257         switch (speed) {
4258         case IXGBE_LINK_SPEED_10GB_FULL:
4259                 /* one bit mask same as setting on */
4260                 rs = IXGBE_SFF_SOFT_RS_SELECT_10G;
4261                 break;
4262         case IXGBE_LINK_SPEED_1GB_FULL:
4263                 rs = IXGBE_SFF_SOFT_RS_SELECT_1G;
4264                 break;
4265         default:
4266                 hw_dbg(hw, "Invalid fixed module speed\n");
4267                 return;
4268         }
4269
4270         /* Set RS0 */
4271         status = hw->phy.ops.read_i2c_byte(hw, IXGBE_SFF_SFF_8472_OSCB,
4272                                            IXGBE_I2C_EEPROM_DEV_ADDR2,
4273                                            &eeprom_data);
4274         if (status) {
4275                 hw_dbg(hw, "Failed to read Rx Rate Select RS0\n");
4276                 return;
4277         }
4278
4279         eeprom_data = (eeprom_data & ~IXGBE_SFF_SOFT_RS_SELECT_MASK) | rs;
4280
4281         status = hw->phy.ops.write_i2c_byte(hw, IXGBE_SFF_SFF_8472_OSCB,
4282                                             IXGBE_I2C_EEPROM_DEV_ADDR2,
4283                                             eeprom_data);
4284         if (status) {
4285                 hw_dbg(hw, "Failed to write Rx Rate Select RS0\n");
4286                 return;
4287         }
4288
4289         /* Set RS1 */
4290         status = hw->phy.ops.read_i2c_byte(hw, IXGBE_SFF_SFF_8472_ESCB,
4291                                            IXGBE_I2C_EEPROM_DEV_ADDR2,
4292                                            &eeprom_data);
4293         if (status) {
4294                 hw_dbg(hw, "Failed to read Rx Rate Select RS1\n");
4295                 return;
4296         }
4297
4298         eeprom_data = (eeprom_data & ~IXGBE_SFF_SOFT_RS_SELECT_MASK) | rs;
4299
4300         status = hw->phy.ops.write_i2c_byte(hw, IXGBE_SFF_SFF_8472_ESCB,
4301                                             IXGBE_I2C_EEPROM_DEV_ADDR2,
4302                                             eeprom_data);
4303         if (status) {
4304                 hw_dbg(hw, "Failed to write Rx Rate Select RS1\n");
4305                 return;
4306         }
4307 }