drivers/net/ethernet/mellanox/mlxsw/reg.h

   1 /*
   2  * drivers/net/ethernet/mellanox/mlxsw/reg.h
   3  * Copyright (c) 2015 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2015-2016 Ido Schimmel <idosch@mellanox.com>
   5  * Copyright (c) 2015 Elad Raz <eladr@mellanox.com>
   6  * Copyright (c) 2015-2016 Jiri Pirko <jiri@mellanox.com>
   7  * Copyright (c) 2016 Yotam Gigi <yotamg@mellanox.com>
   8  *
   9  * Redistribution and use in source and binary forms, with or without
  10  * modification, are permitted provided that the following conditions are met:
  11  *
  12  * 1. Redistributions of source code must retain the above copyright
  13  *    notice, this list of conditions and the following disclaimer.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  * 3. Neither the names of the copyright holders nor the names of its
  18  *    contributors may be used to endorse or promote products derived from
  19  *    this software without specific prior written permission.
  20  *
  21  * Alternatively, this software may be distributed under the terms of the
  22  * GNU General Public License ("GPL") version 2 as published by the Free
  23  * Software Foundation.
  24  *
  25  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  26  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  27  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  28  * ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  29  * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  30  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  31  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  32  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  33  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  34  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  35  * POSSIBILITY OF SUCH DAMAGE.
  36  */
  37
  38 #ifndef _MLXSW_REG_H
  39 #define _MLXSW_REG_H
  40
  41 #include <linux/string.h>
  42 #include <linux/bitops.h>
  43 #include <linux/if_vlan.h>
  44
  45 #include "item.h"
  46 #include "port.h"
  47
  48 struct mlxsw_reg_info {
  49         u16 id;
  50         u16 len; /* In u8 */
  51 };
  52
  53 #define MLXSW_REG(type) (&mlxsw_reg_##type)
  54 #define MLXSW_REG_LEN(type) MLXSW_REG(type)->len
  55 #define MLXSW_REG_ZERO(type, payload) memset(payload, 0, MLXSW_REG(type)->len)
  56
  57 /* SGCR - Switch General Configuration Register
  58  * --------------------------------------------
  59  * This register is used for configuration of the switch capabilities.
  60  */
  61 #define MLXSW_REG_SGCR_ID 0x2000
  62 #define MLXSW_REG_SGCR_LEN 0x10
  63
  64 static const struct mlxsw_reg_info mlxsw_reg_sgcr = {
  65         .id = MLXSW_REG_SGCR_ID,
  66         .len = MLXSW_REG_SGCR_LEN,
  67 };
  68
  69 /* reg_sgcr_llb
  70  * Link Local Broadcast (Default=0)
  71  * When set, all Link Local packets (224.0.0.X) will be treated as broadcast
  72  * packets and ignore the IGMP snooping entries.
  73  * Access: RW
  74  */
  75 MLXSW_ITEM32(reg, sgcr, llb, 0x04, 0, 1);
  76
  77 static inline void mlxsw_reg_sgcr_pack(char *payload, bool llb)
  78 {
  79         MLXSW_REG_ZERO(sgcr, payload);
  80         mlxsw_reg_sgcr_llb_set(payload, !!llb);
  81 }
  82
  83 /* SPAD - Switch Physical Address Register
  84  * ---------------------------------------
  85  * The SPAD register configures the switch physical MAC address.
  86  */
  87 #define MLXSW_REG_SPAD_ID 0x2002
  88 #define MLXSW_REG_SPAD_LEN 0x10
  89
  90 static const struct mlxsw_reg_info mlxsw_reg_spad = {
  91         .id = MLXSW_REG_SPAD_ID,
  92         .len = MLXSW_REG_SPAD_LEN,
  93 };
  94
  95 /* reg_spad_base_mac
  96  * Base MAC address for the switch partitions.
  97  * Per switch partition MAC address is equal to:
  98  * base_mac + swid
  99  * Access: RW
 100  */
 101 MLXSW_ITEM_BUF(reg, spad, base_mac, 0x02, 6);
 102
 103 /* SMID - Switch Multicast ID
 104  * --------------------------
 105  * The MID record maps from a MID (Multicast ID), which is a unique identifier
 106  * of the multicast group within the stacking domain, into a list of local
 107  * ports into which the packet is replicated.
 108  */
 109 #define MLXSW_REG_SMID_ID 0x2007
 110 #define MLXSW_REG_SMID_LEN 0x240
 111
 112 static const struct mlxsw_reg_info mlxsw_reg_smid = {
 113         .id = MLXSW_REG_SMID_ID,
 114         .len = MLXSW_REG_SMID_LEN,
 115 };
 116
 117 /* reg_smid_swid
 118  * Switch partition ID.
 119  * Access: Index
 120  */
 121 MLXSW_ITEM32(reg, smid, swid, 0x00, 24, 8);
 122
 123 /* reg_smid_mid
 124  * Multicast identifier - global identifier that represents the multicast group
 125  * across all devices.
 126  * Access: Index
 127  */
 128 MLXSW_ITEM32(reg, smid, mid, 0x00, 0, 16);
 129
 130 /* reg_smid_port
 131  * Local port memebership (1 bit per port).
 132  * Access: RW
 133  */
 134 MLXSW_ITEM_BIT_ARRAY(reg, smid, port, 0x20, 0x20, 1);
 135
 136 /* reg_smid_port_mask
 137  * Local port mask (1 bit per port).
 138  * Access: W
 139  */
 140 MLXSW_ITEM_BIT_ARRAY(reg, smid, port_mask, 0x220, 0x20, 1);
 141
 142 static inline void mlxsw_reg_smid_pack(char *payload, u16 mid,
 143                                        u8 port, bool set)
 144 {
 145         MLXSW_REG_ZERO(smid, payload);
 146         mlxsw_reg_smid_swid_set(payload, 0);
 147         mlxsw_reg_smid_mid_set(payload, mid);
 148         mlxsw_reg_smid_port_set(payload, port, set);
 149         mlxsw_reg_smid_port_mask_set(payload, port, 1);
 150 }
 151
 152 /* SSPR - Switch System Port Record Register
 153  * -----------------------------------------
 154  * Configures the system port to local port mapping.
 155  */
 156 #define MLXSW_REG_SSPR_ID 0x2008
 157 #define MLXSW_REG_SSPR_LEN 0x8
 158
 159 static const struct mlxsw_reg_info mlxsw_reg_sspr = {
 160         .id = MLXSW_REG_SSPR_ID,
 161         .len = MLXSW_REG_SSPR_LEN,
 162 };
 163
 164 /* reg_sspr_m
 165  * Master - if set, then the record describes the master system port.
 166  * This is needed in case a local port is mapped into several system ports
 167  * (for multipathing). That number will be reported as the source system
 168  * port when packets are forwarded to the CPU. Only one master port is allowed
 169  * per local port.
 170  *
 171  * Note: Must be set for Spectrum.
 172  * Access: RW
 173  */
 174 MLXSW_ITEM32(reg, sspr, m, 0x00, 31, 1);
 175
 176 /* reg_sspr_local_port
 177  * Local port number.
 178  *
 179  * Access: RW
 180  */
 181 MLXSW_ITEM32(reg, sspr, local_port, 0x00, 16, 8);
 182
 183 /* reg_sspr_sub_port
 184  * Virtual port within the physical port.
 185  * Should be set to 0 when virtual ports are not enabled on the port.
 186  *
 187  * Access: RW
 188  */
 189 MLXSW_ITEM32(reg, sspr, sub_port, 0x00, 8, 8);
 190
 191 /* reg_sspr_system_port
 192  * Unique identifier within the stacking domain that represents all the ports
 193  * that are available in the system (external ports).
 194  *
 195  * Currently, only single-ASIC configurations are supported, so we default to
 196  * 1:1 mapping between system ports and local ports.
 197  * Access: Index
 198  */
 199 MLXSW_ITEM32(reg, sspr, system_port, 0x04, 0, 16);
 200
 201 static inline void mlxsw_reg_sspr_pack(char *payload, u8 local_port)
 202 {
 203         MLXSW_REG_ZERO(sspr, payload);
 204         mlxsw_reg_sspr_m_set(payload, 1);
 205         mlxsw_reg_sspr_local_port_set(payload, local_port);
 206         mlxsw_reg_sspr_sub_port_set(payload, 0);
 207         mlxsw_reg_sspr_system_port_set(payload, local_port);
 208 }
 209
 210 /* SFDAT - Switch Filtering Database Aging Time
 211  * --------------------------------------------
 212  * Controls the Switch aging time. Aging time is able to be set per Switch
 213  * Partition.
 214  */
 215 #define MLXSW_REG_SFDAT_ID 0x2009
 216 #define MLXSW_REG_SFDAT_LEN 0x8
 217
 218 static const struct mlxsw_reg_info mlxsw_reg_sfdat = {
 219         .id = MLXSW_REG_SFDAT_ID,
 220         .len = MLXSW_REG_SFDAT_LEN,
 221 };
 222
 223 /* reg_sfdat_swid
 224  * Switch partition ID.
 225  * Access: Index
 226  */
 227 MLXSW_ITEM32(reg, sfdat, swid, 0x00, 24, 8);
 228
 229 /* reg_sfdat_age_time
 230  * Aging time in seconds
 231  * Min - 10 seconds
 232  * Max - 1,000,000 seconds
 233  * Default is 300 seconds.
 234  * Access: RW
 235  */
 236 MLXSW_ITEM32(reg, sfdat, age_time, 0x04, 0, 20);
 237
 238 static inline void mlxsw_reg_sfdat_pack(char *payload, u32 age_time)
 239 {
 240         MLXSW_REG_ZERO(sfdat, payload);
 241         mlxsw_reg_sfdat_swid_set(payload, 0);
 242         mlxsw_reg_sfdat_age_time_set(payload, age_time);
 243 }
 244
 245 /* SFD - Switch Filtering Database
 246  * -------------------------------
 247  * The following register defines the access to the filtering database.
 248  * The register supports querying, adding, removing and modifying the database.
 249  * The access is optimized for bulk updates in which case more than one
 250  * FDB record is present in the same command.
 251  */
 252 #define MLXSW_REG_SFD_ID 0x200A
 253 #define MLXSW_REG_SFD_BASE_LEN 0x10 /* base length, without records */
 254 #define MLXSW_REG_SFD_REC_LEN 0x10 /* record length */
 255 #define MLXSW_REG_SFD_REC_MAX_COUNT 64
 256 #define MLXSW_REG_SFD_LEN (MLXSW_REG_SFD_BASE_LEN +     \
 257                            MLXSW_REG_SFD_REC_LEN * MLXSW_REG_SFD_REC_MAX_COUNT)
 258
 259 static const struct mlxsw_reg_info mlxsw_reg_sfd = {
 260         .id = MLXSW_REG_SFD_ID,
 261         .len = MLXSW_REG_SFD_LEN,
 262 };
 263
 264 /* reg_sfd_swid
 265  * Switch partition ID for queries. Reserved on Write.
 266  * Access: Index
 267  */
 268 MLXSW_ITEM32(reg, sfd, swid, 0x00, 24, 8);
 269
 270 enum mlxsw_reg_sfd_op {
 271         /* Dump entire FDB a (process according to record_locator) */
 272         MLXSW_REG_SFD_OP_QUERY_DUMP = 0,
 273         /* Query records by {MAC, VID/FID} value */
 274         MLXSW_REG_SFD_OP_QUERY_QUERY = 1,
 275         /* Query and clear activity. Query records by {MAC, VID/FID} value */
 276         MLXSW_REG_SFD_OP_QUERY_QUERY_AND_CLEAR_ACTIVITY = 2,
 277         /* Test. Response indicates if each of the records could be
 278          * added to the FDB.
 279          */
 280         MLXSW_REG_SFD_OP_WRITE_TEST = 0,
 281         /* Add/modify. Aged-out records cannot be added. This command removes
 282          * the learning notification of the {MAC, VID/FID}. Response includes
 283          * the entries that were added to the FDB.
 284          */
 285         MLXSW_REG_SFD_OP_WRITE_EDIT = 1,
 286         /* Remove record by {MAC, VID/FID}. This command also removes
 287          * the learning notification and aged-out notifications
 288          * of the {MAC, VID/FID}. The response provides current (pre-removal)
 289          * entries as non-aged-out.
 290          */
 291         MLXSW_REG_SFD_OP_WRITE_REMOVE = 2,
 292         /* Remove learned notification by {MAC, VID/FID}. The response provides
 293          * the removed learning notification.
 294          */
 295         MLXSW_REG_SFD_OP_WRITE_REMOVE_NOTIFICATION = 2,
 296 };
 297
 298 /* reg_sfd_op
 299  * Operation.
 300  * Access: OP
 301  */
 302 MLXSW_ITEM32(reg, sfd, op, 0x04, 30, 2);
 303
 304 /* reg_sfd_record_locator
 305  * Used for querying the FDB. Use record_locator=0 to initiate the
 306  * query. When a record is returned, a new record_locator is
 307  * returned to be used in the subsequent query.
 308  * Reserved for database update.
 309  * Access: Index
 310  */
 311 MLXSW_ITEM32(reg, sfd, record_locator, 0x04, 0, 30);
 312
 313 /* reg_sfd_num_rec
 314  * Request: Number of records to read/add/modify/remove
 315  * Response: Number of records read/added/replaced/removed
 316  * See above description for more details.
 317  * Ranges 0..64
 318  * Access: RW
 319  */
 320 MLXSW_ITEM32(reg, sfd, num_rec, 0x08, 0, 8);
 321
 322 static inline void mlxsw_reg_sfd_pack(char *payload, enum mlxsw_reg_sfd_op op,
 323                                       u32 record_locator)
 324 {
 325         MLXSW_REG_ZERO(sfd, payload);
 326         mlxsw_reg_sfd_op_set(payload, op);
 327         mlxsw_reg_sfd_record_locator_set(payload, record_locator);
 328 }
 329
 330 /* reg_sfd_rec_swid
 331  * Switch partition ID.
 332  * Access: Index
 333  */
 334 MLXSW_ITEM32_INDEXED(reg, sfd, rec_swid, MLXSW_REG_SFD_BASE_LEN, 24, 8,
 335                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 336
 337 enum mlxsw_reg_sfd_rec_type {
 338         MLXSW_REG_SFD_REC_TYPE_UNICAST = 0x0,
 339         MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG = 0x1,
 340         MLXSW_REG_SFD_REC_TYPE_MULTICAST = 0x2,
 341 };
 342
 343 /* reg_sfd_rec_type
 344  * FDB record type.
 345  * Access: RW
 346  */
 347 MLXSW_ITEM32_INDEXED(reg, sfd, rec_type, MLXSW_REG_SFD_BASE_LEN, 20, 4,
 348                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 349
 350 enum mlxsw_reg_sfd_rec_policy {
 351         /* Replacement disabled, aging disabled. */
 352         MLXSW_REG_SFD_REC_POLICY_STATIC_ENTRY = 0,
 353         /* (mlag remote): Replacement enabled, aging disabled,
 354          * learning notification enabled on this port.
 355          */
 356         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_MLAG = 1,
 357         /* (ingress device): Replacement enabled, aging enabled. */
 358         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_INGRESS = 3,
 359 };
 360
 361 /* reg_sfd_rec_policy
 362  * Policy.
 363  * Access: RW
 364  */
 365 MLXSW_ITEM32_INDEXED(reg, sfd, rec_policy, MLXSW_REG_SFD_BASE_LEN, 18, 2,
 366                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 367
 368 /* reg_sfd_rec_a
 369  * Activity. Set for new static entries. Set for static entries if a frame SMAC
 370  * lookup hits on the entry.
 371  * To clear the a bit, use "query and clear activity" op.
 372  * Access: RO
 373  */
 374 MLXSW_ITEM32_INDEXED(reg, sfd, rec_a, MLXSW_REG_SFD_BASE_LEN, 16, 1,
 375                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 376
 377 /* reg_sfd_rec_mac
 378  * MAC address.
 379  * Access: Index
 380  */
 381 MLXSW_ITEM_BUF_INDEXED(reg, sfd, rec_mac, MLXSW_REG_SFD_BASE_LEN, 6,
 382                        MLXSW_REG_SFD_REC_LEN, 0x02);
 383
 384 enum mlxsw_reg_sfd_rec_action {
 385         /* forward */
 386         MLXSW_REG_SFD_REC_ACTION_NOP = 0,
 387         /* forward and trap, trap_id is FDB_TRAP */
 388         MLXSW_REG_SFD_REC_ACTION_MIRROR_TO_CPU = 1,
 389         /* trap and do not forward, trap_id is FDB_TRAP */
 390         MLXSW_REG_SFD_REC_ACTION_TRAP = 2,
 391         /* forward to IP router */
 392         MLXSW_REG_SFD_REC_ACTION_FORWARD_IP_ROUTER = 3,
 393         MLXSW_REG_SFD_REC_ACTION_DISCARD_ERROR = 15,
 394 };
 395
 396 /* reg_sfd_rec_action
 397  * Action to apply on the packet.
 398  * Note: Dynamic entries can only be configured with NOP action.
 399  * Access: RW
 400  */
 401 MLXSW_ITEM32_INDEXED(reg, sfd, rec_action, MLXSW_REG_SFD_BASE_LEN, 28, 4,
 402                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 403
 404 /* reg_sfd_uc_sub_port
 405  * VEPA channel on local port.
 406  * Valid only if local port is a non-stacking port. Must be 0 if multichannel
 407  * VEPA is not enabled.
 408  * Access: RW
 409  */
 410 MLXSW_ITEM32_INDEXED(reg, sfd, uc_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 411                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 412
 413 /* reg_sfd_uc_fid_vid
 414  * Filtering ID or VLAN ID
 415  * For SwitchX and SwitchX-2:
 416  * - Dynamic entries (policy 2,3) use FID
 417  * - Static entries (policy 0) use VID
 418  * - When independent learning is configured, VID=FID
 419  * For Spectrum: use FID for both Dynamic and Static entries.
 420  * VID should not be used.
 421  * Access: Index
 422  */
 423 MLXSW_ITEM32_INDEXED(reg, sfd, uc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 424                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 425
 426 /* reg_sfd_uc_system_port
 427  * Unique port identifier for the final destination of the packet.
 428  * Access: RW
 429  */
 430 MLXSW_ITEM32_INDEXED(reg, sfd, uc_system_port, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 431                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 432
 433 static inline void mlxsw_reg_sfd_rec_pack(char *payload, int rec_index,
 434                                           enum mlxsw_reg_sfd_rec_type rec_type,
 435                                           const char *mac,
 436                                           enum mlxsw_reg_sfd_rec_action action)
 437 {
 438         u8 num_rec = mlxsw_reg_sfd_num_rec_get(payload);
 439
 440         if (rec_index >= num_rec)
 441                 mlxsw_reg_sfd_num_rec_set(payload, rec_index + 1);
 442         mlxsw_reg_sfd_rec_swid_set(payload, rec_index, 0);
 443         mlxsw_reg_sfd_rec_type_set(payload, rec_index, rec_type);
 444         mlxsw_reg_sfd_rec_mac_memcpy_to(payload, rec_index, mac);
 445         mlxsw_reg_sfd_rec_action_set(payload, rec_index, action);
 446 }
 447
 448 static inline void mlxsw_reg_sfd_uc_pack(char *payload, int rec_index,
 449                                          enum mlxsw_reg_sfd_rec_policy policy,
 450                                          const char *mac, u16 fid_vid,
 451                                          enum mlxsw_reg_sfd_rec_action action,
 452                                          u8 local_port)
 453 {
 454         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 455                                MLXSW_REG_SFD_REC_TYPE_UNICAST, mac, action);
 456         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 457         mlxsw_reg_sfd_uc_sub_port_set(payload, rec_index, 0);
 458         mlxsw_reg_sfd_uc_fid_vid_set(payload, rec_index, fid_vid);
 459         mlxsw_reg_sfd_uc_system_port_set(payload, rec_index, local_port);
 460 }
 461
 462 static inline void mlxsw_reg_sfd_uc_unpack(char *payload, int rec_index,
 463                                            char *mac, u16 *p_fid_vid,
 464                                            u8 *p_local_port)
 465 {
 466         mlxsw_reg_sfd_rec_mac_memcpy_from(payload, rec_index, mac);
 467         *p_fid_vid = mlxsw_reg_sfd_uc_fid_vid_get(payload, rec_index);
 468         *p_local_port = mlxsw_reg_sfd_uc_system_port_get(payload, rec_index);
 469 }
 470
 471 /* reg_sfd_uc_lag_sub_port
 472  * LAG sub port.
 473  * Must be 0 if multichannel VEPA is not enabled.
 474  * Access: RW
 475  */
 476 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 477                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 478
 479 /* reg_sfd_uc_lag_fid_vid
 480  * Filtering ID or VLAN ID
 481  * For SwitchX and SwitchX-2:
 482  * - Dynamic entries (policy 2,3) use FID
 483  * - Static entries (policy 0) use VID
 484  * - When independent learning is configured, VID=FID
 485  * For Spectrum: use FID for both Dynamic and Static entries.
 486  * VID should not be used.
 487  * Access: Index
 488  */
 489 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 490                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 491
 492 /* reg_sfd_uc_lag_lag_vid
 493  * Indicates VID in case of vFIDs. Reserved for FIDs.
 494  * Access: RW
 495  */
 496 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_vid, MLXSW_REG_SFD_BASE_LEN, 16, 12,
 497                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 498
 499 /* reg_sfd_uc_lag_lag_id
 500  * LAG Identifier - pointer into the LAG descriptor table.
 501  * Access: RW
 502  */
 503 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_id, MLXSW_REG_SFD_BASE_LEN, 0, 10,
 504                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 505
 506 static inline void
 507 mlxsw_reg_sfd_uc_lag_pack(char *payload, int rec_index,
 508                           enum mlxsw_reg_sfd_rec_policy policy,
 509                           const char *mac, u16 fid_vid,
 510                           enum mlxsw_reg_sfd_rec_action action, u16 lag_vid,
 511                           u16 lag_id)
 512 {
 513         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 514                                MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG,
 515                                mac, action);
 516         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 517         mlxsw_reg_sfd_uc_lag_sub_port_set(payload, rec_index, 0);
 518         mlxsw_reg_sfd_uc_lag_fid_vid_set(payload, rec_index, fid_vid);
 519         mlxsw_reg_sfd_uc_lag_lag_vid_set(payload, rec_index, lag_vid);
 520         mlxsw_reg_sfd_uc_lag_lag_id_set(payload, rec_index, lag_id);
 521 }
 522
 523 static inline void mlxsw_reg_sfd_uc_lag_unpack(char *payload, int rec_index,
 524                                                char *mac, u16 *p_vid,
 525                                                u16 *p_lag_id)
 526 {
 527         mlxsw_reg_sfd_rec_mac_memcpy_from(payload, rec_index, mac);
 528         *p_vid = mlxsw_reg_sfd_uc_lag_fid_vid_get(payload, rec_index);
 529         *p_lag_id = mlxsw_reg_sfd_uc_lag_lag_id_get(payload, rec_index);
 530 }
 531
 532 /* reg_sfd_mc_pgi
 533  *
 534  * Multicast port group index - index into the port group table.
 535  * Value 0x1FFF indicates the pgi should point to the MID entry.
 536  * For Spectrum this value must be set to 0x1FFF
 537  * Access: RW
 538  */
 539 MLXSW_ITEM32_INDEXED(reg, sfd, mc_pgi, MLXSW_REG_SFD_BASE_LEN, 16, 13,
 540                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 541
 542 /* reg_sfd_mc_fid_vid
 543  *
 544  * Filtering ID or VLAN ID
 545  * Access: Index
 546  */
 547 MLXSW_ITEM32_INDEXED(reg, sfd, mc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 548                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 549
 550 /* reg_sfd_mc_mid
 551  *
 552  * Multicast identifier - global identifier that represents the multicast
 553  * group across all devices.
 554  * Access: RW
 555  */
 556 MLXSW_ITEM32_INDEXED(reg, sfd, mc_mid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 557                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 558
 559 static inline void
 560 mlxsw_reg_sfd_mc_pack(char *payload, int rec_index,
 561                       const char *mac, u16 fid_vid,
 562                       enum mlxsw_reg_sfd_rec_action action, u16 mid)
 563 {
 564         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 565                                MLXSW_REG_SFD_REC_TYPE_MULTICAST, mac, action);
 566         mlxsw_reg_sfd_mc_pgi_set(payload, rec_index, 0x1FFF);
 567         mlxsw_reg_sfd_mc_fid_vid_set(payload, rec_index, fid_vid);
 568         mlxsw_reg_sfd_mc_mid_set(payload, rec_index, mid);
 569 }
 570
 571 /* SFN - Switch FDB Notification Register
 572  * -------------------------------------------
 573  * The switch provides notifications on newly learned FDB entries and
 574  * aged out entries. The notifications can be polled by software.
 575  */
 576 #define MLXSW_REG_SFN_ID 0x200B
 577 #define MLXSW_REG_SFN_BASE_LEN 0x10 /* base length, without records */
 578 #define MLXSW_REG_SFN_REC_LEN 0x10 /* record length */
 579 #define MLXSW_REG_SFN_REC_MAX_COUNT 64
 580 #define MLXSW_REG_SFN_LEN (MLXSW_REG_SFN_BASE_LEN +     \
 581                            MLXSW_REG_SFN_REC_LEN * MLXSW_REG_SFN_REC_MAX_COUNT)
 582
 583 static const struct mlxsw_reg_info mlxsw_reg_sfn = {
 584         .id = MLXSW_REG_SFN_ID,
 585         .len = MLXSW_REG_SFN_LEN,
 586 };
 587
 588 /* reg_sfn_swid
 589  * Switch partition ID.
 590  * Access: Index
 591  */
 592 MLXSW_ITEM32(reg, sfn, swid, 0x00, 24, 8);
 593
 594 /* reg_sfn_end
 595  * Forces the current session to end.
 596  * Access: OP
 597  */
 598 MLXSW_ITEM32(reg, sfn, end, 0x04, 20, 1);
 599
 600 /* reg_sfn_num_rec
 601  * Request: Number of learned notifications and aged-out notification
 602  * records requested.
 603  * Response: Number of notification records returned (must be smaller
 604  * than or equal to the value requested)
 605  * Ranges 0..64
 606  * Access: OP
 607  */
 608 MLXSW_ITEM32(reg, sfn, num_rec, 0x04, 0, 8);
 609
 610 static inline void mlxsw_reg_sfn_pack(char *payload)
 611 {
 612         MLXSW_REG_ZERO(sfn, payload);
 613         mlxsw_reg_sfn_swid_set(payload, 0);
 614         mlxsw_reg_sfn_end_set(payload, 1);
 615         mlxsw_reg_sfn_num_rec_set(payload, MLXSW_REG_SFN_REC_MAX_COUNT);
 616 }
 617
 618 /* reg_sfn_rec_swid
 619  * Switch partition ID.
 620  * Access: RO
 621  */
 622 MLXSW_ITEM32_INDEXED(reg, sfn, rec_swid, MLXSW_REG_SFN_BASE_LEN, 24, 8,
 623                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 624
 625 enum mlxsw_reg_sfn_rec_type {
 626         /* MAC addresses learned on a regular port. */
 627         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC = 0x5,
 628         /* MAC addresses learned on a LAG port. */
 629         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC_LAG = 0x6,
 630         /* Aged-out MAC address on a regular port. */
 631         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC = 0x7,
 632         /* Aged-out MAC address on a LAG port. */
 633         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC_LAG = 0x8,
 634 };
 635
 636 /* reg_sfn_rec_type
 637  * Notification record type.
 638  * Access: RO
 639  */
 640 MLXSW_ITEM32_INDEXED(reg, sfn, rec_type, MLXSW_REG_SFN_BASE_LEN, 20, 4,
 641                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 642
 643 /* reg_sfn_rec_mac
 644  * MAC address.
 645  * Access: RO
 646  */
 647 MLXSW_ITEM_BUF_INDEXED(reg, sfn, rec_mac, MLXSW_REG_SFN_BASE_LEN, 6,
 648                        MLXSW_REG_SFN_REC_LEN, 0x02);
 649
 650 /* reg_sfn_mac_sub_port
 651  * VEPA channel on the local port.
 652  * 0 if multichannel VEPA is not enabled.
 653  * Access: RO
 654  */
 655 MLXSW_ITEM32_INDEXED(reg, sfn, mac_sub_port, MLXSW_REG_SFN_BASE_LEN, 16, 8,
 656                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 657
 658 /* reg_sfn_mac_fid
 659  * Filtering identifier.
 660  * Access: RO
 661  */
 662 MLXSW_ITEM32_INDEXED(reg, sfn, mac_fid, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 663                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 664
 665 /* reg_sfn_mac_system_port
 666  * Unique port identifier for the final destination of the packet.
 667  * Access: RO
 668  */
 669 MLXSW_ITEM32_INDEXED(reg, sfn, mac_system_port, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 670                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 671
 672 static inline void mlxsw_reg_sfn_mac_unpack(char *payload, int rec_index,
 673                                             char *mac, u16 *p_vid,
 674                                             u8 *p_local_port)
 675 {
 676         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 677         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 678         *p_local_port = mlxsw_reg_sfn_mac_system_port_get(payload, rec_index);
 679 }
 680
 681 /* reg_sfn_mac_lag_lag_id
 682  * LAG ID (pointer into the LAG descriptor table).
 683  * Access: RO
 684  */
 685 MLXSW_ITEM32_INDEXED(reg, sfn, mac_lag_lag_id, MLXSW_REG_SFN_BASE_LEN, 0, 10,
 686                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 687
 688 static inline void mlxsw_reg_sfn_mac_lag_unpack(char *payload, int rec_index,
 689                                                 char *mac, u16 *p_vid,
 690                                                 u16 *p_lag_id)
 691 {
 692         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 693         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 694         *p_lag_id = mlxsw_reg_sfn_mac_lag_lag_id_get(payload, rec_index);
 695 }
 696
 697 /* SPMS - Switch Port MSTP/RSTP State Register
 698  * -------------------------------------------
 699  * Configures the spanning tree state of a physical port.
 700  */
 701 #define MLXSW_REG_SPMS_ID 0x200D
 702 #define MLXSW_REG_SPMS_LEN 0x404
 703
 704 static const struct mlxsw_reg_info mlxsw_reg_spms = {
 705         .id = MLXSW_REG_SPMS_ID,
 706         .len = MLXSW_REG_SPMS_LEN,
 707 };
 708
 709 /* reg_spms_local_port
 710  * Local port number.
 711  * Access: Index
 712  */
 713 MLXSW_ITEM32(reg, spms, local_port, 0x00, 16, 8);
 714
 715 enum mlxsw_reg_spms_state {
 716         MLXSW_REG_SPMS_STATE_NO_CHANGE,
 717         MLXSW_REG_SPMS_STATE_DISCARDING,
 718         MLXSW_REG_SPMS_STATE_LEARNING,
 719         MLXSW_REG_SPMS_STATE_FORWARDING,
 720 };
 721
 722 /* reg_spms_state
 723  * Spanning tree state of each VLAN ID (VID) of the local port.
 724  * 0 - Do not change spanning tree state (used only when writing).
 725  * 1 - Discarding. No learning or forwarding to/from this port (default).
 726  * 2 - Learning. Port is learning, but not forwarding.
 727  * 3 - Forwarding. Port is learning and forwarding.
 728  * Access: RW
 729  */
 730 MLXSW_ITEM_BIT_ARRAY(reg, spms, state, 0x04, 0x400, 2);
 731
 732 static inline void mlxsw_reg_spms_pack(char *payload, u8 local_port)
 733 {
 734         MLXSW_REG_ZERO(spms, payload);
 735         mlxsw_reg_spms_local_port_set(payload, local_port);
 736 }
 737
 738 static inline void mlxsw_reg_spms_vid_pack(char *payload, u16 vid,
 739                                            enum mlxsw_reg_spms_state state)
 740 {
 741         mlxsw_reg_spms_state_set(payload, vid, state);
 742 }
 743
 744 /* SPVID - Switch Port VID
 745  * -----------------------
 746  * The switch port VID configures the default VID for a port.
 747  */
 748 #define MLXSW_REG_SPVID_ID 0x200E
 749 #define MLXSW_REG_SPVID_LEN 0x08
 750
 751 static const struct mlxsw_reg_info mlxsw_reg_spvid = {
 752         .id = MLXSW_REG_SPVID_ID,
 753         .len = MLXSW_REG_SPVID_LEN,
 754 };
 755
 756 /* reg_spvid_local_port
 757  * Local port number.
 758  * Access: Index
 759  */
 760 MLXSW_ITEM32(reg, spvid, local_port, 0x00, 16, 8);
 761
 762 /* reg_spvid_sub_port
 763  * Virtual port within the physical port.
 764  * Should be set to 0 when virtual ports are not enabled on the port.
 765  * Access: Index
 766  */
 767 MLXSW_ITEM32(reg, spvid, sub_port, 0x00, 8, 8);
 768
 769 /* reg_spvid_pvid
 770  * Port default VID
 771  * Access: RW
 772  */
 773 MLXSW_ITEM32(reg, spvid, pvid, 0x04, 0, 12);
 774
 775 static inline void mlxsw_reg_spvid_pack(char *payload, u8 local_port, u16 pvid)
 776 {
 777         MLXSW_REG_ZERO(spvid, payload);
 778         mlxsw_reg_spvid_local_port_set(payload, local_port);
 779         mlxsw_reg_spvid_pvid_set(payload, pvid);
 780 }
 781
 782 /* SPVM - Switch Port VLAN Membership
 783  * ----------------------------------
 784  * The Switch Port VLAN Membership register configures the VLAN membership
 785  * of a port in a VLAN denoted by VID. VLAN membership is managed per
 786  * virtual port. The register can be used to add and remove VID(s) from a port.
 787  */
 788 #define MLXSW_REG_SPVM_ID 0x200F
 789 #define MLXSW_REG_SPVM_BASE_LEN 0x04 /* base length, without records */
 790 #define MLXSW_REG_SPVM_REC_LEN 0x04 /* record length */
 791 #define MLXSW_REG_SPVM_REC_MAX_COUNT 255
 792 #define MLXSW_REG_SPVM_LEN (MLXSW_REG_SPVM_BASE_LEN +   \
 793                     MLXSW_REG_SPVM_REC_LEN * MLXSW_REG_SPVM_REC_MAX_COUNT)
 794
 795 static const struct mlxsw_reg_info mlxsw_reg_spvm = {
 796         .id = MLXSW_REG_SPVM_ID,
 797         .len = MLXSW_REG_SPVM_LEN,
 798 };
 799
 800 /* reg_spvm_pt
 801  * Priority tagged. If this bit is set, packets forwarded to the port with
 802  * untagged VLAN membership (u bit is set) will be tagged with priority tag
 803  * (VID=0)
 804  * Access: RW
 805  */
 806 MLXSW_ITEM32(reg, spvm, pt, 0x00, 31, 1);
 807
 808 /* reg_spvm_pte
 809  * Priority Tagged Update Enable. On Write operations, if this bit is cleared,
 810  * the pt bit will NOT be updated. To update the pt bit, pte must be set.
 811  * Access: WO
 812  */
 813 MLXSW_ITEM32(reg, spvm, pte, 0x00, 30, 1);
 814
 815 /* reg_spvm_local_port
 816  * Local port number.
 817  * Access: Index
 818  */
 819 MLXSW_ITEM32(reg, spvm, local_port, 0x00, 16, 8);
 820
 821 /* reg_spvm_sub_port
 822  * Virtual port within the physical port.
 823  * Should be set to 0 when virtual ports are not enabled on the port.
 824  * Access: Index
 825  */
 826 MLXSW_ITEM32(reg, spvm, sub_port, 0x00, 8, 8);
 827
 828 /* reg_spvm_num_rec
 829  * Number of records to update. Each record contains: i, e, u, vid.
 830  * Access: OP
 831  */
 832 MLXSW_ITEM32(reg, spvm, num_rec, 0x00, 0, 8);
 833
 834 /* reg_spvm_rec_i
 835  * Ingress membership in VLAN ID.
 836  * Access: Index
 837  */
 838 MLXSW_ITEM32_INDEXED(reg, spvm, rec_i,
 839                      MLXSW_REG_SPVM_BASE_LEN, 14, 1,
 840                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 841
 842 /* reg_spvm_rec_e
 843  * Egress membership in VLAN ID.
 844  * Access: Index
 845  */
 846 MLXSW_ITEM32_INDEXED(reg, spvm, rec_e,
 847                      MLXSW_REG_SPVM_BASE_LEN, 13, 1,
 848                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 849
 850 /* reg_spvm_rec_u
 851  * Untagged - port is an untagged member - egress transmission uses untagged
 852  * frames on VID<n>
 853  * Access: Index
 854  */
 855 MLXSW_ITEM32_INDEXED(reg, spvm, rec_u,
 856                      MLXSW_REG_SPVM_BASE_LEN, 12, 1,
 857                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 858
 859 /* reg_spvm_rec_vid
 860  * Egress membership in VLAN ID.
 861  * Access: Index
 862  */
 863 MLXSW_ITEM32_INDEXED(reg, spvm, rec_vid,
 864                      MLXSW_REG_SPVM_BASE_LEN, 0, 12,
 865                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 866
 867 static inline void mlxsw_reg_spvm_pack(char *payload, u8 local_port,
 868                                        u16 vid_begin, u16 vid_end,
 869                                        bool is_member, bool untagged)
 870 {
 871         int size = vid_end - vid_begin + 1;
 872         int i;
 873
 874         MLXSW_REG_ZERO(spvm, payload);
 875         mlxsw_reg_spvm_local_port_set(payload, local_port);
 876         mlxsw_reg_spvm_num_rec_set(payload, size);
 877
 878         for (i = 0; i < size; i++) {
 879                 mlxsw_reg_spvm_rec_i_set(payload, i, is_member);
 880                 mlxsw_reg_spvm_rec_e_set(payload, i, is_member);
 881                 mlxsw_reg_spvm_rec_u_set(payload, i, untagged);
 882                 mlxsw_reg_spvm_rec_vid_set(payload, i, vid_begin + i);
 883         }
 884 }
 885
 886 /* SPAFT - Switch Port Acceptable Frame Types
 887  * ------------------------------------------
 888  * The Switch Port Acceptable Frame Types register configures the frame
 889  * admittance of the port.
 890  */
 891 #define MLXSW_REG_SPAFT_ID 0x2010
 892 #define MLXSW_REG_SPAFT_LEN 0x08
 893
 894 static const struct mlxsw_reg_info mlxsw_reg_spaft = {
 895         .id = MLXSW_REG_SPAFT_ID,
 896         .len = MLXSW_REG_SPAFT_LEN,
 897 };
 898
 899 /* reg_spaft_local_port
 900  * Local port number.
 901  * Access: Index
 902  *
 903  * Note: CPU port is not supported (all tag types are allowed).
 904  */
 905 MLXSW_ITEM32(reg, spaft, local_port, 0x00, 16, 8);
 906
 907 /* reg_spaft_sub_port
 908  * Virtual port within the physical port.
 909  * Should be set to 0 when virtual ports are not enabled on the port.
 910  * Access: RW
 911  */
 912 MLXSW_ITEM32(reg, spaft, sub_port, 0x00, 8, 8);
 913
 914 /* reg_spaft_allow_untagged
 915  * When set, untagged frames on the ingress are allowed (default).
 916  * Access: RW
 917  */
 918 MLXSW_ITEM32(reg, spaft, allow_untagged, 0x04, 31, 1);
 919
 920 /* reg_spaft_allow_prio_tagged
 921  * When set, priority tagged frames on the ingress are allowed (default).
 922  * Access: RW
 923  */
 924 MLXSW_ITEM32(reg, spaft, allow_prio_tagged, 0x04, 30, 1);
 925
 926 /* reg_spaft_allow_tagged
 927  * When set, tagged frames on the ingress are allowed (default).
 928  * Access: RW
 929  */
 930 MLXSW_ITEM32(reg, spaft, allow_tagged, 0x04, 29, 1);
 931
 932 static inline void mlxsw_reg_spaft_pack(char *payload, u8 local_port,
 933                                         bool allow_untagged)
 934 {
 935         MLXSW_REG_ZERO(spaft, payload);
 936         mlxsw_reg_spaft_local_port_set(payload, local_port);
 937         mlxsw_reg_spaft_allow_untagged_set(payload, allow_untagged);
 938         mlxsw_reg_spaft_allow_prio_tagged_set(payload, allow_untagged);
 939         mlxsw_reg_spaft_allow_tagged_set(payload, true);
 940 }
 941
 942 /* SFGC - Switch Flooding Group Configuration
 943  * ------------------------------------------
 944  * The following register controls the association of flooding tables and MIDs
 945  * to packet types used for flooding.
 946  */
 947 #define MLXSW_REG_SFGC_ID 0x2011
 948 #define MLXSW_REG_SFGC_LEN 0x10
 949
 950 static const struct mlxsw_reg_info mlxsw_reg_sfgc = {
 951         .id = MLXSW_REG_SFGC_ID,
 952         .len = MLXSW_REG_SFGC_LEN,
 953 };
 954
 955 enum mlxsw_reg_sfgc_type {
 956         MLXSW_REG_SFGC_TYPE_BROADCAST,
 957         MLXSW_REG_SFGC_TYPE_UNKNOWN_UNICAST,
 958         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV4,
 959         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV6,
 960         MLXSW_REG_SFGC_TYPE_RESERVED,
 961         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_NON_IP,
 962         MLXSW_REG_SFGC_TYPE_IPV4_LINK_LOCAL,
 963         MLXSW_REG_SFGC_TYPE_IPV6_ALL_HOST,
 964         MLXSW_REG_SFGC_TYPE_MAX,
 965 };
 966
 967 /* reg_sfgc_type
 968  * The traffic type to reach the flooding table.
 969  * Access: Index
 970  */
 971 MLXSW_ITEM32(reg, sfgc, type, 0x00, 0, 4);
 972
 973 enum mlxsw_reg_sfgc_bridge_type {
 974         MLXSW_REG_SFGC_BRIDGE_TYPE_1Q_FID = 0,
 975         MLXSW_REG_SFGC_BRIDGE_TYPE_VFID = 1,
 976 };
 977
 978 /* reg_sfgc_bridge_type
 979  * Access: Index
 980  *
 981  * Note: SwitchX-2 only supports 802.1Q mode.
 982  */
 983 MLXSW_ITEM32(reg, sfgc, bridge_type, 0x04, 24, 3);
 984
 985 enum mlxsw_flood_table_type {
 986         MLXSW_REG_SFGC_TABLE_TYPE_VID = 1,
 987         MLXSW_REG_SFGC_TABLE_TYPE_SINGLE = 2,
 988         MLXSW_REG_SFGC_TABLE_TYPE_ANY = 0,
 989         MLXSW_REG_SFGC_TABLE_TYPE_FID_OFFEST = 3,
 990         MLXSW_REG_SFGC_TABLE_TYPE_FID = 4,
 991 };
 992
 993 /* reg_sfgc_table_type
 994  * See mlxsw_flood_table_type
 995  * Access: RW
 996  *
 997  * Note: FID offset and FID types are not supported in SwitchX-2.
 998  */
 999 MLXSW_ITEM32(reg, sfgc, table_type, 0x04, 16, 3);
1000
1001 /* reg_sfgc_flood_table
1002  * Flooding table index to associate with the specific type on the specific
1003  * switch partition.
1004  * Access: RW
1005  */
1006 MLXSW_ITEM32(reg, sfgc, flood_table, 0x04, 0, 6);
1007
1008 /* reg_sfgc_mid
1009  * The multicast ID for the swid. Not supported for Spectrum
1010  * Access: RW
1011  */
1012 MLXSW_ITEM32(reg, sfgc, mid, 0x08, 0, 16);
1013
1014 /* reg_sfgc_counter_set_type
1015  * Counter Set Type for flow counters.
1016  * Access: RW
1017  */
1018 MLXSW_ITEM32(reg, sfgc, counter_set_type, 0x0C, 24, 8);
1019
1020 /* reg_sfgc_counter_index
1021  * Counter Index for flow counters.
1022  * Access: RW
1023  */
1024 MLXSW_ITEM32(reg, sfgc, counter_index, 0x0C, 0, 24);
1025
1026 static inline void
1027 mlxsw_reg_sfgc_pack(char *payload, enum mlxsw_reg_sfgc_type type,
1028                     enum mlxsw_reg_sfgc_bridge_type bridge_type,
1029                     enum mlxsw_flood_table_type table_type,
1030                     unsigned int flood_table)
1031 {
1032         MLXSW_REG_ZERO(sfgc, payload);
1033         mlxsw_reg_sfgc_type_set(payload, type);
1034         mlxsw_reg_sfgc_bridge_type_set(payload, bridge_type);
1035         mlxsw_reg_sfgc_table_type_set(payload, table_type);
1036         mlxsw_reg_sfgc_flood_table_set(payload, flood_table);
1037         mlxsw_reg_sfgc_mid_set(payload, MLXSW_PORT_MID);
1038 }
1039
1040 /* SFTR - Switch Flooding Table Register
1041  * -------------------------------------
1042  * The switch flooding table is used for flooding packet replication. The table
1043  * defines a bit mask of ports for packet replication.
1044  */
1045 #define MLXSW_REG_SFTR_ID 0x2012
1046 #define MLXSW_REG_SFTR_LEN 0x420
1047
1048 static const struct mlxsw_reg_info mlxsw_reg_sftr = {
1049         .id = MLXSW_REG_SFTR_ID,
1050         .len = MLXSW_REG_SFTR_LEN,
1051 };
1052
1053 /* reg_sftr_swid
1054  * Switch partition ID with which to associate the port.
1055  * Access: Index
1056  */
1057 MLXSW_ITEM32(reg, sftr, swid, 0x00, 24, 8);
1058
1059 /* reg_sftr_flood_table
1060  * Flooding table index to associate with the specific type on the specific
1061  * switch partition.
1062  * Access: Index
1063  */
1064 MLXSW_ITEM32(reg, sftr, flood_table, 0x00, 16, 6);
1065
1066 /* reg_sftr_index
1067  * Index. Used as an index into the Flooding Table in case the table is
1068  * configured to use VID / FID or FID Offset.
1069  * Access: Index
1070  */
1071 MLXSW_ITEM32(reg, sftr, index, 0x00, 0, 16);
1072
1073 /* reg_sftr_table_type
1074  * See mlxsw_flood_table_type
1075  * Access: RW
1076  */
1077 MLXSW_ITEM32(reg, sftr, table_type, 0x04, 16, 3);
1078
1079 /* reg_sftr_range
1080  * Range of entries to update
1081  * Access: Index
1082  */
1083 MLXSW_ITEM32(reg, sftr, range, 0x04, 0, 16);
1084
1085 /* reg_sftr_port
1086  * Local port membership (1 bit per port).
1087  * Access: RW
1088  */
1089 MLXSW_ITEM_BIT_ARRAY(reg, sftr, port, 0x20, 0x20, 1);
1090
1091 /* reg_sftr_cpu_port_mask
1092  * CPU port mask (1 bit per port).
1093  * Access: W
1094  */
1095 MLXSW_ITEM_BIT_ARRAY(reg, sftr, port_mask, 0x220, 0x20, 1);
1096
1097 static inline void mlxsw_reg_sftr_pack(char *payload,
1098                                        unsigned int flood_table,
1099                                        unsigned int index,
1100                                        enum mlxsw_flood_table_type table_type,
1101                                        unsigned int range, u8 port, bool set)
1102 {
1103         MLXSW_REG_ZERO(sftr, payload);
1104         mlxsw_reg_sftr_swid_set(payload, 0);
1105         mlxsw_reg_sftr_flood_table_set(payload, flood_table);
1106         mlxsw_reg_sftr_index_set(payload, index);
1107         mlxsw_reg_sftr_table_type_set(payload, table_type);
1108         mlxsw_reg_sftr_range_set(payload, range);
1109         mlxsw_reg_sftr_port_set(payload, port, set);
1110         mlxsw_reg_sftr_port_mask_set(payload, port, 1);
1111 }
1112
1113 /* SFDF - Switch Filtering DB Flush
1114  * --------------------------------
1115  * The switch filtering DB flush register is used to flush the FDB.
1116  * Note that FDB notifications are flushed as well.
1117  */
1118 #define MLXSW_REG_SFDF_ID 0x2013
1119 #define MLXSW_REG_SFDF_LEN 0x14
1120
1121 static const struct mlxsw_reg_info mlxsw_reg_sfdf = {
1122         .id = MLXSW_REG_SFDF_ID,
1123         .len = MLXSW_REG_SFDF_LEN,
1124 };
1125
1126 /* reg_sfdf_swid
1127  * Switch partition ID.
1128  * Access: Index
1129  */
1130 MLXSW_ITEM32(reg, sfdf, swid, 0x00, 24, 8);
1131
1132 enum mlxsw_reg_sfdf_flush_type {
1133         MLXSW_REG_SFDF_FLUSH_PER_SWID,
1134         MLXSW_REG_SFDF_FLUSH_PER_FID,
1135         MLXSW_REG_SFDF_FLUSH_PER_PORT,
1136         MLXSW_REG_SFDF_FLUSH_PER_PORT_AND_FID,
1137         MLXSW_REG_SFDF_FLUSH_PER_LAG,
1138         MLXSW_REG_SFDF_FLUSH_PER_LAG_AND_FID,
1139 };
1140
1141 /* reg_sfdf_flush_type
1142  * Flush type.
1143  * 0 - All SWID dynamic entries are flushed.
1144  * 1 - All FID dynamic entries are flushed.
1145  * 2 - All dynamic entries pointing to port are flushed.
1146  * 3 - All FID dynamic entries pointing to port are flushed.
1147  * 4 - All dynamic entries pointing to LAG are flushed.
1148  * 5 - All FID dynamic entries pointing to LAG are flushed.
1149  * Access: RW
1150  */
1151 MLXSW_ITEM32(reg, sfdf, flush_type, 0x04, 28, 4);
1152
1153 /* reg_sfdf_flush_static
1154  * Static.
1155  * 0 - Flush only dynamic entries.
1156  * 1 - Flush both dynamic and static entries.
1157  * Access: RW
1158  */
1159 MLXSW_ITEM32(reg, sfdf, flush_static, 0x04, 24, 1);
1160
1161 static inline void mlxsw_reg_sfdf_pack(char *payload,
1162                                        enum mlxsw_reg_sfdf_flush_type type)
1163 {
1164         MLXSW_REG_ZERO(sfdf, payload);
1165         mlxsw_reg_sfdf_flush_type_set(payload, type);
1166         mlxsw_reg_sfdf_flush_static_set(payload, true);
1167 }
1168
1169 /* reg_sfdf_fid
1170  * FID to flush.
1171  * Access: RW
1172  */
1173 MLXSW_ITEM32(reg, sfdf, fid, 0x0C, 0, 16);
1174
1175 /* reg_sfdf_system_port
1176  * Port to flush.
1177  * Access: RW
1178  */
1179 MLXSW_ITEM32(reg, sfdf, system_port, 0x0C, 0, 16);
1180
1181 /* reg_sfdf_port_fid_system_port
1182  * Port to flush, pointed to by FID.
1183  * Access: RW
1184  */
1185 MLXSW_ITEM32(reg, sfdf, port_fid_system_port, 0x08, 0, 16);
1186
1187 /* reg_sfdf_lag_id
1188  * LAG ID to flush.
1189  * Access: RW
1190  */
1191 MLXSW_ITEM32(reg, sfdf, lag_id, 0x0C, 0, 10);
1192
1193 /* reg_sfdf_lag_fid_lag_id
1194  * LAG ID to flush, pointed to by FID.
1195  * Access: RW
1196  */
1197 MLXSW_ITEM32(reg, sfdf, lag_fid_lag_id, 0x08, 0, 10);
1198
1199 /* SLDR - Switch LAG Descriptor Register
1200  * -----------------------------------------
1201  * The switch LAG descriptor register is populated by LAG descriptors.
1202  * Each LAG descriptor is indexed by lag_id. The LAG ID runs from 0 to
1203  * max_lag-1.
1204  */
1205 #define MLXSW_REG_SLDR_ID 0x2014
1206 #define MLXSW_REG_SLDR_LEN 0x0C /* counting in only one port in list */
1207
1208 static const struct mlxsw_reg_info mlxsw_reg_sldr = {
1209         .id = MLXSW_REG_SLDR_ID,
1210         .len = MLXSW_REG_SLDR_LEN,
1211 };
1212
1213 enum mlxsw_reg_sldr_op {
1214         /* Indicates a creation of a new LAG-ID, lag_id must be valid */
1215         MLXSW_REG_SLDR_OP_LAG_CREATE,
1216         MLXSW_REG_SLDR_OP_LAG_DESTROY,
1217         /* Ports that appear in the list have the Distributor enabled */
1218         MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST,
1219         /* Removes ports from the disributor list */
1220         MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST,
1221 };
1222
1223 /* reg_sldr_op
1224  * Operation.
1225  * Access: RW
1226  */
1227 MLXSW_ITEM32(reg, sldr, op, 0x00, 29, 3);
1228
1229 /* reg_sldr_lag_id
1230  * LAG identifier. The lag_id is the index into the LAG descriptor table.
1231  * Access: Index
1232  */
1233 MLXSW_ITEM32(reg, sldr, lag_id, 0x00, 0, 10);
1234
1235 static inline void mlxsw_reg_sldr_lag_create_pack(char *payload, u8 lag_id)
1236 {
1237         MLXSW_REG_ZERO(sldr, payload);
1238         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_CREATE);
1239         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1240 }
1241
1242 static inline void mlxsw_reg_sldr_lag_destroy_pack(char *payload, u8 lag_id)
1243 {
1244         MLXSW_REG_ZERO(sldr, payload);
1245         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_DESTROY);
1246         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1247 }
1248
1249 /* reg_sldr_num_ports
1250  * The number of member ports of the LAG.
1251  * Reserved for Create / Destroy operations
1252  * For Add / Remove operations - indicates the number of ports in the list.
1253  * Access: RW
1254  */
1255 MLXSW_ITEM32(reg, sldr, num_ports, 0x04, 24, 8);
1256
1257 /* reg_sldr_system_port
1258  * System port.
1259  * Access: RW
1260  */
1261 MLXSW_ITEM32_INDEXED(reg, sldr, system_port, 0x08, 0, 16, 4, 0, false);
1262
1263 static inline void mlxsw_reg_sldr_lag_add_port_pack(char *payload, u8 lag_id,
1264                                                     u8 local_port)
1265 {
1266         MLXSW_REG_ZERO(sldr, payload);
1267         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST);
1268         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1269         mlxsw_reg_sldr_num_ports_set(payload, 1);
1270         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1271 }
1272
1273 static inline void mlxsw_reg_sldr_lag_remove_port_pack(char *payload, u8 lag_id,
1274                                                        u8 local_port)
1275 {
1276         MLXSW_REG_ZERO(sldr, payload);
1277         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST);
1278         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1279         mlxsw_reg_sldr_num_ports_set(payload, 1);
1280         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1281 }
1282
1283 /* SLCR - Switch LAG Configuration 2 Register
1284  * -------------------------------------------
1285  * The Switch LAG Configuration register is used for configuring the
1286  * LAG properties of the switch.
1287  */
1288 #define MLXSW_REG_SLCR_ID 0x2015
1289 #define MLXSW_REG_SLCR_LEN 0x10
1290
1291 static const struct mlxsw_reg_info mlxsw_reg_slcr = {
1292         .id = MLXSW_REG_SLCR_ID,
1293         .len = MLXSW_REG_SLCR_LEN,
1294 };
1295
1296 enum mlxsw_reg_slcr_pp {
1297         /* Global Configuration (for all ports) */
1298         MLXSW_REG_SLCR_PP_GLOBAL,
1299         /* Per port configuration, based on local_port field */
1300         MLXSW_REG_SLCR_PP_PER_PORT,
1301 };
1302
1303 /* reg_slcr_pp
1304  * Per Port Configuration
1305  * Note: Reading at Global mode results in reading port 1 configuration.
1306  * Access: Index
1307  */
1308 MLXSW_ITEM32(reg, slcr, pp, 0x00, 24, 1);
1309
1310 /* reg_slcr_local_port
1311  * Local port number
1312  * Supported from CPU port
1313  * Not supported from router port
1314  * Reserved when pp = Global Configuration
1315  * Access: Index
1316  */
1317 MLXSW_ITEM32(reg, slcr, local_port, 0x00, 16, 8);
1318
1319 enum mlxsw_reg_slcr_type {
1320         MLXSW_REG_SLCR_TYPE_CRC, /* default */
1321         MLXSW_REG_SLCR_TYPE_XOR,
1322         MLXSW_REG_SLCR_TYPE_RANDOM,
1323 };
1324
1325 /* reg_slcr_type
1326  * Hash type
1327  * Access: RW
1328  */
1329 MLXSW_ITEM32(reg, slcr, type, 0x00, 0, 4);
1330
1331 /* Ingress port */
1332 #define MLXSW_REG_SLCR_LAG_HASH_IN_PORT         BIT(0)
1333 /* SMAC - for IPv4 and IPv6 packets */
1334 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_IP         BIT(1)
1335 /* SMAC - for non-IP packets */
1336 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP      BIT(2)
1337 #define MLXSW_REG_SLCR_LAG_HASH_SMAC \
1338         (MLXSW_REG_SLCR_LAG_HASH_SMAC_IP | \
1339          MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP)
1340 /* DMAC - for IPv4 and IPv6 packets */
1341 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_IP         BIT(3)
1342 /* DMAC - for non-IP packets */
1343 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP      BIT(4)
1344 #define MLXSW_REG_SLCR_LAG_HASH_DMAC \
1345         (MLXSW_REG_SLCR_LAG_HASH_DMAC_IP | \
1346          MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP)
1347 /* Ethertype - for IPv4 and IPv6 packets */
1348 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP    BIT(5)
1349 /* Ethertype - for non-IP packets */
1350 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP BIT(6)
1351 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE \
1352         (MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP | \
1353          MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP)
1354 /* VLAN ID - for IPv4 and IPv6 packets */
1355 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_IP       BIT(7)
1356 /* VLAN ID - for non-IP packets */
1357 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP    BIT(8)
1358 #define MLXSW_REG_SLCR_LAG_HASH_VLANID \
1359         (MLXSW_REG_SLCR_LAG_HASH_VLANID_IP | \
1360          MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP)
1361 /* Source IP address (can be IPv4 or IPv6) */
1362 #define MLXSW_REG_SLCR_LAG_HASH_SIP             BIT(9)
1363 /* Destination IP address (can be IPv4 or IPv6) */
1364 #define MLXSW_REG_SLCR_LAG_HASH_DIP             BIT(10)
1365 /* TCP/UDP source port */
1366 #define MLXSW_REG_SLCR_LAG_HASH_SPORT           BIT(11)
1367 /* TCP/UDP destination port*/
1368 #define MLXSW_REG_SLCR_LAG_HASH_DPORT           BIT(12)
1369 /* IPv4 Protocol/IPv6 Next Header */
1370 #define MLXSW_REG_SLCR_LAG_HASH_IPPROTO         BIT(13)
1371 /* IPv6 Flow label */
1372 #define MLXSW_REG_SLCR_LAG_HASH_FLOWLABEL       BIT(14)
1373 /* SID - FCoE source ID */
1374 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_SID        BIT(15)
1375 /* DID - FCoE destination ID */
1376 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_DID        BIT(16)
1377 /* OXID - FCoE originator exchange ID */
1378 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_OXID       BIT(17)
1379 /* Destination QP number - for RoCE packets */
1380 #define MLXSW_REG_SLCR_LAG_HASH_ROCE_DQP        BIT(19)
1381
1382 /* reg_slcr_lag_hash
1383  * LAG hashing configuration. This is a bitmask, in which each set
1384  * bit includes the corresponding item in the LAG hash calculation.
1385  * The default lag_hash contains SMAC, DMAC, VLANID and
1386  * Ethertype (for all packet types).
1387  * Access: RW
1388  */
1389 MLXSW_ITEM32(reg, slcr, lag_hash, 0x04, 0, 20);
1390
1391 static inline void mlxsw_reg_slcr_pack(char *payload, u16 lag_hash)
1392 {
1393         MLXSW_REG_ZERO(slcr, payload);
1394         mlxsw_reg_slcr_pp_set(payload, MLXSW_REG_SLCR_PP_GLOBAL);
1395         mlxsw_reg_slcr_type_set(payload, MLXSW_REG_SLCR_TYPE_CRC);
1396         mlxsw_reg_slcr_lag_hash_set(payload, lag_hash);
1397 }
1398
1399 /* SLCOR - Switch LAG Collector Register
1400  * -------------------------------------
1401  * The Switch LAG Collector register controls the Local Port membership
1402  * in a LAG and enablement of the collector.
1403  */
1404 #define MLXSW_REG_SLCOR_ID 0x2016
1405 #define MLXSW_REG_SLCOR_LEN 0x10
1406
1407 static const struct mlxsw_reg_info mlxsw_reg_slcor = {
1408         .id = MLXSW_REG_SLCOR_ID,
1409         .len = MLXSW_REG_SLCOR_LEN,
1410 };
1411
1412 enum mlxsw_reg_slcor_col {
1413         /* Port is added with collector disabled */
1414         MLXSW_REG_SLCOR_COL_LAG_ADD_PORT,
1415         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED,
1416         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_DISABLED,
1417         MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT,
1418 };
1419
1420 /* reg_slcor_col
1421  * Collector configuration
1422  * Access: RW
1423  */
1424 MLXSW_ITEM32(reg, slcor, col, 0x00, 30, 2);
1425
1426 /* reg_slcor_local_port
1427  * Local port number
1428  * Not supported for CPU port
1429  * Access: Index
1430  */
1431 MLXSW_ITEM32(reg, slcor, local_port, 0x00, 16, 8);
1432
1433 /* reg_slcor_lag_id
1434  * LAG Identifier. Index into the LAG descriptor table.
1435  * Access: Index
1436  */
1437 MLXSW_ITEM32(reg, slcor, lag_id, 0x00, 0, 10);
1438
1439 /* reg_slcor_port_index
1440  * Port index in the LAG list. Only valid on Add Port to LAG col.
1441  * Valid range is from 0 to cap_max_lag_members-1
1442  * Access: RW
1443  */
1444 MLXSW_ITEM32(reg, slcor, port_index, 0x04, 0, 10);
1445
1446 static inline void mlxsw_reg_slcor_pack(char *payload,
1447                                         u8 local_port, u16 lag_id,
1448                                         enum mlxsw_reg_slcor_col col)
1449 {
1450         MLXSW_REG_ZERO(slcor, payload);
1451         mlxsw_reg_slcor_col_set(payload, col);
1452         mlxsw_reg_slcor_local_port_set(payload, local_port);
1453         mlxsw_reg_slcor_lag_id_set(payload, lag_id);
1454 }
1455
1456 static inline void mlxsw_reg_slcor_port_add_pack(char *payload,
1457                                                  u8 local_port, u16 lag_id,
1458                                                  u8 port_index)
1459 {
1460         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1461                              MLXSW_REG_SLCOR_COL_LAG_ADD_PORT);
1462         mlxsw_reg_slcor_port_index_set(payload, port_index);
1463 }
1464
1465 static inline void mlxsw_reg_slcor_port_remove_pack(char *payload,
1466                                                     u8 local_port, u16 lag_id)
1467 {
1468         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1469                              MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT);
1470 }
1471
1472 static inline void mlxsw_reg_slcor_col_enable_pack(char *payload,
1473                                                    u8 local_port, u16 lag_id)
1474 {
1475         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1476                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1477 }
1478
1479 static inline void mlxsw_reg_slcor_col_disable_pack(char *payload,
1480                                                     u8 local_port, u16 lag_id)
1481 {
1482         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1483                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1484 }
1485
1486 /* SPMLR - Switch Port MAC Learning Register
1487  * -----------------------------------------
1488  * Controls the Switch MAC learning policy per port.
1489  */
1490 #define MLXSW_REG_SPMLR_ID 0x2018
1491 #define MLXSW_REG_SPMLR_LEN 0x8
1492
1493 static const struct mlxsw_reg_info mlxsw_reg_spmlr = {
1494         .id = MLXSW_REG_SPMLR_ID,
1495         .len = MLXSW_REG_SPMLR_LEN,
1496 };
1497
1498 /* reg_spmlr_local_port
1499  * Local port number.
1500  * Access: Index
1501  */
1502 MLXSW_ITEM32(reg, spmlr, local_port, 0x00, 16, 8);
1503
1504 /* reg_spmlr_sub_port
1505  * Virtual port within the physical port.
1506  * Should be set to 0 when virtual ports are not enabled on the port.
1507  * Access: Index
1508  */
1509 MLXSW_ITEM32(reg, spmlr, sub_port, 0x00, 8, 8);
1510
1511 enum mlxsw_reg_spmlr_learn_mode {
1512         MLXSW_REG_SPMLR_LEARN_MODE_DISABLE = 0,
1513         MLXSW_REG_SPMLR_LEARN_MODE_ENABLE = 2,
1514         MLXSW_REG_SPMLR_LEARN_MODE_SEC = 3,
1515 };
1516
1517 /* reg_spmlr_learn_mode
1518  * Learning mode on the port.
1519  * 0 - Learning disabled.
1520  * 2 - Learning enabled.
1521  * 3 - Security mode.
1522  *
1523  * In security mode the switch does not learn MACs on the port, but uses the
1524  * SMAC to see if it exists on another ingress port. If so, the packet is
1525  * classified as a bad packet and is discarded unless the software registers
1526  * to receive port security error packets usign HPKT.
1527  */
1528 MLXSW_ITEM32(reg, spmlr, learn_mode, 0x04, 30, 2);
1529
1530 static inline void mlxsw_reg_spmlr_pack(char *payload, u8 local_port,
1531                                         enum mlxsw_reg_spmlr_learn_mode mode)
1532 {
1533         MLXSW_REG_ZERO(spmlr, payload);
1534         mlxsw_reg_spmlr_local_port_set(payload, local_port);
1535         mlxsw_reg_spmlr_sub_port_set(payload, 0);
1536         mlxsw_reg_spmlr_learn_mode_set(payload, mode);
1537 }
1538
1539 /* SVFA - Switch VID to FID Allocation Register
1540  * --------------------------------------------
1541  * Controls the VID to FID mapping and {Port, VID} to FID mapping for
1542  * virtualized ports.
1543  */
1544 #define MLXSW_REG_SVFA_ID 0x201C
1545 #define MLXSW_REG_SVFA_LEN 0x10
1546
1547 static const struct mlxsw_reg_info mlxsw_reg_svfa = {
1548         .id = MLXSW_REG_SVFA_ID,
1549         .len = MLXSW_REG_SVFA_LEN,
1550 };
1551
1552 /* reg_svfa_swid
1553  * Switch partition ID.
1554  * Access: Index
1555  */
1556 MLXSW_ITEM32(reg, svfa, swid, 0x00, 24, 8);
1557
1558 /* reg_svfa_local_port
1559  * Local port number.
1560  * Access: Index
1561  *
1562  * Note: Reserved for 802.1Q FIDs.
1563  */
1564 MLXSW_ITEM32(reg, svfa, local_port, 0x00, 16, 8);
1565
1566 enum mlxsw_reg_svfa_mt {
1567         MLXSW_REG_SVFA_MT_VID_TO_FID,
1568         MLXSW_REG_SVFA_MT_PORT_VID_TO_FID,
1569 };
1570
1571 /* reg_svfa_mapping_table
1572  * Mapping table:
1573  * 0 - VID to FID
1574  * 1 - {Port, VID} to FID
1575  * Access: Index
1576  *
1577  * Note: Reserved for SwitchX-2.
1578  */
1579 MLXSW_ITEM32(reg, svfa, mapping_table, 0x00, 8, 3);
1580
1581 /* reg_svfa_v
1582  * Valid.
1583  * Valid if set.
1584  * Access: RW
1585  *
1586  * Note: Reserved for SwitchX-2.
1587  */
1588 MLXSW_ITEM32(reg, svfa, v, 0x00, 0, 1);
1589
1590 /* reg_svfa_fid
1591  * Filtering ID.
1592  * Access: RW
1593  */
1594 MLXSW_ITEM32(reg, svfa, fid, 0x04, 16, 16);
1595
1596 /* reg_svfa_vid
1597  * VLAN ID.
1598  * Access: Index
1599  */
1600 MLXSW_ITEM32(reg, svfa, vid, 0x04, 0, 12);
1601
1602 /* reg_svfa_counter_set_type
1603  * Counter set type for flow counters.
1604  * Access: RW
1605  *
1606  * Note: Reserved for SwitchX-2.
1607  */
1608 MLXSW_ITEM32(reg, svfa, counter_set_type, 0x08, 24, 8);
1609
1610 /* reg_svfa_counter_index
1611  * Counter index for flow counters.
1612  * Access: RW
1613  *
1614  * Note: Reserved for SwitchX-2.
1615  */
1616 MLXSW_ITEM32(reg, svfa, counter_index, 0x08, 0, 24);
1617
1618 static inline void mlxsw_reg_svfa_pack(char *payload, u8 local_port,
1619                                        enum mlxsw_reg_svfa_mt mt, bool valid,
1620                                        u16 fid, u16 vid)
1621 {
1622         MLXSW_REG_ZERO(svfa, payload);
1623         local_port = mt == MLXSW_REG_SVFA_MT_VID_TO_FID ? 0 : local_port;
1624         mlxsw_reg_svfa_swid_set(payload, 0);
1625         mlxsw_reg_svfa_local_port_set(payload, local_port);
1626         mlxsw_reg_svfa_mapping_table_set(payload, mt);
1627         mlxsw_reg_svfa_v_set(payload, valid);
1628         mlxsw_reg_svfa_fid_set(payload, fid);
1629         mlxsw_reg_svfa_vid_set(payload, vid);
1630 }
1631
1632 /* SVPE - Switch Virtual-Port Enabling Register
1633  * --------------------------------------------
1634  * Enables port virtualization.
1635  */
1636 #define MLXSW_REG_SVPE_ID 0x201E
1637 #define MLXSW_REG_SVPE_LEN 0x4
1638
1639 static const struct mlxsw_reg_info mlxsw_reg_svpe = {
1640         .id = MLXSW_REG_SVPE_ID,
1641         .len = MLXSW_REG_SVPE_LEN,
1642 };
1643
1644 /* reg_svpe_local_port
1645  * Local port number
1646  * Access: Index
1647  *
1648  * Note: CPU port is not supported (uses VLAN mode only).
1649  */
1650 MLXSW_ITEM32(reg, svpe, local_port, 0x00, 16, 8);
1651
1652 /* reg_svpe_vp_en
1653  * Virtual port enable.
1654  * 0 - Disable, VLAN mode (VID to FID).
1655  * 1 - Enable, Virtual port mode ({Port, VID} to FID).
1656  * Access: RW
1657  */
1658 MLXSW_ITEM32(reg, svpe, vp_en, 0x00, 8, 1);
1659
1660 static inline void mlxsw_reg_svpe_pack(char *payload, u8 local_port,
1661                                        bool enable)
1662 {
1663         MLXSW_REG_ZERO(svpe, payload);
1664         mlxsw_reg_svpe_local_port_set(payload, local_port);
1665         mlxsw_reg_svpe_vp_en_set(payload, enable);
1666 }
1667
1668 /* SFMR - Switch FID Management Register
1669  * -------------------------------------
1670  * Creates and configures FIDs.
1671  */
1672 #define MLXSW_REG_SFMR_ID 0x201F
1673 #define MLXSW_REG_SFMR_LEN 0x18
1674
1675 static const struct mlxsw_reg_info mlxsw_reg_sfmr = {
1676         .id = MLXSW_REG_SFMR_ID,
1677         .len = MLXSW_REG_SFMR_LEN,
1678 };
1679
1680 enum mlxsw_reg_sfmr_op {
1681         MLXSW_REG_SFMR_OP_CREATE_FID,
1682         MLXSW_REG_SFMR_OP_DESTROY_FID,
1683 };
1684
1685 /* reg_sfmr_op
1686  * Operation.
1687  * 0 - Create or edit FID.
1688  * 1 - Destroy FID.
1689  * Access: WO
1690  */
1691 MLXSW_ITEM32(reg, sfmr, op, 0x00, 24, 4);
1692
1693 /* reg_sfmr_fid
1694  * Filtering ID.
1695  * Access: Index
1696  */
1697 MLXSW_ITEM32(reg, sfmr, fid, 0x00, 0, 16);
1698
1699 /* reg_sfmr_fid_offset
1700  * FID offset.
1701  * Used to point into the flooding table selected by SFGC register if
1702  * the table is of type FID-Offset. Otherwise, this field is reserved.
1703  * Access: RW
1704  */
1705 MLXSW_ITEM32(reg, sfmr, fid_offset, 0x08, 0, 16);
1706
1707 /* reg_sfmr_vtfp
1708  * Valid Tunnel Flood Pointer.
1709  * If not set, then nve_tunnel_flood_ptr is reserved and considered NULL.
1710  * Access: RW
1711  *
1712  * Note: Reserved for 802.1Q FIDs.
1713  */
1714 MLXSW_ITEM32(reg, sfmr, vtfp, 0x0C, 31, 1);
1715
1716 /* reg_sfmr_nve_tunnel_flood_ptr
1717  * Underlay Flooding and BC Pointer.
1718  * Used as a pointer to the first entry of the group based link lists of
1719  * flooding or BC entries (for NVE tunnels).
1720  * Access: RW
1721  */
1722 MLXSW_ITEM32(reg, sfmr, nve_tunnel_flood_ptr, 0x0C, 0, 24);
1723
1724 /* reg_sfmr_vv
1725  * VNI Valid.
1726  * If not set, then vni is reserved.
1727  * Access: RW
1728  *
1729  * Note: Reserved for 802.1Q FIDs.
1730  */
1731 MLXSW_ITEM32(reg, sfmr, vv, 0x10, 31, 1);
1732
1733 /* reg_sfmr_vni
1734  * Virtual Network Identifier.
1735  * Access: RW
1736  *
1737  * Note: A given VNI can only be assigned to one FID.
1738  */
1739 MLXSW_ITEM32(reg, sfmr, vni, 0x10, 0, 24);
1740
1741 static inline void mlxsw_reg_sfmr_pack(char *payload,
1742                                        enum mlxsw_reg_sfmr_op op, u16 fid,
1743                                        u16 fid_offset)
1744 {
1745         MLXSW_REG_ZERO(sfmr, payload);
1746         mlxsw_reg_sfmr_op_set(payload, op);
1747         mlxsw_reg_sfmr_fid_set(payload, fid);
1748         mlxsw_reg_sfmr_fid_offset_set(payload, fid_offset);
1749         mlxsw_reg_sfmr_vtfp_set(payload, false);
1750         mlxsw_reg_sfmr_vv_set(payload, false);
1751 }
1752
1753 /* SPVMLR - Switch Port VLAN MAC Learning Register
1754  * -----------------------------------------------
1755  * Controls the switch MAC learning policy per {Port, VID}.
1756  */
1757 #define MLXSW_REG_SPVMLR_ID 0x2020
1758 #define MLXSW_REG_SPVMLR_BASE_LEN 0x04 /* base length, without records */
1759 #define MLXSW_REG_SPVMLR_REC_LEN 0x04 /* record length */
1760 #define MLXSW_REG_SPVMLR_REC_MAX_COUNT 255
1761 #define MLXSW_REG_SPVMLR_LEN (MLXSW_REG_SPVMLR_BASE_LEN + \
1762                               MLXSW_REG_SPVMLR_REC_LEN * \
1763                               MLXSW_REG_SPVMLR_REC_MAX_COUNT)
1764
1765 static const struct mlxsw_reg_info mlxsw_reg_spvmlr = {
1766         .id = MLXSW_REG_SPVMLR_ID,
1767         .len = MLXSW_REG_SPVMLR_LEN,
1768 };
1769
1770 /* reg_spvmlr_local_port
1771  * Local ingress port.
1772  * Access: Index
1773  *
1774  * Note: CPU port is not supported.
1775  */
1776 MLXSW_ITEM32(reg, spvmlr, local_port, 0x00, 16, 8);
1777
1778 /* reg_spvmlr_num_rec
1779  * Number of records to update.
1780  * Access: OP
1781  */
1782 MLXSW_ITEM32(reg, spvmlr, num_rec, 0x00, 0, 8);
1783
1784 /* reg_spvmlr_rec_learn_enable
1785  * 0 - Disable learning for {Port, VID}.
1786  * 1 - Enable learning for {Port, VID}.
1787  * Access: RW
1788  */
1789 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_learn_enable, MLXSW_REG_SPVMLR_BASE_LEN,
1790                      31, 1, MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1791
1792 /* reg_spvmlr_rec_vid
1793  * VLAN ID to be added/removed from port or for querying.
1794  * Access: Index
1795  */
1796 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_vid, MLXSW_REG_SPVMLR_BASE_LEN, 0, 12,
1797                      MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1798
1799 static inline void mlxsw_reg_spvmlr_pack(char *payload, u8 local_port,
1800                                          u16 vid_begin, u16 vid_end,
1801                                          bool learn_enable)
1802 {
1803         int num_rec = vid_end - vid_begin + 1;
1804         int i;
1805
1806         WARN_ON(num_rec < 1 || num_rec > MLXSW_REG_SPVMLR_REC_MAX_COUNT);
1807
1808         MLXSW_REG_ZERO(spvmlr, payload);
1809         mlxsw_reg_spvmlr_local_port_set(payload, local_port);
1810         mlxsw_reg_spvmlr_num_rec_set(payload, num_rec);
1811
1812         for (i = 0; i < num_rec; i++) {
1813                 mlxsw_reg_spvmlr_rec_learn_enable_set(payload, i, learn_enable);
1814                 mlxsw_reg_spvmlr_rec_vid_set(payload, i, vid_begin + i);
1815         }
1816 }
1817
1818 /* QTCT - QoS Switch Traffic Class Table
1819  * -------------------------------------
1820  * Configures the mapping between the packet switch priority and the
1821  * traffic class on the transmit port.
1822  */
1823 #define MLXSW_REG_QTCT_ID 0x400A
1824 #define MLXSW_REG_QTCT_LEN 0x08
1825
1826 static const struct mlxsw_reg_info mlxsw_reg_qtct = {
1827         .id = MLXSW_REG_QTCT_ID,
1828         .len = MLXSW_REG_QTCT_LEN,
1829 };
1830
1831 /* reg_qtct_local_port
1832  * Local port number.
1833  * Access: Index
1834  *
1835  * Note: CPU port is not supported.
1836  */
1837 MLXSW_ITEM32(reg, qtct, local_port, 0x00, 16, 8);
1838
1839 /* reg_qtct_sub_port
1840  * Virtual port within the physical port.
1841  * Should be set to 0 when virtual ports are not enabled on the port.
1842  * Access: Index
1843  */
1844 MLXSW_ITEM32(reg, qtct, sub_port, 0x00, 8, 8);
1845
1846 /* reg_qtct_switch_prio
1847  * Switch priority.
1848  * Access: Index
1849  */
1850 MLXSW_ITEM32(reg, qtct, switch_prio, 0x00, 0, 4);
1851
1852 /* reg_qtct_tclass
1853  * Traffic class.
1854  * Default values:
1855  * switch_prio 0 : tclass 1
1856  * switch_prio 1 : tclass 0
1857  * switch_prio i : tclass i, for i > 1
1858  * Access: RW
1859  */
1860 MLXSW_ITEM32(reg, qtct, tclass, 0x04, 0, 4);
1861
1862 static inline void mlxsw_reg_qtct_pack(char *payload, u8 local_port,
1863                                        u8 switch_prio, u8 tclass)
1864 {
1865         MLXSW_REG_ZERO(qtct, payload);
1866         mlxsw_reg_qtct_local_port_set(payload, local_port);
1867         mlxsw_reg_qtct_switch_prio_set(payload, switch_prio);
1868         mlxsw_reg_qtct_tclass_set(payload, tclass);
1869 }
1870
1871 /* QEEC - QoS ETS Element Configuration Register
1872  * ---------------------------------------------
1873  * Configures the ETS elements.
1874  */
1875 #define MLXSW_REG_QEEC_ID 0x400D
1876 #define MLXSW_REG_QEEC_LEN 0x20
1877
1878 static const struct mlxsw_reg_info mlxsw_reg_qeec = {
1879         .id = MLXSW_REG_QEEC_ID,
1880         .len = MLXSW_REG_QEEC_LEN,
1881 };
1882
1883 /* reg_qeec_local_port
1884  * Local port number.
1885  * Access: Index
1886  *
1887  * Note: CPU port is supported.
1888  */
1889 MLXSW_ITEM32(reg, qeec, local_port, 0x00, 16, 8);
1890
1891 enum mlxsw_reg_qeec_hr {
1892         MLXSW_REG_QEEC_HIERARCY_PORT,
1893         MLXSW_REG_QEEC_HIERARCY_GROUP,
1894         MLXSW_REG_QEEC_HIERARCY_SUBGROUP,
1895         MLXSW_REG_QEEC_HIERARCY_TC,
1896 };
1897
1898 /* reg_qeec_element_hierarchy
1899  * 0 - Port
1900  * 1 - Group
1901  * 2 - Subgroup
1902  * 3 - Traffic Class
1903  * Access: Index
1904  */
1905 MLXSW_ITEM32(reg, qeec, element_hierarchy, 0x04, 16, 4);
1906
1907 /* reg_qeec_element_index
1908  * The index of the element in the hierarchy.
1909  * Access: Index
1910  */
1911 MLXSW_ITEM32(reg, qeec, element_index, 0x04, 0, 8);
1912
1913 /* reg_qeec_next_element_index
1914  * The index of the next (lower) element in the hierarchy.
1915  * Access: RW
1916  *
1917  * Note: Reserved for element_hierarchy 0.
1918  */
1919 MLXSW_ITEM32(reg, qeec, next_element_index, 0x08, 0, 8);
1920
1921 /* reg_qeec_mise
1922  * Min shaper configuration enable. Enables configuration of the min
1923  * shaper on this ETS element
1924  * 0 - Disable
1925  * 1 - Enable
1926  * Access: RW
1927  */
1928 MLXSW_ITEM32(reg, qeec, mise, 0x0C, 31, 1);
1929
1930 enum {
1931         MLXSW_REG_QEEC_BYTES_MODE,
1932         MLXSW_REG_QEEC_PACKETS_MODE,
1933 };
1934
1935 /* reg_qeec_pb
1936  * Packets or bytes mode.
1937  * 0 - Bytes mode
1938  * 1 - Packets mode
1939  * Access: RW
1940  *
1941  * Note: Used for max shaper configuration. For Spectrum, packets mode
1942  * is supported only for traffic classes of CPU port.
1943  */
1944 MLXSW_ITEM32(reg, qeec, pb, 0x0C, 28, 1);
1945
1946 /* The smallest permitted min shaper rate. */
1947 #define MLXSW_REG_QEEC_MIS_MIN  200000          /* Kbps */
1948
1949 /* reg_qeec_min_shaper_rate
1950  * Min shaper information rate.
1951  * For CPU port, can only be configured for port hierarchy.
1952  * When in bytes mode, value is specified in units of 1000bps.
1953  * Access: RW
1954  */
1955 MLXSW_ITEM32(reg, qeec, min_shaper_rate, 0x0C, 0, 28);
1956
1957 /* reg_qeec_mase
1958  * Max shaper configuration enable. Enables configuration of the max
1959  * shaper on this ETS element.
1960  * 0 - Disable
1961  * 1 - Enable
1962  * Access: RW
1963  */
1964 MLXSW_ITEM32(reg, qeec, mase, 0x10, 31, 1);
1965
1966 /* A large max rate will disable the max shaper. */
1967 #define MLXSW_REG_QEEC_MAS_DIS  200000000       /* Kbps */
1968
1969 /* reg_qeec_max_shaper_rate
1970  * Max shaper information rate.
1971  * For CPU port, can only be configured for port hierarchy.
1972  * When in bytes mode, value is specified in units of 1000bps.
1973  * Access: RW
1974  */
1975 MLXSW_ITEM32(reg, qeec, max_shaper_rate, 0x10, 0, 28);
1976
1977 /* reg_qeec_de
1978  * DWRR configuration enable. Enables configuration of the dwrr and
1979  * dwrr_weight.
1980  * 0 - Disable
1981  * 1 - Enable
1982  * Access: RW
1983  */
1984 MLXSW_ITEM32(reg, qeec, de, 0x18, 31, 1);
1985
1986 /* reg_qeec_dwrr
1987  * Transmission selection algorithm to use on the link going down from
1988  * the ETS element.
1989  * 0 - Strict priority
1990  * 1 - DWRR
1991  * Access: RW
1992  */
1993 MLXSW_ITEM32(reg, qeec, dwrr, 0x18, 15, 1);
1994
1995 /* reg_qeec_dwrr_weight
1996  * DWRR weight on the link going down from the ETS element. The
1997  * percentage of bandwidth guaranteed to an ETS element within
1998  * its hierarchy. The sum of all weights across all ETS elements
1999  * within one hierarchy should be equal to 100. Reserved when
2000  * transmission selection algorithm is strict priority.
2001  * Access: RW
2002  */
2003 MLXSW_ITEM32(reg, qeec, dwrr_weight, 0x18, 0, 8);
2004
2005 static inline void mlxsw_reg_qeec_pack(char *payload, u8 local_port,
2006                                        enum mlxsw_reg_qeec_hr hr, u8 index,
2007                                        u8 next_index)
2008 {
2009         MLXSW_REG_ZERO(qeec, payload);
2010         mlxsw_reg_qeec_local_port_set(payload, local_port);
2011         mlxsw_reg_qeec_element_hierarchy_set(payload, hr);
2012         mlxsw_reg_qeec_element_index_set(payload, index);
2013         mlxsw_reg_qeec_next_element_index_set(payload, next_index);
2014 }
2015
2016 /* PMLP - Ports Module to Local Port Register
2017  * ------------------------------------------
2018  * Configures the assignment of modules to local ports.
2019  */
2020 #define MLXSW_REG_PMLP_ID 0x5002
2021 #define MLXSW_REG_PMLP_LEN 0x40
2022
2023 static const struct mlxsw_reg_info mlxsw_reg_pmlp = {
2024         .id = MLXSW_REG_PMLP_ID,
2025         .len = MLXSW_REG_PMLP_LEN,
2026 };
2027
2028 /* reg_pmlp_rxtx
2029  * 0 - Tx value is used for both Tx and Rx.
2030  * 1 - Rx value is taken from a separte field.
2031  * Access: RW
2032  */
2033 MLXSW_ITEM32(reg, pmlp, rxtx, 0x00, 31, 1);
2034
2035 /* reg_pmlp_local_port
2036  * Local port number.
2037  * Access: Index
2038  */
2039 MLXSW_ITEM32(reg, pmlp, local_port, 0x00, 16, 8);
2040
2041 /* reg_pmlp_width
2042  * 0 - Unmap local port.
2043  * 1 - Lane 0 is used.
2044  * 2 - Lanes 0 and 1 are used.
2045  * 4 - Lanes 0, 1, 2 and 3 are used.
2046  * Access: RW
2047  */
2048 MLXSW_ITEM32(reg, pmlp, width, 0x00, 0, 8);
2049
2050 /* reg_pmlp_module
2051  * Module number.
2052  * Access: RW
2053  */
2054 MLXSW_ITEM32_INDEXED(reg, pmlp, module, 0x04, 0, 8, 0x04, 0x00, false);
2055
2056 /* reg_pmlp_tx_lane
2057  * Tx Lane. When rxtx field is cleared, this field is used for Rx as well.
2058  * Access: RW
2059  */
2060 MLXSW_ITEM32_INDEXED(reg, pmlp, tx_lane, 0x04, 16, 2, 0x04, 0x00, false);
2061
2062 /* reg_pmlp_rx_lane
2063  * Rx Lane. When rxtx field is cleared, this field is ignored and Rx lane is
2064  * equal to Tx lane.
2065  * Access: RW
2066  */
2067 MLXSW_ITEM32_INDEXED(reg, pmlp, rx_lane, 0x04, 24, 2, 0x04, 0x00, false);
2068
2069 static inline void mlxsw_reg_pmlp_pack(char *payload, u8 local_port)
2070 {
2071         MLXSW_REG_ZERO(pmlp, payload);
2072         mlxsw_reg_pmlp_local_port_set(payload, local_port);
2073 }
2074
2075 /* PMTU - Port MTU Register
2076  * ------------------------
2077  * Configures and reports the port MTU.
2078  */
2079 #define MLXSW_REG_PMTU_ID 0x5003
2080 #define MLXSW_REG_PMTU_LEN 0x10
2081
2082 static const struct mlxsw_reg_info mlxsw_reg_pmtu = {
2083         .id = MLXSW_REG_PMTU_ID,
2084         .len = MLXSW_REG_PMTU_LEN,
2085 };
2086
2087 /* reg_pmtu_local_port
2088  * Local port number.
2089  * Access: Index
2090  */
2091 MLXSW_ITEM32(reg, pmtu, local_port, 0x00, 16, 8);
2092
2093 /* reg_pmtu_max_mtu
2094  * Maximum MTU.
2095  * When port type (e.g. Ethernet) is configured, the relevant MTU is
2096  * reported, otherwise the minimum between the max_mtu of the different
2097  * types is reported.
2098  * Access: RO
2099  */
2100 MLXSW_ITEM32(reg, pmtu, max_mtu, 0x04, 16, 16);
2101
2102 /* reg_pmtu_admin_mtu
2103  * MTU value to set port to. Must be smaller or equal to max_mtu.
2104  * Note: If port type is Infiniband, then port must be disabled, when its
2105  * MTU is set.
2106  * Access: RW
2107  */
2108 MLXSW_ITEM32(reg, pmtu, admin_mtu, 0x08, 16, 16);
2109
2110 /* reg_pmtu_oper_mtu
2111  * The actual MTU configured on the port. Packets exceeding this size
2112  * will be dropped.
2113  * Note: In Ethernet and FC oper_mtu == admin_mtu, however, in Infiniband
2114  * oper_mtu might be smaller than admin_mtu.
2115  * Access: RO
2116  */
2117 MLXSW_ITEM32(reg, pmtu, oper_mtu, 0x0C, 16, 16);
2118
2119 static inline void mlxsw_reg_pmtu_pack(char *payload, u8 local_port,
2120                                        u16 new_mtu)
2121 {
2122         MLXSW_REG_ZERO(pmtu, payload);
2123         mlxsw_reg_pmtu_local_port_set(payload, local_port);
2124         mlxsw_reg_pmtu_max_mtu_set(payload, 0);
2125         mlxsw_reg_pmtu_admin_mtu_set(payload, new_mtu);
2126         mlxsw_reg_pmtu_oper_mtu_set(payload, 0);
2127 }
2128
2129 /* PTYS - Port Type and Speed Register
2130  * -----------------------------------
2131  * Configures and reports the port speed type.
2132  *
2133  * Note: When set while the link is up, the changes will not take effect
2134  * until the port transitions from down to up state.
2135  */
2136 #define MLXSW_REG_PTYS_ID 0x5004
2137 #define MLXSW_REG_PTYS_LEN 0x40
2138
2139 static const struct mlxsw_reg_info mlxsw_reg_ptys = {
2140         .id = MLXSW_REG_PTYS_ID,
2141         .len = MLXSW_REG_PTYS_LEN,
2142 };
2143
2144 /* reg_ptys_local_port
2145  * Local port number.
2146  * Access: Index
2147  */
2148 MLXSW_ITEM32(reg, ptys, local_port, 0x00, 16, 8);
2149
2150 #define MLXSW_REG_PTYS_PROTO_MASK_ETH   BIT(2)
2151
2152 /* reg_ptys_proto_mask
2153  * Protocol mask. Indicates which protocol is used.
2154  * 0 - Infiniband.
2155  * 1 - Fibre Channel.
2156  * 2 - Ethernet.
2157  * Access: Index
2158  */
2159 MLXSW_ITEM32(reg, ptys, proto_mask, 0x00, 0, 3);
2160
2161 enum {
2162         MLXSW_REG_PTYS_AN_STATUS_NA,
2163         MLXSW_REG_PTYS_AN_STATUS_OK,
2164         MLXSW_REG_PTYS_AN_STATUS_FAIL,
2165 };
2166
2167 /* reg_ptys_an_status
2168  * Autonegotiation status.
2169  * Access: RO
2170  */
2171 MLXSW_ITEM32(reg, ptys, an_status, 0x04, 28, 4);
2172
2173 #define MLXSW_REG_PTYS_ETH_SPEED_SGMII                  BIT(0)
2174 #define MLXSW_REG_PTYS_ETH_SPEED_1000BASE_KX            BIT(1)
2175 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CX4            BIT(2)
2176 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KX4            BIT(3)
2177 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KR             BIT(4)
2178 #define MLXSW_REG_PTYS_ETH_SPEED_20GBASE_KR2            BIT(5)
2179 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_CR4            BIT(6)
2180 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_KR4            BIT(7)
2181 #define MLXSW_REG_PTYS_ETH_SPEED_56GBASE_R4             BIT(8)
2182 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CR             BIT(12)
2183 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_SR             BIT(13)
2184 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_ER_LR          BIT(14)
2185 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_SR4            BIT(15)
2186 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_LR4_ER4        BIT(16)
2187 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_SR2            BIT(18)
2188 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR4            BIT(19)
2189 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_CR4           BIT(20)
2190 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_SR4           BIT(21)
2191 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_KR4           BIT(22)
2192 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_LR4_ER4       BIT(23)
2193 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_TX             BIT(24)
2194 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_T              BIT(25)
2195 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_T              BIT(26)
2196 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_CR             BIT(27)
2197 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_KR             BIT(28)
2198 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_SR             BIT(29)
2199 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_CR2            BIT(30)
2200 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR2            BIT(31)
2201
2202 /* reg_ptys_eth_proto_cap
2203  * Ethernet port supported speeds and protocols.
2204  * Access: RO
2205  */
2206 MLXSW_ITEM32(reg, ptys, eth_proto_cap, 0x0C, 0, 32);
2207
2208 /* reg_ptys_eth_proto_admin
2209  * Speed and protocol to set port to.
2210  * Access: RW
2211  */
2212 MLXSW_ITEM32(reg, ptys, eth_proto_admin, 0x18, 0, 32);
2213
2214 /* reg_ptys_eth_proto_oper
2215  * The current speed and protocol configured for the port.
2216  * Access: RO
2217  */
2218 MLXSW_ITEM32(reg, ptys, eth_proto_oper, 0x24, 0, 32);
2219
2220 /* reg_ptys_eth_proto_lp_advertise
2221  * The protocols that were advertised by the link partner during
2222  * autonegotiation.
2223  * Access: RO
2224  */
2225 MLXSW_ITEM32(reg, ptys, eth_proto_lp_advertise, 0x30, 0, 32);
2226
2227 static inline void mlxsw_reg_ptys_pack(char *payload, u8 local_port,
2228                                        u32 proto_admin)
2229 {
2230         MLXSW_REG_ZERO(ptys, payload);
2231         mlxsw_reg_ptys_local_port_set(payload, local_port);
2232         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_ETH);
2233         mlxsw_reg_ptys_eth_proto_admin_set(payload, proto_admin);
2234 }
2235
2236 static inline void mlxsw_reg_ptys_unpack(char *payload, u32 *p_eth_proto_cap,
2237                                          u32 *p_eth_proto_adm,
2238                                          u32 *p_eth_proto_oper)
2239 {
2240         if (p_eth_proto_cap)
2241                 *p_eth_proto_cap = mlxsw_reg_ptys_eth_proto_cap_get(payload);
2242         if (p_eth_proto_adm)
2243                 *p_eth_proto_adm = mlxsw_reg_ptys_eth_proto_admin_get(payload);
2244         if (p_eth_proto_oper)
2245                 *p_eth_proto_oper = mlxsw_reg_ptys_eth_proto_oper_get(payload);
2246 }
2247
2248 /* PPAD - Port Physical Address Register
2249  * -------------------------------------
2250  * The PPAD register configures the per port physical MAC address.
2251  */
2252 #define MLXSW_REG_PPAD_ID 0x5005
2253 #define MLXSW_REG_PPAD_LEN 0x10
2254
2255 static const struct mlxsw_reg_info mlxsw_reg_ppad = {
2256         .id = MLXSW_REG_PPAD_ID,
2257         .len = MLXSW_REG_PPAD_LEN,
2258 };
2259
2260 /* reg_ppad_single_base_mac
2261  * 0: base_mac, local port should be 0 and mac[7:0] is
2262  * reserved. HW will set incremental
2263  * 1: single_mac - mac of the local_port
2264  * Access: RW
2265  */
2266 MLXSW_ITEM32(reg, ppad, single_base_mac, 0x00, 28, 1);
2267
2268 /* reg_ppad_local_port
2269  * port number, if single_base_mac = 0 then local_port is reserved
2270  * Access: RW
2271  */
2272 MLXSW_ITEM32(reg, ppad, local_port, 0x00, 16, 8);
2273
2274 /* reg_ppad_mac
2275  * If single_base_mac = 0 - base MAC address, mac[7:0] is reserved.
2276  * If single_base_mac = 1 - the per port MAC address
2277  * Access: RW
2278  */
2279 MLXSW_ITEM_BUF(reg, ppad, mac, 0x02, 6);
2280
2281 static inline void mlxsw_reg_ppad_pack(char *payload, bool single_base_mac,
2282                                        u8 local_port)
2283 {
2284         MLXSW_REG_ZERO(ppad, payload);
2285         mlxsw_reg_ppad_single_base_mac_set(payload, !!single_base_mac);
2286         mlxsw_reg_ppad_local_port_set(payload, local_port);
2287 }
2288
2289 /* PAOS - Ports Administrative and Operational Status Register
2290  * -----------------------------------------------------------
2291  * Configures and retrieves per port administrative and operational status.
2292  */
2293 #define MLXSW_REG_PAOS_ID 0x5006
2294 #define MLXSW_REG_PAOS_LEN 0x10
2295
2296 static const struct mlxsw_reg_info mlxsw_reg_paos = {
2297         .id = MLXSW_REG_PAOS_ID,
2298         .len = MLXSW_REG_PAOS_LEN,
2299 };
2300
2301 /* reg_paos_swid
2302  * Switch partition ID with which to associate the port.
2303  * Note: while external ports uses unique local port numbers (and thus swid is
2304  * redundant), router ports use the same local port number where swid is the
2305  * only indication for the relevant port.
2306  * Access: Index
2307  */
2308 MLXSW_ITEM32(reg, paos, swid, 0x00, 24, 8);
2309
2310 /* reg_paos_local_port
2311  * Local port number.
2312  * Access: Index
2313  */
2314 MLXSW_ITEM32(reg, paos, local_port, 0x00, 16, 8);
2315
2316 /* reg_paos_admin_status
2317  * Port administrative state (the desired state of the port):
2318  * 1 - Up.
2319  * 2 - Down.
2320  * 3 - Up once. This means that in case of link failure, the port won't go
2321  *     into polling mode, but will wait to be re-enabled by software.
2322  * 4 - Disabled by system. Can only be set by hardware.
2323  * Access: RW
2324  */
2325 MLXSW_ITEM32(reg, paos, admin_status, 0x00, 8, 4);
2326
2327 /* reg_paos_oper_status
2328  * Port operational state (the current state):
2329  * 1 - Up.
2330  * 2 - Down.
2331  * 3 - Down by port failure. This means that the device will not let the
2332  *     port up again until explicitly specified by software.
2333  * Access: RO
2334  */
2335 MLXSW_ITEM32(reg, paos, oper_status, 0x00, 0, 4);
2336
2337 /* reg_paos_ase
2338  * Admin state update enabled.
2339  * Access: WO
2340  */
2341 MLXSW_ITEM32(reg, paos, ase, 0x04, 31, 1);
2342
2343 /* reg_paos_ee
2344  * Event update enable. If this bit is set, event generation will be
2345  * updated based on the e field.
2346  * Access: WO
2347  */
2348 MLXSW_ITEM32(reg, paos, ee, 0x04, 30, 1);
2349
2350 /* reg_paos_e
2351  * Event generation on operational state change:
2352  * 0 - Do not generate event.
2353  * 1 - Generate Event.
2354  * 2 - Generate Single Event.
2355  * Access: RW
2356  */
2357 MLXSW_ITEM32(reg, paos, e, 0x04, 0, 2);
2358
2359 static inline void mlxsw_reg_paos_pack(char *payload, u8 local_port,
2360                                        enum mlxsw_port_admin_status status)
2361 {
2362         MLXSW_REG_ZERO(paos, payload);
2363         mlxsw_reg_paos_swid_set(payload, 0);
2364         mlxsw_reg_paos_local_port_set(payload, local_port);
2365         mlxsw_reg_paos_admin_status_set(payload, status);
2366         mlxsw_reg_paos_oper_status_set(payload, 0);
2367         mlxsw_reg_paos_ase_set(payload, 1);
2368         mlxsw_reg_paos_ee_set(payload, 1);
2369         mlxsw_reg_paos_e_set(payload, 1);
2370 }
2371
2372 /* PFCC - Ports Flow Control Configuration Register
2373  * ------------------------------------------------
2374  * Configures and retrieves the per port flow control configuration.
2375  */
2376 #define MLXSW_REG_PFCC_ID 0x5007
2377 #define MLXSW_REG_PFCC_LEN 0x20
2378
2379 static const struct mlxsw_reg_info mlxsw_reg_pfcc = {
2380         .id = MLXSW_REG_PFCC_ID,
2381         .len = MLXSW_REG_PFCC_LEN,
2382 };
2383
2384 /* reg_pfcc_local_port
2385  * Local port number.
2386  * Access: Index
2387  */
2388 MLXSW_ITEM32(reg, pfcc, local_port, 0x00, 16, 8);
2389
2390 /* reg_pfcc_pnat
2391  * Port number access type. Determines the way local_port is interpreted:
2392  * 0 - Local port number.
2393  * 1 - IB / label port number.
2394  * Access: Index
2395  */
2396 MLXSW_ITEM32(reg, pfcc, pnat, 0x00, 14, 2);
2397
2398 /* reg_pfcc_shl_cap
2399  * Send to higher layers capabilities:
2400  * 0 - No capability of sending Pause and PFC frames to higher layers.
2401  * 1 - Device has capability of sending Pause and PFC frames to higher
2402  *     layers.
2403  * Access: RO
2404  */
2405 MLXSW_ITEM32(reg, pfcc, shl_cap, 0x00, 1, 1);
2406
2407 /* reg_pfcc_shl_opr
2408  * Send to higher layers operation:
2409  * 0 - Pause and PFC frames are handled by the port (default).
2410  * 1 - Pause and PFC frames are handled by the port and also sent to
2411  *     higher layers. Only valid if shl_cap = 1.
2412  * Access: RW
2413  */
2414 MLXSW_ITEM32(reg, pfcc, shl_opr, 0x00, 0, 1);
2415
2416 /* reg_pfcc_ppan
2417  * Pause policy auto negotiation.
2418  * 0 - Disabled. Generate / ignore Pause frames based on pptx / pprtx.
2419  * 1 - Enabled. When auto-negotiation is performed, set the Pause policy
2420  *     based on the auto-negotiation resolution.
2421  * Access: RW
2422  *
2423  * Note: The auto-negotiation advertisement is set according to pptx and
2424  * pprtx. When PFC is set on Tx / Rx, ppan must be set to 0.
2425  */
2426 MLXSW_ITEM32(reg, pfcc, ppan, 0x04, 28, 4);
2427
2428 /* reg_pfcc_prio_mask_tx
2429  * Bit per priority indicating if Tx flow control policy should be
2430  * updated based on bit pfctx.
2431  * Access: WO
2432  */
2433 MLXSW_ITEM32(reg, pfcc, prio_mask_tx, 0x04, 16, 8);
2434
2435 /* reg_pfcc_prio_mask_rx
2436  * Bit per priority indicating if Rx flow control policy should be
2437  * updated based on bit pfcrx.
2438  * Access: WO
2439  */
2440 MLXSW_ITEM32(reg, pfcc, prio_mask_rx, 0x04, 0, 8);
2441
2442 /* reg_pfcc_pptx
2443  * Admin Pause policy on Tx.
2444  * 0 - Never generate Pause frames (default).
2445  * 1 - Generate Pause frames according to Rx buffer threshold.
2446  * Access: RW
2447  */
2448 MLXSW_ITEM32(reg, pfcc, pptx, 0x08, 31, 1);
2449
2450 /* reg_pfcc_aptx
2451  * Active (operational) Pause policy on Tx.
2452  * 0 - Never generate Pause frames.
2453  * 1 - Generate Pause frames according to Rx buffer threshold.
2454  * Access: RO
2455  */
2456 MLXSW_ITEM32(reg, pfcc, aptx, 0x08, 30, 1);
2457
2458 /* reg_pfcc_pfctx
2459  * Priority based flow control policy on Tx[7:0]. Per-priority bit mask:
2460  * 0 - Never generate priority Pause frames on the specified priority
2461  *     (default).
2462  * 1 - Generate priority Pause frames according to Rx buffer threshold on
2463  *     the specified priority.
2464  * Access: RW
2465  *
2466  * Note: pfctx and pptx must be mutually exclusive.
2467  */
2468 MLXSW_ITEM32(reg, pfcc, pfctx, 0x08, 16, 8);
2469
2470 /* reg_pfcc_pprx
2471  * Admin Pause policy on Rx.
2472  * 0 - Ignore received Pause frames (default).
2473  * 1 - Respect received Pause frames.
2474  * Access: RW
2475  */
2476 MLXSW_ITEM32(reg, pfcc, pprx, 0x0C, 31, 1);
2477
2478 /* reg_pfcc_aprx
2479  * Active (operational) Pause policy on Rx.
2480  * 0 - Ignore received Pause frames.
2481  * 1 - Respect received Pause frames.
2482  * Access: RO
2483  */
2484 MLXSW_ITEM32(reg, pfcc, aprx, 0x0C, 30, 1);
2485
2486 /* reg_pfcc_pfcrx
2487  * Priority based flow control policy on Rx[7:0]. Per-priority bit mask:
2488  * 0 - Ignore incoming priority Pause frames on the specified priority
2489  *     (default).
2490  * 1 - Respect incoming priority Pause frames on the specified priority.
2491  * Access: RW
2492  */
2493 MLXSW_ITEM32(reg, pfcc, pfcrx, 0x0C, 16, 8);
2494
2495 #define MLXSW_REG_PFCC_ALL_PRIO 0xFF
2496
2497 static inline void mlxsw_reg_pfcc_prio_pack(char *payload, u8 pfc_en)
2498 {
2499         mlxsw_reg_pfcc_prio_mask_tx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
2500         mlxsw_reg_pfcc_prio_mask_rx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
2501         mlxsw_reg_pfcc_pfctx_set(payload, pfc_en);
2502         mlxsw_reg_pfcc_pfcrx_set(payload, pfc_en);
2503 }
2504
2505 static inline void mlxsw_reg_pfcc_pack(char *payload, u8 local_port)
2506 {
2507         MLXSW_REG_ZERO(pfcc, payload);
2508         mlxsw_reg_pfcc_local_port_set(payload, local_port);
2509 }
2510
2511 /* PPCNT - Ports Performance Counters Register
2512  * -------------------------------------------
2513  * The PPCNT register retrieves per port performance counters.
2514  */
2515 #define MLXSW_REG_PPCNT_ID 0x5008
2516 #define MLXSW_REG_PPCNT_LEN 0x100
2517
2518 static const struct mlxsw_reg_info mlxsw_reg_ppcnt = {
2519         .id = MLXSW_REG_PPCNT_ID,
2520         .len = MLXSW_REG_PPCNT_LEN,
2521 };
2522
2523 /* reg_ppcnt_swid
2524  * For HCA: must be always 0.
2525  * Switch partition ID to associate port with.
2526  * Switch partitions are numbered from 0 to 7 inclusively.
2527  * Switch partition 254 indicates stacking ports.
2528  * Switch partition 255 indicates all switch partitions.
2529  * Only valid on Set() operation with local_port=255.
2530  * Access: Index
2531  */
2532 MLXSW_ITEM32(reg, ppcnt, swid, 0x00, 24, 8);
2533
2534 /* reg_ppcnt_local_port
2535  * Local port number.
2536  * 255 indicates all ports on the device, and is only allowed
2537  * for Set() operation.
2538  * Access: Index
2539  */
2540 MLXSW_ITEM32(reg, ppcnt, local_port, 0x00, 16, 8);
2541
2542 /* reg_ppcnt_pnat
2543  * Port number access type:
2544  * 0 - Local port number
2545  * 1 - IB port number
2546  * Access: Index
2547  */
2548 MLXSW_ITEM32(reg, ppcnt, pnat, 0x00, 14, 2);
2549
2550 enum mlxsw_reg_ppcnt_grp {
2551         MLXSW_REG_PPCNT_IEEE_8023_CNT = 0x0,
2552         MLXSW_REG_PPCNT_PRIO_CNT = 0x10,
2553         MLXSW_REG_PPCNT_TC_CNT = 0x11,
2554 };
2555
2556 /* reg_ppcnt_grp
2557  * Performance counter group.
2558  * Group 63 indicates all groups. Only valid on Set() operation with
2559  * clr bit set.
2560  * 0x0: IEEE 802.3 Counters
2561  * 0x1: RFC 2863 Counters
2562  * 0x2: RFC 2819 Counters
2563  * 0x3: RFC 3635 Counters
2564  * 0x5: Ethernet Extended Counters
2565  * 0x8: Link Level Retransmission Counters
2566  * 0x10: Per Priority Counters
2567  * 0x11: Per Traffic Class Counters
2568  * 0x12: Physical Layer Counters
2569  * Access: Index
2570  */
2571 MLXSW_ITEM32(reg, ppcnt, grp, 0x00, 0, 6);
2572
2573 /* reg_ppcnt_clr
2574  * Clear counters. Setting the clr bit will reset the counter value
2575  * for all counters in the counter group. This bit can be set
2576  * for both Set() and Get() operation.
2577  * Access: OP
2578  */
2579 MLXSW_ITEM32(reg, ppcnt, clr, 0x04, 31, 1);
2580
2581 /* reg_ppcnt_prio_tc
2582  * Priority for counter set that support per priority, valid values: 0-7.
2583  * Traffic class for counter set that support per traffic class,
2584  * valid values: 0- cap_max_tclass-1 .
2585  * For HCA: cap_max_tclass is always 8.
2586  * Otherwise must be 0.
2587  * Access: Index
2588  */
2589 MLXSW_ITEM32(reg, ppcnt, prio_tc, 0x04, 0, 5);
2590
2591 /* Ethernet IEEE 802.3 Counter Group */
2592
2593 /* reg_ppcnt_a_frames_transmitted_ok
2594  * Access: RO
2595  */
2596 MLXSW_ITEM64(reg, ppcnt, a_frames_transmitted_ok,
2597              0x08 + 0x00, 0, 64);
2598
2599 /* reg_ppcnt_a_frames_received_ok
2600  * Access: RO
2601  */
2602 MLXSW_ITEM64(reg, ppcnt, a_frames_received_ok,
2603              0x08 + 0x08, 0, 64);
2604
2605 /* reg_ppcnt_a_frame_check_sequence_errors
2606  * Access: RO
2607  */
2608 MLXSW_ITEM64(reg, ppcnt, a_frame_check_sequence_errors,
2609              0x08 + 0x10, 0, 64);
2610
2611 /* reg_ppcnt_a_alignment_errors
2612  * Access: RO
2613  */
2614 MLXSW_ITEM64(reg, ppcnt, a_alignment_errors,
2615              0x08 + 0x18, 0, 64);
2616
2617 /* reg_ppcnt_a_octets_transmitted_ok
2618  * Access: RO
2619  */
2620 MLXSW_ITEM64(reg, ppcnt, a_octets_transmitted_ok,
2621              0x08 + 0x20, 0, 64);
2622
2623 /* reg_ppcnt_a_octets_received_ok
2624  * Access: RO
2625  */
2626 MLXSW_ITEM64(reg, ppcnt, a_octets_received_ok,
2627              0x08 + 0x28, 0, 64);
2628
2629 /* reg_ppcnt_a_multicast_frames_xmitted_ok
2630  * Access: RO
2631  */
2632 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_xmitted_ok,
2633              0x08 + 0x30, 0, 64);
2634
2635 /* reg_ppcnt_a_broadcast_frames_xmitted_ok
2636  * Access: RO
2637  */
2638 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_xmitted_ok,
2639              0x08 + 0x38, 0, 64);
2640
2641 /* reg_ppcnt_a_multicast_frames_received_ok
2642  * Access: RO
2643  */
2644 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_received_ok,
2645              0x08 + 0x40, 0, 64);
2646
2647 /* reg_ppcnt_a_broadcast_frames_received_ok
2648  * Access: RO
2649  */
2650 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_received_ok,
2651              0x08 + 0x48, 0, 64);
2652
2653 /* reg_ppcnt_a_in_range_length_errors
2654  * Access: RO
2655  */
2656 MLXSW_ITEM64(reg, ppcnt, a_in_range_length_errors,
2657              0x08 + 0x50, 0, 64);
2658
2659 /* reg_ppcnt_a_out_of_range_length_field
2660  * Access: RO
2661  */
2662 MLXSW_ITEM64(reg, ppcnt, a_out_of_range_length_field,
2663              0x08 + 0x58, 0, 64);
2664
2665 /* reg_ppcnt_a_frame_too_long_errors
2666  * Access: RO
2667  */
2668 MLXSW_ITEM64(reg, ppcnt, a_frame_too_long_errors,
2669              0x08 + 0x60, 0, 64);
2670
2671 /* reg_ppcnt_a_symbol_error_during_carrier
2672  * Access: RO
2673  */
2674 MLXSW_ITEM64(reg, ppcnt, a_symbol_error_during_carrier,
2675              0x08 + 0x68, 0, 64);
2676
2677 /* reg_ppcnt_a_mac_control_frames_transmitted
2678  * Access: RO
2679  */
2680 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_transmitted,
2681              0x08 + 0x70, 0, 64);
2682
2683 /* reg_ppcnt_a_mac_control_frames_received
2684  * Access: RO
2685  */
2686 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_received,
2687              0x08 + 0x78, 0, 64);
2688
2689 /* reg_ppcnt_a_unsupported_opcodes_received
2690  * Access: RO
2691  */
2692 MLXSW_ITEM64(reg, ppcnt, a_unsupported_opcodes_received,
2693              0x08 + 0x80, 0, 64);
2694
2695 /* reg_ppcnt_a_pause_mac_ctrl_frames_received
2696  * Access: RO
2697  */
2698 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_received,
2699              0x08 + 0x88, 0, 64);
2700
2701 /* reg_ppcnt_a_pause_mac_ctrl_frames_transmitted
2702  * Access: RO
2703  */
2704 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_transmitted,
2705              0x08 + 0x90, 0, 64);
2706
2707 /* Ethernet Per Priority Group Counters */
2708
2709 /* reg_ppcnt_rx_octets
2710  * Access: RO
2711  */
2712 MLXSW_ITEM64(reg, ppcnt, rx_octets, 0x08 + 0x00, 0, 64);
2713
2714 /* reg_ppcnt_rx_frames
2715  * Access: RO
2716  */
2717 MLXSW_ITEM64(reg, ppcnt, rx_frames, 0x08 + 0x20, 0, 64);
2718
2719 /* reg_ppcnt_tx_octets
2720  * Access: RO
2721  */
2722 MLXSW_ITEM64(reg, ppcnt, tx_octets, 0x08 + 0x28, 0, 64);
2723
2724 /* reg_ppcnt_tx_frames
2725  * Access: RO
2726  */
2727 MLXSW_ITEM64(reg, ppcnt, tx_frames, 0x08 + 0x48, 0, 64);
2728
2729 /* reg_ppcnt_rx_pause
2730  * Access: RO
2731  */
2732 MLXSW_ITEM64(reg, ppcnt, rx_pause, 0x08 + 0x50, 0, 64);
2733
2734 /* reg_ppcnt_rx_pause_duration
2735  * Access: RO
2736  */
2737 MLXSW_ITEM64(reg, ppcnt, rx_pause_duration, 0x08 + 0x58, 0, 64);
2738
2739 /* reg_ppcnt_tx_pause
2740  * Access: RO
2741  */
2742 MLXSW_ITEM64(reg, ppcnt, tx_pause, 0x08 + 0x60, 0, 64);
2743
2744 /* reg_ppcnt_tx_pause_duration
2745  * Access: RO
2746  */
2747 MLXSW_ITEM64(reg, ppcnt, tx_pause_duration, 0x08 + 0x68, 0, 64);
2748
2749 /* reg_ppcnt_rx_pause_transition
2750  * Access: RO
2751  */
2752 MLXSW_ITEM64(reg, ppcnt, tx_pause_transition, 0x08 + 0x70, 0, 64);
2753
2754 /* Ethernet Per Traffic Group Counters */
2755
2756 /* reg_ppcnt_tc_transmit_queue
2757  * Contains the transmit queue depth in cells of traffic class
2758  * selected by prio_tc and the port selected by local_port.
2759  * The field cannot be cleared.
2760  * Access: RO
2761  */
2762 MLXSW_ITEM64(reg, ppcnt, tc_transmit_queue, 0x08 + 0x00, 0, 64);
2763
2764 /* reg_ppcnt_tc_no_buffer_discard_uc
2765  * The number of unicast packets dropped due to lack of shared
2766  * buffer resources.
2767  * Access: RO
2768  */
2769 MLXSW_ITEM64(reg, ppcnt, tc_no_buffer_discard_uc, 0x08 + 0x08, 0, 64);
2770
2771 static inline void mlxsw_reg_ppcnt_pack(char *payload, u8 local_port,
2772                                         enum mlxsw_reg_ppcnt_grp grp,
2773                                         u8 prio_tc)
2774 {
2775         MLXSW_REG_ZERO(ppcnt, payload);
2776         mlxsw_reg_ppcnt_swid_set(payload, 0);
2777         mlxsw_reg_ppcnt_local_port_set(payload, local_port);
2778         mlxsw_reg_ppcnt_pnat_set(payload, 0);
2779         mlxsw_reg_ppcnt_grp_set(payload, grp);
2780         mlxsw_reg_ppcnt_clr_set(payload, 0);
2781         mlxsw_reg_ppcnt_prio_tc_set(payload, prio_tc);
2782 }
2783
2784 /* PPTB - Port Prio To Buffer Register
2785  * -----------------------------------
2786  * Configures the switch priority to buffer table.
2787  */
2788 #define MLXSW_REG_PPTB_ID 0x500B
2789 #define MLXSW_REG_PPTB_LEN 0x10
2790
2791 static const struct mlxsw_reg_info mlxsw_reg_pptb = {
2792         .id = MLXSW_REG_PPTB_ID,
2793         .len = MLXSW_REG_PPTB_LEN,
2794 };
2795
2796 enum {
2797         MLXSW_REG_PPTB_MM_UM,
2798         MLXSW_REG_PPTB_MM_UNICAST,
2799         MLXSW_REG_PPTB_MM_MULTICAST,
2800 };
2801
2802 /* reg_pptb_mm
2803  * Mapping mode.
2804  * 0 - Map both unicast and multicast packets to the same buffer.
2805  * 1 - Map only unicast packets.
2806  * 2 - Map only multicast packets.
2807  * Access: Index
2808  *
2809  * Note: SwitchX-2 only supports the first option.
2810  */
2811 MLXSW_ITEM32(reg, pptb, mm, 0x00, 28, 2);
2812
2813 /* reg_pptb_local_port
2814  * Local port number.
2815  * Access: Index
2816  */
2817 MLXSW_ITEM32(reg, pptb, local_port, 0x00, 16, 8);
2818
2819 /* reg_pptb_um
2820  * Enables the update of the untagged_buf field.
2821  * Access: RW
2822  */
2823 MLXSW_ITEM32(reg, pptb, um, 0x00, 8, 1);
2824
2825 /* reg_pptb_pm
2826  * Enables the update of the prio_to_buff field.
2827  * Bit <i> is a flag for updating the mapping for switch priority <i>.
2828  * Access: RW
2829  */
2830 MLXSW_ITEM32(reg, pptb, pm, 0x00, 0, 8);
2831
2832 /* reg_pptb_prio_to_buff
2833  * Mapping of switch priority <i> to one of the allocated receive port
2834  * buffers.
2835  * Access: RW
2836  */
2837 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff, 0x04, 0x04, 4);
2838
2839 /* reg_pptb_pm_msb
2840  * Enables the update of the prio_to_buff field.
2841  * Bit <i> is a flag for updating the mapping for switch priority <i+8>.
2842  * Access: RW
2843  */
2844 MLXSW_ITEM32(reg, pptb, pm_msb, 0x08, 24, 8);
2845
2846 /* reg_pptb_untagged_buff
2847  * Mapping of untagged frames to one of the allocated receive port buffers.
2848  * Access: RW
2849  *
2850  * Note: In SwitchX-2 this field must be mapped to buffer 8. Reserved for
2851  * Spectrum, as it maps untagged packets based on the default switch priority.
2852  */
2853 MLXSW_ITEM32(reg, pptb, untagged_buff, 0x08, 0, 4);
2854
2855 /* reg_pptb_prio_to_buff_msb
2856  * Mapping of switch priority <i+8> to one of the allocated receive port
2857  * buffers.
2858  * Access: RW
2859  */
2860 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff_msb, 0x0C, 0x04, 4);
2861
2862 #define MLXSW_REG_PPTB_ALL_PRIO 0xFF
2863
2864 static inline void mlxsw_reg_pptb_pack(char *payload, u8 local_port)
2865 {
2866         MLXSW_REG_ZERO(pptb, payload);
2867         mlxsw_reg_pptb_mm_set(payload, MLXSW_REG_PPTB_MM_UM);
2868         mlxsw_reg_pptb_local_port_set(payload, local_port);
2869         mlxsw_reg_pptb_pm_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
2870         mlxsw_reg_pptb_pm_msb_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
2871 }
2872
2873 static inline void mlxsw_reg_pptb_prio_to_buff_pack(char *payload, u8 prio,
2874                                                     u8 buff)
2875 {
2876         mlxsw_reg_pptb_prio_to_buff_set(payload, prio, buff);
2877         mlxsw_reg_pptb_prio_to_buff_msb_set(payload, prio, buff);
2878 }
2879
2880 /* PBMC - Port Buffer Management Control Register
2881  * ----------------------------------------------
2882  * The PBMC register configures and retrieves the port packet buffer
2883  * allocation for different Prios, and the Pause threshold management.
2884  */
2885 #define MLXSW_REG_PBMC_ID 0x500C
2886 #define MLXSW_REG_PBMC_LEN 0x6C
2887
2888 static const struct mlxsw_reg_info mlxsw_reg_pbmc = {
2889         .id = MLXSW_REG_PBMC_ID,
2890         .len = MLXSW_REG_PBMC_LEN,
2891 };
2892
2893 /* reg_pbmc_local_port
2894  * Local port number.
2895  * Access: Index
2896  */
2897 MLXSW_ITEM32(reg, pbmc, local_port, 0x00, 16, 8);
2898
2899 /* reg_pbmc_xoff_timer_value
2900  * When device generates a pause frame, it uses this value as the pause
2901  * timer (time for the peer port to pause in quota-512 bit time).
2902  * Access: RW
2903  */
2904 MLXSW_ITEM32(reg, pbmc, xoff_timer_value, 0x04, 16, 16);
2905
2906 /* reg_pbmc_xoff_refresh
2907  * The time before a new pause frame should be sent to refresh the pause RW
2908  * state. Using the same units as xoff_timer_value above (in quota-512 bit
2909  * time).
2910  * Access: RW
2911  */
2912 MLXSW_ITEM32(reg, pbmc, xoff_refresh, 0x04, 0, 16);
2913
2914 #define MLXSW_REG_PBMC_PORT_SHARED_BUF_IDX 11
2915
2916 /* reg_pbmc_buf_lossy
2917  * The field indicates if the buffer is lossy.
2918  * 0 - Lossless
2919  * 1 - Lossy
2920  * Access: RW
2921  */
2922 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_lossy, 0x0C, 25, 1, 0x08, 0x00, false);
2923
2924 /* reg_pbmc_buf_epsb
2925  * Eligible for Port Shared buffer.
2926  * If epsb is set, packets assigned to buffer are allowed to insert the port
2927  * shared buffer.
2928  * When buf_lossy is MLXSW_REG_PBMC_LOSSY_LOSSY this field is reserved.
2929  * Access: RW
2930  */
2931 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_epsb, 0x0C, 24, 1, 0x08, 0x00, false);
2932
2933 /* reg_pbmc_buf_size
2934  * The part of the packet buffer array is allocated for the specific buffer.
2935  * Units are represented in cells.
2936  * Access: RW
2937  */
2938 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_size, 0x0C, 0, 16, 0x08, 0x00, false);
2939
2940 /* reg_pbmc_buf_xoff_threshold
2941  * Once the amount of data in the buffer goes above this value, device
2942  * starts sending PFC frames for all priorities associated with the
2943  * buffer. Units are represented in cells. Reserved in case of lossy
2944  * buffer.
2945  * Access: RW
2946  *
2947  * Note: In Spectrum, reserved for buffer[9].
2948  */
2949 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xoff_threshold, 0x0C, 16, 16,
2950                      0x08, 0x04, false);
2951
2952 /* reg_pbmc_buf_xon_threshold
2953  * When the amount of data in the buffer goes below this value, device
2954  * stops sending PFC frames for the priorities associated with the
2955  * buffer. Units are represented in cells. Reserved in case of lossy
2956  * buffer.
2957  * Access: RW
2958  *
2959  * Note: In Spectrum, reserved for buffer[9].
2960  */
2961 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xon_threshold, 0x0C, 0, 16,
2962                      0x08, 0x04, false);
2963
2964 static inline void mlxsw_reg_pbmc_pack(char *payload, u8 local_port,
2965                                        u16 xoff_timer_value, u16 xoff_refresh)
2966 {
2967         MLXSW_REG_ZERO(pbmc, payload);
2968         mlxsw_reg_pbmc_local_port_set(payload, local_port);
2969         mlxsw_reg_pbmc_xoff_timer_value_set(payload, xoff_timer_value);
2970         mlxsw_reg_pbmc_xoff_refresh_set(payload, xoff_refresh);
2971 }
2972
2973 static inline void mlxsw_reg_pbmc_lossy_buffer_pack(char *payload,
2974                                                     int buf_index,
2975                                                     u16 size)
2976 {
2977         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 1);
2978         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
2979         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
2980 }
2981
2982 static inline void mlxsw_reg_pbmc_lossless_buffer_pack(char *payload,
2983                                                        int buf_index, u16 size,
2984                                                        u16 threshold)
2985 {
2986         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 0);
2987         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
2988         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
2989         mlxsw_reg_pbmc_buf_xoff_threshold_set(payload, buf_index, threshold);
2990         mlxsw_reg_pbmc_buf_xon_threshold_set(payload, buf_index, threshold);
2991 }
2992
2993 /* PSPA - Port Switch Partition Allocation
2994  * ---------------------------------------
2995  * Controls the association of a port with a switch partition and enables
2996  * configuring ports as stacking ports.
2997  */
2998 #define MLXSW_REG_PSPA_ID 0x500D
2999 #define MLXSW_REG_PSPA_LEN 0x8
3000
3001 static const struct mlxsw_reg_info mlxsw_reg_pspa = {
3002         .id = MLXSW_REG_PSPA_ID,
3003         .len = MLXSW_REG_PSPA_LEN,
3004 };
3005
3006 /* reg_pspa_swid
3007  * Switch partition ID.
3008  * Access: RW
3009  */
3010 MLXSW_ITEM32(reg, pspa, swid, 0x00, 24, 8);
3011
3012 /* reg_pspa_local_port
3013  * Local port number.
3014  * Access: Index
3015  */
3016 MLXSW_ITEM32(reg, pspa, local_port, 0x00, 16, 8);
3017
3018 /* reg_pspa_sub_port
3019  * Virtual port within the local port. Set to 0 when virtual ports are
3020  * disabled on the local port.
3021  * Access: Index
3022  */
3023 MLXSW_ITEM32(reg, pspa, sub_port, 0x00, 8, 8);
3024
3025 static inline void mlxsw_reg_pspa_pack(char *payload, u8 swid, u8 local_port)
3026 {
3027         MLXSW_REG_ZERO(pspa, payload);
3028         mlxsw_reg_pspa_swid_set(payload, swid);
3029         mlxsw_reg_pspa_local_port_set(payload, local_port);
3030         mlxsw_reg_pspa_sub_port_set(payload, 0);
3031 }
3032
3033 /* HTGT - Host Trap Group Table
3034  * ----------------------------
3035  * Configures the properties for forwarding to CPU.
3036  */
3037 #define MLXSW_REG_HTGT_ID 0x7002
3038 #define MLXSW_REG_HTGT_LEN 0x100
3039
3040 static const struct mlxsw_reg_info mlxsw_reg_htgt = {
3041         .id = MLXSW_REG_HTGT_ID,
3042         .len = MLXSW_REG_HTGT_LEN,
3043 };
3044
3045 /* reg_htgt_swid
3046  * Switch partition ID.
3047  * Access: Index
3048  */
3049 MLXSW_ITEM32(reg, htgt, swid, 0x00, 24, 8);
3050
3051 #define MLXSW_REG_HTGT_PATH_TYPE_LOCAL 0x0      /* For locally attached CPU */
3052
3053 /* reg_htgt_type
3054  * CPU path type.
3055  * Access: RW
3056  */
3057 MLXSW_ITEM32(reg, htgt, type, 0x00, 8, 4);
3058
3059 enum mlxsw_reg_htgt_trap_group {
3060         MLXSW_REG_HTGT_TRAP_GROUP_EMAD,
3061         MLXSW_REG_HTGT_TRAP_GROUP_RX,
3062         MLXSW_REG_HTGT_TRAP_GROUP_CTRL,
3063 };
3064
3065 /* reg_htgt_trap_group
3066  * Trap group number. User defined number specifying which trap groups
3067  * should be forwarded to the CPU. The mapping between trap IDs and trap
3068  * groups is configured using HPKT register.
3069  * Access: Index
3070  */
3071 MLXSW_ITEM32(reg, htgt, trap_group, 0x00, 0, 8);
3072
3073 enum {
3074         MLXSW_REG_HTGT_POLICER_DISABLE,
3075         MLXSW_REG_HTGT_POLICER_ENABLE,
3076 };
3077
3078 /* reg_htgt_pide
3079  * Enable policer ID specified using 'pid' field.
3080  * Access: RW
3081  */
3082 MLXSW_ITEM32(reg, htgt, pide, 0x04, 15, 1);
3083
3084 /* reg_htgt_pid
3085  * Policer ID for the trap group.
3086  * Access: RW
3087  */
3088 MLXSW_ITEM32(reg, htgt, pid, 0x04, 0, 8);
3089
3090 #define MLXSW_REG_HTGT_TRAP_TO_CPU 0x0
3091
3092 /* reg_htgt_mirror_action
3093  * Mirror action to use.
3094  * 0 - Trap to CPU.
3095  * 1 - Trap to CPU and mirror to a mirroring agent.
3096  * 2 - Mirror to a mirroring agent and do not trap to CPU.
3097  * Access: RW
3098  *
3099  * Note: Mirroring to a mirroring agent is only supported in Spectrum.
3100  */
3101 MLXSW_ITEM32(reg, htgt, mirror_action, 0x08, 8, 2);
3102
3103 /* reg_htgt_mirroring_agent
3104  * Mirroring agent.
3105  * Access: RW
3106  */
3107 MLXSW_ITEM32(reg, htgt, mirroring_agent, 0x08, 0, 3);
3108
3109 /* reg_htgt_priority
3110  * Trap group priority.
3111  * In case a packet matches multiple classification rules, the packet will
3112  * only be trapped once, based on the trap ID associated with the group (via
3113  * register HPKT) with the highest priority.
3114  * Supported values are 0-7, with 7 represnting the highest priority.
3115  * Access: RW
3116  *
3117  * Note: In SwitchX-2 this field is ignored and the priority value is replaced
3118  * by the 'trap_group' field.
3119  */
3120 MLXSW_ITEM32(reg, htgt, priority, 0x0C, 0, 4);
3121
3122 /* reg_htgt_local_path_cpu_tclass
3123  * CPU ingress traffic class for the trap group.
3124  * Access: RW
3125  */
3126 MLXSW_ITEM32(reg, htgt, local_path_cpu_tclass, 0x10, 16, 6);
3127
3128 #define MLXSW_REG_HTGT_LOCAL_PATH_RDQ_EMAD      0x15
3129 #define MLXSW_REG_HTGT_LOCAL_PATH_RDQ_RX        0x14
3130 #define MLXSW_REG_HTGT_LOCAL_PATH_RDQ_CTRL      0x13
3131
3132 /* reg_htgt_local_path_rdq
3133  * Receive descriptor queue (RDQ) to use for the trap group.
3134  * Access: RW
3135  */
3136 MLXSW_ITEM32(reg, htgt, local_path_rdq, 0x10, 0, 6);
3137
3138 static inline void mlxsw_reg_htgt_pack(char *payload,
3139                                        enum mlxsw_reg_htgt_trap_group group)
3140 {
3141         u8 swid, rdq;
3142
3143         MLXSW_REG_ZERO(htgt, payload);
3144         switch (group) {
3145         case MLXSW_REG_HTGT_TRAP_GROUP_EMAD:
3146                 swid = MLXSW_PORT_SWID_ALL_SWIDS;
3147                 rdq = MLXSW_REG_HTGT_LOCAL_PATH_RDQ_EMAD;
3148                 break;
3149         case MLXSW_REG_HTGT_TRAP_GROUP_RX:
3150                 swid = 0;
3151                 rdq = MLXSW_REG_HTGT_LOCAL_PATH_RDQ_RX;
3152                 break;
3153         case MLXSW_REG_HTGT_TRAP_GROUP_CTRL:
3154                 swid = 0;
3155                 rdq = MLXSW_REG_HTGT_LOCAL_PATH_RDQ_CTRL;
3156                 break;
3157         }
3158         mlxsw_reg_htgt_swid_set(payload, swid);
3159         mlxsw_reg_htgt_type_set(payload, MLXSW_REG_HTGT_PATH_TYPE_LOCAL);
3160         mlxsw_reg_htgt_trap_group_set(payload, group);
3161         mlxsw_reg_htgt_pide_set(payload, MLXSW_REG_HTGT_POLICER_DISABLE);
3162         mlxsw_reg_htgt_pid_set(payload, 0);
3163         mlxsw_reg_htgt_mirror_action_set(payload, MLXSW_REG_HTGT_TRAP_TO_CPU);
3164         mlxsw_reg_htgt_mirroring_agent_set(payload, 0);
3165         mlxsw_reg_htgt_priority_set(payload, 0);
3166         mlxsw_reg_htgt_local_path_cpu_tclass_set(payload, 7);
3167         mlxsw_reg_htgt_local_path_rdq_set(payload, rdq);
3168 }
3169
3170 /* HPKT - Host Packet Trap
3171  * -----------------------
3172  * Configures trap IDs inside trap groups.
3173  */
3174 #define MLXSW_REG_HPKT_ID 0x7003
3175 #define MLXSW_REG_HPKT_LEN 0x10
3176
3177 static const struct mlxsw_reg_info mlxsw_reg_hpkt = {
3178         .id = MLXSW_REG_HPKT_ID,
3179         .len = MLXSW_REG_HPKT_LEN,
3180 };
3181
3182 enum {
3183         MLXSW_REG_HPKT_ACK_NOT_REQUIRED,
3184         MLXSW_REG_HPKT_ACK_REQUIRED,
3185 };
3186
3187 /* reg_hpkt_ack
3188  * Require acknowledgements from the host for events.
3189  * If set, then the device will wait for the event it sent to be acknowledged
3190  * by the host. This option is only relevant for event trap IDs.
3191  * Access: RW
3192  *
3193  * Note: Currently not supported by firmware.
3194  */
3195 MLXSW_ITEM32(reg, hpkt, ack, 0x00, 24, 1);
3196
3197 enum mlxsw_reg_hpkt_action {
3198         MLXSW_REG_HPKT_ACTION_FORWARD,
3199         MLXSW_REG_HPKT_ACTION_TRAP_TO_CPU,
3200         MLXSW_REG_HPKT_ACTION_MIRROR_TO_CPU,
3201         MLXSW_REG_HPKT_ACTION_DISCARD,
3202         MLXSW_REG_HPKT_ACTION_SOFT_DISCARD,
3203         MLXSW_REG_HPKT_ACTION_TRAP_AND_SOFT_DISCARD,
3204 };
3205
3206 /* reg_hpkt_action
3207  * Action to perform on packet when trapped.
3208  * 0 - No action. Forward to CPU based on switching rules.
3209  * 1 - Trap to CPU (CPU receives sole copy).
3210  * 2 - Mirror to CPU (CPU receives a replica of the packet).
3211  * 3 - Discard.
3212  * 4 - Soft discard (allow other traps to act on the packet).
3213  * 5 - Trap and soft discard (allow other traps to overwrite this trap).
3214  * Access: RW
3215  *
3216  * Note: Must be set to 0 (forward) for event trap IDs, as they are already
3217  * addressed to the CPU.
3218  */
3219 MLXSW_ITEM32(reg, hpkt, action, 0x00, 20, 3);
3220
3221 /* reg_hpkt_trap_group
3222  * Trap group to associate the trap with.
3223  * Access: RW
3224  */
3225 MLXSW_ITEM32(reg, hpkt, trap_group, 0x00, 12, 6);
3226
3227 /* reg_hpkt_trap_id
3228  * Trap ID.
3229  * Access: Index
3230  *
3231  * Note: A trap ID can only be associated with a single trap group. The device
3232  * will associate the trap ID with the last trap group configured.
3233  */
3234 MLXSW_ITEM32(reg, hpkt, trap_id, 0x00, 0, 9);
3235
3236 enum {
3237         MLXSW_REG_HPKT_CTRL_PACKET_DEFAULT,
3238         MLXSW_REG_HPKT_CTRL_PACKET_NO_BUFFER,
3239         MLXSW_REG_HPKT_CTRL_PACKET_USE_BUFFER,
3240 };
3241
3242 /* reg_hpkt_ctrl
3243  * Configure dedicated buffer resources for control packets.
3244  * 0 - Keep factory defaults.
3245  * 1 - Do not use control buffer for this trap ID.
3246  * 2 - Use control buffer for this trap ID.
3247  * Access: RW
3248  */
3249 MLXSW_ITEM32(reg, hpkt, ctrl, 0x04, 16, 2);
3250
3251 static inline void mlxsw_reg_hpkt_pack(char *payload, u8 action, u16 trap_id)
3252 {
3253         enum mlxsw_reg_htgt_trap_group trap_group;
3254
3255         MLXSW_REG_ZERO(hpkt, payload);
3256         mlxsw_reg_hpkt_ack_set(payload, MLXSW_REG_HPKT_ACK_NOT_REQUIRED);
3257         mlxsw_reg_hpkt_action_set(payload, action);
3258         switch (trap_id) {
3259         case MLXSW_TRAP_ID_ETHEMAD:
3260         case MLXSW_TRAP_ID_PUDE:
3261                 trap_group = MLXSW_REG_HTGT_TRAP_GROUP_EMAD;
3262                 break;
3263         default:
3264                 trap_group = MLXSW_REG_HTGT_TRAP_GROUP_RX;
3265                 break;
3266         }
3267         mlxsw_reg_hpkt_trap_group_set(payload, trap_group);
3268         mlxsw_reg_hpkt_trap_id_set(payload, trap_id);
3269         mlxsw_reg_hpkt_ctrl_set(payload, MLXSW_REG_HPKT_CTRL_PACKET_DEFAULT);
3270 }
3271
3272 /* RGCR - Router General Configuration Register
3273  * --------------------------------------------
3274  * The register is used for setting up the router configuration.
3275  */
3276 #define MLXSW_REG_RGCR_ID 0x8001
3277 #define MLXSW_REG_RGCR_LEN 0x28
3278
3279 static const struct mlxsw_reg_info mlxsw_reg_rgcr = {
3280         .id = MLXSW_REG_RGCR_ID,
3281         .len = MLXSW_REG_RGCR_LEN,
3282 };
3283
3284 /* reg_rgcr_ipv4_en
3285  * IPv4 router enable.
3286  * Access: RW
3287  */
3288 MLXSW_ITEM32(reg, rgcr, ipv4_en, 0x00, 31, 1);
3289
3290 /* reg_rgcr_ipv6_en
3291  * IPv6 router enable.
3292  * Access: RW
3293  */
3294 MLXSW_ITEM32(reg, rgcr, ipv6_en, 0x00, 30, 1);
3295
3296 /* reg_rgcr_max_router_interfaces
3297  * Defines the maximum number of active router interfaces for all virtual
3298  * routers.
3299  * Access: RW
3300  */
3301 MLXSW_ITEM32(reg, rgcr, max_router_interfaces, 0x10, 0, 16);
3302
3303 /* reg_rgcr_usp
3304  * Update switch priority and packet color.
3305  * 0 - Preserve the value of Switch Priority and packet color.
3306  * 1 - Recalculate the value of Switch Priority and packet color.
3307  * Access: RW
3308  *
3309  * Note: Not supported by SwitchX and SwitchX-2.
3310  */
3311 MLXSW_ITEM32(reg, rgcr, usp, 0x18, 20, 1);
3312
3313 /* reg_rgcr_pcp_rw
3314  * Indicates how to handle the pcp_rewrite_en value:
3315  * 0 - Preserve the value of pcp_rewrite_en.
3316  * 2 - Disable PCP rewrite.
3317  * 3 - Enable PCP rewrite.
3318  * Access: RW
3319  *
3320  * Note: Not supported by SwitchX and SwitchX-2.
3321  */
3322 MLXSW_ITEM32(reg, rgcr, pcp_rw, 0x18, 16, 2);
3323
3324 /* reg_rgcr_activity_dis
3325  * Activity disable:
3326  * 0 - Activity will be set when an entry is hit (default).
3327  * 1 - Activity will not be set when an entry is hit.
3328  *
3329  * Bit 0 - Disable activity bit in Router Algorithmic LPM Unicast Entry
3330  * (RALUE).
3331  * Bit 1 - Disable activity bit in Router Algorithmic LPM Unicast Host
3332  * Entry (RAUHT).
3333  * Bits 2:7 are reserved.
3334  * Access: RW
3335  *
3336  * Note: Not supported by SwitchX, SwitchX-2 and Switch-IB.
3337  */
3338 MLXSW_ITEM32(reg, rgcr, activity_dis, 0x20, 0, 8);
3339
3340 static inline void mlxsw_reg_rgcr_pack(char *payload, bool ipv4_en)
3341 {
3342         MLXSW_REG_ZERO(rgcr, payload);
3343         mlxsw_reg_rgcr_ipv4_en_set(payload, ipv4_en);
3344 }
3345
3346 /* RITR - Router Interface Table Register
3347  * --------------------------------------
3348  * The register is used to configure the router interface table.
3349  */
3350 #define MLXSW_REG_RITR_ID 0x8002
3351 #define MLXSW_REG_RITR_LEN 0x40
3352
3353 static const struct mlxsw_reg_info mlxsw_reg_ritr = {
3354         .id = MLXSW_REG_RITR_ID,
3355         .len = MLXSW_REG_RITR_LEN,
3356 };
3357
3358 /* reg_ritr_enable
3359  * Enables routing on the router interface.
3360  * Access: RW
3361  */
3362 MLXSW_ITEM32(reg, ritr, enable, 0x00, 31, 1);
3363
3364 /* reg_ritr_ipv4
3365  * IPv4 routing enable. Enables routing of IPv4 traffic on the router
3366  * interface.
3367  * Access: RW
3368  */
3369 MLXSW_ITEM32(reg, ritr, ipv4, 0x00, 29, 1);
3370
3371 /* reg_ritr_ipv6
3372  * IPv6 routing enable. Enables routing of IPv6 traffic on the router
3373  * interface.
3374  * Access: RW
3375  */
3376 MLXSW_ITEM32(reg, ritr, ipv6, 0x00, 28, 1);
3377
3378 enum mlxsw_reg_ritr_if_type {
3379         MLXSW_REG_RITR_VLAN_IF,
3380         MLXSW_REG_RITR_FID_IF,
3381         MLXSW_REG_RITR_SP_IF,
3382 };
3383
3384 /* reg_ritr_type
3385  * Router interface type.
3386  * 0 - VLAN interface.
3387  * 1 - FID interface.
3388  * 2 - Sub-port interface.
3389  * Access: RW
3390  */
3391 MLXSW_ITEM32(reg, ritr, type, 0x00, 23, 3);
3392
3393 enum {
3394         MLXSW_REG_RITR_RIF_CREATE,
3395         MLXSW_REG_RITR_RIF_DEL,
3396 };
3397
3398 /* reg_ritr_op
3399  * Opcode:
3400  * 0 - Create or edit RIF.
3401  * 1 - Delete RIF.
3402  * Reserved for SwitchX-2. For Spectrum, editing of interface properties
3403  * is not supported. An interface must be deleted and re-created in order
3404  * to update properties.
3405  * Access: WO
3406  */
3407 MLXSW_ITEM32(reg, ritr, op, 0x00, 20, 2);
3408
3409 /* reg_ritr_rif
3410  * Router interface index. A pointer to the Router Interface Table.
3411  * Access: Index
3412  */
3413 MLXSW_ITEM32(reg, ritr, rif, 0x00, 0, 16);
3414
3415 /* reg_ritr_ipv4_fe
3416  * IPv4 Forwarding Enable.
3417  * Enables routing of IPv4 traffic on the router interface. When disabled,
3418  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
3419  * Not supported in SwitchX-2.
3420  * Access: RW
3421  */
3422 MLXSW_ITEM32(reg, ritr, ipv4_fe, 0x04, 29, 1);
3423
3424 /* reg_ritr_ipv6_fe
3425  * IPv6 Forwarding Enable.
3426  * Enables routing of IPv6 traffic on the router interface. When disabled,
3427  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
3428  * Not supported in SwitchX-2.
3429  * Access: RW
3430  */
3431 MLXSW_ITEM32(reg, ritr, ipv6_fe, 0x04, 28, 1);
3432
3433 /* reg_ritr_lb_en
3434  * Loop-back filter enable for unicast packets.
3435  * If the flag is set then loop-back filter for unicast packets is
3436  * implemented on the RIF. Multicast packets are always subject to
3437  * loop-back filtering.
3438  * Access: RW
3439  */
3440 MLXSW_ITEM32(reg, ritr, lb_en, 0x04, 24, 1);
3441
3442 /* reg_ritr_virtual_router
3443  * Virtual router ID associated with the router interface.
3444  * Access: RW
3445  */
3446 MLXSW_ITEM32(reg, ritr, virtual_router, 0x04, 0, 16);
3447
3448 /* reg_ritr_mtu
3449  * Router interface MTU.
3450  * Access: RW
3451  */
3452 MLXSW_ITEM32(reg, ritr, mtu, 0x34, 0, 16);
3453
3454 /* reg_ritr_if_swid
3455  * Switch partition ID.
3456  * Access: RW
3457  */
3458 MLXSW_ITEM32(reg, ritr, if_swid, 0x08, 24, 8);
3459
3460 /* reg_ritr_if_mac
3461  * Router interface MAC address.
3462  * In Spectrum, all MAC addresses must have the same 38 MSBits.
3463  * Access: RW
3464  */
3465 MLXSW_ITEM_BUF(reg, ritr, if_mac, 0x12, 6);
3466
3467 /* VLAN Interface */
3468
3469 /* reg_ritr_vlan_if_vid
3470  * VLAN ID.
3471  * Access: RW
3472  */
3473 MLXSW_ITEM32(reg, ritr, vlan_if_vid, 0x08, 0, 12);
3474
3475 /* FID Interface */
3476
3477 /* reg_ritr_fid_if_fid
3478  * Filtering ID. Used to connect a bridge to the router. Only FIDs from
3479  * the vFID range are supported.
3480  * Access: RW
3481  */
3482 MLXSW_ITEM32(reg, ritr, fid_if_fid, 0x08, 0, 16);
3483
3484 static inline void mlxsw_reg_ritr_fid_set(char *payload,
3485                                           enum mlxsw_reg_ritr_if_type rif_type,
3486                                           u16 fid)
3487 {
3488         if (rif_type == MLXSW_REG_RITR_FID_IF)
3489                 mlxsw_reg_ritr_fid_if_fid_set(payload, fid);
3490         else
3491                 mlxsw_reg_ritr_vlan_if_vid_set(payload, fid);
3492 }
3493
3494 /* Sub-port Interface */
3495
3496 /* reg_ritr_sp_if_lag
3497  * LAG indication. When this bit is set the system_port field holds the
3498  * LAG identifier.
3499  * Access: RW
3500  */
3501 MLXSW_ITEM32(reg, ritr, sp_if_lag, 0x08, 24, 1);
3502
3503 /* reg_ritr_sp_system_port
3504  * Port unique indentifier. When lag bit is set, this field holds the
3505  * lag_id in bits 0:9.
3506  * Access: RW
3507  */
3508 MLXSW_ITEM32(reg, ritr, sp_if_system_port, 0x08, 0, 16);
3509
3510 /* reg_ritr_sp_if_vid
3511  * VLAN ID.
3512  * Access: RW
3513  */
3514 MLXSW_ITEM32(reg, ritr, sp_if_vid, 0x18, 0, 12);
3515
3516 static inline void mlxsw_reg_ritr_rif_pack(char *payload, u16 rif)
3517 {
3518         MLXSW_REG_ZERO(ritr, payload);
3519         mlxsw_reg_ritr_rif_set(payload, rif);
3520 }
3521
3522 static inline void mlxsw_reg_ritr_sp_if_pack(char *payload, bool lag,
3523                                              u16 system_port, u16 vid)
3524 {
3525         mlxsw_reg_ritr_sp_if_lag_set(payload, lag);
3526         mlxsw_reg_ritr_sp_if_system_port_set(payload, system_port);
3527         mlxsw_reg_ritr_sp_if_vid_set(payload, vid);
3528 }
3529
3530 static inline void mlxsw_reg_ritr_pack(char *payload, bool enable,
3531                                        enum mlxsw_reg_ritr_if_type type,
3532                                        u16 rif, u16 mtu, const char *mac)
3533 {
3534         bool op = enable ? MLXSW_REG_RITR_RIF_CREATE : MLXSW_REG_RITR_RIF_DEL;
3535
3536         MLXSW_REG_ZERO(ritr, payload);
3537         mlxsw_reg_ritr_enable_set(payload, enable);
3538         mlxsw_reg_ritr_ipv4_set(payload, 1);
3539         mlxsw_reg_ritr_type_set(payload, type);
3540         mlxsw_reg_ritr_op_set(payload, op);
3541         mlxsw_reg_ritr_rif_set(payload, rif);
3542         mlxsw_reg_ritr_ipv4_fe_set(payload, 1);
3543         mlxsw_reg_ritr_lb_en_set(payload, 1);
3544         mlxsw_reg_ritr_mtu_set(payload, mtu);
3545         mlxsw_reg_ritr_if_mac_memcpy_to(payload, mac);
3546 }
3547
3548 /* RATR - Router Adjacency Table Register
3549  * --------------------------------------
3550  * The RATR register is used to configure the Router Adjacency (next-hop)
3551  * Table.
3552  */
3553 #define MLXSW_REG_RATR_ID 0x8008
3554 #define MLXSW_REG_RATR_LEN 0x2C
3555
3556 static const struct mlxsw_reg_info mlxsw_reg_ratr = {
3557         .id = MLXSW_REG_RATR_ID,
3558         .len = MLXSW_REG_RATR_LEN,
3559 };
3560
3561 enum mlxsw_reg_ratr_op {
3562         /* Read */
3563         MLXSW_REG_RATR_OP_QUERY_READ = 0,
3564         /* Read and clear activity */
3565         MLXSW_REG_RATR_OP_QUERY_READ_CLEAR = 2,
3566         /* Write Adjacency entry */
3567         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY = 1,
3568         /* Write Adjacency entry only if the activity is cleared.
3569          * The write may not succeed if the activity is set. There is not
3570          * direct feedback if the write has succeeded or not, however
3571          * the get will reveal the actual entry (SW can compare the get
3572          * response to the set command).
3573          */
3574         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY_ON_ACTIVITY = 3,
3575 };
3576
3577 /* reg_ratr_op
3578  * Note that Write operation may also be used for updating
3579  * counter_set_type and counter_index. In this case all other
3580  * fields must not be updated.
3581  * Access: OP
3582  */
3583 MLXSW_ITEM32(reg, ratr, op, 0x00, 28, 4);
3584
3585 /* reg_ratr_v
3586  * Valid bit. Indicates if the adjacency entry is valid.
3587  * Note: the device may need some time before reusing an invalidated
3588  * entry. During this time the entry can not be reused. It is
3589  * recommended to use another entry before reusing an invalidated
3590  * entry (e.g. software can put it at the end of the list for
3591  * reusing). Trying to access an invalidated entry not yet cleared
3592  * by the device results with failure indicating "Try Again" status.
3593  * When valid is '0' then egress_router_interface,trap_action,
3594  * adjacency_parameters and counters are reserved
3595  * Access: RW
3596  */
3597 MLXSW_ITEM32(reg, ratr, v, 0x00, 24, 1);
3598
3599 /* reg_ratr_a
3600  * Activity. Set for new entries. Set if a packet lookup has hit on
3601  * the specific entry. To clear the a bit, use "clear activity".
3602  * Access: RO
3603  */
3604 MLXSW_ITEM32(reg, ratr, a, 0x00, 16, 1);
3605
3606 /* reg_ratr_adjacency_index_low
3607  * Bits 15:0 of index into the adjacency table.
3608  * For SwitchX and SwitchX-2, the adjacency table is linear and
3609  * used for adjacency entries only.
3610  * For Spectrum, the index is to the KVD linear.
3611  * Access: Index
3612  */
3613 MLXSW_ITEM32(reg, ratr, adjacency_index_low, 0x04, 0, 16);
3614
3615 /* reg_ratr_egress_router_interface
3616  * Range is 0 .. cap_max_router_interfaces - 1
3617  * Access: RW
3618  */
3619 MLXSW_ITEM32(reg, ratr, egress_router_interface, 0x08, 0, 16);
3620
3621 enum mlxsw_reg_ratr_trap_action {
3622         MLXSW_REG_RATR_TRAP_ACTION_NOP,
3623         MLXSW_REG_RATR_TRAP_ACTION_TRAP,
3624         MLXSW_REG_RATR_TRAP_ACTION_MIRROR_TO_CPU,
3625         MLXSW_REG_RATR_TRAP_ACTION_MIRROR,
3626         MLXSW_REG_RATR_TRAP_ACTION_DISCARD_ERRORS,
3627 };
3628
3629 /* reg_ratr_trap_action
3630  * see mlxsw_reg_ratr_trap_action
3631  * Access: RW
3632  */
3633 MLXSW_ITEM32(reg, ratr, trap_action, 0x0C, 28, 4);
3634
3635 enum mlxsw_reg_ratr_trap_id {
3636         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS0 = 0,
3637         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS1 = 1,
3638 };
3639
3640 /* reg_ratr_adjacency_index_high
3641  * Bits 23:16 of the adjacency_index.
3642  * Access: Index
3643  */
3644 MLXSW_ITEM32(reg, ratr, adjacency_index_high, 0x0C, 16, 8);
3645
3646 /* reg_ratr_trap_id
3647  * Trap ID to be reported to CPU.
3648  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
3649  * For trap_action of NOP, MIRROR and DISCARD_ERROR
3650  * Access: RW
3651  */
3652 MLXSW_ITEM32(reg, ratr, trap_id, 0x0C, 0, 8);
3653
3654 /* reg_ratr_eth_destination_mac
3655  * MAC address of the destination next-hop.
3656  * Access: RW
3657  */
3658 MLXSW_ITEM_BUF(reg, ratr, eth_destination_mac, 0x12, 6);
3659
3660 static inline void
3661 mlxsw_reg_ratr_pack(char *payload,
3662                     enum mlxsw_reg_ratr_op op, bool valid,
3663                     u32 adjacency_index, u16 egress_rif)
3664 {
3665         MLXSW_REG_ZERO(ratr, payload);
3666         mlxsw_reg_ratr_op_set(payload, op);
3667         mlxsw_reg_ratr_v_set(payload, valid);
3668         mlxsw_reg_ratr_adjacency_index_low_set(payload, adjacency_index);
3669         mlxsw_reg_ratr_adjacency_index_high_set(payload, adjacency_index >> 16);
3670         mlxsw_reg_ratr_egress_router_interface_set(payload, egress_rif);
3671 }
3672
3673 static inline void mlxsw_reg_ratr_eth_entry_pack(char *payload,
3674                                                  const char *dest_mac)
3675 {
3676         mlxsw_reg_ratr_eth_destination_mac_memcpy_to(payload, dest_mac);
3677 }
3678
3679 /* RALTA - Router Algorithmic LPM Tree Allocation Register
3680  * -------------------------------------------------------
3681  * RALTA is used to allocate the LPM trees of the SHSPM method.
3682  */
3683 #define MLXSW_REG_RALTA_ID 0x8010
3684 #define MLXSW_REG_RALTA_LEN 0x04
3685
3686 static const struct mlxsw_reg_info mlxsw_reg_ralta = {
3687         .id = MLXSW_REG_RALTA_ID,
3688         .len = MLXSW_REG_RALTA_LEN,
3689 };
3690
3691 /* reg_ralta_op
3692  * opcode (valid for Write, must be 0 on Read)
3693  * 0 - allocate a tree
3694  * 1 - deallocate a tree
3695  * Access: OP
3696  */
3697 MLXSW_ITEM32(reg, ralta, op, 0x00, 28, 2);
3698
3699 enum mlxsw_reg_ralxx_protocol {
3700         MLXSW_REG_RALXX_PROTOCOL_IPV4,
3701         MLXSW_REG_RALXX_PROTOCOL_IPV6,
3702 };
3703
3704 /* reg_ralta_protocol
3705  * Protocol.
3706  * Deallocation opcode: Reserved.
3707  * Access: RW
3708  */
3709 MLXSW_ITEM32(reg, ralta, protocol, 0x00, 24, 4);
3710
3711 /* reg_ralta_tree_id
3712  * An identifier (numbered from 1..cap_shspm_max_trees-1) representing
3713  * the tree identifier (managed by software).
3714  * Note that tree_id 0 is allocated for a default-route tree.
3715  * Access: Index
3716  */
3717 MLXSW_ITEM32(reg, ralta, tree_id, 0x00, 0, 8);
3718
3719 static inline void mlxsw_reg_ralta_pack(char *payload, bool alloc,
3720                                         enum mlxsw_reg_ralxx_protocol protocol,
3721                                         u8 tree_id)
3722 {
3723         MLXSW_REG_ZERO(ralta, payload);
3724         mlxsw_reg_ralta_op_set(payload, !alloc);
3725         mlxsw_reg_ralta_protocol_set(payload, protocol);
3726         mlxsw_reg_ralta_tree_id_set(payload, tree_id);
3727 }
3728
3729 /* RALST - Router Algorithmic LPM Structure Tree Register
3730  * ------------------------------------------------------
3731  * RALST is used to set and query the structure of an LPM tree.
3732  * The structure of the tree must be sorted as a sorted binary tree, while
3733  * each node is a bin that is tagged as the length of the prefixes the lookup
3734  * will refer to. Therefore, bin X refers to a set of entries with prefixes
3735  * of X bits to match with the destination address. The bin 0 indicates
3736  * the default action, when there is no match of any prefix.
3737  */
3738 #define MLXSW_REG_RALST_ID 0x8011
3739 #define MLXSW_REG_RALST_LEN 0x104
3740
3741 static const struct mlxsw_reg_info mlxsw_reg_ralst = {
3742         .id = MLXSW_REG_RALST_ID,
3743         .len = MLXSW_REG_RALST_LEN,
3744 };
3745
3746 /* reg_ralst_root_bin
3747  * The bin number of the root bin.
3748  * 0<root_bin=<(length of IP address)
3749  * For a default-route tree configure 0xff
3750  * Access: RW
3751  */
3752 MLXSW_ITEM32(reg, ralst, root_bin, 0x00, 16, 8);
3753
3754 /* reg_ralst_tree_id
3755  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
3756  * Access: Index
3757  */
3758 MLXSW_ITEM32(reg, ralst, tree_id, 0x00, 0, 8);
3759
3760 #define MLXSW_REG_RALST_BIN_NO_CHILD 0xff
3761 #define MLXSW_REG_RALST_BIN_OFFSET 0x04
3762 #define MLXSW_REG_RALST_BIN_COUNT 128
3763
3764 /* reg_ralst_left_child_bin
3765  * Holding the children of the bin according to the stored tree's structure.
3766  * For trees composed of less than 4 blocks, the bins in excess are reserved.
3767  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
3768  * Access: RW
3769  */
3770 MLXSW_ITEM16_INDEXED(reg, ralst, left_child_bin, 0x04, 8, 8, 0x02, 0x00, false);
3771
3772 /* reg_ralst_right_child_bin
3773  * Holding the children of the bin according to the stored tree's structure.
3774  * For trees composed of less than 4 blocks, the bins in excess are reserved.
3775  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
3776  * Access: RW
3777  */
3778 MLXSW_ITEM16_INDEXED(reg, ralst, right_child_bin, 0x04, 0, 8, 0x02, 0x00,
3779                      false);
3780
3781 static inline void mlxsw_reg_ralst_pack(char *payload, u8 root_bin, u8 tree_id)
3782 {
3783         MLXSW_REG_ZERO(ralst, payload);
3784
3785         /* Initialize all bins to have no left or right child */
3786         memset(payload + MLXSW_REG_RALST_BIN_OFFSET,
3787                MLXSW_REG_RALST_BIN_NO_CHILD, MLXSW_REG_RALST_BIN_COUNT * 2);
3788
3789         mlxsw_reg_ralst_root_bin_set(payload, root_bin);
3790         mlxsw_reg_ralst_tree_id_set(payload, tree_id);
3791 }
3792
3793 static inline void mlxsw_reg_ralst_bin_pack(char *payload, u8 bin_number,
3794                                             u8 left_child_bin,
3795                                             u8 right_child_bin)
3796 {
3797         int bin_index = bin_number - 1;
3798
3799         mlxsw_reg_ralst_left_child_bin_set(payload, bin_index, left_child_bin);
3800         mlxsw_reg_ralst_right_child_bin_set(payload, bin_index,
3801                                             right_child_bin);
3802 }
3803
3804 /* RALTB - Router Algorithmic LPM Tree Binding Register
3805  * ----------------------------------------------------
3806  * RALTB is used to bind virtual router and protocol to an allocated LPM tree.
3807  */
3808 #define MLXSW_REG_RALTB_ID 0x8012
3809 #define MLXSW_REG_RALTB_LEN 0x04
3810
3811 static const struct mlxsw_reg_info mlxsw_reg_raltb = {
3812         .id = MLXSW_REG_RALTB_ID,
3813         .len = MLXSW_REG_RALTB_LEN,
3814 };
3815
3816 /* reg_raltb_virtual_router
3817  * Virtual Router ID
3818  * Range is 0..cap_max_virtual_routers-1
3819  * Access: Index
3820  */
3821 MLXSW_ITEM32(reg, raltb, virtual_router, 0x00, 16, 16);
3822
3823 /* reg_raltb_protocol
3824  * Protocol.
3825  * Access: Index
3826  */
3827 MLXSW_ITEM32(reg, raltb, protocol, 0x00, 12, 4);
3828
3829 /* reg_raltb_tree_id
3830  * Tree to be used for the {virtual_router, protocol}
3831  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
3832  * By default, all Unicast IPv4 and IPv6 are bound to tree_id 0.
3833  * Access: RW
3834  */
3835 MLXSW_ITEM32(reg, raltb, tree_id, 0x00, 0, 8);
3836
3837 static inline void mlxsw_reg_raltb_pack(char *payload, u16 virtual_router,
3838                                         enum mlxsw_reg_ralxx_protocol protocol,
3839                                         u8 tree_id)
3840 {
3841         MLXSW_REG_ZERO(raltb, payload);
3842         mlxsw_reg_raltb_virtual_router_set(payload, virtual_router);
3843         mlxsw_reg_raltb_protocol_set(payload, protocol);
3844         mlxsw_reg_raltb_tree_id_set(payload, tree_id);
3845 }
3846
3847 /* RALUE - Router Algorithmic LPM Unicast Entry Register
3848  * -----------------------------------------------------
3849  * RALUE is used to configure and query LPM entries that serve
3850  * the Unicast protocols.
3851  */
3852 #define MLXSW_REG_RALUE_ID 0x8013
3853 #define MLXSW_REG_RALUE_LEN 0x38
3854
3855 static const struct mlxsw_reg_info mlxsw_reg_ralue = {
3856         .id = MLXSW_REG_RALUE_ID,
3857         .len = MLXSW_REG_RALUE_LEN,
3858 };
3859
3860 /* reg_ralue_protocol
3861  * Protocol.
3862  * Access: Index
3863  */
3864 MLXSW_ITEM32(reg, ralue, protocol, 0x00, 24, 4);
3865
3866 enum mlxsw_reg_ralue_op {
3867         /* Read operation. If entry doesn't exist, the operation fails. */
3868         MLXSW_REG_RALUE_OP_QUERY_READ = 0,
3869         /* Clear on read operation. Used to read entry and
3870          * clear Activity bit.
3871          */
3872         MLXSW_REG_RALUE_OP_QUERY_CLEAR = 1,
3873         /* Write operation. Used to write a new entry to the table. All RW
3874          * fields are written for new entry. Activity bit is set
3875          * for new entries.
3876          */
3877         MLXSW_REG_RALUE_OP_WRITE_WRITE = 0,
3878         /* Update operation. Used to update an existing route entry and
3879          * only update the RW fields that are detailed in the field
3880          * op_u_mask. If entry doesn't exist, the operation fails.
3881          */
3882         MLXSW_REG_RALUE_OP_WRITE_UPDATE = 1,
3883         /* Clear activity. The Activity bit (the field a) is cleared
3884          * for the entry.
3885          */
3886         MLXSW_REG_RALUE_OP_WRITE_CLEAR = 2,
3887         /* Delete operation. Used to delete an existing entry. If entry
3888          * doesn't exist, the operation fails.
3889          */
3890         MLXSW_REG_RALUE_OP_WRITE_DELETE = 3,
3891 };
3892
3893 /* reg_ralue_op
3894  * Operation.
3895  * Access: OP
3896  */
3897 MLXSW_ITEM32(reg, ralue, op, 0x00, 20, 3);
3898
3899 /* reg_ralue_a
3900  * Activity. Set for new entries. Set if a packet lookup has hit on the
3901  * specific entry, only if the entry is a route. To clear the a bit, use
3902  * "clear activity" op.
3903  * Enabled by activity_dis in RGCR
3904  * Access: RO
3905  */
3906 MLXSW_ITEM32(reg, ralue, a, 0x00, 16, 1);
3907
3908 /* reg_ralue_virtual_router
3909  * Virtual Router ID
3910  * Range is 0..cap_max_virtual_routers-1
3911  * Access: Index
3912  */
3913 MLXSW_ITEM32(reg, ralue, virtual_router, 0x04, 16, 16);
3914
3915 #define MLXSW_REG_RALUE_OP_U_MASK_ENTRY_TYPE    BIT(0)
3916 #define MLXSW_REG_RALUE_OP_U_MASK_BMP_LEN       BIT(1)
3917 #define MLXSW_REG_RALUE_OP_U_MASK_ACTION        BIT(2)
3918
3919 /* reg_ralue_op_u_mask
3920  * opcode update mask.
3921  * On read operation, this field is reserved.
3922  * This field is valid for update opcode, otherwise - reserved.
3923  * This field is a bitmask of the fields that should be updated.
3924  * Access: WO
3925  */
3926 MLXSW_ITEM32(reg, ralue, op_u_mask, 0x04, 8, 3);
3927
3928 /* reg_ralue_prefix_len
3929  * Number of bits in the prefix of the LPM route.
3930  * Note that for IPv6 prefixes, if prefix_len>64 the entry consumes
3931  * two entries in the physical HW table.
3932  * Access: Index
3933  */
3934 MLXSW_ITEM32(reg, ralue, prefix_len, 0x08, 0, 8);
3935
3936 /* reg_ralue_dip*
3937  * The prefix of the route or of the marker that the object of the LPM
3938  * is compared with. The most significant bits of the dip are the prefix.
3939  * The list significant bits must be '0' if the prefix_len is smaller
3940  * than 128 for IPv6 or smaller than 32 for IPv4.
3941  * IPv4 address uses bits dip[31:0] and bits dip[127:32] are reserved.
3942  * Access: Index
3943  */
3944 MLXSW_ITEM32(reg, ralue, dip4, 0x18, 0, 32);
3945
3946 enum mlxsw_reg_ralue_entry_type {
3947         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_ENTRY = 1,
3948         MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY = 2,
3949         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_AND_ROUTE_ENTRY = 3,
3950 };
3951
3952 /* reg_ralue_entry_type
3953  * Entry type.
3954  * Note - for Marker entries, the action_type and action fields are reserved.
3955  * Access: RW
3956  */
3957 MLXSW_ITEM32(reg, ralue, entry_type, 0x1C, 30, 2);
3958
3959 /* reg_ralue_bmp_len
3960  * The best match prefix length in the case that there is no match for
3961  * longer prefixes.
3962  * If (entry_type != MARKER_ENTRY), bmp_len must be equal to prefix_len
3963  * Note for any update operation with entry_type modification this
3964  * field must be set.
3965  * Access: RW
3966  */
3967 MLXSW_ITEM32(reg, ralue, bmp_len, 0x1C, 16, 8);
3968
3969 enum mlxsw_reg_ralue_action_type {
3970         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE,
3971         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL,
3972         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME,
3973 };
3974
3975 /* reg_ralue_action_type
3976  * Action Type
3977  * Indicates how the IP address is connected.
3978  * It can be connected to a local subnet through local_erif or can be
3979  * on a remote subnet connected through a next-hop router,
3980  * or transmitted to the CPU.
3981  * Reserved when entry_type = MARKER_ENTRY
3982  * Access: RW
3983  */
3984 MLXSW_ITEM32(reg, ralue, action_type, 0x1C, 0, 2);
3985
3986 enum mlxsw_reg_ralue_trap_action {
3987         MLXSW_REG_RALUE_TRAP_ACTION_NOP,
3988         MLXSW_REG_RALUE_TRAP_ACTION_TRAP,
3989         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR_TO_CPU,
3990         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR,
3991         MLXSW_REG_RALUE_TRAP_ACTION_DISCARD_ERROR,
3992 };
3993
3994 /* reg_ralue_trap_action
3995  * Trap action.
3996  * For IP2ME action, only NOP and MIRROR are possible.
3997  * Access: RW
3998  */
3999 MLXSW_ITEM32(reg, ralue, trap_action, 0x20, 28, 4);
4000
4001 /* reg_ralue_trap_id
4002  * Trap ID to be reported to CPU.
4003  * Trap ID is RTR_INGRESS0 or RTR_INGRESS1.
4004  * For trap_action of NOP, MIRROR and DISCARD_ERROR, trap_id is reserved.
4005  * Access: RW
4006  */
4007 MLXSW_ITEM32(reg, ralue, trap_id, 0x20, 0, 9);
4008
4009 /* reg_ralue_adjacency_index
4010  * Points to the first entry of the group-based ECMP.
4011  * Only relevant in case of REMOTE action.
4012  * Access: RW
4013  */
4014 MLXSW_ITEM32(reg, ralue, adjacency_index, 0x24, 0, 24);
4015
4016 /* reg_ralue_ecmp_size
4017  * Amount of sequential entries starting
4018  * from the adjacency_index (the number of ECMPs).
4019  * The valid range is 1-64, 512, 1024, 2048 and 4096.
4020  * Reserved when trap_action is TRAP or DISCARD_ERROR.
4021  * Only relevant in case of REMOTE action.
4022  * Access: RW
4023  */
4024 MLXSW_ITEM32(reg, ralue, ecmp_size, 0x28, 0, 13);
4025
4026 /* reg_ralue_local_erif
4027  * Egress Router Interface.
4028  * Only relevant in case of LOCAL action.
4029  * Access: RW
4030  */
4031 MLXSW_ITEM32(reg, ralue, local_erif, 0x24, 0, 16);
4032
4033 /* reg_ralue_v
4034  * Valid bit for the tunnel_ptr field.
4035  * If valid = 0 then trap to CPU as IP2ME trap ID.
4036  * If valid = 1 and the packet format allows NVE or IPinIP tunnel
4037  * decapsulation then tunnel decapsulation is done.
4038  * If valid = 1 and packet format does not allow NVE or IPinIP tunnel
4039  * decapsulation then trap as IP2ME trap ID.
4040  * Only relevant in case of IP2ME action.
4041  * Access: RW
4042  */
4043 MLXSW_ITEM32(reg, ralue, v, 0x24, 31, 1);
4044
4045 /* reg_ralue_tunnel_ptr
4046  * Tunnel Pointer for NVE or IPinIP tunnel decapsulation.
4047  * For Spectrum, pointer to KVD Linear.
4048  * Only relevant in case of IP2ME action.
4049  * Access: RW
4050  */
4051 MLXSW_ITEM32(reg, ralue, tunnel_ptr, 0x24, 0, 24);
4052
4053 static inline void mlxsw_reg_ralue_pack(char *payload,
4054                                         enum mlxsw_reg_ralxx_protocol protocol,
4055                                         enum mlxsw_reg_ralue_op op,
4056                                         u16 virtual_router, u8 prefix_len)
4057 {
4058         MLXSW_REG_ZERO(ralue, payload);
4059         mlxsw_reg_ralue_protocol_set(payload, protocol);
4060         mlxsw_reg_ralue_op_set(payload, op);
4061         mlxsw_reg_ralue_virtual_router_set(payload, virtual_router);
4062         mlxsw_reg_ralue_prefix_len_set(payload, prefix_len);
4063         mlxsw_reg_ralue_entry_type_set(payload,
4064                                        MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY);
4065         mlxsw_reg_ralue_bmp_len_set(payload, prefix_len);
4066 }
4067
4068 static inline void mlxsw_reg_ralue_pack4(char *payload,
4069                                          enum mlxsw_reg_ralxx_protocol protocol,
4070                                          enum mlxsw_reg_ralue_op op,
4071                                          u16 virtual_router, u8 prefix_len,
4072                                          u32 dip)
4073 {
4074         mlxsw_reg_ralue_pack(payload, protocol, op, virtual_router, prefix_len);
4075         mlxsw_reg_ralue_dip4_set(payload, dip);
4076 }
4077
4078 static inline void
4079 mlxsw_reg_ralue_act_remote_pack(char *payload,
4080                                 enum mlxsw_reg_ralue_trap_action trap_action,
4081                                 u16 trap_id, u32 adjacency_index, u16 ecmp_size)
4082 {
4083         mlxsw_reg_ralue_action_type_set(payload,
4084                                         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE);
4085         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
4086         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
4087         mlxsw_reg_ralue_adjacency_index_set(payload, adjacency_index);
4088         mlxsw_reg_ralue_ecmp_size_set(payload, ecmp_size);
4089 }
4090
4091 static inline void
4092 mlxsw_reg_ralue_act_local_pack(char *payload,
4093                                enum mlxsw_reg_ralue_trap_action trap_action,
4094                                u16 trap_id, u16 local_erif)
4095 {
4096         mlxsw_reg_ralue_action_type_set(payload,
4097                                         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL);
4098         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
4099         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
4100         mlxsw_reg_ralue_local_erif_set(payload, local_erif);
4101 }
4102
4103 static inline void
4104 mlxsw_reg_ralue_act_ip2me_pack(char *payload)
4105 {
4106         mlxsw_reg_ralue_action_type_set(payload,
4107                                         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME);
4108 }
4109
4110 /* RAUHT - Router Algorithmic LPM Unicast Host Table Register
4111  * ----------------------------------------------------------
4112  * The RAUHT register is used to configure and query the Unicast Host table in
4113  * devices that implement the Algorithmic LPM.
4114  */
4115 #define MLXSW_REG_RAUHT_ID 0x8014
4116 #define MLXSW_REG_RAUHT_LEN 0x74
4117
4118 static const struct mlxsw_reg_info mlxsw_reg_rauht = {
4119         .id = MLXSW_REG_RAUHT_ID,
4120         .len = MLXSW_REG_RAUHT_LEN,
4121 };
4122
4123 enum mlxsw_reg_rauht_type {
4124         MLXSW_REG_RAUHT_TYPE_IPV4,
4125         MLXSW_REG_RAUHT_TYPE_IPV6,
4126 };
4127
4128 /* reg_rauht_type
4129  * Access: Index
4130  */
4131 MLXSW_ITEM32(reg, rauht, type, 0x00, 24, 2);
4132
4133 enum mlxsw_reg_rauht_op {
4134         MLXSW_REG_RAUHT_OP_QUERY_READ = 0,
4135         /* Read operation */
4136         MLXSW_REG_RAUHT_OP_QUERY_CLEAR_ON_READ = 1,
4137         /* Clear on read operation. Used to read entry and clear
4138          * activity bit.
4139          */
4140         MLXSW_REG_RAUHT_OP_WRITE_ADD = 0,
4141         /* Add. Used to write a new entry to the table. All R/W fields are
4142          * relevant for new entry. Activity bit is set for new entries.
4143          */
4144         MLXSW_REG_RAUHT_OP_WRITE_UPDATE = 1,
4145         /* Update action. Used to update an existing route entry and
4146          * only update the following fields:
4147          * trap_action, trap_id, mac, counter_set_type, counter_index
4148          */
4149         MLXSW_REG_RAUHT_OP_WRITE_CLEAR_ACTIVITY = 2,
4150         /* Clear activity. A bit is cleared for the entry. */
4151         MLXSW_REG_RAUHT_OP_WRITE_DELETE = 3,
4152         /* Delete entry */
4153         MLXSW_REG_RAUHT_OP_WRITE_DELETE_ALL = 4,
4154         /* Delete all host entries on a RIF. In this command, dip
4155          * field is reserved.
4156          */
4157 };
4158
4159 /* reg_rauht_op
4160  * Access: OP
4161  */
4162 MLXSW_ITEM32(reg, rauht, op, 0x00, 20, 3);
4163
4164 /* reg_rauht_a
4165  * Activity. Set for new entries. Set if a packet lookup has hit on
4166  * the specific entry.
4167  * To clear the a bit, use "clear activity" op.
4168  * Enabled by activity_dis in RGCR
4169  * Access: RO
4170  */
4171 MLXSW_ITEM32(reg, rauht, a, 0x00, 16, 1);
4172
4173 /* reg_rauht_rif
4174  * Router Interface
4175  * Access: Index
4176  */
4177 MLXSW_ITEM32(reg, rauht, rif, 0x00, 0, 16);
4178
4179 /* reg_rauht_dip*
4180  * Destination address.
4181  * Access: Index
4182  */
4183 MLXSW_ITEM32(reg, rauht, dip4, 0x1C, 0x0, 32);
4184
4185 enum mlxsw_reg_rauht_trap_action {
4186         MLXSW_REG_RAUHT_TRAP_ACTION_NOP,
4187         MLXSW_REG_RAUHT_TRAP_ACTION_TRAP,
4188         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR_TO_CPU,
4189         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR,
4190         MLXSW_REG_RAUHT_TRAP_ACTION_DISCARD_ERRORS,
4191 };
4192
4193 /* reg_rauht_trap_action
4194  * Access: RW
4195  */
4196 MLXSW_ITEM32(reg, rauht, trap_action, 0x60, 28, 4);
4197
4198 enum mlxsw_reg_rauht_trap_id {
4199         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS0,
4200         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS1,
4201 };
4202
4203 /* reg_rauht_trap_id
4204  * Trap ID to be reported to CPU.
4205  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
4206  * For trap_action of NOP, MIRROR and DISCARD_ERROR,
4207  * trap_id is reserved.
4208  * Access: RW
4209  */
4210 MLXSW_ITEM32(reg, rauht, trap_id, 0x60, 0, 9);
4211
4212 /* reg_rauht_counter_set_type
4213  * Counter set type for flow counters
4214  * Access: RW
4215  */
4216 MLXSW_ITEM32(reg, rauht, counter_set_type, 0x68, 24, 8);
4217
4218 /* reg_rauht_counter_index
4219  * Counter index for flow counters
4220  * Access: RW
4221  */
4222 MLXSW_ITEM32(reg, rauht, counter_index, 0x68, 0, 24);
4223
4224 /* reg_rauht_mac
4225  * MAC address.
4226  * Access: RW
4227  */
4228 MLXSW_ITEM_BUF(reg, rauht, mac, 0x6E, 6);
4229
4230 static inline void mlxsw_reg_rauht_pack(char *payload,
4231                                         enum mlxsw_reg_rauht_op op, u16 rif,
4232                                         const char *mac)
4233 {
4234         MLXSW_REG_ZERO(rauht, payload);
4235         mlxsw_reg_rauht_op_set(payload, op);
4236         mlxsw_reg_rauht_rif_set(payload, rif);
4237         mlxsw_reg_rauht_mac_memcpy_to(payload, mac);
4238 }
4239
4240 static inline void mlxsw_reg_rauht_pack4(char *payload,
4241                                          enum mlxsw_reg_rauht_op op, u16 rif,
4242                                          const char *mac, u32 dip)
4243 {
4244         mlxsw_reg_rauht_pack(payload, op, rif, mac);
4245         mlxsw_reg_rauht_dip4_set(payload, dip);
4246 }
4247
4248 /* RALEU - Router Algorithmic LPM ECMP Update Register
4249  * ---------------------------------------------------
4250  * The register enables updating the ECMP section in the action for multiple
4251  * LPM Unicast entries in a single operation. The update is executed to
4252  * all entries of a {virtual router, protocol} tuple using the same ECMP group.
4253  */
4254 #define MLXSW_REG_RALEU_ID 0x8015
4255 #define MLXSW_REG_RALEU_LEN 0x28
4256
4257 static const struct mlxsw_reg_info mlxsw_reg_raleu = {
4258         .id = MLXSW_REG_RALEU_ID,
4259         .len = MLXSW_REG_RALEU_LEN,
4260 };
4261
4262 /* reg_raleu_protocol
4263  * Protocol.
4264  * Access: Index
4265  */
4266 MLXSW_ITEM32(reg, raleu, protocol, 0x00, 24, 4);
4267
4268 /* reg_raleu_virtual_router
4269  * Virtual Router ID
4270  * Range is 0..cap_max_virtual_routers-1
4271  * Access: Index
4272  */
4273 MLXSW_ITEM32(reg, raleu, virtual_router, 0x00, 0, 16);
4274
4275 /* reg_raleu_adjacency_index
4276  * Adjacency Index used for matching on the existing entries.
4277  * Access: Index
4278  */
4279 MLXSW_ITEM32(reg, raleu, adjacency_index, 0x10, 0, 24);
4280
4281 /* reg_raleu_ecmp_size
4282  * ECMP Size used for matching on the existing entries.
4283  * Access: Index
4284  */
4285 MLXSW_ITEM32(reg, raleu, ecmp_size, 0x14, 0, 13);
4286
4287 /* reg_raleu_new_adjacency_index
4288  * New Adjacency Index.
4289  * Access: WO
4290  */
4291 MLXSW_ITEM32(reg, raleu, new_adjacency_index, 0x20, 0, 24);
4292
4293 /* reg_raleu_new_ecmp_size
4294  * New ECMP Size.
4295  * Access: WO
4296  */
4297 MLXSW_ITEM32(reg, raleu, new_ecmp_size, 0x24, 0, 13);
4298
4299 static inline void mlxsw_reg_raleu_pack(char *payload,
4300                                         enum mlxsw_reg_ralxx_protocol protocol,
4301                                         u16 virtual_router,
4302                                         u32 adjacency_index, u16 ecmp_size,
4303                                         u32 new_adjacency_index,
4304                                         u16 new_ecmp_size)
4305 {
4306         MLXSW_REG_ZERO(raleu, payload);
4307         mlxsw_reg_raleu_protocol_set(payload, protocol);
4308         mlxsw_reg_raleu_virtual_router_set(payload, virtual_router);
4309         mlxsw_reg_raleu_adjacency_index_set(payload, adjacency_index);
4310         mlxsw_reg_raleu_ecmp_size_set(payload, ecmp_size);
4311         mlxsw_reg_raleu_new_adjacency_index_set(payload, new_adjacency_index);
4312         mlxsw_reg_raleu_new_ecmp_size_set(payload, new_ecmp_size);
4313 }
4314
4315 /* RAUHTD - Router Algorithmic LPM Unicast Host Table Dump Register
4316  * ----------------------------------------------------------------
4317  * The RAUHTD register allows dumping entries from the Router Unicast Host
4318  * Table. For a given session an entry is dumped no more than one time. The
4319  * first RAUHTD access after reset is a new session. A session ends when the
4320  * num_rec response is smaller than num_rec request or for IPv4 when the
4321  * num_entries is smaller than 4. The clear activity affect the current session
4322  * or the last session if a new session has not started.
4323  */
4324 #define MLXSW_REG_RAUHTD_ID 0x8018
4325 #define MLXSW_REG_RAUHTD_BASE_LEN 0x20
4326 #define MLXSW_REG_RAUHTD_REC_LEN 0x20
4327 #define MLXSW_REG_RAUHTD_REC_MAX_NUM 32
4328 #define MLXSW_REG_RAUHTD_LEN (MLXSW_REG_RAUHTD_BASE_LEN + \
4329                 MLXSW_REG_RAUHTD_REC_MAX_NUM * MLXSW_REG_RAUHTD_REC_LEN)
4330 #define MLXSW_REG_RAUHTD_IPV4_ENT_PER_REC 4
4331
4332 static const struct mlxsw_reg_info mlxsw_reg_rauhtd = {
4333         .id = MLXSW_REG_RAUHTD_ID,
4334         .len = MLXSW_REG_RAUHTD_LEN,
4335 };
4336
4337 #define MLXSW_REG_RAUHTD_FILTER_A BIT(0)
4338 #define MLXSW_REG_RAUHTD_FILTER_RIF BIT(3)
4339
4340 /* reg_rauhtd_filter_fields
4341  * if a bit is '0' then the relevant field is ignored and dump is done
4342  * regardless of the field value
4343  * Bit0 - filter by activity: entry_a
4344  * Bit3 - filter by entry rip: entry_rif
4345  * Access: Index
4346  */
4347 MLXSW_ITEM32(reg, rauhtd, filter_fields, 0x00, 0, 8);
4348
4349 enum mlxsw_reg_rauhtd_op {
4350         MLXSW_REG_RAUHTD_OP_DUMP,
4351         MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR,
4352 };
4353
4354 /* reg_rauhtd_op
4355  * Access: OP
4356  */
4357 MLXSW_ITEM32(reg, rauhtd, op, 0x04, 24, 2);
4358
4359 /* reg_rauhtd_num_rec
4360  * At request: number of records requested
4361  * At response: number of records dumped
4362  * For IPv4, each record has 4 entries at request and up to 4 entries
4363  * at response
4364  * Range is 0..MLXSW_REG_RAUHTD_REC_MAX_NUM
4365  * Access: Index
4366  */
4367 MLXSW_ITEM32(reg, rauhtd, num_rec, 0x04, 0, 8);
4368
4369 /* reg_rauhtd_entry_a
4370  * Dump only if activity has value of entry_a
4371  * Reserved if filter_fields bit0 is '0'
4372  * Access: Index
4373  */
4374 MLXSW_ITEM32(reg, rauhtd, entry_a, 0x08, 16, 1);
4375
4376 enum mlxsw_reg_rauhtd_type {
4377         MLXSW_REG_RAUHTD_TYPE_IPV4,
4378         MLXSW_REG_RAUHTD_TYPE_IPV6,
4379 };
4380
4381 /* reg_rauhtd_type
4382  * Dump only if record type is:
4383  * 0 - IPv4
4384  * 1 - IPv6
4385  * Access: Index
4386  */
4387 MLXSW_ITEM32(reg, rauhtd, type, 0x08, 0, 4);
4388
4389 /* reg_rauhtd_entry_rif
4390  * Dump only if RIF has value of entry_rif
4391  * Reserved if filter_fields bit3 is '0'
4392  * Access: Index
4393  */
4394 MLXSW_ITEM32(reg, rauhtd, entry_rif, 0x0C, 0, 16);
4395
4396 static inline void mlxsw_reg_rauhtd_pack(char *payload,
4397                                          enum mlxsw_reg_rauhtd_type type)
4398 {
4399         MLXSW_REG_ZERO(rauhtd, payload);
4400         mlxsw_reg_rauhtd_filter_fields_set(payload, MLXSW_REG_RAUHTD_FILTER_A);
4401         mlxsw_reg_rauhtd_op_set(payload, MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR);
4402         mlxsw_reg_rauhtd_num_rec_set(payload, MLXSW_REG_RAUHTD_REC_MAX_NUM);
4403         mlxsw_reg_rauhtd_entry_a_set(payload, 1);
4404         mlxsw_reg_rauhtd_type_set(payload, type);
4405 }
4406
4407 /* reg_rauhtd_ipv4_rec_num_entries
4408  * Number of valid entries in this record:
4409  * 0 - 1 valid entry
4410  * 1 - 2 valid entries
4411  * 2 - 3 valid entries
4412  * 3 - 4 valid entries
4413  * Access: RO
4414  */
4415 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_rec_num_entries,
4416                      MLXSW_REG_RAUHTD_BASE_LEN, 28, 2,
4417                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
4418
4419 /* reg_rauhtd_rec_type
4420  * Record type.
4421  * 0 - IPv4
4422  * 1 - IPv6
4423  * Access: RO
4424  */
4425 MLXSW_ITEM32_INDEXED(reg, rauhtd, rec_type, MLXSW_REG_RAUHTD_BASE_LEN, 24, 2,
4426                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
4427
4428 #define MLXSW_REG_RAUHTD_IPV4_ENT_LEN 0x8
4429
4430 /* reg_rauhtd_ipv4_ent_a
4431  * Activity. Set for new entries. Set if a packet lookup has hit on the
4432  * specific entry.
4433  * Access: RO
4434  */
4435 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_a, MLXSW_REG_RAUHTD_BASE_LEN, 16, 1,
4436                      MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
4437
4438 /* reg_rauhtd_ipv4_ent_rif
4439  * Router interface.
4440  * Access: RO
4441  */
4442 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_rif, MLXSW_REG_RAUHTD_BASE_LEN, 0,
4443                      16, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
4444
4445 /* reg_rauhtd_ipv4_ent_dip
4446  * Destination IPv4 address.
4447  * Access: RO
4448  */
4449 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_dip, MLXSW_REG_RAUHTD_BASE_LEN, 0,
4450                      32, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x04, false);
4451
4452 static inline void mlxsw_reg_rauhtd_ent_ipv4_unpack(char *payload,
4453                                                     int ent_index, u16 *p_rif,
4454                                                     u32 *p_dip)
4455 {
4456         *p_rif = mlxsw_reg_rauhtd_ipv4_ent_rif_get(payload, ent_index);
4457         *p_dip = mlxsw_reg_rauhtd_ipv4_ent_dip_get(payload, ent_index);
4458 }
4459
4460 /* MFCR - Management Fan Control Register
4461  * --------------------------------------
4462  * This register controls the settings of the Fan Speed PWM mechanism.
4463  */
4464 #define MLXSW_REG_MFCR_ID 0x9001
4465 #define MLXSW_REG_MFCR_LEN 0x08
4466
4467 static const struct mlxsw_reg_info mlxsw_reg_mfcr = {
4468         .id = MLXSW_REG_MFCR_ID,
4469         .len = MLXSW_REG_MFCR_LEN,
4470 };
4471
4472 enum mlxsw_reg_mfcr_pwm_frequency {
4473         MLXSW_REG_MFCR_PWM_FEQ_11HZ = 0x00,
4474         MLXSW_REG_MFCR_PWM_FEQ_14_7HZ = 0x01,
4475         MLXSW_REG_MFCR_PWM_FEQ_22_1HZ = 0x02,
4476         MLXSW_REG_MFCR_PWM_FEQ_1_4KHZ = 0x40,
4477         MLXSW_REG_MFCR_PWM_FEQ_5KHZ = 0x41,
4478         MLXSW_REG_MFCR_PWM_FEQ_20KHZ = 0x42,
4479         MLXSW_REG_MFCR_PWM_FEQ_22_5KHZ = 0x43,
4480         MLXSW_REG_MFCR_PWM_FEQ_25KHZ = 0x44,
4481 };
4482
4483 /* reg_mfcr_pwm_frequency
4484  * Controls the frequency of the PWM signal.
4485  * Access: RW
4486  */
4487 MLXSW_ITEM32(reg, mfcr, pwm_frequency, 0x00, 0, 6);
4488
4489 #define MLXSW_MFCR_TACHOS_MAX 10
4490
4491 /* reg_mfcr_tacho_active
4492  * Indicates which of the tachometer is active (bit per tachometer).
4493  * Access: RO
4494  */
4495 MLXSW_ITEM32(reg, mfcr, tacho_active, 0x04, 16, MLXSW_MFCR_TACHOS_MAX);
4496
4497 #define MLXSW_MFCR_PWMS_MAX 5
4498
4499 /* reg_mfcr_pwm_active
4500  * Indicates which of the PWM control is active (bit per PWM).
4501  * Access: RO
4502  */
4503 MLXSW_ITEM32(reg, mfcr, pwm_active, 0x04, 0, MLXSW_MFCR_PWMS_MAX);
4504
4505 static inline void
4506 mlxsw_reg_mfcr_pack(char *payload,
4507                     enum mlxsw_reg_mfcr_pwm_frequency pwm_frequency)
4508 {
4509         MLXSW_REG_ZERO(mfcr, payload);
4510         mlxsw_reg_mfcr_pwm_frequency_set(payload, pwm_frequency);
4511 }
4512
4513 static inline void
4514 mlxsw_reg_mfcr_unpack(char *payload,
4515                       enum mlxsw_reg_mfcr_pwm_frequency *p_pwm_frequency,
4516                       u16 *p_tacho_active, u8 *p_pwm_active)
4517 {
4518         *p_pwm_frequency = mlxsw_reg_mfcr_pwm_frequency_get(payload);
4519         *p_tacho_active = mlxsw_reg_mfcr_tacho_active_get(payload);
4520         *p_pwm_active = mlxsw_reg_mfcr_pwm_active_get(payload);
4521 }
4522
4523 /* MFSC - Management Fan Speed Control Register
4524  * --------------------------------------------
4525  * This register controls the settings of the Fan Speed PWM mechanism.
4526  */
4527 #define MLXSW_REG_MFSC_ID 0x9002
4528 #define MLXSW_REG_MFSC_LEN 0x08
4529
4530 static const struct mlxsw_reg_info mlxsw_reg_mfsc = {
4531         .id = MLXSW_REG_MFSC_ID,
4532         .len = MLXSW_REG_MFSC_LEN,
4533 };
4534
4535 /* reg_mfsc_pwm
4536  * Fan pwm to control / monitor.
4537  * Access: Index
4538  */
4539 MLXSW_ITEM32(reg, mfsc, pwm, 0x00, 24, 3);
4540
4541 /* reg_mfsc_pwm_duty_cycle
4542  * Controls the duty cycle of the PWM. Value range from 0..255 to
4543  * represent duty cycle of 0%...100%.
4544  * Access: RW
4545  */
4546 MLXSW_ITEM32(reg, mfsc, pwm_duty_cycle, 0x04, 0, 8);
4547
4548 static inline void mlxsw_reg_mfsc_pack(char *payload, u8 pwm,
4549                                        u8 pwm_duty_cycle)
4550 {
4551         MLXSW_REG_ZERO(mfsc, payload);
4552         mlxsw_reg_mfsc_pwm_set(payload, pwm);
4553         mlxsw_reg_mfsc_pwm_duty_cycle_set(payload, pwm_duty_cycle);
4554 }
4555
4556 /* MFSM - Management Fan Speed Measurement
4557  * ---------------------------------------
4558  * This register controls the settings of the Tacho measurements and
4559  * enables reading the Tachometer measurements.
4560  */
4561 #define MLXSW_REG_MFSM_ID 0x9003
4562 #define MLXSW_REG_MFSM_LEN 0x08
4563
4564 static const struct mlxsw_reg_info mlxsw_reg_mfsm = {
4565         .id = MLXSW_REG_MFSM_ID,
4566         .len = MLXSW_REG_MFSM_LEN,
4567 };
4568
4569 /* reg_mfsm_tacho
4570  * Fan tachometer index.
4571  * Access: Index
4572  */
4573 MLXSW_ITEM32(reg, mfsm, tacho, 0x00, 24, 4);
4574
4575 /* reg_mfsm_rpm
4576  * Fan speed (round per minute).
4577  * Access: RO
4578  */
4579 MLXSW_ITEM32(reg, mfsm, rpm, 0x04, 0, 16);
4580
4581 static inline void mlxsw_reg_mfsm_pack(char *payload, u8 tacho)
4582 {
4583         MLXSW_REG_ZERO(mfsm, payload);
4584         mlxsw_reg_mfsm_tacho_set(payload, tacho);
4585 }
4586
4587 /* MTCAP - Management Temperature Capabilities
4588  * -------------------------------------------
4589  * This register exposes the capabilities of the device and
4590  * system temperature sensing.
4591  */
4592 #define MLXSW_REG_MTCAP_ID 0x9009
4593 #define MLXSW_REG_MTCAP_LEN 0x08
4594
4595 static const struct mlxsw_reg_info mlxsw_reg_mtcap = {
4596         .id = MLXSW_REG_MTCAP_ID,
4597         .len = MLXSW_REG_MTCAP_LEN,
4598 };
4599
4600 /* reg_mtcap_sensor_count
4601  * Number of sensors supported by the device.
4602  * This includes the QSFP module sensors (if exists in the QSFP module).
4603  * Access: RO
4604  */
4605 MLXSW_ITEM32(reg, mtcap, sensor_count, 0x00, 0, 7);
4606
4607 /* MTMP - Management Temperature
4608  * -----------------------------
4609  * This register controls the settings of the temperature measurements
4610  * and enables reading the temperature measurements. Note that temperature
4611  * is in 0.125 degrees Celsius.
4612  */
4613 #define MLXSW_REG_MTMP_ID 0x900A
4614 #define MLXSW_REG_MTMP_LEN 0x20
4615
4616 static const struct mlxsw_reg_info mlxsw_reg_mtmp = {
4617         .id = MLXSW_REG_MTMP_ID,
4618         .len = MLXSW_REG_MTMP_LEN,
4619 };
4620
4621 /* reg_mtmp_sensor_index
4622  * Sensors index to access.
4623  * 64-127 of sensor_index are mapped to the SFP+/QSFP modules sequentially
4624  * (module 0 is mapped to sensor_index 64).
4625  * Access: Index
4626  */
4627 MLXSW_ITEM32(reg, mtmp, sensor_index, 0x00, 0, 7);
4628
4629 /* Convert to milli degrees Celsius */
4630 #define MLXSW_REG_MTMP_TEMP_TO_MC(val) (val * 125)
4631
4632 /* reg_mtmp_temperature
4633  * Temperature reading from the sensor. Reading is in 0.125 Celsius
4634  * degrees units.
4635  * Access: RO
4636  */
4637 MLXSW_ITEM32(reg, mtmp, temperature, 0x04, 0, 16);
4638
4639 /* reg_mtmp_mte
4640  * Max Temperature Enable - enables measuring the max temperature on a sensor.
4641  * Access: RW
4642  */
4643 MLXSW_ITEM32(reg, mtmp, mte, 0x08, 31, 1);
4644
4645 /* reg_mtmp_mtr
4646  * Max Temperature Reset - clears the value of the max temperature register.
4647  * Access: WO
4648  */
4649 MLXSW_ITEM32(reg, mtmp, mtr, 0x08, 30, 1);
4650
4651 /* reg_mtmp_max_temperature
4652  * The highest measured temperature from the sensor.
4653  * When the bit mte is cleared, the field max_temperature is reserved.
4654  * Access: RO
4655  */
4656 MLXSW_ITEM32(reg, mtmp, max_temperature, 0x08, 0, 16);
4657
4658 #define MLXSW_REG_MTMP_SENSOR_NAME_SIZE 8
4659
4660 /* reg_mtmp_sensor_name
4661  * Sensor Name
4662  * Access: RO
4663  */
4664 MLXSW_ITEM_BUF(reg, mtmp, sensor_name, 0x18, MLXSW_REG_MTMP_SENSOR_NAME_SIZE);
4665
4666 static inline void mlxsw_reg_mtmp_pack(char *payload, u8 sensor_index,
4667                                        bool max_temp_enable,
4668                                        bool max_temp_reset)
4669 {
4670         MLXSW_REG_ZERO(mtmp, payload);
4671         mlxsw_reg_mtmp_sensor_index_set(payload, sensor_index);
4672         mlxsw_reg_mtmp_mte_set(payload, max_temp_enable);
4673         mlxsw_reg_mtmp_mtr_set(payload, max_temp_reset);
4674 }
4675
4676 static inline void mlxsw_reg_mtmp_unpack(char *payload, unsigned int *p_temp,
4677                                          unsigned int *p_max_temp,
4678                                          char *sensor_name)
4679 {
4680         u16 temp;
4681
4682         if (p_temp) {
4683                 temp = mlxsw_reg_mtmp_temperature_get(payload);
4684                 *p_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
4685         }
4686         if (p_max_temp) {
4687                 temp = mlxsw_reg_mtmp_max_temperature_get(payload);
4688                 *p_max_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
4689         }
4690         if (sensor_name)
4691                 mlxsw_reg_mtmp_sensor_name_memcpy_from(payload, sensor_name);
4692 }
4693
4694 /* MPAT - Monitoring Port Analyzer Table
4695  * -------------------------------------
4696  * MPAT Register is used to query and configure the Switch PortAnalyzer Table.
4697  * For an enabled analyzer, all fields except e (enable) cannot be modified.
4698  */
4699 #define MLXSW_REG_MPAT_ID 0x901A
4700 #define MLXSW_REG_MPAT_LEN 0x78
4701
4702 static const struct mlxsw_reg_info mlxsw_reg_mpat = {
4703         .id = MLXSW_REG_MPAT_ID,
4704         .len = MLXSW_REG_MPAT_LEN,
4705 };
4706
4707 /* reg_mpat_pa_id
4708  * Port Analyzer ID.
4709  * Access: Index
4710  */
4711 MLXSW_ITEM32(reg, mpat, pa_id, 0x00, 28, 4);
4712
4713 /* reg_mpat_system_port
4714  * A unique port identifier for the final destination of the packet.
4715  * Access: RW
4716  */
4717 MLXSW_ITEM32(reg, mpat, system_port, 0x00, 0, 16);
4718
4719 /* reg_mpat_e
4720  * Enable. Indicating the Port Analyzer is enabled.
4721  * Access: RW
4722  */
4723 MLXSW_ITEM32(reg, mpat, e, 0x04, 31, 1);
4724
4725 /* reg_mpat_qos
4726  * Quality Of Service Mode.
4727  * 0: CONFIGURED - QoS parameters (Switch Priority, and encapsulation
4728  * PCP, DEI, DSCP or VL) are configured.
4729  * 1: MAINTAIN - QoS parameters (Switch Priority, Color) are the
4730  * same as in the original packet that has triggered the mirroring. For
4731  * SPAN also the pcp,dei are maintained.
4732  * Access: RW
4733  */
4734 MLXSW_ITEM32(reg, mpat, qos, 0x04, 26, 1);
4735
4736 /* reg_mpat_be
4737  * Best effort mode. Indicates mirroring traffic should not cause packet
4738  * drop or back pressure, but will discard the mirrored packets. Mirrored
4739  * packets will be forwarded on a best effort manner.
4740  * 0: Do not discard mirrored packets
4741  * 1: Discard mirrored packets if causing congestion
4742  * Access: RW
4743  */
4744 MLXSW_ITEM32(reg, mpat, be, 0x04, 25, 1);
4745
4746 static inline void mlxsw_reg_mpat_pack(char *payload, u8 pa_id,
4747                                        u16 system_port, bool e)
4748 {
4749         MLXSW_REG_ZERO(mpat, payload);
4750         mlxsw_reg_mpat_pa_id_set(payload, pa_id);
4751         mlxsw_reg_mpat_system_port_set(payload, system_port);
4752         mlxsw_reg_mpat_e_set(payload, e);
4753         mlxsw_reg_mpat_qos_set(payload, 1);
4754         mlxsw_reg_mpat_be_set(payload, 1);
4755 }
4756
4757 /* MPAR - Monitoring Port Analyzer Register
4758  * ----------------------------------------
4759  * MPAR register is used to query and configure the port analyzer port mirroring
4760  * properties.
4761  */
4762 #define MLXSW_REG_MPAR_ID 0x901B
4763 #define MLXSW_REG_MPAR_LEN 0x08
4764
4765 static const struct mlxsw_reg_info mlxsw_reg_mpar = {
4766         .id = MLXSW_REG_MPAR_ID,
4767         .len = MLXSW_REG_MPAR_LEN,
4768 };
4769
4770 /* reg_mpar_local_port
4771  * The local port to mirror the packets from.
4772  * Access: Index
4773  */
4774 MLXSW_ITEM32(reg, mpar, local_port, 0x00, 16, 8);
4775
4776 enum mlxsw_reg_mpar_i_e {
4777         MLXSW_REG_MPAR_TYPE_EGRESS,
4778         MLXSW_REG_MPAR_TYPE_INGRESS,
4779 };
4780
4781 /* reg_mpar_i_e
4782  * Ingress/Egress
4783  * Access: Index
4784  */
4785 MLXSW_ITEM32(reg, mpar, i_e, 0x00, 0, 4);
4786
4787 /* reg_mpar_enable
4788  * Enable mirroring
4789  * By default, port mirroring is disabled for all ports.
4790  * Access: RW
4791  */
4792 MLXSW_ITEM32(reg, mpar, enable, 0x04, 31, 1);
4793
4794 /* reg_mpar_pa_id
4795  * Port Analyzer ID.
4796  * Access: RW
4797  */
4798 MLXSW_ITEM32(reg, mpar, pa_id, 0x04, 0, 4);
4799
4800 static inline void mlxsw_reg_mpar_pack(char *payload, u8 local_port,
4801                                        enum mlxsw_reg_mpar_i_e i_e,
4802                                        bool enable, u8 pa_id)
4803 {
4804         MLXSW_REG_ZERO(mpar, payload);
4805         mlxsw_reg_mpar_local_port_set(payload, local_port);
4806         mlxsw_reg_mpar_enable_set(payload, enable);
4807         mlxsw_reg_mpar_i_e_set(payload, i_e);
4808         mlxsw_reg_mpar_pa_id_set(payload, pa_id);
4809 }
4810
4811 /* MLCR - Management LED Control Register
4812  * --------------------------------------
4813  * Controls the system LEDs.
4814  */
4815 #define MLXSW_REG_MLCR_ID 0x902B
4816 #define MLXSW_REG_MLCR_LEN 0x0C
4817
4818 static const struct mlxsw_reg_info mlxsw_reg_mlcr = {
4819         .id = MLXSW_REG_MLCR_ID,
4820         .len = MLXSW_REG_MLCR_LEN,
4821 };
4822
4823 /* reg_mlcr_local_port
4824  * Local port number.
4825  * Access: RW
4826  */
4827 MLXSW_ITEM32(reg, mlcr, local_port, 0x00, 16, 8);
4828
4829 #define MLXSW_REG_MLCR_DURATION_MAX 0xFFFF
4830
4831 /* reg_mlcr_beacon_duration
4832  * Duration of the beacon to be active, in seconds.
4833  * 0x0 - Will turn off the beacon.
4834  * 0xFFFF - Will turn on the beacon until explicitly turned off.
4835  * Access: RW
4836  */
4837 MLXSW_ITEM32(reg, mlcr, beacon_duration, 0x04, 0, 16);
4838
4839 /* reg_mlcr_beacon_remain
4840  * Remaining duration of the beacon, in seconds.
4841  * 0xFFFF indicates an infinite amount of time.
4842  * Access: RO
4843  */
4844 MLXSW_ITEM32(reg, mlcr, beacon_remain, 0x08, 0, 16);
4845
4846 static inline void mlxsw_reg_mlcr_pack(char *payload, u8 local_port,
4847                                        bool active)
4848 {
4849         MLXSW_REG_ZERO(mlcr, payload);
4850         mlxsw_reg_mlcr_local_port_set(payload, local_port);
4851         mlxsw_reg_mlcr_beacon_duration_set(payload, active ?
4852                                            MLXSW_REG_MLCR_DURATION_MAX : 0);
4853 }
4854
4855 /* SBPR - Shared Buffer Pools Register
4856  * -----------------------------------
4857  * The SBPR configures and retrieves the shared buffer pools and configuration.
4858  */
4859 #define MLXSW_REG_SBPR_ID 0xB001
4860 #define MLXSW_REG_SBPR_LEN 0x14
4861
4862 static const struct mlxsw_reg_info mlxsw_reg_sbpr = {
4863         .id = MLXSW_REG_SBPR_ID,
4864         .len = MLXSW_REG_SBPR_LEN,
4865 };
4866
4867 /* shared direstion enum for SBPR, SBCM, SBPM */
4868 enum mlxsw_reg_sbxx_dir {
4869         MLXSW_REG_SBXX_DIR_INGRESS,
4870         MLXSW_REG_SBXX_DIR_EGRESS,
4871 };
4872
4873 /* reg_sbpr_dir
4874  * Direction.
4875  * Access: Index
4876  */
4877 MLXSW_ITEM32(reg, sbpr, dir, 0x00, 24, 2);
4878
4879 /* reg_sbpr_pool
4880  * Pool index.
4881  * Access: Index
4882  */
4883 MLXSW_ITEM32(reg, sbpr, pool, 0x00, 0, 4);
4884
4885 /* reg_sbpr_size
4886  * Pool size in buffer cells.
4887  * Access: RW
4888  */
4889 MLXSW_ITEM32(reg, sbpr, size, 0x04, 0, 24);
4890
4891 enum mlxsw_reg_sbpr_mode {
4892         MLXSW_REG_SBPR_MODE_STATIC,
4893         MLXSW_REG_SBPR_MODE_DYNAMIC,
4894 };
4895
4896 /* reg_sbpr_mode
4897  * Pool quota calculation mode.
4898  * Access: RW
4899  */
4900 MLXSW_ITEM32(reg, sbpr, mode, 0x08, 0, 4);
4901
4902 static inline void mlxsw_reg_sbpr_pack(char *payload, u8 pool,
4903                                        enum mlxsw_reg_sbxx_dir dir,
4904                                        enum mlxsw_reg_sbpr_mode mode, u32 size)
4905 {
4906         MLXSW_REG_ZERO(sbpr, payload);
4907         mlxsw_reg_sbpr_pool_set(payload, pool);
4908         mlxsw_reg_sbpr_dir_set(payload, dir);
4909         mlxsw_reg_sbpr_mode_set(payload, mode);
4910         mlxsw_reg_sbpr_size_set(payload, size);
4911 }
4912
4913 /* SBCM - Shared Buffer Class Management Register
4914  * ----------------------------------------------
4915  * The SBCM register configures and retrieves the shared buffer allocation
4916  * and configuration according to Port-PG, including the binding to pool
4917  * and definition of the associated quota.
4918  */
4919 #define MLXSW_REG_SBCM_ID 0xB002
4920 #define MLXSW_REG_SBCM_LEN 0x28
4921
4922 static const struct mlxsw_reg_info mlxsw_reg_sbcm = {
4923         .id = MLXSW_REG_SBCM_ID,
4924         .len = MLXSW_REG_SBCM_LEN,
4925 };
4926
4927 /* reg_sbcm_local_port
4928  * Local port number.
4929  * For Ingress: excludes CPU port and Router port
4930  * For Egress: excludes IP Router
4931  * Access: Index
4932  */
4933 MLXSW_ITEM32(reg, sbcm, local_port, 0x00, 16, 8);
4934
4935 /* reg_sbcm_pg_buff
4936  * PG buffer - Port PG (dir=ingress) / traffic class (dir=egress)
4937  * For PG buffer: range is 0..cap_max_pg_buffers - 1
4938  * For traffic class: range is 0..cap_max_tclass - 1
4939  * Note that when traffic class is in MC aware mode then the traffic
4940  * classes which are MC aware cannot be configured.
4941  * Access: Index
4942  */
4943 MLXSW_ITEM32(reg, sbcm, pg_buff, 0x00, 8, 6);
4944
4945 /* reg_sbcm_dir
4946  * Direction.
4947  * Access: Index
4948  */
4949 MLXSW_ITEM32(reg, sbcm, dir, 0x00, 0, 2);
4950
4951 /* reg_sbcm_min_buff
4952  * Minimum buffer size for the limiter, in cells.
4953  * Access: RW
4954  */
4955 MLXSW_ITEM32(reg, sbcm, min_buff, 0x18, 0, 24);
4956
4957 /* shared max_buff limits for dynamic threshold for SBCM, SBPM */
4958 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MIN 1
4959 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MAX 14
4960
4961 /* reg_sbcm_max_buff
4962  * When the pool associated to the port-pg/tclass is configured to
4963  * static, Maximum buffer size for the limiter configured in cells.
4964  * When the pool associated to the port-pg/tclass is configured to
4965  * dynamic, the max_buff holds the "alpha" parameter, supporting
4966  * the following values:
4967  * 0: 0
4968  * i: (1/128)*2^(i-1), for i=1..14
4969  * 0xFF: Infinity
4970  * Access: RW
4971  */
4972 MLXSW_ITEM32(reg, sbcm, max_buff, 0x1C, 0, 24);
4973
4974 /* reg_sbcm_pool
4975  * Association of the port-priority to a pool.
4976  * Access: RW
4977  */
4978 MLXSW_ITEM32(reg, sbcm, pool, 0x24, 0, 4);
4979
4980 static inline void mlxsw_reg_sbcm_pack(char *payload, u8 local_port, u8 pg_buff,
4981                                        enum mlxsw_reg_sbxx_dir dir,
4982                                        u32 min_buff, u32 max_buff, u8 pool)
4983 {
4984         MLXSW_REG_ZERO(sbcm, payload);
4985         mlxsw_reg_sbcm_local_port_set(payload, local_port);
4986         mlxsw_reg_sbcm_pg_buff_set(payload, pg_buff);
4987         mlxsw_reg_sbcm_dir_set(payload, dir);
4988         mlxsw_reg_sbcm_min_buff_set(payload, min_buff);
4989         mlxsw_reg_sbcm_max_buff_set(payload, max_buff);
4990         mlxsw_reg_sbcm_pool_set(payload, pool);
4991 }
4992
4993 /* SBPM - Shared Buffer Port Management Register
4994  * ---------------------------------------------
4995  * The SBPM register configures and retrieves the shared buffer allocation
4996  * and configuration according to Port-Pool, including the definition
4997  * of the associated quota.
4998  */
4999 #define MLXSW_REG_SBPM_ID 0xB003
5000 #define MLXSW_REG_SBPM_LEN 0x28
5001
5002 static const struct mlxsw_reg_info mlxsw_reg_sbpm = {
5003         .id = MLXSW_REG_SBPM_ID,
5004         .len = MLXSW_REG_SBPM_LEN,
5005 };
5006
5007 /* reg_sbpm_local_port
5008  * Local port number.
5009  * For Ingress: excludes CPU port and Router port
5010  * For Egress: excludes IP Router
5011  * Access: Index
5012  */
5013 MLXSW_ITEM32(reg, sbpm, local_port, 0x00, 16, 8);
5014
5015 /* reg_sbpm_pool
5016  * The pool associated to quota counting on the local_port.
5017  * Access: Index
5018  */
5019 MLXSW_ITEM32(reg, sbpm, pool, 0x00, 8, 4);
5020
5021 /* reg_sbpm_dir
5022  * Direction.
5023  * Access: Index
5024  */
5025 MLXSW_ITEM32(reg, sbpm, dir, 0x00, 0, 2);
5026
5027 /* reg_sbpm_buff_occupancy
5028  * Current buffer occupancy in cells.
5029  * Access: RO
5030  */
5031 MLXSW_ITEM32(reg, sbpm, buff_occupancy, 0x10, 0, 24);
5032
5033 /* reg_sbpm_clr
5034  * Clear Max Buffer Occupancy
5035  * When this bit is set, max_buff_occupancy field is cleared (and a
5036  * new max value is tracked from the time the clear was performed).
5037  * Access: OP
5038  */
5039 MLXSW_ITEM32(reg, sbpm, clr, 0x14, 31, 1);
5040
5041 /* reg_sbpm_max_buff_occupancy
5042  * Maximum value of buffer occupancy in cells monitored. Cleared by
5043  * writing to the clr field.
5044  * Access: RO
5045  */
5046 MLXSW_ITEM32(reg, sbpm, max_buff_occupancy, 0x14, 0, 24);
5047
5048 /* reg_sbpm_min_buff
5049  * Minimum buffer size for the limiter, in cells.
5050  * Access: RW
5051  */
5052 MLXSW_ITEM32(reg, sbpm, min_buff, 0x18, 0, 24);
5053
5054 /* reg_sbpm_max_buff
5055  * When the pool associated to the port-pg/tclass is configured to
5056  * static, Maximum buffer size for the limiter configured in cells.
5057  * When the pool associated to the port-pg/tclass is configured to
5058  * dynamic, the max_buff holds the "alpha" parameter, supporting
5059  * the following values:
5060  * 0: 0
5061  * i: (1/128)*2^(i-1), for i=1..14
5062  * 0xFF: Infinity
5063  * Access: RW
5064  */
5065 MLXSW_ITEM32(reg, sbpm, max_buff, 0x1C, 0, 24);
5066
5067 static inline void mlxsw_reg_sbpm_pack(char *payload, u8 local_port, u8 pool,
5068                                        enum mlxsw_reg_sbxx_dir dir, bool clr,
5069                                        u32 min_buff, u32 max_buff)
5070 {
5071         MLXSW_REG_ZERO(sbpm, payload);
5072         mlxsw_reg_sbpm_local_port_set(payload, local_port);
5073         mlxsw_reg_sbpm_pool_set(payload, pool);
5074         mlxsw_reg_sbpm_dir_set(payload, dir);
5075         mlxsw_reg_sbpm_clr_set(payload, clr);
5076         mlxsw_reg_sbpm_min_buff_set(payload, min_buff);
5077         mlxsw_reg_sbpm_max_buff_set(payload, max_buff);
5078 }
5079
5080 static inline void mlxsw_reg_sbpm_unpack(char *payload, u32 *p_buff_occupancy,
5081                                          u32 *p_max_buff_occupancy)
5082 {
5083         *p_buff_occupancy = mlxsw_reg_sbpm_buff_occupancy_get(payload);
5084         *p_max_buff_occupancy = mlxsw_reg_sbpm_max_buff_occupancy_get(payload);
5085 }
5086
5087 /* SBMM - Shared Buffer Multicast Management Register
5088  * --------------------------------------------------
5089  * The SBMM register configures and retrieves the shared buffer allocation
5090  * and configuration for MC packets according to Switch-Priority, including
5091  * the binding to pool and definition of the associated quota.
5092  */
5093 #define MLXSW_REG_SBMM_ID 0xB004
5094 #define MLXSW_REG_SBMM_LEN 0x28
5095
5096 static const struct mlxsw_reg_info mlxsw_reg_sbmm = {
5097         .id = MLXSW_REG_SBMM_ID,
5098         .len = MLXSW_REG_SBMM_LEN,
5099 };
5100
5101 /* reg_sbmm_prio
5102  * Switch Priority.
5103  * Access: Index
5104  */
5105 MLXSW_ITEM32(reg, sbmm, prio, 0x00, 8, 4);
5106
5107 /* reg_sbmm_min_buff
5108  * Minimum buffer size for the limiter, in cells.
5109  * Access: RW
5110  */
5111 MLXSW_ITEM32(reg, sbmm, min_buff, 0x18, 0, 24);
5112
5113 /* reg_sbmm_max_buff
5114  * When the pool associated to the port-pg/tclass is configured to
5115  * static, Maximum buffer size for the limiter configured in cells.
5116  * When the pool associated to the port-pg/tclass is configured to
5117  * dynamic, the max_buff holds the "alpha" parameter, supporting
5118  * the following values:
5119  * 0: 0
5120  * i: (1/128)*2^(i-1), for i=1..14
5121  * 0xFF: Infinity
5122  * Access: RW
5123  */
5124 MLXSW_ITEM32(reg, sbmm, max_buff, 0x1C, 0, 24);
5125
5126 /* reg_sbmm_pool
5127  * Association of the port-priority to a pool.
5128  * Access: RW
5129  */
5130 MLXSW_ITEM32(reg, sbmm, pool, 0x24, 0, 4);
5131
5132 static inline void mlxsw_reg_sbmm_pack(char *payload, u8 prio, u32 min_buff,
5133                                        u32 max_buff, u8 pool)
5134 {
5135         MLXSW_REG_ZERO(sbmm, payload);
5136         mlxsw_reg_sbmm_prio_set(payload, prio);
5137         mlxsw_reg_sbmm_min_buff_set(payload, min_buff);
5138         mlxsw_reg_sbmm_max_buff_set(payload, max_buff);
5139         mlxsw_reg_sbmm_pool_set(payload, pool);
5140 }
5141
5142 /* SBSR - Shared Buffer Status Register
5143  * ------------------------------------
5144  * The SBSR register retrieves the shared buffer occupancy according to
5145  * Port-Pool. Note that this register enables reading a large amount of data.
5146  * It is the user's responsibility to limit the amount of data to ensure the
5147  * response can match the maximum transfer unit. In case the response exceeds
5148  * the maximum transport unit, it will be truncated with no special notice.
5149  */
5150 #define MLXSW_REG_SBSR_ID 0xB005
5151 #define MLXSW_REG_SBSR_BASE_LEN 0x5C /* base length, without records */
5152 #define MLXSW_REG_SBSR_REC_LEN 0x8 /* record length */
5153 #define MLXSW_REG_SBSR_REC_MAX_COUNT 120
5154 #define MLXSW_REG_SBSR_LEN (MLXSW_REG_SBSR_BASE_LEN +   \
5155                             MLXSW_REG_SBSR_REC_LEN *    \
5156                             MLXSW_REG_SBSR_REC_MAX_COUNT)
5157
5158 static const struct mlxsw_reg_info mlxsw_reg_sbsr = {
5159         .id = MLXSW_REG_SBSR_ID,
5160         .len = MLXSW_REG_SBSR_LEN,
5161 };
5162
5163 /* reg_sbsr_clr
5164  * Clear Max Buffer Occupancy. When this bit is set, the max_buff_occupancy
5165  * field is cleared (and a new max value is tracked from the time the clear
5166  * was performed).
5167  * Access: OP
5168  */
5169 MLXSW_ITEM32(reg, sbsr, clr, 0x00, 31, 1);
5170
5171 /* reg_sbsr_ingress_port_mask
5172  * Bit vector for all ingress network ports.
5173  * Indicates which of the ports (for which the relevant bit is set)
5174  * are affected by the set operation. Configuration of any other port
5175  * does not change.
5176  * Access: Index
5177  */
5178 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, ingress_port_mask, 0x10, 0x20, 1);
5179
5180 /* reg_sbsr_pg_buff_mask
5181  * Bit vector for all switch priority groups.
5182  * Indicates which of the priorities (for which the relevant bit is set)
5183  * are affected by the set operation. Configuration of any other priority
5184  * does not change.
5185  * Range is 0..cap_max_pg_buffers - 1
5186  * Access: Index
5187  */
5188 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, pg_buff_mask, 0x30, 0x4, 1);
5189
5190 /* reg_sbsr_egress_port_mask
5191  * Bit vector for all egress network ports.
5192  * Indicates which of the ports (for which the relevant bit is set)
5193  * are affected by the set operation. Configuration of any other port
5194  * does not change.
5195  * Access: Index
5196  */
5197 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, egress_port_mask, 0x34, 0x20, 1);
5198
5199 /* reg_sbsr_tclass_mask
5200  * Bit vector for all traffic classes.
5201  * Indicates which of the traffic classes (for which the relevant bit is
5202  * set) are affected by the set operation. Configuration of any other
5203  * traffic class does not change.
5204  * Range is 0..cap_max_tclass - 1
5205  * Access: Index
5206  */
5207 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, tclass_mask, 0x54, 0x8, 1);
5208
5209 static inline void mlxsw_reg_sbsr_pack(char *payload, bool clr)
5210 {
5211         MLXSW_REG_ZERO(sbsr, payload);
5212         mlxsw_reg_sbsr_clr_set(payload, clr);
5213 }
5214
5215 /* reg_sbsr_rec_buff_occupancy
5216  * Current buffer occupancy in cells.
5217  * Access: RO
5218  */
5219 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
5220                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x00, false);
5221
5222 /* reg_sbsr_rec_max_buff_occupancy
5223  * Maximum value of buffer occupancy in cells monitored. Cleared by
5224  * writing to the clr field.
5225  * Access: RO
5226  */
5227 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_max_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
5228                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x04, false);
5229
5230 static inline void mlxsw_reg_sbsr_rec_unpack(char *payload, int rec_index,
5231                                              u32 *p_buff_occupancy,
5232                                              u32 *p_max_buff_occupancy)
5233 {
5234         *p_buff_occupancy =
5235                 mlxsw_reg_sbsr_rec_buff_occupancy_get(payload, rec_index);
5236         *p_max_buff_occupancy =
5237                 mlxsw_reg_sbsr_rec_max_buff_occupancy_get(payload, rec_index);
5238 }
5239
5240 /* SBIB - Shared Buffer Internal Buffer Register
5241  * ---------------------------------------------
5242  * The SBIB register configures per port buffers for internal use. The internal
5243  * buffers consume memory on the port buffers (note that the port buffers are
5244  * used also by PBMC).
5245  *
5246  * For Spectrum this is used for egress mirroring.
5247  */
5248 #define MLXSW_REG_SBIB_ID 0xB006
5249 #define MLXSW_REG_SBIB_LEN 0x10
5250
5251 static const struct mlxsw_reg_info mlxsw_reg_sbib = {
5252         .id = MLXSW_REG_SBIB_ID,
5253         .len = MLXSW_REG_SBIB_LEN,
5254 };
5255
5256 /* reg_sbib_local_port
5257  * Local port number
5258  * Not supported for CPU port and router port
5259  * Access: Index
5260  */
5261 MLXSW_ITEM32(reg, sbib, local_port, 0x00, 16, 8);
5262
5263 /* reg_sbib_buff_size
5264  * Units represented in cells
5265  * Allowed range is 0 to (cap_max_headroom_size - 1)
5266  * Default is 0
5267  * Access: RW
5268  */
5269 MLXSW_ITEM32(reg, sbib, buff_size, 0x08, 0, 24);
5270
5271 static inline void mlxsw_reg_sbib_pack(char *payload, u8 local_port,
5272                                        u32 buff_size)
5273 {
5274         MLXSW_REG_ZERO(sbib, payload);
5275         mlxsw_reg_sbib_local_port_set(payload, local_port);
5276         mlxsw_reg_sbib_buff_size_set(payload, buff_size);
5277 }
5278
5279 static inline const char *mlxsw_reg_id_str(u16 reg_id)
5280 {
5281         switch (reg_id) {
5282         case MLXSW_REG_SGCR_ID:
5283                 return "SGCR";
5284         case MLXSW_REG_SPAD_ID:
5285                 return "SPAD";
5286         case MLXSW_REG_SMID_ID:
5287                 return "SMID";
5288         case MLXSW_REG_SSPR_ID:
5289                 return "SSPR";
5290         case MLXSW_REG_SFDAT_ID:
5291                 return "SFDAT";
5292         case MLXSW_REG_SFD_ID:
5293                 return "SFD";
5294         case MLXSW_REG_SFN_ID:
5295                 return "SFN";
5296         case MLXSW_REG_SPMS_ID:
5297                 return "SPMS";
5298         case MLXSW_REG_SPVID_ID:
5299                 return "SPVID";
5300         case MLXSW_REG_SPVM_ID:
5301                 return "SPVM";
5302         case MLXSW_REG_SPAFT_ID:
5303                 return "SPAFT";
5304         case MLXSW_REG_SFGC_ID:
5305                 return "SFGC";
5306         case MLXSW_REG_SFTR_ID:
5307                 return "SFTR";
5308         case MLXSW_REG_SFDF_ID:
5309                 return "SFDF";
5310         case MLXSW_REG_SLDR_ID:
5311                 return "SLDR";
5312         case MLXSW_REG_SLCR_ID:
5313                 return "SLCR";
5314         case MLXSW_REG_SLCOR_ID:
5315                 return "SLCOR";
5316         case MLXSW_REG_SPMLR_ID:
5317                 return "SPMLR";
5318         case MLXSW_REG_SVFA_ID:
5319                 return "SVFA";
5320         case MLXSW_REG_SVPE_ID:
5321                 return "SVPE";
5322         case MLXSW_REG_SFMR_ID:
5323                 return "SFMR";
5324         case MLXSW_REG_SPVMLR_ID:
5325                 return "SPVMLR";
5326         case MLXSW_REG_QTCT_ID:
5327                 return "QTCT";
5328         case MLXSW_REG_QEEC_ID:
5329                 return "QEEC";
5330         case MLXSW_REG_PMLP_ID:
5331                 return "PMLP";
5332         case MLXSW_REG_PMTU_ID:
5333                 return "PMTU";
5334         case MLXSW_REG_PTYS_ID:
5335                 return "PTYS";
5336         case MLXSW_REG_PPAD_ID:
5337                 return "PPAD";
5338         case MLXSW_REG_PAOS_ID:
5339                 return "PAOS";
5340         case MLXSW_REG_PFCC_ID:
5341                 return "PFCC";
5342         case MLXSW_REG_PPCNT_ID:
5343                 return "PPCNT";
5344         case MLXSW_REG_PPTB_ID:
5345                 return "PPTB";
5346         case MLXSW_REG_PBMC_ID:
5347                 return "PBMC";
5348         case MLXSW_REG_PSPA_ID:
5349                 return "PSPA";
5350         case MLXSW_REG_HTGT_ID:
5351                 return "HTGT";
5352         case MLXSW_REG_HPKT_ID:
5353                 return "HPKT";
5354         case MLXSW_REG_RGCR_ID:
5355                 return "RGCR";
5356         case MLXSW_REG_RITR_ID:
5357                 return "RITR";
5358         case MLXSW_REG_RATR_ID:
5359                 return "RATR";
5360         case MLXSW_REG_RALTA_ID:
5361                 return "RALTA";
5362         case MLXSW_REG_RALST_ID:
5363                 return "RALST";
5364         case MLXSW_REG_RALTB_ID:
5365                 return "RALTB";
5366         case MLXSW_REG_RALUE_ID:
5367                 return "RALUE";
5368         case MLXSW_REG_RAUHT_ID:
5369                 return "RAUHT";
5370         case MLXSW_REG_RALEU_ID:
5371                 return "RALEU";
5372         case MLXSW_REG_RAUHTD_ID:
5373                 return "RAUHTD";
5374         case MLXSW_REG_MFCR_ID:
5375                 return "MFCR";
5376         case MLXSW_REG_MFSC_ID:
5377                 return "MFSC";
5378         case MLXSW_REG_MFSM_ID:
5379                 return "MFSM";
5380         case MLXSW_REG_MTCAP_ID:
5381                 return "MTCAP";
5382         case MLXSW_REG_MPAT_ID:
5383                 return "MPAT";
5384         case MLXSW_REG_MPAR_ID:
5385                 return "MPAR";
5386         case MLXSW_REG_MTMP_ID:
5387                 return "MTMP";
5388         case MLXSW_REG_MLCR_ID:
5389                 return "MLCR";
5390         case MLXSW_REG_SBPR_ID:
5391                 return "SBPR";
5392         case MLXSW_REG_SBCM_ID:
5393                 return "SBCM";
5394         case MLXSW_REG_SBPM_ID:
5395                 return "SBPM";
5396         case MLXSW_REG_SBMM_ID:
5397                 return "SBMM";
5398         case MLXSW_REG_SBSR_ID:
5399                 return "SBSR";
5400         case MLXSW_REG_SBIB_ID:
5401                 return "SBIB";
5402         default:
5403                 return "*UNKNOWN*";
5404         }
5405 }
5406
5407 /* PUDE - Port Up / Down Event
5408  * ---------------------------
5409  * Reports the operational state change of a port.
5410  */
5411 #define MLXSW_REG_PUDE_LEN 0x10
5412
5413 /* reg_pude_swid
5414  * Switch partition ID with which to associate the port.
5415  * Access: Index
5416  */
5417 MLXSW_ITEM32(reg, pude, swid, 0x00, 24, 8);
5418
5419 /* reg_pude_local_port
5420  * Local port number.
5421  * Access: Index
5422  */
5423 MLXSW_ITEM32(reg, pude, local_port, 0x00, 16, 8);
5424
5425 /* reg_pude_admin_status
5426  * Port administrative state (the desired state).
5427  * 1 - Up.
5428  * 2 - Down.
5429  * 3 - Up once. This means that in case of link failure, the port won't go
5430  *     into polling mode, but will wait to be re-enabled by software.
5431  * 4 - Disabled by system. Can only be set by hardware.
5432  * Access: RO
5433  */
5434 MLXSW_ITEM32(reg, pude, admin_status, 0x00, 8, 4);
5435
5436 /* reg_pude_oper_status
5437  * Port operatioanl state.
5438  * 1 - Up.
5439  * 2 - Down.
5440  * 3 - Down by port failure. This means that the device will not let the
5441  *     port up again until explicitly specified by software.
5442  * Access: RO
5443  */
5444 MLXSW_ITEM32(reg, pude, oper_status, 0x00, 0, 4);
5445
5446 #endif