drivers/net/wireless/ath/ath10k/pci.c

   1 /*
   2  * Copyright (c) 2005-2011 Atheros Communications Inc.
   3  * Copyright (c) 2011-2017 Qualcomm Atheros, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  */
  17
  18 #include <linux/pci.h>
  19 #include <linux/module.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/spinlock.h>
  22 #include <linux/bitops.h>
  23
  24 #include "core.h"
  25 #include "debug.h"
  26 #include "coredump.h"
  27
  28 #include "targaddrs.h"
  29 #include "bmi.h"
  30
  31 #include "hif.h"
  32 #include "htc.h"
  33
  34 #include "ce.h"
  35 #include "pci.h"
  36
  37 enum ath10k_pci_reset_mode {
  38         ATH10K_PCI_RESET_AUTO = 0,
  39         ATH10K_PCI_RESET_WARM_ONLY = 1,
  40 };
  41
  42 static unsigned int ath10k_pci_irq_mode = ATH10K_PCI_IRQ_AUTO;
  43 static unsigned int ath10k_pci_reset_mode = ATH10K_PCI_RESET_AUTO;
  44
  45 module_param_named(irq_mode, ath10k_pci_irq_mode, uint, 0644);
  46 MODULE_PARM_DESC(irq_mode, "0: auto, 1: legacy, 2: msi (default: 0)");
  47
  48 module_param_named(reset_mode, ath10k_pci_reset_mode, uint, 0644);
  49 MODULE_PARM_DESC(reset_mode, "0: auto, 1: warm only (default: 0)");
  50
  51 /* how long wait to wait for target to initialise, in ms */
  52 #define ATH10K_PCI_TARGET_WAIT 3000
  53 #define ATH10K_PCI_NUM_WARM_RESET_ATTEMPTS 3
  54
  55 /* Maximum number of bytes that can be handled atomically by
  56  * diag read and write.
  57  */
  58 #define ATH10K_DIAG_TRANSFER_LIMIT      0x5000
  59
  60 #define QCA99X0_PCIE_BAR0_START_REG    0x81030
  61 #define QCA99X0_CPU_MEM_ADDR_REG       0x4d00c
  62 #define QCA99X0_CPU_MEM_DATA_REG       0x4d010
  63
  64 static const struct pci_device_id ath10k_pci_id_table[] = {
  65         /* PCI-E QCA988X V2 (Ubiquiti branded) */
  66         { PCI_VDEVICE(UBIQUITI, QCA988X_2_0_DEVICE_ID_UBNT) },
  67
  68         { PCI_VDEVICE(ATHEROS, QCA988X_2_0_DEVICE_ID) }, /* PCI-E QCA988X V2 */
  69         { PCI_VDEVICE(ATHEROS, QCA6164_2_1_DEVICE_ID) }, /* PCI-E QCA6164 V2.1 */
  70         { PCI_VDEVICE(ATHEROS, QCA6174_2_1_DEVICE_ID) }, /* PCI-E QCA6174 V2.1 */
  71         { PCI_VDEVICE(ATHEROS, QCA99X0_2_0_DEVICE_ID) }, /* PCI-E QCA99X0 V2 */
  72         { PCI_VDEVICE(ATHEROS, QCA9888_2_0_DEVICE_ID) }, /* PCI-E QCA9888 V2 */
  73         { PCI_VDEVICE(ATHEROS, QCA9984_1_0_DEVICE_ID) }, /* PCI-E QCA9984 V1 */
  74         { PCI_VDEVICE(ATHEROS, QCA9377_1_0_DEVICE_ID) }, /* PCI-E QCA9377 V1 */
  75         { PCI_VDEVICE(ATHEROS, QCA9887_1_0_DEVICE_ID) }, /* PCI-E QCA9887 */
  76         {0}
  77 };
  78
  79 static const struct ath10k_pci_supp_chip ath10k_pci_supp_chips[] = {
  80         /* QCA988X pre 2.0 chips are not supported because they need some nasty
  81          * hacks. ath10k doesn't have them and these devices crash horribly
  82          * because of that.
  83          */
  84         { QCA988X_2_0_DEVICE_ID_UBNT, QCA988X_HW_2_0_CHIP_ID_REV },
  85         { QCA988X_2_0_DEVICE_ID, QCA988X_HW_2_0_CHIP_ID_REV },
  86
  87         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_2_1_CHIP_ID_REV },
  88         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_2_2_CHIP_ID_REV },
  89         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_3_0_CHIP_ID_REV },
  90         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_3_1_CHIP_ID_REV },
  91         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_3_2_CHIP_ID_REV },
  92
  93         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_2_1_CHIP_ID_REV },
  94         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_2_2_CHIP_ID_REV },
  95         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_3_0_CHIP_ID_REV },
  96         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_3_1_CHIP_ID_REV },
  97         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_3_2_CHIP_ID_REV },
  98
  99         { QCA99X0_2_0_DEVICE_ID, QCA99X0_HW_2_0_CHIP_ID_REV },
 100
 101         { QCA9984_1_0_DEVICE_ID, QCA9984_HW_1_0_CHIP_ID_REV },
 102
 103         { QCA9888_2_0_DEVICE_ID, QCA9888_HW_2_0_CHIP_ID_REV },
 104
 105         { QCA9377_1_0_DEVICE_ID, QCA9377_HW_1_0_CHIP_ID_REV },
 106         { QCA9377_1_0_DEVICE_ID, QCA9377_HW_1_1_CHIP_ID_REV },
 107
 108         { QCA9887_1_0_DEVICE_ID, QCA9887_HW_1_0_CHIP_ID_REV },
 109 };
 110
 111 static void ath10k_pci_buffer_cleanup(struct ath10k *ar);
 112 static int ath10k_pci_cold_reset(struct ath10k *ar);
 113 static int ath10k_pci_safe_chip_reset(struct ath10k *ar);
 114 static int ath10k_pci_init_irq(struct ath10k *ar);
 115 static int ath10k_pci_deinit_irq(struct ath10k *ar);
 116 static int ath10k_pci_request_irq(struct ath10k *ar);
 117 static void ath10k_pci_free_irq(struct ath10k *ar);
 118 static int ath10k_pci_bmi_wait(struct ath10k *ar,
 119                                struct ath10k_ce_pipe *tx_pipe,
 120                                struct ath10k_ce_pipe *rx_pipe,
 121                                struct bmi_xfer *xfer);
 122 static int ath10k_pci_qca99x0_chip_reset(struct ath10k *ar);
 123 static void ath10k_pci_htc_tx_cb(struct ath10k_ce_pipe *ce_state);
 124 static void ath10k_pci_htc_rx_cb(struct ath10k_ce_pipe *ce_state);
 125 static void ath10k_pci_htt_tx_cb(struct ath10k_ce_pipe *ce_state);
 126 static void ath10k_pci_htt_rx_cb(struct ath10k_ce_pipe *ce_state);
 127 static void ath10k_pci_htt_htc_rx_cb(struct ath10k_ce_pipe *ce_state);
 128 static void ath10k_pci_pktlog_rx_cb(struct ath10k_ce_pipe *ce_state);
 129
 130 static struct ce_attr host_ce_config_wlan[] = {
 131         /* CE0: host->target HTC control and raw streams */
 132         {
 133                 .flags = CE_ATTR_FLAGS,
 134                 .src_nentries = 16,
 135                 .src_sz_max = 256,
 136                 .dest_nentries = 0,
 137                 .send_cb = ath10k_pci_htc_tx_cb,
 138         },
 139
 140         /* CE1: target->host HTT + HTC control */
 141         {
 142                 .flags = CE_ATTR_FLAGS,
 143                 .src_nentries = 0,
 144                 .src_sz_max = 2048,
 145                 .dest_nentries = 512,
 146                 .recv_cb = ath10k_pci_htt_htc_rx_cb,
 147         },
 148
 149         /* CE2: target->host WMI */
 150         {
 151                 .flags = CE_ATTR_FLAGS,
 152                 .src_nentries = 0,
 153                 .src_sz_max = 2048,
 154                 .dest_nentries = 128,
 155                 .recv_cb = ath10k_pci_htc_rx_cb,
 156         },
 157
 158         /* CE3: host->target WMI */
 159         {
 160                 .flags = CE_ATTR_FLAGS,
 161                 .src_nentries = 32,
 162                 .src_sz_max = 2048,
 163                 .dest_nentries = 0,
 164                 .send_cb = ath10k_pci_htc_tx_cb,
 165         },
 166
 167         /* CE4: host->target HTT */
 168         {
 169                 .flags = CE_ATTR_FLAGS | CE_ATTR_DIS_INTR,
 170                 .src_nentries = CE_HTT_H2T_MSG_SRC_NENTRIES,
 171                 .src_sz_max = 256,
 172                 .dest_nentries = 0,
 173                 .send_cb = ath10k_pci_htt_tx_cb,
 174         },
 175
 176         /* CE5: target->host HTT (HIF->HTT) */
 177         {
 178                 .flags = CE_ATTR_FLAGS,
 179                 .src_nentries = 0,
 180                 .src_sz_max = 512,
 181                 .dest_nentries = 512,
 182                 .recv_cb = ath10k_pci_htt_rx_cb,
 183         },
 184
 185         /* CE6: target autonomous hif_memcpy */
 186         {
 187                 .flags = CE_ATTR_FLAGS,
 188                 .src_nentries = 0,
 189                 .src_sz_max = 0,
 190                 .dest_nentries = 0,
 191         },
 192
 193         /* CE7: ce_diag, the Diagnostic Window */
 194         {
 195                 .flags = CE_ATTR_FLAGS,
 196                 .src_nentries = 2,
 197                 .src_sz_max = DIAG_TRANSFER_LIMIT,
 198                 .dest_nentries = 2,
 199         },
 200
 201         /* CE8: target->host pktlog */
 202         {
 203                 .flags = CE_ATTR_FLAGS,
 204                 .src_nentries = 0,
 205                 .src_sz_max = 2048,
 206                 .dest_nentries = 128,
 207                 .recv_cb = ath10k_pci_pktlog_rx_cb,
 208         },
 209
 210         /* CE9 target autonomous qcache memcpy */
 211         {
 212                 .flags = CE_ATTR_FLAGS,
 213                 .src_nentries = 0,
 214                 .src_sz_max = 0,
 215                 .dest_nentries = 0,
 216         },
 217
 218         /* CE10: target autonomous hif memcpy */
 219         {
 220                 .flags = CE_ATTR_FLAGS,
 221                 .src_nentries = 0,
 222                 .src_sz_max = 0,
 223                 .dest_nentries = 0,
 224         },
 225
 226         /* CE11: target autonomous hif memcpy */
 227         {
 228                 .flags = CE_ATTR_FLAGS,
 229                 .src_nentries = 0,
 230                 .src_sz_max = 0,
 231                 .dest_nentries = 0,
 232         },
 233 };
 234
 235 /* Target firmware's Copy Engine configuration. */
 236 static struct ce_pipe_config target_ce_config_wlan[] = {
 237         /* CE0: host->target HTC control and raw streams */
 238         {
 239                 .pipenum = __cpu_to_le32(0),
 240                 .pipedir = __cpu_to_le32(PIPEDIR_OUT),
 241                 .nentries = __cpu_to_le32(32),
 242                 .nbytes_max = __cpu_to_le32(256),
 243                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 244                 .reserved = __cpu_to_le32(0),
 245         },
 246
 247         /* CE1: target->host HTT + HTC control */
 248         {
 249                 .pipenum = __cpu_to_le32(1),
 250                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 251                 .nentries = __cpu_to_le32(32),
 252                 .nbytes_max = __cpu_to_le32(2048),
 253                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 254                 .reserved = __cpu_to_le32(0),
 255         },
 256
 257         /* CE2: target->host WMI */
 258         {
 259                 .pipenum = __cpu_to_le32(2),
 260                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 261                 .nentries = __cpu_to_le32(64),
 262                 .nbytes_max = __cpu_to_le32(2048),
 263                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 264                 .reserved = __cpu_to_le32(0),
 265         },
 266
 267         /* CE3: host->target WMI */
 268         {
 269                 .pipenum = __cpu_to_le32(3),
 270                 .pipedir = __cpu_to_le32(PIPEDIR_OUT),
 271                 .nentries = __cpu_to_le32(32),
 272                 .nbytes_max = __cpu_to_le32(2048),
 273                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 274                 .reserved = __cpu_to_le32(0),
 275         },
 276
 277         /* CE4: host->target HTT */
 278         {
 279                 .pipenum = __cpu_to_le32(4),
 280                 .pipedir = __cpu_to_le32(PIPEDIR_OUT),
 281                 .nentries = __cpu_to_le32(256),
 282                 .nbytes_max = __cpu_to_le32(256),
 283                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 284                 .reserved = __cpu_to_le32(0),
 285         },
 286
 287         /* NB: 50% of src nentries, since tx has 2 frags */
 288
 289         /* CE5: target->host HTT (HIF->HTT) */
 290         {
 291                 .pipenum = __cpu_to_le32(5),
 292                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 293                 .nentries = __cpu_to_le32(32),
 294                 .nbytes_max = __cpu_to_le32(512),
 295                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 296                 .reserved = __cpu_to_le32(0),
 297         },
 298
 299         /* CE6: Reserved for target autonomous hif_memcpy */
 300         {
 301                 .pipenum = __cpu_to_le32(6),
 302                 .pipedir = __cpu_to_le32(PIPEDIR_INOUT),
 303                 .nentries = __cpu_to_le32(32),
 304                 .nbytes_max = __cpu_to_le32(4096),
 305                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 306                 .reserved = __cpu_to_le32(0),
 307         },
 308
 309         /* CE7 used only by Host */
 310         {
 311                 .pipenum = __cpu_to_le32(7),
 312                 .pipedir = __cpu_to_le32(PIPEDIR_INOUT),
 313                 .nentries = __cpu_to_le32(0),
 314                 .nbytes_max = __cpu_to_le32(0),
 315                 .flags = __cpu_to_le32(0),
 316                 .reserved = __cpu_to_le32(0),
 317         },
 318
 319         /* CE8 target->host packtlog */
 320         {
 321                 .pipenum = __cpu_to_le32(8),
 322                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 323                 .nentries = __cpu_to_le32(64),
 324                 .nbytes_max = __cpu_to_le32(2048),
 325                 .flags = __cpu_to_le32(CE_ATTR_FLAGS | CE_ATTR_DIS_INTR),
 326                 .reserved = __cpu_to_le32(0),
 327         },
 328
 329         /* CE9 target autonomous qcache memcpy */
 330         {
 331                 .pipenum = __cpu_to_le32(9),
 332                 .pipedir = __cpu_to_le32(PIPEDIR_INOUT),
 333                 .nentries = __cpu_to_le32(32),
 334                 .nbytes_max = __cpu_to_le32(2048),
 335                 .flags = __cpu_to_le32(CE_ATTR_FLAGS | CE_ATTR_DIS_INTR),
 336                 .reserved = __cpu_to_le32(0),
 337         },
 338
 339         /* It not necessary to send target wlan configuration for CE10 & CE11
 340          * as these CEs are not actively used in target.
 341          */
 342 };
 343
 344 /*
 345  * Map from service/endpoint to Copy Engine.
 346  * This table is derived from the CE_PCI TABLE, above.
 347  * It is passed to the Target at startup for use by firmware.
 348  */
 349 static struct service_to_pipe target_service_to_ce_map_wlan[] = {
 350         {
 351                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VO),
 352                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 353                 __cpu_to_le32(3),
 354         },
 355         {
 356                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VO),
 357                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 358                 __cpu_to_le32(2),
 359         },
 360         {
 361                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BK),
 362                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 363                 __cpu_to_le32(3),
 364         },
 365         {
 366                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BK),
 367                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 368                 __cpu_to_le32(2),
 369         },
 370         {
 371                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BE),
 372                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 373                 __cpu_to_le32(3),
 374         },
 375         {
 376                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BE),
 377                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 378                 __cpu_to_le32(2),
 379         },
 380         {
 381                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VI),
 382                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 383                 __cpu_to_le32(3),
 384         },
 385         {
 386                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VI),
 387                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 388                 __cpu_to_le32(2),
 389         },
 390         {
 391                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_CONTROL),
 392                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 393                 __cpu_to_le32(3),
 394         },
 395         {
 396                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_CONTROL),
 397                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 398                 __cpu_to_le32(2),
 399         },
 400         {
 401                 __cpu_to_le32(ATH10K_HTC_SVC_ID_RSVD_CTRL),
 402                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 403                 __cpu_to_le32(0),
 404         },
 405         {
 406                 __cpu_to_le32(ATH10K_HTC_SVC_ID_RSVD_CTRL),
 407                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 408                 __cpu_to_le32(1),
 409         },
 410         { /* not used */
 411                 __cpu_to_le32(ATH10K_HTC_SVC_ID_TEST_RAW_STREAMS),
 412                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 413                 __cpu_to_le32(0),
 414         },
 415         { /* not used */
 416                 __cpu_to_le32(ATH10K_HTC_SVC_ID_TEST_RAW_STREAMS),
 417                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 418                 __cpu_to_le32(1),
 419         },
 420         {
 421                 __cpu_to_le32(ATH10K_HTC_SVC_ID_HTT_DATA_MSG),
 422                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 423                 __cpu_to_le32(4),
 424         },
 425         {
 426                 __cpu_to_le32(ATH10K_HTC_SVC_ID_HTT_DATA_MSG),
 427                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 428                 __cpu_to_le32(5),
 429         },
 430
 431         /* (Additions here) */
 432
 433         { /* must be last */
 434                 __cpu_to_le32(0),
 435                 __cpu_to_le32(0),
 436                 __cpu_to_le32(0),
 437         },
 438 };
 439
 440 static bool ath10k_pci_is_awake(struct ath10k *ar)
 441 {
 442         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 443         u32 val = ioread32(ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 444                            RTC_STATE_ADDRESS);
 445
 446         return RTC_STATE_V_GET(val) == RTC_STATE_V_ON;
 447 }
 448
 449 static void __ath10k_pci_wake(struct ath10k *ar)
 450 {
 451         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 452
 453         lockdep_assert_held(&ar_pci->ps_lock);
 454
 455         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps wake reg refcount %lu awake %d\n",
 456                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 457
 458         iowrite32(PCIE_SOC_WAKE_V_MASK,
 459                   ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 460                   PCIE_SOC_WAKE_ADDRESS);
 461 }
 462
 463 static void __ath10k_pci_sleep(struct ath10k *ar)
 464 {
 465         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 466
 467         lockdep_assert_held(&ar_pci->ps_lock);
 468
 469         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps sleep reg refcount %lu awake %d\n",
 470                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 471
 472         iowrite32(PCIE_SOC_WAKE_RESET,
 473                   ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 474                   PCIE_SOC_WAKE_ADDRESS);
 475         ar_pci->ps_awake = false;
 476 }
 477
 478 static int ath10k_pci_wake_wait(struct ath10k *ar)
 479 {
 480         int tot_delay = 0;
 481         int curr_delay = 5;
 482
 483         while (tot_delay < PCIE_WAKE_TIMEOUT) {
 484                 if (ath10k_pci_is_awake(ar)) {
 485                         if (tot_delay > PCIE_WAKE_LATE_US)
 486                                 ath10k_warn(ar, "device wakeup took %d ms which is unusually long, otherwise it works normally.\n",
 487                                             tot_delay / 1000);
 488                         return 0;
 489                 }
 490
 491                 udelay(curr_delay);
 492                 tot_delay += curr_delay;
 493
 494                 if (curr_delay < 50)
 495                         curr_delay += 5;
 496         }
 497
 498         return -ETIMEDOUT;
 499 }
 500
 501 static int ath10k_pci_force_wake(struct ath10k *ar)
 502 {
 503         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 504         unsigned long flags;
 505         int ret = 0;
 506
 507         if (ar_pci->pci_ps)
 508                 return ret;
 509
 510         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 511
 512         if (!ar_pci->ps_awake) {
 513                 iowrite32(PCIE_SOC_WAKE_V_MASK,
 514                           ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 515                           PCIE_SOC_WAKE_ADDRESS);
 516
 517                 ret = ath10k_pci_wake_wait(ar);
 518                 if (ret == 0)
 519                         ar_pci->ps_awake = true;
 520         }
 521
 522         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 523
 524         return ret;
 525 }
 526
 527 static void ath10k_pci_force_sleep(struct ath10k *ar)
 528 {
 529         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 530         unsigned long flags;
 531
 532         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 533
 534         iowrite32(PCIE_SOC_WAKE_RESET,
 535                   ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 536                   PCIE_SOC_WAKE_ADDRESS);
 537         ar_pci->ps_awake = false;
 538
 539         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 540 }
 541
 542 static int ath10k_pci_wake(struct ath10k *ar)
 543 {
 544         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 545         unsigned long flags;
 546         int ret = 0;
 547
 548         if (ar_pci->pci_ps == 0)
 549                 return ret;
 550
 551         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 552
 553         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps wake refcount %lu awake %d\n",
 554                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 555
 556         /* This function can be called very frequently. To avoid excessive
 557          * CPU stalls for MMIO reads use a cache var to hold the device state.
 558          */
 559         if (!ar_pci->ps_awake) {
 560                 __ath10k_pci_wake(ar);
 561
 562                 ret = ath10k_pci_wake_wait(ar);
 563                 if (ret == 0)
 564                         ar_pci->ps_awake = true;
 565         }
 566
 567         if (ret == 0) {
 568                 ar_pci->ps_wake_refcount++;
 569                 WARN_ON(ar_pci->ps_wake_refcount == 0);
 570         }
 571
 572         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 573
 574         return ret;
 575 }
 576
 577 static void ath10k_pci_sleep(struct ath10k *ar)
 578 {
 579         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 580         unsigned long flags;
 581
 582         if (ar_pci->pci_ps == 0)
 583                 return;
 584
 585         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 586
 587         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps sleep refcount %lu awake %d\n",
 588                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 589
 590         if (WARN_ON(ar_pci->ps_wake_refcount == 0))
 591                 goto skip;
 592
 593         ar_pci->ps_wake_refcount--;
 594
 595         mod_timer(&ar_pci->ps_timer, jiffies +
 596                   msecs_to_jiffies(ATH10K_PCI_SLEEP_GRACE_PERIOD_MSEC));
 597
 598 skip:
 599         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 600 }
 601
 602 static void ath10k_pci_ps_timer(struct timer_list *t)
 603 {
 604         struct ath10k_pci *ar_pci = from_timer(ar_pci, t, ps_timer);
 605         struct ath10k *ar = ar_pci->ar;
 606         unsigned long flags;
 607
 608         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 609
 610         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps timer refcount %lu awake %d\n",
 611                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 612
 613         if (ar_pci->ps_wake_refcount > 0)
 614                 goto skip;
 615
 616         __ath10k_pci_sleep(ar);
 617
 618 skip:
 619         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 620 }
 621
 622 static void ath10k_pci_sleep_sync(struct ath10k *ar)
 623 {
 624         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 625         unsigned long flags;
 626
 627         if (ar_pci->pci_ps == 0) {
 628                 ath10k_pci_force_sleep(ar);
 629                 return;
 630         }
 631
 632         del_timer_sync(&ar_pci->ps_timer);
 633
 634         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 635         WARN_ON(ar_pci->ps_wake_refcount > 0);
 636         __ath10k_pci_sleep(ar);
 637         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 638 }
 639
 640 static void ath10k_bus_pci_write32(struct ath10k *ar, u32 offset, u32 value)
 641 {
 642         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 643         int ret;
 644
 645         if (unlikely(offset + sizeof(value) > ar_pci->mem_len)) {
 646                 ath10k_warn(ar, "refusing to write mmio out of bounds at 0x%08x - 0x%08zx (max 0x%08zx)\n",
 647                             offset, offset + sizeof(value), ar_pci->mem_len);
 648                 return;
 649         }
 650
 651         ret = ath10k_pci_wake(ar);
 652         if (ret) {
 653                 ath10k_warn(ar, "failed to wake target for write32 of 0x%08x at 0x%08x: %d\n",
 654                             value, offset, ret);
 655                 return;
 656         }
 657
 658         iowrite32(value, ar_pci->mem + offset);
 659         ath10k_pci_sleep(ar);
 660 }
 661
 662 static u32 ath10k_bus_pci_read32(struct ath10k *ar, u32 offset)
 663 {
 664         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 665         u32 val;
 666         int ret;
 667
 668         if (unlikely(offset + sizeof(val) > ar_pci->mem_len)) {
 669                 ath10k_warn(ar, "refusing to read mmio out of bounds at 0x%08x - 0x%08zx (max 0x%08zx)\n",
 670                             offset, offset + sizeof(val), ar_pci->mem_len);
 671                 return 0;
 672         }
 673
 674         ret = ath10k_pci_wake(ar);
 675         if (ret) {
 676                 ath10k_warn(ar, "failed to wake target for read32 at 0x%08x: %d\n",
 677                             offset, ret);
 678                 return 0xffffffff;
 679         }
 680
 681         val = ioread32(ar_pci->mem + offset);
 682         ath10k_pci_sleep(ar);
 683
 684         return val;
 685 }
 686
 687 inline void ath10k_pci_write32(struct ath10k *ar, u32 offset, u32 value)
 688 {
 689         struct ath10k_ce *ce = ath10k_ce_priv(ar);
 690
 691         ce->bus_ops->write32(ar, offset, value);
 692 }
 693
 694 inline u32 ath10k_pci_read32(struct ath10k *ar, u32 offset)
 695 {
 696         struct ath10k_ce *ce = ath10k_ce_priv(ar);
 697
 698         return ce->bus_ops->read32(ar, offset);
 699 }
 700
 701 u32 ath10k_pci_soc_read32(struct ath10k *ar, u32 addr)
 702 {
 703         return ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS + addr);
 704 }
 705
 706 void ath10k_pci_soc_write32(struct ath10k *ar, u32 addr, u32 val)
 707 {
 708         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + addr, val);
 709 }
 710
 711 u32 ath10k_pci_reg_read32(struct ath10k *ar, u32 addr)
 712 {
 713         return ath10k_pci_read32(ar, PCIE_LOCAL_BASE_ADDRESS + addr);
 714 }
 715
 716 void ath10k_pci_reg_write32(struct ath10k *ar, u32 addr, u32 val)
 717 {
 718         ath10k_pci_write32(ar, PCIE_LOCAL_BASE_ADDRESS + addr, val);
 719 }
 720
 721 bool ath10k_pci_irq_pending(struct ath10k *ar)
 722 {
 723         u32 cause;
 724
 725         /* Check if the shared legacy irq is for us */
 726         cause = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 727                                   PCIE_INTR_CAUSE_ADDRESS);
 728         if (cause & (PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL))
 729                 return true;
 730
 731         return false;
 732 }
 733
 734 void ath10k_pci_disable_and_clear_legacy_irq(struct ath10k *ar)
 735 {
 736         /* IMPORTANT: INTR_CLR register has to be set after
 737          * INTR_ENABLE is set to 0, otherwise interrupt can not be
 738          * really cleared.
 739          */
 740         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_ENABLE_ADDRESS,
 741                            0);
 742         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_CLR_ADDRESS,
 743                            PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL);
 744
 745         /* IMPORTANT: this extra read transaction is required to
 746          * flush the posted write buffer.
 747          */
 748         (void)ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 749                                 PCIE_INTR_ENABLE_ADDRESS);
 750 }
 751
 752 void ath10k_pci_enable_legacy_irq(struct ath10k *ar)
 753 {
 754         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
 755                            PCIE_INTR_ENABLE_ADDRESS,
 756                            PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL);
 757
 758         /* IMPORTANT: this extra read transaction is required to
 759          * flush the posted write buffer.
 760          */
 761         (void)ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 762                                 PCIE_INTR_ENABLE_ADDRESS);
 763 }
 764
 765 static inline const char *ath10k_pci_get_irq_method(struct ath10k *ar)
 766 {
 767         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 768
 769         if (ar_pci->oper_irq_mode == ATH10K_PCI_IRQ_MSI)
 770                 return "msi";
 771
 772         return "legacy";
 773 }
 774
 775 static int __ath10k_pci_rx_post_buf(struct ath10k_pci_pipe *pipe)
 776 {
 777         struct ath10k *ar = pipe->hif_ce_state;
 778         struct ath10k_ce *ce = ath10k_ce_priv(ar);
 779         struct ath10k_ce_pipe *ce_pipe = pipe->ce_hdl;
 780         struct sk_buff *skb;
 781         dma_addr_t paddr;
 782         int ret;
 783
 784         skb = dev_alloc_skb(pipe->buf_sz);
 785         if (!skb)
 786                 return -ENOMEM;
 787
 788         WARN_ONCE((unsigned long)skb->data & 3, "unaligned skb");
 789
 790         paddr = dma_map_single(ar->dev, skb->data,
 791                                skb->len + skb_tailroom(skb),
 792                                DMA_FROM_DEVICE);
 793         if (unlikely(dma_mapping_error(ar->dev, paddr))) {
 794                 ath10k_warn(ar, "failed to dma map pci rx buf\n");
 795                 dev_kfree_skb_any(skb);
 796                 return -EIO;
 797         }
 798
 799         ATH10K_SKB_RXCB(skb)->paddr = paddr;
 800
 801         spin_lock_bh(&ce->ce_lock);
 802         ret = ce_pipe->ops->ce_rx_post_buf(ce_pipe, skb, paddr);
 803         spin_unlock_bh(&ce->ce_lock);
 804         if (ret) {
 805                 dma_unmap_single(ar->dev, paddr, skb->len + skb_tailroom(skb),
 806                                  DMA_FROM_DEVICE);
 807                 dev_kfree_skb_any(skb);
 808                 return ret;
 809         }
 810
 811         return 0;
 812 }
 813
 814 static void ath10k_pci_rx_post_pipe(struct ath10k_pci_pipe *pipe)
 815 {
 816         struct ath10k *ar = pipe->hif_ce_state;
 817         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 818         struct ath10k_ce *ce = ath10k_ce_priv(ar);
 819         struct ath10k_ce_pipe *ce_pipe = pipe->ce_hdl;
 820         int ret, num;
 821
 822         if (pipe->buf_sz == 0)
 823                 return;
 824
 825         if (!ce_pipe->dest_ring)
 826                 return;
 827
 828         spin_lock_bh(&ce->ce_lock);
 829         num = __ath10k_ce_rx_num_free_bufs(ce_pipe);
 830         spin_unlock_bh(&ce->ce_lock);
 831
 832         while (num >= 0) {
 833                 ret = __ath10k_pci_rx_post_buf(pipe);
 834                 if (ret) {
 835                         if (ret == -ENOSPC)
 836                                 break;
 837                         ath10k_warn(ar, "failed to post pci rx buf: %d\n", ret);
 838                         mod_timer(&ar_pci->rx_post_retry, jiffies +
 839                                   ATH10K_PCI_RX_POST_RETRY_MS);
 840                         break;
 841                 }
 842                 num--;
 843         }
 844 }
 845
 846 void ath10k_pci_rx_post(struct ath10k *ar)
 847 {
 848         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 849         int i;
 850
 851         for (i = 0; i < CE_COUNT; i++)
 852                 ath10k_pci_rx_post_pipe(&ar_pci->pipe_info[i]);
 853 }
 854
 855 void ath10k_pci_rx_replenish_retry(struct timer_list *t)
 856 {
 857         struct ath10k_pci *ar_pci = from_timer(ar_pci, t, rx_post_retry);
 858         struct ath10k *ar = ar_pci->ar;
 859
 860         ath10k_pci_rx_post(ar);
 861 }
 862
 863 static u32 ath10k_pci_qca988x_targ_cpu_to_ce_addr(struct ath10k *ar, u32 addr)
 864 {
 865         u32 val = 0, region = addr & 0xfffff;
 866
 867         val = (ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS + CORE_CTRL_ADDRESS)
 868                                  & 0x7ff) << 21;
 869         val |= 0x100000 | region;
 870         return val;
 871 }
 872
 873 static u32 ath10k_pci_qca99x0_targ_cpu_to_ce_addr(struct ath10k *ar, u32 addr)
 874 {
 875         u32 val = 0, region = addr & 0xfffff;
 876
 877         val = ath10k_pci_read32(ar, PCIE_BAR_REG_ADDRESS);
 878         val |= 0x100000 | region;
 879         return val;
 880 }
 881
 882 static u32 ath10k_pci_targ_cpu_to_ce_addr(struct ath10k *ar, u32 addr)
 883 {
 884         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 885
 886         if (WARN_ON_ONCE(!ar_pci->targ_cpu_to_ce_addr))
 887                 return -ENOTSUPP;
 888
 889         return ar_pci->targ_cpu_to_ce_addr(ar, addr);
 890 }
 891
 892 /*
 893  * Diagnostic read/write access is provided for startup/config/debug usage.
 894  * Caller must guarantee proper alignment, when applicable, and single user
 895  * at any moment.
 896  */
 897 static int ath10k_pci_diag_read_mem(struct ath10k *ar, u32 address, void *data,
 898                                     int nbytes)
 899 {
 900         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 901         struct ath10k_ce *ce = ath10k_ce_priv(ar);
 902         int ret = 0;
 903         u32 *buf;
 904         unsigned int completed_nbytes, alloc_nbytes, remaining_bytes;
 905         struct ath10k_ce_pipe *ce_diag;
 906         /* Host buffer address in CE space */
 907         u32 ce_data;
 908         dma_addr_t ce_data_base = 0;
 909         void *data_buf = NULL;
 910         int i;
 911
 912         spin_lock_bh(&ce->ce_lock);
 913
 914         ce_diag = ar_pci->ce_diag;
 915
 916         /*
 917          * Allocate a temporary bounce buffer to hold caller's data
 918          * to be DMA'ed from Target. This guarantees
 919          *   1) 4-byte alignment
 920          *   2) Buffer in DMA-able space
 921          */
 922         alloc_nbytes = min_t(unsigned int, nbytes, DIAG_TRANSFER_LIMIT);
 923
 924         data_buf = (unsigned char *)dma_zalloc_coherent(ar->dev,
 925                                                        alloc_nbytes,
 926                                                        &ce_data_base,
 927                                                        GFP_ATOMIC);
 928
 929         if (!data_buf) {
 930                 ret = -ENOMEM;
 931                 goto done;
 932         }
 933
 934         remaining_bytes = nbytes;
 935         ce_data = ce_data_base;
 936         while (remaining_bytes) {
 937                 nbytes = min_t(unsigned int, remaining_bytes,
 938                                DIAG_TRANSFER_LIMIT);
 939
 940                 ret = ce_diag->ops->ce_rx_post_buf(ce_diag, &ce_data, ce_data);
 941                 if (ret != 0)
 942                         goto done;
 943
 944                 /* Request CE to send from Target(!) address to Host buffer */
 945                 /*
 946                  * The address supplied by the caller is in the
 947                  * Target CPU virtual address space.
 948                  *
 949                  * In order to use this address with the diagnostic CE,
 950                  * convert it from Target CPU virtual address space
 951                  * to CE address space
 952                  */
 953                 address = ath10k_pci_targ_cpu_to_ce_addr(ar, address);
 954
 955                 ret = ath10k_ce_send_nolock(ce_diag, NULL, (u32)address, nbytes, 0,
 956                                             0);
 957                 if (ret)
 958                         goto done;
 959
 960                 i = 0;
 961                 while (ath10k_ce_completed_send_next_nolock(ce_diag,
 962                                                             NULL) != 0) {
 963                         mdelay(1);
 964                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
 965                                 ret = -EBUSY;
 966                                 goto done;
 967                         }
 968                 }
 969
 970                 i = 0;
 971                 while (ath10k_ce_completed_recv_next_nolock(ce_diag,
 972                                                             (void **)&buf,
 973                                                             &completed_nbytes)
 974                                                                 != 0) {
 975                         mdelay(1);
 976
 977                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
 978                                 ret = -EBUSY;
 979                                 goto done;
 980                         }
 981                 }
 982
 983                 if (nbytes != completed_nbytes) {
 984                         ret = -EIO;
 985                         goto done;
 986                 }
 987
 988                 if (*buf != ce_data) {
 989                         ret = -EIO;
 990                         goto done;
 991                 }
 992
 993                 remaining_bytes -= nbytes;
 994                 memcpy(data, data_buf, nbytes);
 995
 996                 address += nbytes;
 997                 data += nbytes;
 998         }
 999
1000 done:
1001
1002         if (data_buf)
1003                 dma_free_coherent(ar->dev, alloc_nbytes, data_buf,
1004                                   ce_data_base);
1005
1006         spin_unlock_bh(&ce->ce_lock);
1007
1008         return ret;
1009 }
1010
1011 static int ath10k_pci_diag_read32(struct ath10k *ar, u32 address, u32 *value)
1012 {
1013         __le32 val = 0;
1014         int ret;
1015
1016         ret = ath10k_pci_diag_read_mem(ar, address, &val, sizeof(val));
1017         *value = __le32_to_cpu(val);
1018
1019         return ret;
1020 }
1021
1022 static int __ath10k_pci_diag_read_hi(struct ath10k *ar, void *dest,
1023                                      u32 src, u32 len)
1024 {
1025         u32 host_addr, addr;
1026         int ret;
1027
1028         host_addr = host_interest_item_address(src);
1029
1030         ret = ath10k_pci_diag_read32(ar, host_addr, &addr);
1031         if (ret != 0) {
1032                 ath10k_warn(ar, "failed to get memcpy hi address for firmware address %d: %d\n",
1033                             src, ret);
1034                 return ret;
1035         }
1036
1037         ret = ath10k_pci_diag_read_mem(ar, addr, dest, len);
1038         if (ret != 0) {
1039                 ath10k_warn(ar, "failed to memcpy firmware memory from %d (%d B): %d\n",
1040                             addr, len, ret);
1041                 return ret;
1042         }
1043
1044         return 0;
1045 }
1046
1047 #define ath10k_pci_diag_read_hi(ar, dest, src, len)             \
1048         __ath10k_pci_diag_read_hi(ar, dest, HI_ITEM(src), len)
1049
1050 int ath10k_pci_diag_write_mem(struct ath10k *ar, u32 address,
1051                               const void *data, int nbytes)
1052 {
1053         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1054         struct ath10k_ce *ce = ath10k_ce_priv(ar);
1055         int ret = 0;
1056         u32 *buf;
1057         unsigned int completed_nbytes, alloc_nbytes, remaining_bytes;
1058         struct ath10k_ce_pipe *ce_diag;
1059         void *data_buf = NULL;
1060         dma_addr_t ce_data_base = 0;
1061         int i;
1062
1063         spin_lock_bh(&ce->ce_lock);
1064
1065         ce_diag = ar_pci->ce_diag;
1066
1067         /*
1068          * Allocate a temporary bounce buffer to hold caller's data
1069          * to be DMA'ed to Target. This guarantees
1070          *   1) 4-byte alignment
1071          *   2) Buffer in DMA-able space
1072          */
1073         alloc_nbytes = min_t(unsigned int, nbytes, DIAG_TRANSFER_LIMIT);
1074
1075         data_buf = (unsigned char *)dma_alloc_coherent(ar->dev,
1076                                                        alloc_nbytes,
1077                                                        &ce_data_base,
1078                                                        GFP_ATOMIC);
1079         if (!data_buf) {
1080                 ret = -ENOMEM;
1081                 goto done;
1082         }
1083
1084         /*
1085          * The address supplied by the caller is in the
1086          * Target CPU virtual address space.
1087          *
1088          * In order to use this address with the diagnostic CE,
1089          * convert it from
1090          *    Target CPU virtual address space
1091          * to
1092          *    CE address space
1093          */
1094         address = ath10k_pci_targ_cpu_to_ce_addr(ar, address);
1095
1096         remaining_bytes = nbytes;
1097         while (remaining_bytes) {
1098                 /* FIXME: check cast */
1099                 nbytes = min_t(int, remaining_bytes, DIAG_TRANSFER_LIMIT);
1100
1101                 /* Copy caller's data to allocated DMA buf */
1102                 memcpy(data_buf, data, nbytes);
1103
1104                 /* Set up to receive directly into Target(!) address */
1105                 ret = ce_diag->ops->ce_rx_post_buf(ce_diag, &address, address);
1106                 if (ret != 0)
1107                         goto done;
1108
1109                 /*
1110                  * Request CE to send caller-supplied data that
1111                  * was copied to bounce buffer to Target(!) address.
1112                  */
1113                 ret = ath10k_ce_send_nolock(ce_diag, NULL, ce_data_base,
1114                                             nbytes, 0, 0);
1115                 if (ret != 0)
1116                         goto done;
1117
1118                 i = 0;
1119                 while (ath10k_ce_completed_send_next_nolock(ce_diag,
1120                                                             NULL) != 0) {
1121                         mdelay(1);
1122
1123                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
1124                                 ret = -EBUSY;
1125                                 goto done;
1126                         }
1127                 }
1128
1129                 i = 0;
1130                 while (ath10k_ce_completed_recv_next_nolock(ce_diag,
1131                                                             (void **)&buf,
1132                                                             &completed_nbytes)
1133                                                                 != 0) {
1134                         mdelay(1);
1135
1136                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
1137                                 ret = -EBUSY;
1138                                 goto done;
1139                         }
1140                 }
1141
1142                 if (nbytes != completed_nbytes) {
1143                         ret = -EIO;
1144                         goto done;
1145                 }
1146
1147                 if (*buf != address) {
1148                         ret = -EIO;
1149                         goto done;
1150                 }
1151
1152                 remaining_bytes -= nbytes;
1153                 address += nbytes;
1154                 data += nbytes;
1155         }
1156
1157 done:
1158         if (data_buf) {
1159                 dma_free_coherent(ar->dev, alloc_nbytes, data_buf,
1160                                   ce_data_base);
1161         }
1162
1163         if (ret != 0)
1164                 ath10k_warn(ar, "failed to write diag value at 0x%x: %d\n",
1165                             address, ret);
1166
1167         spin_unlock_bh(&ce->ce_lock);
1168
1169         return ret;
1170 }
1171
1172 static int ath10k_pci_diag_write32(struct ath10k *ar, u32 address, u32 value)
1173 {
1174         __le32 val = __cpu_to_le32(value);
1175
1176         return ath10k_pci_diag_write_mem(ar, address, &val, sizeof(val));
1177 }
1178
1179 /* Called by lower (CE) layer when a send to Target completes. */
1180 static void ath10k_pci_htc_tx_cb(struct ath10k_ce_pipe *ce_state)
1181 {
1182         struct ath10k *ar = ce_state->ar;
1183         struct sk_buff_head list;
1184         struct sk_buff *skb;
1185
1186         __skb_queue_head_init(&list);
1187         while (ath10k_ce_completed_send_next(ce_state, (void **)&skb) == 0) {
1188                 /* no need to call tx completion for NULL pointers */
1189                 if (skb == NULL)
1190                         continue;
1191
1192                 __skb_queue_tail(&list, skb);
1193         }
1194
1195         while ((skb = __skb_dequeue(&list)))
1196                 ath10k_htc_tx_completion_handler(ar, skb);
1197 }
1198
1199 static void ath10k_pci_process_rx_cb(struct ath10k_ce_pipe *ce_state,
1200                                      void (*callback)(struct ath10k *ar,
1201                                                       struct sk_buff *skb))
1202 {
1203         struct ath10k *ar = ce_state->ar;
1204         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1205         struct ath10k_pci_pipe *pipe_info =  &ar_pci->pipe_info[ce_state->id];
1206         struct sk_buff *skb;
1207         struct sk_buff_head list;
1208         void *transfer_context;
1209         unsigned int nbytes, max_nbytes;
1210
1211         __skb_queue_head_init(&list);
1212         while (ath10k_ce_completed_recv_next(ce_state, &transfer_context,
1213                                              &nbytes) == 0) {
1214                 skb = transfer_context;
1215                 max_nbytes = skb->len + skb_tailroom(skb);
1216                 dma_unmap_single(ar->dev, ATH10K_SKB_RXCB(skb)->paddr,
1217                                  max_nbytes, DMA_FROM_DEVICE);
1218
1219                 if (unlikely(max_nbytes < nbytes)) {
1220                         ath10k_warn(ar, "rxed more than expected (nbytes %d, max %d)",
1221                                     nbytes, max_nbytes);
1222                         dev_kfree_skb_any(skb);
1223                         continue;
1224                 }
1225
1226                 skb_put(skb, nbytes);
1227                 __skb_queue_tail(&list, skb);
1228         }
1229
1230         while ((skb = __skb_dequeue(&list))) {
1231                 ath10k_dbg(ar, ATH10K_DBG_PCI, "pci rx ce pipe %d len %d\n",
1232                            ce_state->id, skb->len);
1233                 ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci rx: ",
1234                                 skb->data, skb->len);
1235
1236                 callback(ar, skb);
1237         }
1238
1239         ath10k_pci_rx_post_pipe(pipe_info);
1240 }
1241
1242 static void ath10k_pci_process_htt_rx_cb(struct ath10k_ce_pipe *ce_state,
1243                                          void (*callback)(struct ath10k *ar,
1244                                                           struct sk_buff *skb))
1245 {
1246         struct ath10k *ar = ce_state->ar;
1247         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1248         struct ath10k_pci_pipe *pipe_info =  &ar_pci->pipe_info[ce_state->id];
1249         struct ath10k_ce_pipe *ce_pipe = pipe_info->ce_hdl;
1250         struct sk_buff *skb;
1251         struct sk_buff_head list;
1252         void *transfer_context;
1253         unsigned int nbytes, max_nbytes, nentries;
1254         int orig_len;
1255
1256         /* No need to aquire ce_lock for CE5, since this is the only place CE5
1257          * is processed other than init and deinit. Before releasing CE5
1258          * buffers, interrupts are disabled. Thus CE5 access is serialized.
1259          */
1260         __skb_queue_head_init(&list);
1261         while (ath10k_ce_completed_recv_next_nolock(ce_state, &transfer_context,
1262                                                     &nbytes) == 0) {
1263                 skb = transfer_context;
1264                 max_nbytes = skb->len + skb_tailroom(skb);
1265
1266                 if (unlikely(max_nbytes < nbytes)) {
1267                         ath10k_warn(ar, "rxed more than expected (nbytes %d, max %d)",
1268                                     nbytes, max_nbytes);
1269                         continue;
1270                 }
1271
1272                 dma_sync_single_for_cpu(ar->dev, ATH10K_SKB_RXCB(skb)->paddr,
1273                                         max_nbytes, DMA_FROM_DEVICE);
1274                 skb_put(skb, nbytes);
1275                 __skb_queue_tail(&list, skb);
1276         }
1277
1278         nentries = skb_queue_len(&list);
1279         while ((skb = __skb_dequeue(&list))) {
1280                 ath10k_dbg(ar, ATH10K_DBG_PCI, "pci rx ce pipe %d len %d\n",
1281                            ce_state->id, skb->len);
1282                 ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci rx: ",
1283                                 skb->data, skb->len);
1284
1285                 orig_len = skb->len;
1286                 callback(ar, skb);
1287                 skb_push(skb, orig_len - skb->len);
1288                 skb_reset_tail_pointer(skb);
1289                 skb_trim(skb, 0);
1290
1291                 /*let device gain the buffer again*/
1292                 dma_sync_single_for_device(ar->dev, ATH10K_SKB_RXCB(skb)->paddr,
1293                                            skb->len + skb_tailroom(skb),
1294                                            DMA_FROM_DEVICE);
1295         }
1296         ath10k_ce_rx_update_write_idx(ce_pipe, nentries);
1297 }
1298
1299 /* Called by lower (CE) layer when data is received from the Target. */
1300 static void ath10k_pci_htc_rx_cb(struct ath10k_ce_pipe *ce_state)
1301 {
1302         ath10k_pci_process_rx_cb(ce_state, ath10k_htc_rx_completion_handler);
1303 }
1304
1305 static void ath10k_pci_htt_htc_rx_cb(struct ath10k_ce_pipe *ce_state)
1306 {
1307         /* CE4 polling needs to be done whenever CE pipe which transports
1308          * HTT Rx (target->host) is processed.
1309          */
1310         ath10k_ce_per_engine_service(ce_state->ar, 4);
1311
1312         ath10k_pci_process_rx_cb(ce_state, ath10k_htc_rx_completion_handler);
1313 }
1314
1315 /* Called by lower (CE) layer when data is received from the Target.
1316  * Only 10.4 firmware uses separate CE to transfer pktlog data.
1317  */
1318 static void ath10k_pci_pktlog_rx_cb(struct ath10k_ce_pipe *ce_state)
1319 {
1320         ath10k_pci_process_rx_cb(ce_state,
1321                                  ath10k_htt_rx_pktlog_completion_handler);
1322 }
1323
1324 /* Called by lower (CE) layer when a send to HTT Target completes. */
1325 static void ath10k_pci_htt_tx_cb(struct ath10k_ce_pipe *ce_state)
1326 {
1327         struct ath10k *ar = ce_state->ar;
1328         struct sk_buff *skb;
1329
1330         while (ath10k_ce_completed_send_next(ce_state, (void **)&skb) == 0) {
1331                 /* no need to call tx completion for NULL pointers */
1332                 if (!skb)
1333                         continue;
1334
1335                 dma_unmap_single(ar->dev, ATH10K_SKB_CB(skb)->paddr,
1336                                  skb->len, DMA_TO_DEVICE);
1337                 ath10k_htt_hif_tx_complete(ar, skb);
1338         }
1339 }
1340
1341 static void ath10k_pci_htt_rx_deliver(struct ath10k *ar, struct sk_buff *skb)
1342 {
1343         skb_pull(skb, sizeof(struct ath10k_htc_hdr));
1344         ath10k_htt_t2h_msg_handler(ar, skb);
1345 }
1346
1347 /* Called by lower (CE) layer when HTT data is received from the Target. */
1348 static void ath10k_pci_htt_rx_cb(struct ath10k_ce_pipe *ce_state)
1349 {
1350         /* CE4 polling needs to be done whenever CE pipe which transports
1351          * HTT Rx (target->host) is processed.
1352          */
1353         ath10k_ce_per_engine_service(ce_state->ar, 4);
1354
1355         ath10k_pci_process_htt_rx_cb(ce_state, ath10k_pci_htt_rx_deliver);
1356 }
1357
1358 int ath10k_pci_hif_tx_sg(struct ath10k *ar, u8 pipe_id,
1359                          struct ath10k_hif_sg_item *items, int n_items)
1360 {
1361         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1362         struct ath10k_ce *ce = ath10k_ce_priv(ar);
1363         struct ath10k_pci_pipe *pci_pipe = &ar_pci->pipe_info[pipe_id];
1364         struct ath10k_ce_pipe *ce_pipe = pci_pipe->ce_hdl;
1365         struct ath10k_ce_ring *src_ring = ce_pipe->src_ring;
1366         unsigned int nentries_mask;
1367         unsigned int sw_index;
1368         unsigned int write_index;
1369         int err, i = 0;
1370
1371         spin_lock_bh(&ce->ce_lock);
1372
1373         nentries_mask = src_ring->nentries_mask;
1374         sw_index = src_ring->sw_index;
1375         write_index = src_ring->write_index;
1376
1377         if (unlikely(CE_RING_DELTA(nentries_mask,
1378                                    write_index, sw_index - 1) < n_items)) {
1379                 err = -ENOBUFS;
1380                 goto err;
1381         }
1382
1383         for (i = 0; i < n_items - 1; i++) {
1384                 ath10k_dbg(ar, ATH10K_DBG_PCI,
1385                            "pci tx item %d paddr %pad len %d n_items %d\n",
1386                            i, &items[i].paddr, items[i].len, n_items);
1387                 ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci tx data: ",
1388                                 items[i].vaddr, items[i].len);
1389
1390                 err = ath10k_ce_send_nolock(ce_pipe,
1391                                             items[i].transfer_context,
1392                                             items[i].paddr,
1393                                             items[i].len,
1394                                             items[i].transfer_id,
1395                                             CE_SEND_FLAG_GATHER);
1396                 if (err)
1397                         goto err;
1398         }
1399
1400         /* `i` is equal to `n_items -1` after for() */
1401
1402         ath10k_dbg(ar, ATH10K_DBG_PCI,
1403                    "pci tx item %d paddr %pad len %d n_items %d\n",
1404                    i, &items[i].paddr, items[i].len, n_items);
1405         ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci tx data: ",
1406                         items[i].vaddr, items[i].len);
1407
1408         err = ath10k_ce_send_nolock(ce_pipe,
1409                                     items[i].transfer_context,
1410                                     items[i].paddr,
1411                                     items[i].len,
1412                                     items[i].transfer_id,
1413                                     0);
1414         if (err)
1415                 goto err;
1416
1417         spin_unlock_bh(&ce->ce_lock);
1418         return 0;
1419
1420 err:
1421         for (; i > 0; i--)
1422                 __ath10k_ce_send_revert(ce_pipe);
1423
1424         spin_unlock_bh(&ce->ce_lock);
1425         return err;
1426 }
1427
1428 int ath10k_pci_hif_diag_read(struct ath10k *ar, u32 address, void *buf,
1429                              size_t buf_len)
1430 {
1431         return ath10k_pci_diag_read_mem(ar, address, buf, buf_len);
1432 }
1433
1434 u16 ath10k_pci_hif_get_free_queue_number(struct ath10k *ar, u8 pipe)
1435 {
1436         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1437
1438         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif get free queue number\n");
1439
1440         return ath10k_ce_num_free_src_entries(ar_pci->pipe_info[pipe].ce_hdl);
1441 }
1442
1443 static void ath10k_pci_dump_registers(struct ath10k *ar,
1444                                       struct ath10k_fw_crash_data *crash_data)
1445 {
1446         __le32 reg_dump_values[REG_DUMP_COUNT_QCA988X] = {};
1447         int i, ret;
1448
1449         lockdep_assert_held(&ar->data_lock);
1450
1451         ret = ath10k_pci_diag_read_hi(ar, &reg_dump_values[0],
1452                                       hi_failure_state,
1453                                       REG_DUMP_COUNT_QCA988X * sizeof(__le32));
1454         if (ret) {
1455                 ath10k_err(ar, "failed to read firmware dump area: %d\n", ret);
1456                 return;
1457         }
1458
1459         BUILD_BUG_ON(REG_DUMP_COUNT_QCA988X % 4);
1460
1461         ath10k_err(ar, "firmware register dump:\n");
1462         for (i = 0; i < REG_DUMP_COUNT_QCA988X; i += 4)
1463                 ath10k_err(ar, "[%02d]: 0x%08X 0x%08X 0x%08X 0x%08X\n",
1464                            i,
1465                            __le32_to_cpu(reg_dump_values[i]),
1466                            __le32_to_cpu(reg_dump_values[i + 1]),
1467                            __le32_to_cpu(reg_dump_values[i + 2]),
1468                            __le32_to_cpu(reg_dump_values[i + 3]));
1469
1470         if (!crash_data)
1471                 return;
1472
1473         for (i = 0; i < REG_DUMP_COUNT_QCA988X; i++)
1474                 crash_data->registers[i] = reg_dump_values[i];
1475 }
1476
1477 static int ath10k_pci_dump_memory_section(struct ath10k *ar,
1478                                           const struct ath10k_mem_region *mem_region,
1479                                           u8 *buf, size_t buf_len)
1480 {
1481         const struct ath10k_mem_section *cur_section, *next_section;
1482         unsigned int count, section_size, skip_size;
1483         int ret, i, j;
1484
1485         if (!mem_region || !buf)
1486                 return 0;
1487
1488         cur_section = &mem_region->section_table.sections[0];
1489
1490         if (mem_region->start > cur_section->start) {
1491                 ath10k_warn(ar, "incorrect memdump region 0x%x with section start address 0x%x.\n",
1492                             mem_region->start, cur_section->start);
1493                 return 0;
1494         }
1495
1496         skip_size = cur_section->start - mem_region->start;
1497
1498         /* fill the gap between the first register section and register
1499          * start address
1500          */
1501         for (i = 0; i < skip_size; i++) {
1502                 *buf = ATH10K_MAGIC_NOT_COPIED;
1503                 buf++;
1504         }
1505
1506         count = 0;
1507
1508         for (i = 0; cur_section != NULL; i++) {
1509                 section_size = cur_section->end - cur_section->start;
1510
1511                 if (section_size <= 0) {
1512                         ath10k_warn(ar, "incorrect ramdump format with start address 0x%x and stop address 0x%x\n",
1513                                     cur_section->start,
1514                                     cur_section->end);
1515                         break;
1516                 }
1517
1518                 if ((i + 1) == mem_region->section_table.size) {
1519                         /* last section */
1520                         next_section = NULL;
1521                         skip_size = 0;
1522                 } else {
1523                         next_section = cur_section + 1;
1524
1525                         if (cur_section->end > next_section->start) {
1526                                 ath10k_warn(ar, "next ramdump section 0x%x is smaller than current end address 0x%x\n",
1527                                             next_section->start,
1528                                             cur_section->end);
1529                                 break;
1530                         }
1531
1532                         skip_size = next_section->start - cur_section->end;
1533                 }
1534
1535                 if (buf_len < (skip_size + section_size)) {
1536                         ath10k_warn(ar, "ramdump buffer is too small: %zu\n", buf_len);
1537                         break;
1538                 }
1539
1540                 buf_len -= skip_size + section_size;
1541
1542                 /* read section to dest memory */
1543                 ret = ath10k_pci_diag_read_mem(ar, cur_section->start,
1544                                                buf, section_size);
1545                 if (ret) {
1546                         ath10k_warn(ar, "failed to read ramdump from section 0x%x: %d\n",
1547                                     cur_section->start, ret);
1548                         break;
1549                 }
1550
1551                 buf += section_size;
1552                 count += section_size;
1553
1554                 /* fill in the gap between this section and the next */
1555                 for (j = 0; j < skip_size; j++) {
1556                         *buf = ATH10K_MAGIC_NOT_COPIED;
1557                         buf++;
1558                 }
1559
1560                 count += skip_size;
1561
1562                 if (!next_section)
1563                         /* this was the last section */
1564                         break;
1565
1566                 cur_section = next_section;
1567         }
1568
1569         return count;
1570 }
1571
1572 static int ath10k_pci_set_ram_config(struct ath10k *ar, u32 config)
1573 {
1574         u32 val;
1575
1576         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
1577                            FW_RAM_CONFIG_ADDRESS, config);
1578
1579         val = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
1580                                 FW_RAM_CONFIG_ADDRESS);
1581         if (val != config) {
1582                 ath10k_warn(ar, "failed to set RAM config from 0x%x to 0x%x\n",
1583                             val, config);
1584                 return -EIO;
1585         }
1586
1587         return 0;
1588 }
1589
1590 /* if an error happened returns < 0, otherwise the length */
1591 static int ath10k_pci_dump_memory_sram(struct ath10k *ar,
1592                                        const struct ath10k_mem_region *region,
1593                                        u8 *buf)
1594 {
1595         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1596         u32 base_addr, i;
1597
1598         base_addr = ioread32(ar_pci->mem + QCA99X0_PCIE_BAR0_START_REG);
1599         base_addr += region->start;
1600
1601         for (i = 0; i < region->len; i += 4) {
1602                 iowrite32(base_addr + i, ar_pci->mem + QCA99X0_CPU_MEM_ADDR_REG);
1603                 *(u32 *)(buf + i) = ioread32(ar_pci->mem + QCA99X0_CPU_MEM_DATA_REG);
1604         }
1605
1606         return region->len;
1607 }
1608
1609 /* if an error happened returns < 0, otherwise the length */
1610 static int ath10k_pci_dump_memory_reg(struct ath10k *ar,
1611                                       const struct ath10k_mem_region *region,
1612                                       u8 *buf)
1613 {
1614         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1615         u32 i;
1616         int ret;
1617
1618         mutex_lock(&ar->conf_mutex);
1619         if (ar->state != ATH10K_STATE_ON) {
1620                 ath10k_warn(ar, "Skipping pci_dump_memory_reg invalid state\n");
1621                 ret = -EIO;
1622                 goto done;
1623         }
1624
1625         for (i = 0; i < region->len; i += 4)
1626                 *(u32 *)(buf + i) = ioread32(ar_pci->mem + region->start + i);
1627
1628         ret = region->len;
1629 done:
1630         mutex_unlock(&ar->conf_mutex);
1631         return ret;
1632 }
1633
1634 /* if an error happened returns < 0, otherwise the length */
1635 static int ath10k_pci_dump_memory_generic(struct ath10k *ar,
1636                                           const struct ath10k_mem_region *current_region,
1637                                           u8 *buf)
1638 {
1639         int ret;
1640
1641         if (current_region->section_table.size > 0)
1642                 /* Copy each section individually. */
1643                 return ath10k_pci_dump_memory_section(ar,
1644                                                       current_region,
1645                                                       buf,
1646                                                       current_region->len);
1647
1648         /* No individiual memory sections defined so we can
1649          * copy the entire memory region.
1650          */
1651         ret = ath10k_pci_diag_read_mem(ar,
1652                                        current_region->start,
1653                                        buf,
1654                                        current_region->len);
1655         if (ret) {
1656                 ath10k_warn(ar, "failed to copy ramdump region %s: %d\n",
1657                             current_region->name, ret);
1658                 return ret;
1659         }
1660
1661         return current_region->len;
1662 }
1663
1664 static void ath10k_pci_dump_memory(struct ath10k *ar,
1665                                    struct ath10k_fw_crash_data *crash_data)
1666 {
1667         const struct ath10k_hw_mem_layout *mem_layout;
1668         const struct ath10k_mem_region *current_region;
1669         struct ath10k_dump_ram_data_hdr *hdr;
1670         u32 count, shift;
1671         size_t buf_len;
1672         int ret, i;
1673         u8 *buf;
1674
1675         lockdep_assert_held(&ar->data_lock);
1676
1677         if (!crash_data)
1678                 return;
1679
1680         mem_layout = ath10k_coredump_get_mem_layout(ar);
1681         if (!mem_layout)
1682                 return;
1683
1684         current_region = &mem_layout->region_table.regions[0];
1685
1686         buf = crash_data->ramdump_buf;
1687         buf_len = crash_data->ramdump_buf_len;
1688
1689         memset(buf, 0, buf_len);
1690
1691         for (i = 0; i < mem_layout->region_table.size; i++) {
1692                 count = 0;
1693
1694                 if (current_region->len > buf_len) {
1695                         ath10k_warn(ar, "memory region %s size %d is larger that remaining ramdump buffer size %zu\n",
1696                                     current_region->name,
1697                                     current_region->len,
1698                                     buf_len);
1699                         break;
1700                 }
1701
1702                 /* To get IRAM dump, the host driver needs to switch target
1703                  * ram config from DRAM to IRAM.
1704                  */
1705                 if (current_region->type == ATH10K_MEM_REGION_TYPE_IRAM1 ||
1706                     current_region->type == ATH10K_MEM_REGION_TYPE_IRAM2) {
1707                         shift = current_region->start >> 20;
1708
1709                         ret = ath10k_pci_set_ram_config(ar, shift);
1710                         if (ret) {
1711                                 ath10k_warn(ar, "failed to switch ram config to IRAM for section %s: %d\n",
1712                                             current_region->name, ret);
1713                                 break;
1714                         }
1715                 }
1716
1717                 /* Reserve space for the header. */
1718                 hdr = (void *)buf;
1719                 buf += sizeof(*hdr);
1720                 buf_len -= sizeof(*hdr);
1721
1722                 switch (current_region->type) {
1723                 case ATH10K_MEM_REGION_TYPE_IOSRAM:
1724                         count = ath10k_pci_dump_memory_sram(ar, current_region, buf);
1725                         break;
1726                 case ATH10K_MEM_REGION_TYPE_IOREG:
1727                         ret = ath10k_pci_dump_memory_reg(ar, current_region, buf);
1728                         if (ret < 0)
1729                                 break;
1730
1731                         count = ret;
1732                         break;
1733                 default:
1734                         ret = ath10k_pci_dump_memory_generic(ar, current_region, buf);
1735                         if (ret < 0)
1736                                 break;
1737
1738                         count = ret;
1739                         break;
1740                 }
1741
1742                 hdr->region_type = cpu_to_le32(current_region->type);
1743                 hdr->start = cpu_to_le32(current_region->start);
1744                 hdr->length = cpu_to_le32(count);
1745
1746                 if (count == 0)
1747                         /* Note: the header remains, just with zero length. */
1748                         break;
1749
1750                 buf += count;
1751                 buf_len -= count;
1752
1753                 current_region++;
1754         }
1755 }
1756
1757 static void ath10k_pci_fw_crashed_dump(struct ath10k *ar)
1758 {
1759         struct ath10k_fw_crash_data *crash_data;
1760         char guid[UUID_STRING_LEN + 1];
1761
1762         spin_lock_bh(&ar->data_lock);
1763
1764         ar->stats.fw_crash_counter++;
1765
1766         crash_data = ath10k_coredump_new(ar);
1767
1768         if (crash_data)
1769                 scnprintf(guid, sizeof(guid), "%pUl", &crash_data->guid);
1770         else
1771                 scnprintf(guid, sizeof(guid), "n/a");
1772
1773         ath10k_err(ar, "firmware crashed! (guid %s)\n", guid);
1774         ath10k_print_driver_info(ar);
1775         ath10k_pci_dump_registers(ar, crash_data);
1776         ath10k_ce_dump_registers(ar, crash_data);
1777         ath10k_pci_dump_memory(ar, crash_data);
1778
1779         spin_unlock_bh(&ar->data_lock);
1780
1781         queue_work(ar->workqueue, &ar->restart_work);
1782 }
1783
1784 void ath10k_pci_hif_send_complete_check(struct ath10k *ar, u8 pipe,
1785                                         int force)
1786 {
1787         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif send complete check\n");
1788
1789         if (!force) {
1790                 int resources;
1791                 /*
1792                  * Decide whether to actually poll for completions, or just
1793                  * wait for a later chance.
1794                  * If there seem to be plenty of resources left, then just wait
1795                  * since checking involves reading a CE register, which is a
1796                  * relatively expensive operation.
1797                  */
1798                 resources = ath10k_pci_hif_get_free_queue_number(ar, pipe);
1799
1800                 /*
1801                  * If at least 50% of the total resources are still available,
1802                  * don't bother checking again yet.
1803                  */
1804                 if (resources > (host_ce_config_wlan[pipe].src_nentries >> 1))
1805                         return;
1806         }
1807         ath10k_ce_per_engine_service(ar, pipe);
1808 }
1809
1810 static void ath10k_pci_rx_retry_sync(struct ath10k *ar)
1811 {
1812         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1813
1814         del_timer_sync(&ar_pci->rx_post_retry);
1815 }
1816
1817 int ath10k_pci_hif_map_service_to_pipe(struct ath10k *ar, u16 service_id,
1818                                        u8 *ul_pipe, u8 *dl_pipe)
1819 {
1820         const struct service_to_pipe *entry;
1821         bool ul_set = false, dl_set = false;
1822         int i;
1823
1824         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif map service\n");
1825
1826         for (i = 0; i < ARRAY_SIZE(target_service_to_ce_map_wlan); i++) {
1827                 entry = &target_service_to_ce_map_wlan[i];
1828
1829                 if (__le32_to_cpu(entry->service_id) != service_id)
1830                         continue;
1831
1832                 switch (__le32_to_cpu(entry->pipedir)) {
1833                 case PIPEDIR_NONE:
1834                         break;
1835                 case PIPEDIR_IN:
1836                         WARN_ON(dl_set);
1837                         *dl_pipe = __le32_to_cpu(entry->pipenum);
1838                         dl_set = true;
1839                         break;
1840                 case PIPEDIR_OUT:
1841                         WARN_ON(ul_set);
1842                         *ul_pipe = __le32_to_cpu(entry->pipenum);
1843                         ul_set = true;
1844                         break;
1845                 case PIPEDIR_INOUT:
1846                         WARN_ON(dl_set);
1847                         WARN_ON(ul_set);
1848                         *dl_pipe = __le32_to_cpu(entry->pipenum);
1849                         *ul_pipe = __le32_to_cpu(entry->pipenum);
1850                         dl_set = true;
1851                         ul_set = true;
1852                         break;
1853                 }
1854         }
1855
1856         if (WARN_ON(!ul_set || !dl_set))
1857                 return -ENOENT;
1858
1859         return 0;
1860 }
1861
1862 void ath10k_pci_hif_get_default_pipe(struct ath10k *ar,
1863                                      u8 *ul_pipe, u8 *dl_pipe)
1864 {
1865         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif get default pipe\n");
1866
1867         (void)ath10k_pci_hif_map_service_to_pipe(ar,
1868                                                  ATH10K_HTC_SVC_ID_RSVD_CTRL,
1869                                                  ul_pipe, dl_pipe);
1870 }
1871
1872 void ath10k_pci_irq_msi_fw_mask(struct ath10k *ar)
1873 {
1874         u32 val;
1875
1876         switch (ar->hw_rev) {
1877         case ATH10K_HW_QCA988X:
1878         case ATH10K_HW_QCA9887:
1879         case ATH10K_HW_QCA6174:
1880         case ATH10K_HW_QCA9377:
1881                 val = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
1882                                         CORE_CTRL_ADDRESS);
1883                 val &= ~CORE_CTRL_PCIE_REG_31_MASK;
1884                 ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
1885                                    CORE_CTRL_ADDRESS, val);
1886                 break;
1887         case ATH10K_HW_QCA99X0:
1888         case ATH10K_HW_QCA9984:
1889         case ATH10K_HW_QCA9888:
1890         case ATH10K_HW_QCA4019:
1891                 /* TODO: Find appropriate register configuration for QCA99X0
1892                  *  to mask irq/MSI.
1893                  */
1894                 break;
1895         case ATH10K_HW_WCN3990:
1896                 break;
1897         }
1898 }
1899
1900 static void ath10k_pci_irq_msi_fw_unmask(struct ath10k *ar)
1901 {
1902         u32 val;
1903
1904         switch (ar->hw_rev) {
1905         case ATH10K_HW_QCA988X:
1906         case ATH10K_HW_QCA9887:
1907         case ATH10K_HW_QCA6174:
1908         case ATH10K_HW_QCA9377:
1909                 val = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
1910                                         CORE_CTRL_ADDRESS);
1911                 val |= CORE_CTRL_PCIE_REG_31_MASK;
1912                 ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
1913                                    CORE_CTRL_ADDRESS, val);
1914                 break;
1915         case ATH10K_HW_QCA99X0:
1916         case ATH10K_HW_QCA9984:
1917         case ATH10K_HW_QCA9888:
1918         case ATH10K_HW_QCA4019:
1919                 /* TODO: Find appropriate register configuration for QCA99X0
1920                  *  to unmask irq/MSI.
1921                  */
1922                 break;
1923         case ATH10K_HW_WCN3990:
1924                 break;
1925         }
1926 }
1927
1928 static void ath10k_pci_irq_disable(struct ath10k *ar)
1929 {
1930         ath10k_ce_disable_interrupts(ar);
1931         ath10k_pci_disable_and_clear_legacy_irq(ar);
1932         ath10k_pci_irq_msi_fw_mask(ar);
1933 }
1934
1935 static void ath10k_pci_irq_sync(struct ath10k *ar)
1936 {
1937         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1938
1939         synchronize_irq(ar_pci->pdev->irq);
1940 }
1941
1942 static void ath10k_pci_irq_enable(struct ath10k *ar)
1943 {
1944         ath10k_ce_enable_interrupts(ar);
1945         ath10k_pci_enable_legacy_irq(ar);
1946         ath10k_pci_irq_msi_fw_unmask(ar);
1947 }
1948
1949 static int ath10k_pci_hif_start(struct ath10k *ar)
1950 {
1951         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1952
1953         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif start\n");
1954
1955         napi_enable(&ar->napi);
1956
1957         ath10k_pci_irq_enable(ar);
1958         ath10k_pci_rx_post(ar);
1959
1960         pcie_capability_write_word(ar_pci->pdev, PCI_EXP_LNKCTL,
1961                                    ar_pci->link_ctl);
1962
1963         return 0;
1964 }
1965
1966 static void ath10k_pci_rx_pipe_cleanup(struct ath10k_pci_pipe *pci_pipe)
1967 {
1968         struct ath10k *ar;
1969         struct ath10k_ce_pipe *ce_pipe;
1970         struct ath10k_ce_ring *ce_ring;
1971         struct sk_buff *skb;
1972         int i;
1973
1974         ar = pci_pipe->hif_ce_state;
1975         ce_pipe = pci_pipe->ce_hdl;
1976         ce_ring = ce_pipe->dest_ring;
1977
1978         if (!ce_ring)
1979                 return;
1980
1981         if (!pci_pipe->buf_sz)
1982                 return;
1983
1984         for (i = 0; i < ce_ring->nentries; i++) {
1985                 skb = ce_ring->per_transfer_context[i];
1986                 if (!skb)
1987                         continue;
1988
1989                 ce_ring->per_transfer_context[i] = NULL;
1990
1991                 dma_unmap_single(ar->dev, ATH10K_SKB_RXCB(skb)->paddr,
1992                                  skb->len + skb_tailroom(skb),
1993                                  DMA_FROM_DEVICE);
1994                 dev_kfree_skb_any(skb);
1995         }
1996 }
1997
1998 static void ath10k_pci_tx_pipe_cleanup(struct ath10k_pci_pipe *pci_pipe)
1999 {
2000         struct ath10k *ar;
2001         struct ath10k_ce_pipe *ce_pipe;
2002         struct ath10k_ce_ring *ce_ring;
2003         struct sk_buff *skb;
2004         int i;
2005
2006         ar = pci_pipe->hif_ce_state;
2007         ce_pipe = pci_pipe->ce_hdl;
2008         ce_ring = ce_pipe->src_ring;
2009
2010         if (!ce_ring)
2011                 return;
2012
2013         if (!pci_pipe->buf_sz)
2014                 return;
2015
2016         for (i = 0; i < ce_ring->nentries; i++) {
2017                 skb = ce_ring->per_transfer_context[i];
2018                 if (!skb)
2019                         continue;
2020
2021                 ce_ring->per_transfer_context[i] = NULL;
2022
2023                 ath10k_htc_tx_completion_handler(ar, skb);
2024         }
2025 }
2026
2027 /*
2028  * Cleanup residual buffers for device shutdown:
2029  *    buffers that were enqueued for receive
2030  *    buffers that were to be sent
2031  * Note: Buffers that had completed but which were
2032  * not yet processed are on a completion queue. They
2033  * are handled when the completion thread shuts down.
2034  */
2035 static void ath10k_pci_buffer_cleanup(struct ath10k *ar)
2036 {
2037         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2038         int pipe_num;
2039
2040         for (pipe_num = 0; pipe_num < CE_COUNT; pipe_num++) {
2041                 struct ath10k_pci_pipe *pipe_info;
2042
2043                 pipe_info = &ar_pci->pipe_info[pipe_num];
2044                 ath10k_pci_rx_pipe_cleanup(pipe_info);
2045                 ath10k_pci_tx_pipe_cleanup(pipe_info);
2046         }
2047 }
2048
2049 void ath10k_pci_ce_deinit(struct ath10k *ar)
2050 {
2051         int i;
2052
2053         for (i = 0; i < CE_COUNT; i++)
2054                 ath10k_ce_deinit_pipe(ar, i);
2055 }
2056
2057 void ath10k_pci_flush(struct ath10k *ar)
2058 {
2059         ath10k_pci_rx_retry_sync(ar);
2060         ath10k_pci_buffer_cleanup(ar);
2061 }
2062
2063 static void ath10k_pci_hif_stop(struct ath10k *ar)
2064 {
2065         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2066         unsigned long flags;
2067
2068         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif stop\n");
2069
2070         ath10k_pci_irq_disable(ar);
2071         ath10k_pci_irq_sync(ar);
2072         napi_synchronize(&ar->napi);
2073         napi_disable(&ar->napi);
2074
2075         /* Most likely the device has HTT Rx ring configured. The only way to
2076          * prevent the device from accessing (and possible corrupting) host
2077          * memory is to reset the chip now.
2078          *
2079          * There's also no known way of masking MSI interrupts on the device.
2080          * For ranged MSI the CE-related interrupts can be masked. However
2081          * regardless how many MSI interrupts are assigned the first one
2082          * is always used for firmware indications (crashes) and cannot be
2083          * masked. To prevent the device from asserting the interrupt reset it
2084          * before proceeding with cleanup.
2085          */
2086         ath10k_pci_safe_chip_reset(ar);
2087
2088         ath10k_pci_flush(ar);
2089
2090         spin_lock_irqsave(&ar_pci->ps_lock, flags);
2091         WARN_ON(ar_pci->ps_wake_refcount > 0);
2092         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
2093 }
2094
2095 int ath10k_pci_hif_exchange_bmi_msg(struct ath10k *ar,
2096                                     void *req, u32 req_len,
2097                                     void *resp, u32 *resp_len)
2098 {
2099         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2100         struct ath10k_pci_pipe *pci_tx = &ar_pci->pipe_info[BMI_CE_NUM_TO_TARG];
2101         struct ath10k_pci_pipe *pci_rx = &ar_pci->pipe_info[BMI_CE_NUM_TO_HOST];
2102         struct ath10k_ce_pipe *ce_tx = pci_tx->ce_hdl;
2103         struct ath10k_ce_pipe *ce_rx = pci_rx->ce_hdl;
2104         dma_addr_t req_paddr = 0;
2105         dma_addr_t resp_paddr = 0;
2106         struct bmi_xfer xfer = {};
2107         void *treq, *tresp = NULL;
2108         int ret = 0;
2109
2110         might_sleep();
2111
2112         if (resp && !resp_len)
2113                 return -EINVAL;
2114
2115         if (resp && resp_len && *resp_len == 0)
2116                 return -EINVAL;
2117
2118         treq = kmemdup(req, req_len, GFP_KERNEL);
2119         if (!treq)
2120                 return -ENOMEM;
2121
2122         req_paddr = dma_map_single(ar->dev, treq, req_len, DMA_TO_DEVICE);
2123         ret = dma_mapping_error(ar->dev, req_paddr);
2124         if (ret) {
2125                 ret = -EIO;
2126                 goto err_dma;
2127         }
2128
2129         if (resp && resp_len) {
2130                 tresp = kzalloc(*resp_len, GFP_KERNEL);
2131                 if (!tresp) {
2132                         ret = -ENOMEM;
2133                         goto err_req;
2134                 }
2135
2136                 resp_paddr = dma_map_single(ar->dev, tresp, *resp_len,
2137                                             DMA_FROM_DEVICE);
2138                 ret = dma_mapping_error(ar->dev, resp_paddr);
2139                 if (ret) {
2140                         ret = -EIO;
2141                         goto err_req;
2142                 }
2143
2144                 xfer.wait_for_resp = true;
2145                 xfer.resp_len = 0;
2146
2147                 ath10k_ce_rx_post_buf(ce_rx, &xfer, resp_paddr);
2148         }
2149
2150         ret = ath10k_ce_send(ce_tx, &xfer, req_paddr, req_len, -1, 0);
2151         if (ret)
2152                 goto err_resp;
2153
2154         ret = ath10k_pci_bmi_wait(ar, ce_tx, ce_rx, &xfer);
2155         if (ret) {
2156                 dma_addr_t unused_buffer;
2157                 unsigned int unused_nbytes;
2158                 unsigned int unused_id;
2159
2160                 ath10k_ce_cancel_send_next(ce_tx, NULL, &unused_buffer,
2161                                            &unused_nbytes, &unused_id);
2162         } else {
2163                 /* non-zero means we did not time out */
2164                 ret = 0;
2165         }
2166
2167 err_resp:
2168         if (resp) {
2169                 dma_addr_t unused_buffer;
2170
2171                 ath10k_ce_revoke_recv_next(ce_rx, NULL, &unused_buffer);
2172                 dma_unmap_single(ar->dev, resp_paddr,
2173                                  *resp_len, DMA_FROM_DEVICE);
2174         }
2175 err_req:
2176         dma_unmap_single(ar->dev, req_paddr, req_len, DMA_TO_DEVICE);
2177
2178         if (ret == 0 && resp_len) {
2179                 *resp_len = min(*resp_len, xfer.resp_len);
2180                 memcpy(resp, tresp, xfer.resp_len);
2181         }
2182 err_dma:
2183         kfree(treq);
2184         kfree(tresp);
2185
2186         return ret;
2187 }
2188
2189 static void ath10k_pci_bmi_send_done(struct ath10k_ce_pipe *ce_state)
2190 {
2191         struct bmi_xfer *xfer;
2192
2193         if (ath10k_ce_completed_send_next(ce_state, (void **)&xfer))
2194                 return;
2195
2196         xfer->tx_done = true;
2197 }
2198
2199 static void ath10k_pci_bmi_recv_data(struct ath10k_ce_pipe *ce_state)
2200 {
2201         struct ath10k *ar = ce_state->ar;
2202         struct bmi_xfer *xfer;
2203         unsigned int nbytes;
2204
2205         if (ath10k_ce_completed_recv_next(ce_state, (void **)&xfer,
2206                                           &nbytes))
2207                 return;
2208
2209         if (WARN_ON_ONCE(!xfer))
2210                 return;
2211
2212         if (!xfer->wait_for_resp) {
2213                 ath10k_warn(ar, "unexpected: BMI data received; ignoring\n");
2214                 return;
2215         }
2216
2217         xfer->resp_len = nbytes;
2218         xfer->rx_done = true;
2219 }
2220
2221 static int ath10k_pci_bmi_wait(struct ath10k *ar,
2222                                struct ath10k_ce_pipe *tx_pipe,
2223                                struct ath10k_ce_pipe *rx_pipe,
2224                                struct bmi_xfer *xfer)
2225 {
2226         unsigned long timeout = jiffies + BMI_COMMUNICATION_TIMEOUT_HZ;
2227         unsigned long started = jiffies;
2228         unsigned long dur;
2229         int ret;
2230
2231         while (time_before_eq(jiffies, timeout)) {
2232                 ath10k_pci_bmi_send_done(tx_pipe);
2233                 ath10k_pci_bmi_recv_data(rx_pipe);
2234
2235                 if (xfer->tx_done && (xfer->rx_done == xfer->wait_for_resp)) {
2236                         ret = 0;
2237                         goto out;
2238                 }
2239
2240                 schedule();
2241         }
2242
2243         ret = -ETIMEDOUT;
2244
2245 out:
2246         dur = jiffies - started;
2247         if (dur > HZ)
2248                 ath10k_dbg(ar, ATH10K_DBG_BMI,
2249                            "bmi cmd took %lu jiffies hz %d ret %d\n",
2250                            dur, HZ, ret);
2251         return ret;
2252 }
2253
2254 /*
2255  * Send an interrupt to the device to wake up the Target CPU
2256  * so it has an opportunity to notice any changed state.
2257  */
2258 static int ath10k_pci_wake_target_cpu(struct ath10k *ar)
2259 {
2260         u32 addr, val;
2261
2262         addr = SOC_CORE_BASE_ADDRESS + CORE_CTRL_ADDRESS;
2263         val = ath10k_pci_read32(ar, addr);
2264         val |= CORE_CTRL_CPU_INTR_MASK;
2265         ath10k_pci_write32(ar, addr, val);
2266
2267         return 0;
2268 }
2269
2270 static int ath10k_pci_get_num_banks(struct ath10k *ar)
2271 {
2272         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2273
2274         switch (ar_pci->pdev->device) {
2275         case QCA988X_2_0_DEVICE_ID_UBNT:
2276         case QCA988X_2_0_DEVICE_ID:
2277         case QCA99X0_2_0_DEVICE_ID:
2278         case QCA9888_2_0_DEVICE_ID:
2279         case QCA9984_1_0_DEVICE_ID:
2280         case QCA9887_1_0_DEVICE_ID:
2281                 return 1;
2282         case QCA6164_2_1_DEVICE_ID:
2283         case QCA6174_2_1_DEVICE_ID:
2284                 switch (MS(ar->chip_id, SOC_CHIP_ID_REV)) {
2285                 case QCA6174_HW_1_0_CHIP_ID_REV:
2286                 case QCA6174_HW_1_1_CHIP_ID_REV:
2287                 case QCA6174_HW_2_1_CHIP_ID_REV:
2288                 case QCA6174_HW_2_2_CHIP_ID_REV:
2289                         return 3;
2290                 case QCA6174_HW_1_3_CHIP_ID_REV:
2291                         return 2;
2292                 case QCA6174_HW_3_0_CHIP_ID_REV:
2293                 case QCA6174_HW_3_1_CHIP_ID_REV:
2294                 case QCA6174_HW_3_2_CHIP_ID_REV:
2295                         return 9;
2296                 }
2297                 break;
2298         case QCA9377_1_0_DEVICE_ID:
2299                 return 9;
2300         }
2301
2302         ath10k_warn(ar, "unknown number of banks, assuming 1\n");
2303         return 1;
2304 }
2305
2306 static int ath10k_bus_get_num_banks(struct ath10k *ar)
2307 {
2308         struct ath10k_ce *ce = ath10k_ce_priv(ar);
2309
2310         return ce->bus_ops->get_num_banks(ar);
2311 }
2312
2313 int ath10k_pci_init_config(struct ath10k *ar)
2314 {
2315         u32 interconnect_targ_addr;
2316         u32 pcie_state_targ_addr = 0;
2317         u32 pipe_cfg_targ_addr = 0;
2318         u32 svc_to_pipe_map = 0;
2319         u32 pcie_config_flags = 0;
2320         u32 ealloc_value;
2321         u32 ealloc_targ_addr;
2322         u32 flag2_value;
2323         u32 flag2_targ_addr;
2324         int ret = 0;
2325
2326         /* Download to Target the CE Config and the service-to-CE map */
2327         interconnect_targ_addr =
2328                 host_interest_item_address(HI_ITEM(hi_interconnect_state));
2329
2330         /* Supply Target-side CE configuration */
2331         ret = ath10k_pci_diag_read32(ar, interconnect_targ_addr,
2332                                      &pcie_state_targ_addr);
2333         if (ret != 0) {
2334                 ath10k_err(ar, "Failed to get pcie state addr: %d\n", ret);
2335                 return ret;
2336         }
2337
2338         if (pcie_state_targ_addr == 0) {
2339                 ret = -EIO;
2340                 ath10k_err(ar, "Invalid pcie state addr\n");
2341                 return ret;
2342         }
2343
2344         ret = ath10k_pci_diag_read32(ar, (pcie_state_targ_addr +
2345                                           offsetof(struct pcie_state,
2346                                                    pipe_cfg_addr)),
2347                                      &pipe_cfg_targ_addr);
2348         if (ret != 0) {
2349                 ath10k_err(ar, "Failed to get pipe cfg addr: %d\n", ret);
2350                 return ret;
2351         }
2352
2353         if (pipe_cfg_targ_addr == 0) {
2354                 ret = -EIO;
2355                 ath10k_err(ar, "Invalid pipe cfg addr\n");
2356                 return ret;
2357         }
2358
2359         ret = ath10k_pci_diag_write_mem(ar, pipe_cfg_targ_addr,
2360                                         target_ce_config_wlan,
2361                                         sizeof(struct ce_pipe_config) *
2362                                         NUM_TARGET_CE_CONFIG_WLAN);
2363
2364         if (ret != 0) {
2365                 ath10k_err(ar, "Failed to write pipe cfg: %d\n", ret);
2366                 return ret;
2367         }
2368
2369         ret = ath10k_pci_diag_read32(ar, (pcie_state_targ_addr +
2370                                           offsetof(struct pcie_state,
2371                                                    svc_to_pipe_map)),
2372                                      &svc_to_pipe_map);
2373         if (ret != 0) {
2374                 ath10k_err(ar, "Failed to get svc/pipe map: %d\n", ret);
2375                 return ret;
2376         }
2377
2378         if (svc_to_pipe_map == 0) {
2379                 ret = -EIO;
2380                 ath10k_err(ar, "Invalid svc_to_pipe map\n");
2381                 return ret;
2382         }
2383
2384         ret = ath10k_pci_diag_write_mem(ar, svc_to_pipe_map,
2385                                         target_service_to_ce_map_wlan,
2386                                         sizeof(target_service_to_ce_map_wlan));
2387         if (ret != 0) {
2388                 ath10k_err(ar, "Failed to write svc/pipe map: %d\n", ret);
2389                 return ret;
2390         }
2391
2392         ret = ath10k_pci_diag_read32(ar, (pcie_state_targ_addr +
2393                                           offsetof(struct pcie_state,
2394                                                    config_flags)),
2395                                      &pcie_config_flags);
2396         if (ret != 0) {
2397                 ath10k_err(ar, "Failed to get pcie config_flags: %d\n", ret);
2398                 return ret;
2399         }
2400
2401         pcie_config_flags &= ~PCIE_CONFIG_FLAG_ENABLE_L1;
2402
2403         ret = ath10k_pci_diag_write32(ar, (pcie_state_targ_addr +
2404                                            offsetof(struct pcie_state,
2405                                                     config_flags)),
2406                                       pcie_config_flags);
2407         if (ret != 0) {
2408                 ath10k_err(ar, "Failed to write pcie config_flags: %d\n", ret);
2409                 return ret;
2410         }
2411
2412         /* configure early allocation */
2413         ealloc_targ_addr = host_interest_item_address(HI_ITEM(hi_early_alloc));
2414
2415         ret = ath10k_pci_diag_read32(ar, ealloc_targ_addr, &ealloc_value);
2416         if (ret != 0) {
2417                 ath10k_err(ar, "Failed to get early alloc val: %d\n", ret);
2418                 return ret;
2419         }
2420
2421         /* first bank is switched to IRAM */
2422         ealloc_value |= ((HI_EARLY_ALLOC_MAGIC << HI_EARLY_ALLOC_MAGIC_SHIFT) &
2423                          HI_EARLY_ALLOC_MAGIC_MASK);
2424         ealloc_value |= ((ath10k_bus_get_num_banks(ar) <<
2425                           HI_EARLY_ALLOC_IRAM_BANKS_SHIFT) &
2426                          HI_EARLY_ALLOC_IRAM_BANKS_MASK);
2427
2428         ret = ath10k_pci_diag_write32(ar, ealloc_targ_addr, ealloc_value);
2429         if (ret != 0) {
2430                 ath10k_err(ar, "Failed to set early alloc val: %d\n", ret);
2431                 return ret;
2432         }
2433
2434         /* Tell Target to proceed with initialization */
2435         flag2_targ_addr = host_interest_item_address(HI_ITEM(hi_option_flag2));
2436
2437         ret = ath10k_pci_diag_read32(ar, flag2_targ_addr, &flag2_value);
2438         if (ret != 0) {
2439                 ath10k_err(ar, "Failed to get option val: %d\n", ret);
2440                 return ret;
2441         }
2442
2443         flag2_value |= HI_OPTION_EARLY_CFG_DONE;
2444
2445         ret = ath10k_pci_diag_write32(ar, flag2_targ_addr, flag2_value);
2446         if (ret != 0) {
2447                 ath10k_err(ar, "Failed to set option val: %d\n", ret);
2448                 return ret;
2449         }
2450
2451         return 0;
2452 }
2453
2454 static void ath10k_pci_override_ce_config(struct ath10k *ar)
2455 {
2456         struct ce_attr *attr;
2457         struct ce_pipe_config *config;
2458
2459         /* For QCA6174 we're overriding the Copy Engine 5 configuration,
2460          * since it is currently used for other feature.
2461          */
2462
2463         /* Override Host's Copy Engine 5 configuration */
2464         attr = &host_ce_config_wlan[5];
2465         attr->src_sz_max = 0;
2466         attr->dest_nentries = 0;
2467
2468         /* Override Target firmware's Copy Engine configuration */
2469         config = &target_ce_config_wlan[5];
2470         config->pipedir = __cpu_to_le32(PIPEDIR_OUT);
2471         config->nbytes_max = __cpu_to_le32(2048);
2472
2473         /* Map from service/endpoint to Copy Engine */
2474         target_service_to_ce_map_wlan[15].pipenum = __cpu_to_le32(1);
2475 }
2476
2477 int ath10k_pci_alloc_pipes(struct ath10k *ar)
2478 {
2479         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2480         struct ath10k_pci_pipe *pipe;
2481         struct ath10k_ce *ce = ath10k_ce_priv(ar);
2482         int i, ret;
2483
2484         for (i = 0; i < CE_COUNT; i++) {
2485                 pipe = &ar_pci->pipe_info[i];
2486                 pipe->ce_hdl = &ce->ce_states[i];
2487                 pipe->pipe_num = i;
2488                 pipe->hif_ce_state = ar;
2489
2490                 ret = ath10k_ce_alloc_pipe(ar, i, &host_ce_config_wlan[i]);
2491                 if (ret) {
2492                         ath10k_err(ar, "failed to allocate copy engine pipe %d: %d\n",
2493                                    i, ret);
2494                         return ret;
2495                 }
2496
2497                 /* Last CE is Diagnostic Window */
2498                 if (i == CE_DIAG_PIPE) {
2499                         ar_pci->ce_diag = pipe->ce_hdl;
2500                         continue;
2501                 }
2502
2503                 pipe->buf_sz = (size_t)(host_ce_config_wlan[i].src_sz_max);
2504         }
2505
2506         return 0;
2507 }
2508
2509 void ath10k_pci_free_pipes(struct ath10k *ar)
2510 {
2511         int i;
2512
2513         for (i = 0; i < CE_COUNT; i++)
2514                 ath10k_ce_free_pipe(ar, i);
2515 }
2516
2517 int ath10k_pci_init_pipes(struct ath10k *ar)
2518 {
2519         int i, ret;
2520
2521         for (i = 0; i < CE_COUNT; i++) {
2522                 ret = ath10k_ce_init_pipe(ar, i, &host_ce_config_wlan[i]);
2523                 if (ret) {
2524                         ath10k_err(ar, "failed to initialize copy engine pipe %d: %d\n",
2525                                    i, ret);
2526                         return ret;
2527                 }
2528         }
2529
2530         return 0;
2531 }
2532
2533 static bool ath10k_pci_has_fw_crashed(struct ath10k *ar)
2534 {
2535         return ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS) &
2536                FW_IND_EVENT_PENDING;
2537 }
2538
2539 static void ath10k_pci_fw_crashed_clear(struct ath10k *ar)
2540 {
2541         u32 val;
2542
2543         val = ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS);
2544         val &= ~FW_IND_EVENT_PENDING;
2545         ath10k_pci_write32(ar, FW_INDICATOR_ADDRESS, val);
2546 }
2547
2548 static bool ath10k_pci_has_device_gone(struct ath10k *ar)
2549 {
2550         u32 val;
2551
2552         val = ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS);
2553         return (val == 0xffffffff);
2554 }
2555
2556 /* this function effectively clears target memory controller assert line */
2557 static void ath10k_pci_warm_reset_si0(struct ath10k *ar)
2558 {
2559         u32 val;
2560
2561         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2562         ath10k_pci_soc_write32(ar, SOC_RESET_CONTROL_ADDRESS,
2563                                val | SOC_RESET_CONTROL_SI0_RST_MASK);
2564         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2565
2566         msleep(10);
2567
2568         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2569         ath10k_pci_soc_write32(ar, SOC_RESET_CONTROL_ADDRESS,
2570                                val & ~SOC_RESET_CONTROL_SI0_RST_MASK);
2571         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2572
2573         msleep(10);
2574 }
2575
2576 static void ath10k_pci_warm_reset_cpu(struct ath10k *ar)
2577 {
2578         u32 val;
2579
2580         ath10k_pci_write32(ar, FW_INDICATOR_ADDRESS, 0);
2581
2582         val = ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS +
2583                                 SOC_RESET_CONTROL_ADDRESS);
2584         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + SOC_RESET_CONTROL_ADDRESS,
2585                            val | SOC_RESET_CONTROL_CPU_WARM_RST_MASK);
2586 }
2587
2588 static void ath10k_pci_warm_reset_ce(struct ath10k *ar)
2589 {
2590         u32 val;
2591
2592         val = ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS +
2593                                 SOC_RESET_CONTROL_ADDRESS);
2594
2595         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + SOC_RESET_CONTROL_ADDRESS,
2596                            val | SOC_RESET_CONTROL_CE_RST_MASK);
2597         msleep(10);
2598         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + SOC_RESET_CONTROL_ADDRESS,
2599                            val & ~SOC_RESET_CONTROL_CE_RST_MASK);
2600 }
2601
2602 static void ath10k_pci_warm_reset_clear_lf(struct ath10k *ar)
2603 {
2604         u32 val;
2605
2606         val = ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS +
2607                                 SOC_LF_TIMER_CONTROL0_ADDRESS);
2608         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS +
2609                            SOC_LF_TIMER_CONTROL0_ADDRESS,
2610                            val & ~SOC_LF_TIMER_CONTROL0_ENABLE_MASK);
2611 }
2612
2613 static int ath10k_pci_warm_reset(struct ath10k *ar)
2614 {
2615         int ret;
2616
2617         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot warm reset\n");
2618
2619         spin_lock_bh(&ar->data_lock);
2620         ar->stats.fw_warm_reset_counter++;
2621         spin_unlock_bh(&ar->data_lock);
2622
2623         ath10k_pci_irq_disable(ar);
2624
2625         /* Make sure the target CPU is not doing anything dangerous, e.g. if it
2626          * were to access copy engine while host performs copy engine reset
2627          * then it is possible for the device to confuse pci-e controller to
2628          * the point of bringing host system to a complete stop (i.e. hang).
2629          */
2630         ath10k_pci_warm_reset_si0(ar);
2631         ath10k_pci_warm_reset_cpu(ar);
2632         ath10k_pci_init_pipes(ar);
2633         ath10k_pci_wait_for_target_init(ar);
2634
2635         ath10k_pci_warm_reset_clear_lf(ar);
2636         ath10k_pci_warm_reset_ce(ar);
2637         ath10k_pci_warm_reset_cpu(ar);
2638         ath10k_pci_init_pipes(ar);
2639
2640         ret = ath10k_pci_wait_for_target_init(ar);
2641         if (ret) {
2642                 ath10k_warn(ar, "failed to wait for target init: %d\n", ret);
2643                 return ret;
2644         }
2645
2646         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot warm reset complete\n");
2647
2648         return 0;
2649 }
2650
2651 static int ath10k_pci_qca99x0_soft_chip_reset(struct ath10k *ar)
2652 {
2653         ath10k_pci_irq_disable(ar);
2654         return ath10k_pci_qca99x0_chip_reset(ar);
2655 }
2656
2657 static int ath10k_pci_safe_chip_reset(struct ath10k *ar)
2658 {
2659         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2660
2661         if (!ar_pci->pci_soft_reset)
2662                 return -ENOTSUPP;
2663
2664         return ar_pci->pci_soft_reset(ar);
2665 }
2666
2667 static int ath10k_pci_qca988x_chip_reset(struct ath10k *ar)
2668 {
2669         int i, ret;
2670         u32 val;
2671
2672         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot 988x chip reset\n");
2673
2674         /* Some hardware revisions (e.g. CUS223v2) has issues with cold reset.
2675          * It is thus preferred to use warm reset which is safer but may not be
2676          * able to recover the device from all possible fail scenarios.
2677          *
2678          * Warm reset doesn't always work on first try so attempt it a few
2679          * times before giving up.
2680          */
2681         for (i = 0; i < ATH10K_PCI_NUM_WARM_RESET_ATTEMPTS; i++) {
2682                 ret = ath10k_pci_warm_reset(ar);
2683                 if (ret) {
2684                         ath10k_warn(ar, "failed to warm reset attempt %d of %d: %d\n",
2685                                     i + 1, ATH10K_PCI_NUM_WARM_RESET_ATTEMPTS,
2686                                     ret);
2687                         continue;
2688                 }
2689
2690                 /* FIXME: Sometimes copy engine doesn't recover after warm
2691                  * reset. In most cases this needs cold reset. In some of these
2692                  * cases the device is in such a state that a cold reset may
2693                  * lock up the host.
2694                  *
2695                  * Reading any host interest register via copy engine is
2696                  * sufficient to verify if device is capable of booting
2697                  * firmware blob.
2698                  */
2699                 ret = ath10k_pci_init_pipes(ar);
2700                 if (ret) {
2701                         ath10k_warn(ar, "failed to init copy engine: %d\n",
2702                                     ret);
2703                         continue;
2704                 }
2705
2706                 ret = ath10k_pci_diag_read32(ar, QCA988X_HOST_INTEREST_ADDRESS,
2707                                              &val);
2708                 if (ret) {
2709                         ath10k_warn(ar, "failed to poke copy engine: %d\n",
2710                                     ret);
2711                         continue;
2712                 }
2713
2714                 ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot chip reset complete (warm)\n");
2715                 return 0;
2716         }
2717
2718         if (ath10k_pci_reset_mode == ATH10K_PCI_RESET_WARM_ONLY) {
2719                 ath10k_warn(ar, "refusing cold reset as requested\n");
2720                 return -EPERM;
2721         }
2722
2723         ret = ath10k_pci_cold_reset(ar);
2724         if (ret) {
2725                 ath10k_warn(ar, "failed to cold reset: %d\n", ret);
2726                 return ret;
2727         }
2728
2729         ret = ath10k_pci_wait_for_target_init(ar);
2730         if (ret) {
2731                 ath10k_warn(ar, "failed to wait for target after cold reset: %d\n",
2732                             ret);
2733                 return ret;
2734         }
2735
2736         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca988x chip reset complete (cold)\n");
2737
2738         return 0;
2739 }
2740
2741 static int ath10k_pci_qca6174_chip_reset(struct ath10k *ar)
2742 {
2743         int ret;
2744
2745         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca6174 chip reset\n");
2746
2747         /* FIXME: QCA6174 requires cold + warm reset to work. */
2748
2749         ret = ath10k_pci_cold_reset(ar);
2750         if (ret) {
2751                 ath10k_warn(ar, "failed to cold reset: %d\n", ret);
2752                 return ret;
2753         }
2754
2755         ret = ath10k_pci_wait_for_target_init(ar);
2756         if (ret) {
2757                 ath10k_warn(ar, "failed to wait for target after cold reset: %d\n",
2758                             ret);
2759                 return ret;
2760         }
2761
2762         ret = ath10k_pci_warm_reset(ar);
2763         if (ret) {
2764                 ath10k_warn(ar, "failed to warm reset: %d\n", ret);
2765                 return ret;
2766         }
2767
2768         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca6174 chip reset complete (cold)\n");
2769
2770         return 0;
2771 }
2772
2773 static int ath10k_pci_qca99x0_chip_reset(struct ath10k *ar)
2774 {
2775         int ret;
2776
2777         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca99x0 chip reset\n");
2778
2779         ret = ath10k_pci_cold_reset(ar);
2780         if (ret) {
2781                 ath10k_warn(ar, "failed to cold reset: %d\n", ret);
2782                 return ret;
2783         }
2784
2785         ret = ath10k_pci_wait_for_target_init(ar);
2786         if (ret) {
2787                 ath10k_warn(ar, "failed to wait for target after cold reset: %d\n",
2788                             ret);
2789                 return ret;
2790         }
2791
2792         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca99x0 chip reset complete (cold)\n");
2793
2794         return 0;
2795 }
2796
2797 static int ath10k_pci_chip_reset(struct ath10k *ar)
2798 {
2799         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2800
2801         if (WARN_ON(!ar_pci->pci_hard_reset))
2802                 return -ENOTSUPP;
2803
2804         return ar_pci->pci_hard_reset(ar);
2805 }
2806
2807 static int ath10k_pci_hif_power_up(struct ath10k *ar)
2808 {
2809         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2810         int ret;
2811
2812         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif power up\n");
2813
2814         pcie_capability_read_word(ar_pci->pdev, PCI_EXP_LNKCTL,
2815                                   &ar_pci->link_ctl);
2816         pcie_capability_write_word(ar_pci->pdev, PCI_EXP_LNKCTL,
2817                                    ar_pci->link_ctl & ~PCI_EXP_LNKCTL_ASPMC);
2818
2819         /*
2820          * Bring the target up cleanly.
2821          *
2822          * The target may be in an undefined state with an AUX-powered Target
2823          * and a Host in WoW mode. If the Host crashes, loses power, or is
2824          * restarted (without unloading the driver) then the Target is left
2825          * (aux) powered and running. On a subsequent driver load, the Target
2826          * is in an unexpected state. We try to catch that here in order to
2827          * reset the Target and retry the probe.
2828          */
2829         ret = ath10k_pci_chip_reset(ar);
2830         if (ret) {
2831                 if (ath10k_pci_has_fw_crashed(ar)) {
2832                         ath10k_warn(ar, "firmware crashed during chip reset\n");
2833                         ath10k_pci_fw_crashed_clear(ar);
2834                         ath10k_pci_fw_crashed_dump(ar);
2835                 }
2836
2837                 ath10k_err(ar, "failed to reset chip: %d\n", ret);
2838                 goto err_sleep;
2839         }
2840
2841         ret = ath10k_pci_init_pipes(ar);
2842         if (ret) {
2843                 ath10k_err(ar, "failed to initialize CE: %d\n", ret);
2844                 goto err_sleep;
2845         }
2846
2847         ret = ath10k_pci_init_config(ar);
2848         if (ret) {
2849                 ath10k_err(ar, "failed to setup init config: %d\n", ret);
2850                 goto err_ce;
2851         }
2852
2853         ret = ath10k_pci_wake_target_cpu(ar);
2854         if (ret) {
2855                 ath10k_err(ar, "could not wake up target CPU: %d\n", ret);
2856                 goto err_ce;
2857         }
2858
2859         return 0;
2860
2861 err_ce:
2862         ath10k_pci_ce_deinit(ar);
2863
2864 err_sleep:
2865         return ret;
2866 }
2867
2868 void ath10k_pci_hif_power_down(struct ath10k *ar)
2869 {
2870         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif power down\n");
2871
2872         /* Currently hif_power_up performs effectively a reset and hif_stop
2873          * resets the chip as well so there's no point in resetting here.
2874          */
2875 }
2876
2877 static int ath10k_pci_hif_suspend(struct ath10k *ar)
2878 {
2879         /* Nothing to do; the important stuff is in the driver suspend. */
2880         return 0;
2881 }
2882
2883 static int ath10k_pci_suspend(struct ath10k *ar)
2884 {
2885         /* The grace timer can still be counting down and ar->ps_awake be true.
2886          * It is known that the device may be asleep after resuming regardless
2887          * of the SoC powersave state before suspending. Hence make sure the
2888          * device is asleep before proceeding.
2889          */
2890         ath10k_pci_sleep_sync(ar);
2891
2892         return 0;
2893 }
2894
2895 static int ath10k_pci_hif_resume(struct ath10k *ar)
2896 {
2897         /* Nothing to do; the important stuff is in the driver resume. */
2898         return 0;
2899 }
2900
2901 static int ath10k_pci_resume(struct ath10k *ar)
2902 {
2903         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2904         struct pci_dev *pdev = ar_pci->pdev;
2905         u32 val;
2906         int ret = 0;
2907
2908         ret = ath10k_pci_force_wake(ar);
2909         if (ret) {
2910                 ath10k_err(ar, "failed to wake up target: %d\n", ret);
2911                 return ret;
2912         }
2913
2914         /* Suspend/Resume resets the PCI configuration space, so we have to
2915          * re-disable the RETRY_TIMEOUT register (0x41) to keep PCI Tx retries
2916          * from interfering with C3 CPU state. pci_restore_state won't help
2917          * here since it only restores the first 64 bytes pci config header.
2918          */
2919         pci_read_config_dword(pdev, 0x40, &val);
2920         if ((val & 0x0000ff00) != 0)
2921                 pci_write_config_dword(pdev, 0x40, val & 0xffff00ff);
2922
2923         return ret;
2924 }
2925
2926 static bool ath10k_pci_validate_cal(void *data, size_t size)
2927 {
2928         __le16 *cal_words = data;
2929         u16 checksum = 0;
2930         size_t i;
2931
2932         if (size % 2 != 0)
2933                 return false;
2934
2935         for (i = 0; i < size / 2; i++)
2936                 checksum ^= le16_to_cpu(cal_words[i]);
2937
2938         return checksum == 0xffff;
2939 }
2940
2941 static void ath10k_pci_enable_eeprom(struct ath10k *ar)
2942 {
2943         /* Enable SI clock */
2944         ath10k_pci_soc_write32(ar, CLOCK_CONTROL_OFFSET, 0x0);
2945
2946         /* Configure GPIOs for I2C operation */
2947         ath10k_pci_write32(ar,
2948                            GPIO_BASE_ADDRESS + GPIO_PIN0_OFFSET +
2949                            4 * QCA9887_1_0_I2C_SDA_GPIO_PIN,
2950                            SM(QCA9887_1_0_I2C_SDA_PIN_CONFIG,
2951                               GPIO_PIN0_CONFIG) |
2952                            SM(1, GPIO_PIN0_PAD_PULL));
2953
2954         ath10k_pci_write32(ar,
2955                            GPIO_BASE_ADDRESS + GPIO_PIN0_OFFSET +
2956                            4 * QCA9887_1_0_SI_CLK_GPIO_PIN,
2957                            SM(QCA9887_1_0_SI_CLK_PIN_CONFIG, GPIO_PIN0_CONFIG) |
2958                            SM(1, GPIO_PIN0_PAD_PULL));
2959
2960         ath10k_pci_write32(ar,
2961                            GPIO_BASE_ADDRESS +
2962                            QCA9887_1_0_GPIO_ENABLE_W1TS_LOW_ADDRESS,
2963                            1u << QCA9887_1_0_SI_CLK_GPIO_PIN);
2964
2965         /* In Swift ASIC - EEPROM clock will be (110MHz/512) = 214KHz */
2966         ath10k_pci_write32(ar,
2967                            SI_BASE_ADDRESS + SI_CONFIG_OFFSET,
2968                            SM(1, SI_CONFIG_ERR_INT) |
2969                            SM(1, SI_CONFIG_BIDIR_OD_DATA) |
2970                            SM(1, SI_CONFIG_I2C) |
2971                            SM(1, SI_CONFIG_POS_SAMPLE) |
2972                            SM(1, SI_CONFIG_INACTIVE_DATA) |
2973                            SM(1, SI_CONFIG_INACTIVE_CLK) |
2974                            SM(8, SI_CONFIG_DIVIDER));
2975 }
2976
2977 static int ath10k_pci_read_eeprom(struct ath10k *ar, u16 addr, u8 *out)
2978 {
2979         u32 reg;
2980         int wait_limit;
2981
2982         /* set device select byte and for the read operation */
2983         reg = QCA9887_EEPROM_SELECT_READ |
2984               SM(addr, QCA9887_EEPROM_ADDR_LO) |
2985               SM(addr >> 8, QCA9887_EEPROM_ADDR_HI);
2986         ath10k_pci_write32(ar, SI_BASE_ADDRESS + SI_TX_DATA0_OFFSET, reg);
2987
2988         /* write transmit data, transfer length, and START bit */
2989         ath10k_pci_write32(ar, SI_BASE_ADDRESS + SI_CS_OFFSET,
2990                            SM(1, SI_CS_START) | SM(1, SI_CS_RX_CNT) |
2991                            SM(4, SI_CS_TX_CNT));
2992
2993         /* wait max 1 sec */
2994         wait_limit = 100000;
2995
2996         /* wait for SI_CS_DONE_INT */
2997         do {
2998                 reg = ath10k_pci_read32(ar, SI_BASE_ADDRESS + SI_CS_OFFSET);
2999                 if (MS(reg, SI_CS_DONE_INT))
3000                         break;
3001
3002                 wait_limit--;
3003                 udelay(10);
3004         } while (wait_limit > 0);
3005
3006         if (!MS(reg, SI_CS_DONE_INT)) {
3007                 ath10k_err(ar, "timeout while reading device EEPROM at %04x\n",
3008                            addr);
3009                 return -ETIMEDOUT;
3010         }
3011
3012         /* clear SI_CS_DONE_INT */
3013         ath10k_pci_write32(ar, SI_BASE_ADDRESS + SI_CS_OFFSET, reg);
3014
3015         if (MS(reg, SI_CS_DONE_ERR)) {
3016                 ath10k_err(ar, "failed to read device EEPROM at %04x\n", addr);
3017                 return -EIO;
3018         }
3019
3020         /* extract receive data */
3021         reg = ath10k_pci_read32(ar, SI_BASE_ADDRESS + SI_RX_DATA0_OFFSET);
3022         *out = reg;
3023
3024         return 0;
3025 }
3026
3027 static int ath10k_pci_hif_fetch_cal_eeprom(struct ath10k *ar, void **data,
3028                                            size_t *data_len)
3029 {
3030         u8 *caldata = NULL;
3031         size_t calsize, i;
3032         int ret;
3033
3034         if (!QCA_REV_9887(ar))
3035                 return -EOPNOTSUPP;
3036
3037         calsize = ar->hw_params.cal_data_len;
3038         caldata = kmalloc(calsize, GFP_KERNEL);
3039         if (!caldata)
3040                 return -ENOMEM;
3041
3042         ath10k_pci_enable_eeprom(ar);
3043
3044         for (i = 0; i < calsize; i++) {
3045                 ret = ath10k_pci_read_eeprom(ar, i, &caldata[i]);
3046                 if (ret)
3047                         goto err_free;
3048         }
3049
3050         if (!ath10k_pci_validate_cal(caldata, calsize))
3051                 goto err_free;
3052
3053         *data = caldata;
3054         *data_len = calsize;
3055
3056         return 0;
3057
3058 err_free:
3059         kfree(caldata);
3060
3061         return -EINVAL;
3062 }
3063
3064 static const struct ath10k_hif_ops ath10k_pci_hif_ops = {
3065         .tx_sg                  = ath10k_pci_hif_tx_sg,
3066         .diag_read              = ath10k_pci_hif_diag_read,
3067         .diag_write             = ath10k_pci_diag_write_mem,
3068         .exchange_bmi_msg       = ath10k_pci_hif_exchange_bmi_msg,
3069         .start                  = ath10k_pci_hif_start,
3070         .stop                   = ath10k_pci_hif_stop,
3071         .map_service_to_pipe    = ath10k_pci_hif_map_service_to_pipe,
3072         .get_default_pipe       = ath10k_pci_hif_get_default_pipe,
3073         .send_complete_check    = ath10k_pci_hif_send_complete_check,
3074         .get_free_queue_number  = ath10k_pci_hif_get_free_queue_number,
3075         .power_up               = ath10k_pci_hif_power_up,
3076         .power_down             = ath10k_pci_hif_power_down,
3077         .read32                 = ath10k_pci_read32,
3078         .write32                = ath10k_pci_write32,
3079         .suspend                = ath10k_pci_hif_suspend,
3080         .resume                 = ath10k_pci_hif_resume,
3081         .fetch_cal_eeprom       = ath10k_pci_hif_fetch_cal_eeprom,
3082 };
3083
3084 /*
3085  * Top-level interrupt handler for all PCI interrupts from a Target.
3086  * When a block of MSI interrupts is allocated, this top-level handler
3087  * is not used; instead, we directly call the correct sub-handler.
3088  */
3089 static irqreturn_t ath10k_pci_interrupt_handler(int irq, void *arg)
3090 {
3091         struct ath10k *ar = arg;
3092         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3093         int ret;
3094
3095         if (ath10k_pci_has_device_gone(ar))
3096                 return IRQ_NONE;
3097
3098         ret = ath10k_pci_force_wake(ar);
3099         if (ret) {
3100                 ath10k_warn(ar, "failed to wake device up on irq: %d\n", ret);
3101                 return IRQ_NONE;
3102         }
3103
3104         if ((ar_pci->oper_irq_mode == ATH10K_PCI_IRQ_LEGACY) &&
3105             !ath10k_pci_irq_pending(ar))
3106                 return IRQ_NONE;
3107
3108         ath10k_pci_disable_and_clear_legacy_irq(ar);
3109         ath10k_pci_irq_msi_fw_mask(ar);
3110         napi_schedule(&ar->napi);
3111
3112         return IRQ_HANDLED;
3113 }
3114
3115 static int ath10k_pci_napi_poll(struct napi_struct *ctx, int budget)
3116 {
3117         struct ath10k *ar = container_of(ctx, struct ath10k, napi);
3118         int done = 0;
3119
3120         if (ath10k_pci_has_fw_crashed(ar)) {
3121                 ath10k_pci_fw_crashed_clear(ar);
3122                 ath10k_pci_fw_crashed_dump(ar);
3123                 napi_complete(ctx);
3124                 return done;
3125         }
3126
3127         ath10k_ce_per_engine_service_any(ar);
3128
3129         done = ath10k_htt_txrx_compl_task(ar, budget);
3130
3131         if (done < budget) {
3132                 napi_complete_done(ctx, done);
3133                 /* In case of MSI, it is possible that interrupts are received
3134                  * while NAPI poll is inprogress. So pending interrupts that are
3135                  * received after processing all copy engine pipes by NAPI poll
3136                  * will not be handled again. This is causing failure to
3137                  * complete boot sequence in x86 platform. So before enabling
3138                  * interrupts safer to check for pending interrupts for
3139                  * immediate servicing.
3140                  */
3141                 if (ath10k_ce_interrupt_summary(ar)) {
3142                         napi_reschedule(ctx);
3143                         goto out;
3144                 }
3145                 ath10k_pci_enable_legacy_irq(ar);
3146                 ath10k_pci_irq_msi_fw_unmask(ar);
3147         }
3148
3149 out:
3150         return done;
3151 }
3152
3153 static int ath10k_pci_request_irq_msi(struct ath10k *ar)
3154 {
3155         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3156         int ret;
3157
3158         ret = request_irq(ar_pci->pdev->irq,
3159                           ath10k_pci_interrupt_handler,
3160                           IRQF_SHARED, "ath10k_pci", ar);
3161         if (ret) {
3162                 ath10k_warn(ar, "failed to request MSI irq %d: %d\n",
3163                             ar_pci->pdev->irq, ret);
3164                 return ret;
3165         }
3166
3167         return 0;
3168 }
3169
3170 static int ath10k_pci_request_irq_legacy(struct ath10k *ar)
3171 {
3172         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3173         int ret;
3174
3175         ret = request_irq(ar_pci->pdev->irq,
3176                           ath10k_pci_interrupt_handler,
3177                           IRQF_SHARED, "ath10k_pci", ar);
3178         if (ret) {
3179                 ath10k_warn(ar, "failed to request legacy irq %d: %d\n",
3180                             ar_pci->pdev->irq, ret);
3181                 return ret;
3182         }
3183
3184         return 0;
3185 }
3186
3187 static int ath10k_pci_request_irq(struct ath10k *ar)
3188 {
3189         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3190
3191         switch (ar_pci->oper_irq_mode) {
3192         case ATH10K_PCI_IRQ_LEGACY:
3193                 return ath10k_pci_request_irq_legacy(ar);
3194         case ATH10K_PCI_IRQ_MSI:
3195                 return ath10k_pci_request_irq_msi(ar);
3196         default:
3197                 return -EINVAL;
3198         }
3199 }
3200
3201 static void ath10k_pci_free_irq(struct ath10k *ar)
3202 {
3203         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3204
3205         free_irq(ar_pci->pdev->irq, ar);
3206 }
3207
3208 void ath10k_pci_init_napi(struct ath10k *ar)
3209 {
3210         netif_napi_add(&ar->napi_dev, &ar->napi, ath10k_pci_napi_poll,
3211                        ATH10K_NAPI_BUDGET);
3212 }
3213
3214 static int ath10k_pci_init_irq(struct ath10k *ar)
3215 {
3216         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3217         int ret;
3218
3219         ath10k_pci_init_napi(ar);
3220
3221         if (ath10k_pci_irq_mode != ATH10K_PCI_IRQ_AUTO)
3222                 ath10k_info(ar, "limiting irq mode to: %d\n",
3223                             ath10k_pci_irq_mode);
3224
3225         /* Try MSI */
3226         if (ath10k_pci_irq_mode != ATH10K_PCI_IRQ_LEGACY) {
3227                 ar_pci->oper_irq_mode = ATH10K_PCI_IRQ_MSI;
3228                 ret = pci_enable_msi(ar_pci->pdev);
3229                 if (ret == 0)
3230                         return 0;
3231
3232                 /* fall-through */
3233         }
3234
3235         /* Try legacy irq
3236          *
3237          * A potential race occurs here: The CORE_BASE write
3238          * depends on target correctly decoding AXI address but
3239          * host won't know when target writes BAR to CORE_CTRL.
3240          * This write might get lost if target has NOT written BAR.
3241          * For now, fix the race by repeating the write in below
3242          * synchronization checking.
3243          */
3244         ar_pci->oper_irq_mode = ATH10K_PCI_IRQ_LEGACY;
3245
3246         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_ENABLE_ADDRESS,
3247                            PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL);
3248
3249         return 0;
3250 }
3251
3252 static void ath10k_pci_deinit_irq_legacy(struct ath10k *ar)
3253 {
3254         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_ENABLE_ADDRESS,
3255                            0);
3256 }
3257
3258 static int ath10k_pci_deinit_irq(struct ath10k *ar)
3259 {
3260         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3261
3262         switch (ar_pci->oper_irq_mode) {
3263         case ATH10K_PCI_IRQ_LEGACY:
3264                 ath10k_pci_deinit_irq_legacy(ar);
3265                 break;
3266         default:
3267                 pci_disable_msi(ar_pci->pdev);
3268                 break;
3269         }
3270
3271         return 0;
3272 }
3273
3274 int ath10k_pci_wait_for_target_init(struct ath10k *ar)
3275 {
3276         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3277         unsigned long timeout;
3278         u32 val;
3279
3280         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot waiting target to initialise\n");
3281
3282         timeout = jiffies + msecs_to_jiffies(ATH10K_PCI_TARGET_WAIT);
3283
3284         do {
3285                 val = ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS);
3286
3287                 ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot target indicator %x\n",
3288                            val);
3289
3290                 /* target should never return this */
3291                 if (val == 0xffffffff)
3292                         continue;
3293
3294                 /* the device has crashed so don't bother trying anymore */
3295                 if (val & FW_IND_EVENT_PENDING)
3296                         break;
3297
3298                 if (val & FW_IND_INITIALIZED)
3299                         break;
3300
3301                 if (ar_pci->oper_irq_mode == ATH10K_PCI_IRQ_LEGACY)
3302                         /* Fix potential race by repeating CORE_BASE writes */
3303                         ath10k_pci_enable_legacy_irq(ar);
3304
3305                 mdelay(10);
3306         } while (time_before(jiffies, timeout));
3307
3308         ath10k_pci_disable_and_clear_legacy_irq(ar);
3309         ath10k_pci_irq_msi_fw_mask(ar);
3310
3311         if (val == 0xffffffff) {
3312                 ath10k_err(ar, "failed to read device register, device is gone\n");
3313                 return -EIO;
3314         }
3315
3316         if (val & FW_IND_EVENT_PENDING) {
3317                 ath10k_warn(ar, "device has crashed during init\n");
3318                 return -ECOMM;
3319         }
3320
3321         if (!(val & FW_IND_INITIALIZED)) {
3322                 ath10k_err(ar, "failed to receive initialized event from target: %08x\n",
3323                            val);
3324                 return -ETIMEDOUT;
3325         }
3326
3327         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot target initialised\n");
3328         return 0;
3329 }
3330
3331 static int ath10k_pci_cold_reset(struct ath10k *ar)
3332 {
3333         u32 val;
3334
3335         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot cold reset\n");
3336
3337         spin_lock_bh(&ar->data_lock);
3338
3339         ar->stats.fw_cold_reset_counter++;
3340
3341         spin_unlock_bh(&ar->data_lock);
3342
3343         /* Put Target, including PCIe, into RESET. */
3344         val = ath10k_pci_reg_read32(ar, SOC_GLOBAL_RESET_ADDRESS);
3345         val |= 1;
3346         ath10k_pci_reg_write32(ar, SOC_GLOBAL_RESET_ADDRESS, val);
3347
3348         /* After writing into SOC_GLOBAL_RESET to put device into
3349          * reset and pulling out of reset pcie may not be stable
3350          * for any immediate pcie register access and cause bus error,
3351          * add delay before any pcie access request to fix this issue.
3352          */
3353         msleep(20);
3354
3355         /* Pull Target, including PCIe, out of RESET. */
3356         val &= ~1;
3357         ath10k_pci_reg_write32(ar, SOC_GLOBAL_RESET_ADDRESS, val);
3358
3359         msleep(20);
3360
3361         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot cold reset complete\n");
3362
3363         return 0;
3364 }
3365
3366 static int ath10k_pci_claim(struct ath10k *ar)
3367 {
3368         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3369         struct pci_dev *pdev = ar_pci->pdev;
3370         int ret;
3371
3372         pci_set_drvdata(pdev, ar);
3373
3374         ret = pci_enable_device(pdev);
3375         if (ret) {
3376                 ath10k_err(ar, "failed to enable pci device: %d\n", ret);
3377                 return ret;
3378         }
3379
3380         ret = pci_request_region(pdev, BAR_NUM, "ath");
3381         if (ret) {
3382                 ath10k_err(ar, "failed to request region BAR%d: %d\n", BAR_NUM,
3383                            ret);
3384                 goto err_device;
3385         }
3386
3387         /* Target expects 32 bit DMA. Enforce it. */
3388         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
3389         if (ret) {
3390                 ath10k_err(ar, "failed to set dma mask to 32-bit: %d\n", ret);
3391                 goto err_region;
3392         }
3393
3394         ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
3395         if (ret) {
3396                 ath10k_err(ar, "failed to set consistent dma mask to 32-bit: %d\n",
3397                            ret);
3398                 goto err_region;
3399         }
3400
3401         pci_set_master(pdev);
3402
3403         /* Arrange for access to Target SoC registers. */
3404         ar_pci->mem_len = pci_resource_len(pdev, BAR_NUM);
3405         ar_pci->mem = pci_iomap(pdev, BAR_NUM, 0);
3406         if (!ar_pci->mem) {
3407                 ath10k_err(ar, "failed to iomap BAR%d\n", BAR_NUM);
3408                 ret = -EIO;
3409                 goto err_master;
3410         }
3411
3412         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot pci_mem 0x%pK\n", ar_pci->mem);
3413         return 0;
3414
3415 err_master:
3416         pci_clear_master(pdev);
3417
3418 err_region:
3419         pci_release_region(pdev, BAR_NUM);
3420
3421 err_device:
3422         pci_disable_device(pdev);
3423
3424         return ret;
3425 }
3426
3427 static void ath10k_pci_release(struct ath10k *ar)
3428 {
3429         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3430         struct pci_dev *pdev = ar_pci->pdev;
3431
3432         pci_iounmap(pdev, ar_pci->mem);
3433         pci_release_region(pdev, BAR_NUM);
3434         pci_clear_master(pdev);
3435         pci_disable_device(pdev);
3436 }
3437
3438 static bool ath10k_pci_chip_is_supported(u32 dev_id, u32 chip_id)
3439 {
3440         const struct ath10k_pci_supp_chip *supp_chip;
3441         int i;
3442         u32 rev_id = MS(chip_id, SOC_CHIP_ID_REV);
3443
3444         for (i = 0; i < ARRAY_SIZE(ath10k_pci_supp_chips); i++) {
3445                 supp_chip = &ath10k_pci_supp_chips[i];
3446
3447                 if (supp_chip->dev_id == dev_id &&
3448                     supp_chip->rev_id == rev_id)
3449                         return true;
3450         }
3451
3452         return false;
3453 }
3454
3455 int ath10k_pci_setup_resource(struct ath10k *ar)
3456 {
3457         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
3458         struct ath10k_ce *ce = ath10k_ce_priv(ar);
3459         int ret;
3460
3461         spin_lock_init(&ce->ce_lock);
3462         spin_lock_init(&ar_pci->ps_lock);
3463
3464         timer_setup(&ar_pci->rx_post_retry, ath10k_pci_rx_replenish_retry, 0);
3465
3466         if (QCA_REV_6174(ar) || QCA_REV_9377(ar))
3467                 ath10k_pci_override_ce_config(ar);
3468
3469         ret = ath10k_pci_alloc_pipes(ar);
3470         if (ret) {
3471                 ath10k_err(ar, "failed to allocate copy engine pipes: %d\n",
3472                            ret);
3473                 return ret;
3474         }
3475
3476         return 0;
3477 }
3478
3479 void ath10k_pci_release_resource(struct ath10k *ar)
3480 {
3481         ath10k_pci_rx_retry_sync(ar);
3482         netif_napi_del(&ar->napi);
3483         ath10k_pci_ce_deinit(ar);
3484         ath10k_pci_free_pipes(ar);
3485 }
3486
3487 static const struct ath10k_bus_ops ath10k_pci_bus_ops = {
3488         .read32         = ath10k_bus_pci_read32,
3489         .write32        = ath10k_bus_pci_write32,
3490         .get_num_banks  = ath10k_pci_get_num_banks,
3491 };
3492
3493 static int ath10k_pci_probe(struct pci_dev *pdev,
3494                             const struct pci_device_id *pci_dev)
3495 {
3496         int ret = 0;
3497         struct ath10k *ar;
3498         struct ath10k_pci *ar_pci;
3499         enum ath10k_hw_rev hw_rev;
3500         u32 chip_id;
3501         bool pci_ps;
3502         int (*pci_soft_reset)(struct ath10k *ar);
3503         int (*pci_hard_reset)(struct ath10k *ar);
3504         u32 (*targ_cpu_to_ce_addr)(struct ath10k *ar, u32 addr);
3505
3506         switch (pci_dev->device) {
3507         case QCA988X_2_0_DEVICE_ID_UBNT:
3508         case QCA988X_2_0_DEVICE_ID:
3509                 hw_rev = ATH10K_HW_QCA988X;
3510                 pci_ps = false;
3511                 pci_soft_reset = ath10k_pci_warm_reset;
3512                 pci_hard_reset = ath10k_pci_qca988x_chip_reset;
3513                 targ_cpu_to_ce_addr = ath10k_pci_qca988x_targ_cpu_to_ce_addr;
3514                 break;
3515         case QCA9887_1_0_DEVICE_ID:
3516                 hw_rev = ATH10K_HW_QCA9887;
3517                 pci_ps = false;
3518                 pci_soft_reset = ath10k_pci_warm_reset;
3519                 pci_hard_reset = ath10k_pci_qca988x_chip_reset;
3520                 targ_cpu_to_ce_addr = ath10k_pci_qca988x_targ_cpu_to_ce_addr;
3521                 break;
3522         case QCA6164_2_1_DEVICE_ID:
3523         case QCA6174_2_1_DEVICE_ID:
3524                 hw_rev = ATH10K_HW_QCA6174;
3525                 pci_ps = true;
3526                 pci_soft_reset = ath10k_pci_warm_reset;
3527                 pci_hard_reset = ath10k_pci_qca6174_chip_reset;
3528                 targ_cpu_to_ce_addr = ath10k_pci_qca988x_targ_cpu_to_ce_addr;
3529                 break;
3530         case QCA99X0_2_0_DEVICE_ID:
3531                 hw_rev = ATH10K_HW_QCA99X0;
3532                 pci_ps = false;
3533                 pci_soft_reset = ath10k_pci_qca99x0_soft_chip_reset;
3534                 pci_hard_reset = ath10k_pci_qca99x0_chip_reset;
3535                 targ_cpu_to_ce_addr = ath10k_pci_qca99x0_targ_cpu_to_ce_addr;
3536                 break;
3537         case QCA9984_1_0_DEVICE_ID:
3538                 hw_rev = ATH10K_HW_QCA9984;
3539                 pci_ps = false;
3540                 pci_soft_reset = ath10k_pci_qca99x0_soft_chip_reset;
3541                 pci_hard_reset = ath10k_pci_qca99x0_chip_reset;
3542                 targ_cpu_to_ce_addr = ath10k_pci_qca99x0_targ_cpu_to_ce_addr;
3543                 break;
3544         case QCA9888_2_0_DEVICE_ID:
3545                 hw_rev = ATH10K_HW_QCA9888;
3546                 pci_ps = false;
3547                 pci_soft_reset = ath10k_pci_qca99x0_soft_chip_reset;
3548                 pci_hard_reset = ath10k_pci_qca99x0_chip_reset;
3549                 targ_cpu_to_ce_addr = ath10k_pci_qca99x0_targ_cpu_to_ce_addr;
3550                 break;
3551         case QCA9377_1_0_DEVICE_ID:
3552                 hw_rev = ATH10K_HW_QCA9377;
3553                 pci_ps = true;
3554                 pci_soft_reset = NULL;
3555                 pci_hard_reset = ath10k_pci_qca6174_chip_reset;
3556                 targ_cpu_to_ce_addr = ath10k_pci_qca988x_targ_cpu_to_ce_addr;
3557                 break;
3558         default:
3559                 WARN_ON(1);
3560                 return -ENOTSUPP;
3561         }
3562
3563         ar = ath10k_core_create(sizeof(*ar_pci), &pdev->dev, ATH10K_BUS_PCI,
3564                                 hw_rev, &ath10k_pci_hif_ops);
3565         if (!ar) {
3566                 dev_err(&pdev->dev, "failed to allocate core\n");
3567                 return -ENOMEM;
3568         }
3569
3570         ath10k_dbg(ar, ATH10K_DBG_BOOT, "pci probe %04x:%04x %04x:%04x\n",
3571                    pdev->vendor, pdev->device,
3572                    pdev->subsystem_vendor, pdev->subsystem_device);
3573
3574         ar_pci = ath10k_pci_priv(ar);
3575         ar_pci->pdev = pdev;
3576         ar_pci->dev = &pdev->dev;
3577         ar_pci->ar = ar;
3578         ar->dev_id = pci_dev->device;
3579         ar_pci->pci_ps = pci_ps;
3580         ar_pci->ce.bus_ops = &ath10k_pci_bus_ops;
3581         ar_pci->pci_soft_reset = pci_soft_reset;
3582         ar_pci->pci_hard_reset = pci_hard_reset;
3583         ar_pci->targ_cpu_to_ce_addr = targ_cpu_to_ce_addr;
3584         ar->ce_priv = &ar_pci->ce;
3585
3586         ar->id.vendor = pdev->vendor;
3587         ar->id.device = pdev->device;
3588         ar->id.subsystem_vendor = pdev->subsystem_vendor;
3589         ar->id.subsystem_device = pdev->subsystem_device;
3590
3591         timer_setup(&ar_pci->ps_timer, ath10k_pci_ps_timer, 0);
3592
3593         ret = ath10k_pci_setup_resource(ar);
3594         if (ret) {
3595                 ath10k_err(ar, "failed to setup resource: %d\n", ret);
3596                 goto err_core_destroy;
3597         }
3598
3599         ret = ath10k_pci_claim(ar);
3600         if (ret) {
3601                 ath10k_err(ar, "failed to claim device: %d\n", ret);
3602                 goto err_free_pipes;
3603         }
3604
3605         ret = ath10k_pci_force_wake(ar);
3606         if (ret) {
3607                 ath10k_warn(ar, "failed to wake up device : %d\n", ret);
3608                 goto err_sleep;
3609         }
3610
3611         ath10k_pci_ce_deinit(ar);
3612         ath10k_pci_irq_disable(ar);
3613
3614         ret = ath10k_pci_init_irq(ar);
3615         if (ret) {
3616                 ath10k_err(ar, "failed to init irqs: %d\n", ret);
3617                 goto err_sleep;
3618         }
3619
3620         ath10k_info(ar, "pci irq %s oper_irq_mode %d irq_mode %d reset_mode %d\n",
3621                     ath10k_pci_get_irq_method(ar), ar_pci->oper_irq_mode,
3622                     ath10k_pci_irq_mode, ath10k_pci_reset_mode);
3623
3624         ret = ath10k_pci_request_irq(ar);
3625         if (ret) {
3626                 ath10k_warn(ar, "failed to request irqs: %d\n", ret);
3627                 goto err_deinit_irq;
3628         }
3629
3630         ret = ath10k_pci_chip_reset(ar);
3631         if (ret) {
3632                 ath10k_err(ar, "failed to reset chip: %d\n", ret);
3633                 goto err_free_irq;
3634         }
3635
3636         chip_id = ath10k_pci_soc_read32(ar, SOC_CHIP_ID_ADDRESS);
3637         if (chip_id == 0xffffffff) {
3638                 ath10k_err(ar, "failed to get chip id\n");
3639                 goto err_free_irq;
3640         }
3641
3642         if (!ath10k_pci_chip_is_supported(pdev->device, chip_id)) {
3643                 ath10k_err(ar, "device %04x with chip_id %08x isn't supported\n",
3644                            pdev->device, chip_id);
3645                 goto err_free_irq;
3646         }
3647
3648         ret = ath10k_core_register(ar, chip_id);
3649         if (ret) {
3650                 ath10k_err(ar, "failed to register driver core: %d\n", ret);
3651                 goto err_free_irq;
3652         }
3653
3654         return 0;
3655
3656 err_free_irq:
3657         ath10k_pci_free_irq(ar);
3658         ath10k_pci_rx_retry_sync(ar);
3659
3660 err_deinit_irq:
3661         ath10k_pci_deinit_irq(ar);
3662
3663 err_sleep:
3664         ath10k_pci_sleep_sync(ar);
3665         ath10k_pci_release(ar);
3666
3667 err_free_pipes:
3668         ath10k_pci_free_pipes(ar);
3669
3670 err_core_destroy:
3671         ath10k_core_destroy(ar);
3672
3673         return ret;
3674 }
3675
3676 static void ath10k_pci_remove(struct pci_dev *pdev)
3677 {
3678         struct ath10k *ar = pci_get_drvdata(pdev);
3679         struct ath10k_pci *ar_pci;
3680
3681         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci remove\n");
3682
3683         if (!ar)
3684                 return;
3685
3686         ar_pci = ath10k_pci_priv(ar);
3687
3688         if (!ar_pci)
3689                 return;
3690
3691         ath10k_core_unregister(ar);
3692         ath10k_pci_free_irq(ar);
3693         ath10k_pci_deinit_irq(ar);
3694         ath10k_pci_release_resource(ar);
3695         ath10k_pci_sleep_sync(ar);
3696         ath10k_pci_release(ar);
3697         ath10k_core_destroy(ar);
3698 }
3699
3700 MODULE_DEVICE_TABLE(pci, ath10k_pci_id_table);
3701
3702 static __maybe_unused int ath10k_pci_pm_suspend(struct device *dev)
3703 {
3704         struct ath10k *ar = dev_get_drvdata(dev);
3705         int ret;
3706
3707         ret = ath10k_pci_suspend(ar);
3708         if (ret)
3709                 ath10k_warn(ar, "failed to suspend hif: %d\n", ret);
3710
3711         return ret;
3712 }
3713
3714 static __maybe_unused int ath10k_pci_pm_resume(struct device *dev)
3715 {
3716         struct ath10k *ar = dev_get_drvdata(dev);
3717         int ret;
3718
3719         ret = ath10k_pci_resume(ar);
3720         if (ret)
3721                 ath10k_warn(ar, "failed to resume hif: %d\n", ret);
3722
3723         return ret;
3724 }
3725
3726 static SIMPLE_DEV_PM_OPS(ath10k_pci_pm_ops,
3727                          ath10k_pci_pm_suspend,
3728                          ath10k_pci_pm_resume);
3729
3730 static struct pci_driver ath10k_pci_driver = {
3731         .name = "ath10k_pci",
3732         .id_table = ath10k_pci_id_table,
3733         .probe = ath10k_pci_probe,
3734         .remove = ath10k_pci_remove,
3735 #ifdef CONFIG_PM
3736         .driver.pm = &ath10k_pci_pm_ops,
3737 #endif
3738 };
3739
3740 static int __init ath10k_pci_init(void)
3741 {
3742         int ret;
3743
3744         ret = pci_register_driver(&ath10k_pci_driver);
3745         if (ret)
3746                 printk(KERN_ERR "failed to register ath10k pci driver: %d\n",
3747                        ret);
3748
3749         ret = ath10k_ahb_init();
3750         if (ret)
3751                 printk(KERN_ERR "ahb init failed: %d\n", ret);
3752
3753         return ret;
3754 }
3755 module_init(ath10k_pci_init);
3756
3757 static void __exit ath10k_pci_exit(void)
3758 {
3759         pci_unregister_driver(&ath10k_pci_driver);
3760         ath10k_ahb_exit();
3761 }
3762
3763 module_exit(ath10k_pci_exit);
3764
3765 MODULE_AUTHOR("Qualcomm Atheros");
3766 MODULE_DESCRIPTION("Driver support for Qualcomm Atheros 802.11ac WLAN PCIe/AHB devices");
3767 MODULE_LICENSE("Dual BSD/GPL");
3768
3769 /* QCA988x 2.0 firmware files */
3770 /*(DEBLOBBED)*/
3771
3772 /* QCA9887 1.0 firmware files */
3773 /*(DEBLOBBED)*/
3774
3775 /* QCA6174 2.1 firmware files */
3776 /*(DEBLOBBED)*/
3777
3778 /* QCA6174 3.1 firmware files */
3779 /*(DEBLOBBED)*/
3780
3781 /* QCA9377 1.0 firmware files */
3782 /*(DEBLOBBED)*/