drivers/pci/dwc/pcie-designware.h

   1 /*
   2  * Synopsys DesignWare PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #ifndef _PCIE_DESIGNWARE_H
  15 #define _PCIE_DESIGNWARE_H
  16
  17 #include <linux/irq.h>
  18 #include <linux/msi.h>
  19 #include <linux/pci.h>
  20
  21 #include <linux/pci-epc.h>
  22 #include <linux/pci-epf.h>
  23
  24 /* Parameters for the waiting for link up routine */
  25 #define LINK_WAIT_MAX_RETRIES           10
  26 #define LINK_WAIT_USLEEP_MIN            90000
  27 #define LINK_WAIT_USLEEP_MAX            100000
  28
  29 /* Parameters for the waiting for iATU enabled routine */
  30 #define LINK_WAIT_MAX_IATU_RETRIES      5
  31 #define LINK_WAIT_IATU                  9
  32
  33 /* Synopsys-specific PCIe configuration registers */
  34 #define PCIE_PORT_LINK_CONTROL          0x710
  35 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  36 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  37 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  38 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  39 #define PORT_LINK_MODE_8_LANES          (0xf << 16)
  40
  41 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  42 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  43 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1f << 8)
  44 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  45 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  46 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  47 #define PORT_LOGIC_LINK_WIDTH_8_LANES   (0x8 << 8)
  48
  49 #define PCIE_MSI_ADDR_LO                0x820
  50 #define PCIE_MSI_ADDR_HI                0x824
  51 #define PCIE_MSI_INTR0_ENABLE           0x828
  52 #define PCIE_MSI_INTR0_MASK             0x82C
  53 #define PCIE_MSI_INTR0_STATUS           0x830
  54
  55 #define PCIE_ATU_VIEWPORT               0x900
  56 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  57 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  58 #define PCIE_ATU_REGION_INDEX2          (0x2 << 0)
  59 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  60 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  61 #define PCIE_ATU_CR1                    0x904
  62 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  63 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  64 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  65 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  66 #define PCIE_ATU_CR2                    0x908
  67 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  68 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  69 #define PCIE_ATU_LOWER_BASE             0x90C
  70 #define PCIE_ATU_UPPER_BASE             0x910
  71 #define PCIE_ATU_LIMIT                  0x914
  72 #define PCIE_ATU_LOWER_TARGET           0x918
  73 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  74 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  75 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  76 #define PCIE_ATU_UPPER_TARGET           0x91C
  77
  78 #define PCIE_MISC_CONTROL_1_OFF         0x8BC
  79 #define PCIE_DBI_RO_WR_EN               (0x1 << 0)
  80
  81 /*
  82  * iATU Unroll-specific register definitions
  83  * From 4.80 core version the address translation will be made by unroll
  84  */
  85 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
  86 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
  87 #define PCIE_ATU_UNR_LOWER_BASE         0x08
  88 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
  89 #define PCIE_ATU_UNR_LIMIT              0x10
  90 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
  91 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
  92
  93 /* Register address builder */
  94 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region)        \
  95                         ((0x3 << 20) | ((region) << 9))
  96
  97 #define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region)                         \
  98                         ((0x3 << 20) | ((region) << 9) | (0x1 << 8))
  99
 100 #define MSI_MESSAGE_CONTROL             0x52
 101 #define MSI_CAP_MMC_SHIFT               1
 102 #define MSI_CAP_MMC_MASK                (7 << MSI_CAP_MMC_SHIFT)
 103 #define MSI_CAP_MME_SHIFT               4
 104 #define MSI_CAP_MSI_EN_MASK             0x1
 105 #define MSI_CAP_MME_MASK                (7 << MSI_CAP_MME_SHIFT)
 106 #define MSI_MESSAGE_ADDR_L32            0x54
 107 #define MSI_MESSAGE_ADDR_U32            0x58
 108
 109 /*
 110  * Maximum number of MSI IRQs can be 256 per controller. But keep
 111  * it 32 as of now. Probably we will never need more than 32. If needed,
 112  * then increment it in multiple of 32.
 113  */
 114 #define MAX_MSI_IRQS                    32
 115 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / 32)
 116
 117 /* Maximum number of inbound/outbound iATUs */
 118 #define MAX_IATU_IN                     256
 119 #define MAX_IATU_OUT                    256
 120
 121 struct pcie_port;
 122 struct dw_pcie;
 123 struct dw_pcie_ep;
 124
 125 enum dw_pcie_region_type {
 126         DW_PCIE_REGION_UNKNOWN,
 127         DW_PCIE_REGION_INBOUND,
 128         DW_PCIE_REGION_OUTBOUND,
 129 };
 130
 131 enum dw_pcie_device_mode {
 132         DW_PCIE_UNKNOWN_TYPE,
 133         DW_PCIE_EP_TYPE,
 134         DW_PCIE_LEG_EP_TYPE,
 135         DW_PCIE_RC_TYPE,
 136 };
 137
 138 struct dw_pcie_host_ops {
 139         int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
 140         int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
 141         int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 142                              unsigned int devfn, int where, int size, u32 *val);
 143         int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 144                              unsigned int devfn, int where, int size, u32 val);
 145         int (*host_init)(struct pcie_port *pp);
 146         void (*msi_set_irq)(struct pcie_port *pp, int irq);
 147         void (*msi_clear_irq)(struct pcie_port *pp, int irq);
 148         phys_addr_t (*get_msi_addr)(struct pcie_port *pp);
 149         u32 (*get_msi_data)(struct pcie_port *pp, int pos);
 150         void (*scan_bus)(struct pcie_port *pp);
 151         int (*msi_host_init)(struct pcie_port *pp, struct msi_controller *chip);
 152 };
 153
 154 struct pcie_port {
 155         u8                      root_bus_nr;
 156         u64                     cfg0_base;
 157         void __iomem            *va_cfg0_base;
 158         u32                     cfg0_size;
 159         u64                     cfg1_base;
 160         void __iomem            *va_cfg1_base;
 161         u32                     cfg1_size;
 162         resource_size_t         io_base;
 163         phys_addr_t             io_bus_addr;
 164         u32                     io_size;
 165         u64                     mem_base;
 166         phys_addr_t             mem_bus_addr;
 167         u32                     mem_size;
 168         struct resource         *cfg;
 169         struct resource         *io;
 170         struct resource         *mem;
 171         struct resource         *busn;
 172         int                     irq;
 173         const struct dw_pcie_host_ops *ops;
 174         int                     msi_irq;
 175         struct irq_domain       *irq_domain;
 176         unsigned long           msi_data;
 177         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
 178 };
 179
 180 enum dw_pcie_as_type {
 181         DW_PCIE_AS_UNKNOWN,
 182         DW_PCIE_AS_MEM,
 183         DW_PCIE_AS_IO,
 184 };
 185
 186 struct dw_pcie_ep_ops {
 187         void    (*ep_init)(struct dw_pcie_ep *ep);
 188         int     (*raise_irq)(struct dw_pcie_ep *ep, enum pci_epc_irq_type type,
 189                              u8 interrupt_num);
 190 };
 191
 192 struct dw_pcie_ep {
 193         struct pci_epc          *epc;
 194         struct dw_pcie_ep_ops   *ops;
 195         phys_addr_t             phys_base;
 196         size_t                  addr_size;
 197         size_t                  page_size;
 198         u8                      bar_to_atu[6];
 199         phys_addr_t             *outbound_addr;
 200         unsigned long           *ib_window_map;
 201         unsigned long           *ob_window_map;
 202         u32                     num_ib_windows;
 203         u32                     num_ob_windows;
 204 };
 205
 206 struct dw_pcie_ops {
 207         u64     (*cpu_addr_fixup)(u64 cpu_addr);
 208         u32     (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 209                             size_t size);
 210         void    (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 211                              size_t size, u32 val);
 212         int     (*link_up)(struct dw_pcie *pcie);
 213         int     (*start_link)(struct dw_pcie *pcie);
 214         void    (*stop_link)(struct dw_pcie *pcie);
 215 };
 216
 217 struct dw_pcie {
 218         struct device           *dev;
 219         void __iomem            *dbi_base;
 220         void __iomem            *dbi_base2;
 221         u32                     num_viewport;
 222         u8                      iatu_unroll_enabled;
 223         struct pcie_port        pp;
 224         struct dw_pcie_ep       ep;
 225         const struct dw_pcie_ops *ops;
 226 };
 227
 228 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
 229
 230 #define to_dw_pcie_from_ep(endpoint)   \
 231                 container_of((endpoint), struct dw_pcie, ep)
 232
 233 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
 234 int dw_pcie_write(void __iomem *addr, int size, u32 val);
 235
 236 u32 __dw_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
 237                        size_t size);
 238 void __dw_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
 239                          size_t size, u32 val);
 240 int dw_pcie_link_up(struct dw_pcie *pci);
 241 int dw_pcie_wait_for_link(struct dw_pcie *pci);
 242 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
 243                                int type, u64 cpu_addr, u64 pci_addr,
 244                                u32 size);
 245 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
 246                              u64 cpu_addr, enum dw_pcie_as_type as_type);
 247 void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
 248                          enum dw_pcie_region_type type);
 249 void dw_pcie_setup(struct dw_pcie *pci);
 250
 251 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
 252 {
 253         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
 254 }
 255
 256 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
 257 {
 258         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
 259 }
 260
 261 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
 262 {
 263         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
 264 }
 265
 266 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
 267 {
 268         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
 269 }
 270
 271 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
 272 {
 273         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
 274 }
 275
 276 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
 277 {
 278         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
 279 }
 280
 281 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
 282 {
 283         __dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
 284 }
 285
 286 static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
 287 {
 288         return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
 289 }
 290
 291 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
 292 {
 293         u32 reg;
 294         u32 val;
 295
 296         reg = PCIE_MISC_CONTROL_1_OFF;
 297         val = dw_pcie_readl_dbi(pci, reg);
 298         val |= PCIE_DBI_RO_WR_EN;
 299         dw_pcie_writel_dbi(pci, reg, val);
 300 }
 301
 302 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
 303 {
 304         u32 reg;
 305         u32 val;
 306
 307         reg = PCIE_MISC_CONTROL_1_OFF;
 308         val = dw_pcie_readl_dbi(pci, reg);
 309         val &= ~PCIE_DBI_RO_WR_EN;
 310         dw_pcie_writel_dbi(pci, reg, val);
 311 }
 312
 313 #ifdef CONFIG_PCIE_DW_HOST
 314 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
 315 void dw_pcie_msi_init(struct pcie_port *pp);
 316 void dw_pcie_setup_rc(struct pcie_port *pp);
 317 int dw_pcie_host_init(struct pcie_port *pp);
 318 #else
 319 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 320 {
 321         return IRQ_NONE;
 322 }
 323
 324 static inline void dw_pcie_msi_init(struct pcie_port *pp)
 325 {
 326 }
 327
 328 static inline void dw_pcie_setup_rc(struct pcie_port *pp)
 329 {
 330 }
 331
 332 static inline int dw_pcie_host_init(struct pcie_port *pp)
 333 {
 334         return 0;
 335 }
 336 #endif
 337
 338 #ifdef CONFIG_PCIE_DW_EP
 339 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
 340 int dw_pcie_ep_init(struct dw_pcie_ep *ep);
 341 void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
 342 #else
 343 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
 344 {
 345 }
 346
 347 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
 348 {
 349         return 0;
 350 }
 351
 352 static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
 353 {
 354 }
 355 #endif
 356 #endif /* _PCIE_DESIGNWARE_H */