drivers/pci/host/pcie-mediatek.c

   1 /*
   2  * MediaTek PCIe host controller driver.
   3  *
   4  * Copyright (c) 2017 MediaTek Inc.
   5  * Author: Ryder Lee <ryder.lee@mediatek.com>
   6  *         Honghui Zhang <honghui.zhang@mediatek.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/iopoll.h>
  21 #include <linux/irq.h>
  22 #include <linux/irqdomain.h>
  23 #include <linux/kernel.h>
  24 #include <linux/of_address.h>
  25 #include <linux/of_pci.h>
  26 #include <linux/of_platform.h>
  27 #include <linux/pci.h>
  28 #include <linux/phy/phy.h>
  29 #include <linux/platform_device.h>
  30 #include <linux/pm_runtime.h>
  31 #include <linux/reset.h>
  32
  33 /* PCIe shared registers */
  34 #define PCIE_SYS_CFG            0x00
  35 #define PCIE_INT_ENABLE         0x0c
  36 #define PCIE_CFG_ADDR           0x20
  37 #define PCIE_CFG_DATA           0x24
  38
  39 /* PCIe per port registers */
  40 #define PCIE_BAR0_SETUP         0x10
  41 #define PCIE_CLASS              0x34
  42 #define PCIE_LINK_STATUS        0x50
  43
  44 #define PCIE_PORT_INT_EN(x)     BIT(20 + (x))
  45 #define PCIE_PORT_PERST(x)      BIT(1 + (x))
  46 #define PCIE_PORT_LINKUP        BIT(0)
  47 #define PCIE_BAR_MAP_MAX        GENMASK(31, 16)
  48
  49 #define PCIE_BAR_ENABLE         BIT(0)
  50 #define PCIE_REVISION_ID        BIT(0)
  51 #define PCIE_CLASS_CODE         (0x60400 << 8)
  52 #define PCIE_CONF_REG(regn)     (((regn) & GENMASK(7, 2)) | \
  53                                 ((((regn) >> 8) & GENMASK(3, 0)) << 24))
  54 #define PCIE_CONF_FUN(fun)      (((fun) << 8) & GENMASK(10, 8))
  55 #define PCIE_CONF_DEV(dev)      (((dev) << 11) & GENMASK(15, 11))
  56 #define PCIE_CONF_BUS(bus)      (((bus) << 16) & GENMASK(23, 16))
  57 #define PCIE_CONF_ADDR(regn, fun, dev, bus) \
  58         (PCIE_CONF_REG(regn) | PCIE_CONF_FUN(fun) | \
  59          PCIE_CONF_DEV(dev) | PCIE_CONF_BUS(bus))
  60
  61 /* MediaTek specific configuration registers */
  62 #define PCIE_FTS_NUM            0x70c
  63 #define PCIE_FTS_NUM_MASK       GENMASK(15, 8)
  64 #define PCIE_FTS_NUM_L0(x)      ((x) & 0xff << 8)
  65
  66 #define PCIE_FC_CREDIT          0x73c
  67 #define PCIE_FC_CREDIT_MASK     (GENMASK(31, 31) | GENMASK(28, 16))
  68 #define PCIE_FC_CREDIT_VAL(x)   ((x) << 16)
  69
  70 /* PCIe V2 share registers */
  71 #define PCIE_SYS_CFG_V2         0x0
  72 #define PCIE_CSR_LTSSM_EN(x)    BIT(0 + (x) * 8)
  73 #define PCIE_CSR_ASPM_L1_EN(x)  BIT(1 + (x) * 8)
  74
  75 /* PCIe V2 per-port registers */
  76 #define PCIE_MSI_VECTOR         0x0c0
  77 #define PCIE_INT_MASK           0x420
  78 #define INTX_MASK               GENMASK(19, 16)
  79 #define INTX_SHIFT              16
  80 #define PCIE_INT_STATUS         0x424
  81 #define MSI_STATUS              BIT(23)
  82 #define PCIE_IMSI_STATUS        0x42c
  83 #define PCIE_IMSI_ADDR          0x430
  84 #define MSI_MASK                BIT(23)
  85 #define MTK_MSI_IRQS_NUM        32
  86
  87 #define PCIE_AHB_TRANS_BASE0_L  0x438
  88 #define PCIE_AHB_TRANS_BASE0_H  0x43c
  89 #define AHB2PCIE_SIZE(x)        ((x) & GENMASK(4, 0))
  90 #define PCIE_AXI_WINDOW0        0x448
  91 #define WIN_ENABLE              BIT(7)
  92
  93 /* PCIe V2 configuration transaction header */
  94 #define PCIE_CFG_HEADER0        0x460
  95 #define PCIE_CFG_HEADER1        0x464
  96 #define PCIE_CFG_HEADER2        0x468
  97 #define PCIE_CFG_WDATA          0x470
  98 #define PCIE_APP_TLP_REQ        0x488
  99 #define PCIE_CFG_RDATA          0x48c
 100 #define APP_CFG_REQ             BIT(0)
 101 #define APP_CPL_STATUS          GENMASK(7, 5)
 102
 103 #define CFG_WRRD_TYPE_0         4
 104 #define CFG_WR_FMT              2
 105 #define CFG_RD_FMT              0
 106
 107 #define CFG_DW0_LENGTH(length)  ((length) & GENMASK(9, 0))
 108 #define CFG_DW0_TYPE(type)      (((type) << 24) & GENMASK(28, 24))
 109 #define CFG_DW0_FMT(fmt)        (((fmt) << 29) & GENMASK(31, 29))
 110 #define CFG_DW2_REGN(regn)      ((regn) & GENMASK(11, 2))
 111 #define CFG_DW2_FUN(fun)        (((fun) << 16) & GENMASK(18, 16))
 112 #define CFG_DW2_DEV(dev)        (((dev) << 19) & GENMASK(23, 19))
 113 #define CFG_DW2_BUS(bus)        (((bus) << 24) & GENMASK(31, 24))
 114 #define CFG_HEADER_DW0(type, fmt) \
 115         (CFG_DW0_LENGTH(1) | CFG_DW0_TYPE(type) | CFG_DW0_FMT(fmt))
 116 #define CFG_HEADER_DW1(where, size) \
 117         (GENMASK(((size) - 1), 0) << ((where) & 0x3))
 118 #define CFG_HEADER_DW2(regn, fun, dev, bus) \
 119         (CFG_DW2_REGN(regn) | CFG_DW2_FUN(fun) | \
 120         CFG_DW2_DEV(dev) | CFG_DW2_BUS(bus))
 121
 122 #define PCIE_RST_CTRL           0x510
 123 #define PCIE_PHY_RSTB           BIT(0)
 124 #define PCIE_PIPE_SRSTB         BIT(1)
 125 #define PCIE_MAC_SRSTB          BIT(2)
 126 #define PCIE_CRSTB              BIT(3)
 127 #define PCIE_PERSTB             BIT(8)
 128 #define PCIE_LINKDOWN_RST_EN    GENMASK(15, 13)
 129 #define PCIE_LINK_STATUS_V2     0x804
 130 #define PCIE_PORT_LINKUP_V2     BIT(10)
 131
 132 struct mtk_pcie_port;
 133
 134 /**
 135  * struct mtk_pcie_soc - differentiate between host generations
 136  * @has_msi: whether this host supports MSI interrupts or not
 137  * @ops: pointer to configuration access functions
 138  * @startup: pointer to controller setting functions
 139  * @setup_irq: pointer to initialize IRQ functions
 140  */
 141 struct mtk_pcie_soc {
 142         bool has_msi;
 143         struct pci_ops *ops;
 144         int (*startup)(struct mtk_pcie_port *port);
 145         int (*setup_irq)(struct mtk_pcie_port *port, struct device_node *node);
 146 };
 147
 148 /**
 149  * struct mtk_pcie_port - PCIe port information
 150  * @base: IO mapped register base
 151  * @list: port list
 152  * @pcie: pointer to PCIe host info
 153  * @reset: pointer to port reset control
 154  * @sys_ck: pointer to transaction/data link layer clock
 155  * @ahb_ck: pointer to AHB slave interface operating clock for CSR access
 156  *          and RC initiated MMIO access
 157  * @axi_ck: pointer to application layer MMIO channel operating clock
 158  * @aux_ck: pointer to pe2_mac_bridge and pe2_mac_core operating clock
 159  *          when pcie_mac_ck/pcie_pipe_ck is turned off
 160  * @obff_ck: pointer to OBFF functional block operating clock
 161  * @pipe_ck: pointer to LTSSM and PHY/MAC layer operating clock
 162  * @phy: pointer to PHY control block
 163  * @lane: lane count
 164  * @slot: port slot
 165  * @irq_domain: legacy INTx IRQ domain
 166  * @msi_domain: MSI IRQ domain
 167  * @msi_irq_in_use: bit map for assigned MSI IRQ
 168  */
 169 struct mtk_pcie_port {
 170         void __iomem *base;
 171         struct list_head list;
 172         struct mtk_pcie *pcie;
 173         struct reset_control *reset;
 174         struct clk *sys_ck;
 175         struct clk *ahb_ck;
 176         struct clk *axi_ck;
 177         struct clk *aux_ck;
 178         struct clk *obff_ck;
 179         struct clk *pipe_ck;
 180         struct phy *phy;
 181         u32 lane;
 182         u32 slot;
 183         struct irq_domain *irq_domain;
 184         struct irq_domain *msi_domain;
 185         DECLARE_BITMAP(msi_irq_in_use, MTK_MSI_IRQS_NUM);
 186 };
 187
 188 /**
 189  * struct mtk_pcie - PCIe host information
 190  * @dev: pointer to PCIe device
 191  * @base: IO mapped register base
 192  * @free_ck: free-run reference clock
 193  * @io: IO resource
 194  * @pio: PIO resource
 195  * @mem: non-prefetchable memory resource
 196  * @busn: bus range
 197  * @offset: IO / Memory offset
 198  * @ports: pointer to PCIe port information
 199  * @soc: pointer to SoC-dependent operations
 200  */
 201 struct mtk_pcie {
 202         struct device *dev;
 203         void __iomem *base;
 204         struct clk *free_ck;
 205
 206         struct resource io;
 207         struct resource pio;
 208         struct resource mem;
 209         struct resource busn;
 210         struct {
 211                 resource_size_t mem;
 212                 resource_size_t io;
 213         } offset;
 214         struct list_head ports;
 215         const struct mtk_pcie_soc *soc;
 216 };
 217
 218 static void mtk_pcie_subsys_powerdown(struct mtk_pcie *pcie)
 219 {
 220         struct device *dev = pcie->dev;
 221
 222         clk_disable_unprepare(pcie->free_ck);
 223
 224         if (dev->pm_domain) {
 225                 pm_runtime_put_sync(dev);
 226                 pm_runtime_disable(dev);
 227         }
 228 }
 229
 230 static void mtk_pcie_port_free(struct mtk_pcie_port *port)
 231 {
 232         struct mtk_pcie *pcie = port->pcie;
 233         struct device *dev = pcie->dev;
 234
 235         devm_iounmap(dev, port->base);
 236         list_del(&port->list);
 237         devm_kfree(dev, port);
 238 }
 239
 240 static void mtk_pcie_put_resources(struct mtk_pcie *pcie)
 241 {
 242         struct mtk_pcie_port *port, *tmp;
 243
 244         list_for_each_entry_safe(port, tmp, &pcie->ports, list) {
 245                 phy_power_off(port->phy);
 246                 phy_exit(port->phy);
 247                 clk_disable_unprepare(port->pipe_ck);
 248                 clk_disable_unprepare(port->obff_ck);
 249                 clk_disable_unprepare(port->axi_ck);
 250                 clk_disable_unprepare(port->aux_ck);
 251                 clk_disable_unprepare(port->ahb_ck);
 252                 clk_disable_unprepare(port->sys_ck);
 253                 mtk_pcie_port_free(port);
 254         }
 255
 256         mtk_pcie_subsys_powerdown(pcie);
 257 }
 258
 259 static int mtk_pcie_check_cfg_cpld(struct mtk_pcie_port *port)
 260 {
 261         u32 val;
 262         int err;
 263
 264         err = readl_poll_timeout_atomic(port->base + PCIE_APP_TLP_REQ, val,
 265                                         !(val & APP_CFG_REQ), 10,
 266                                         100 * USEC_PER_MSEC);
 267         if (err)
 268                 return PCIBIOS_SET_FAILED;
 269
 270         if (readl(port->base + PCIE_APP_TLP_REQ) & APP_CPL_STATUS)
 271                 return PCIBIOS_SET_FAILED;
 272
 273         return PCIBIOS_SUCCESSFUL;
 274 }
 275
 276 static int mtk_pcie_hw_rd_cfg(struct mtk_pcie_port *port, u32 bus, u32 devfn,
 277                               int where, int size, u32 *val)
 278 {
 279         u32 tmp;
 280
 281         /* Write PCIe configuration transaction header for Cfgrd */
 282         writel(CFG_HEADER_DW0(CFG_WRRD_TYPE_0, CFG_RD_FMT),
 283                port->base + PCIE_CFG_HEADER0);
 284         writel(CFG_HEADER_DW1(where, size), port->base + PCIE_CFG_HEADER1);
 285         writel(CFG_HEADER_DW2(where, PCI_FUNC(devfn), PCI_SLOT(devfn), bus),
 286                port->base + PCIE_CFG_HEADER2);
 287
 288         /* Trigger h/w to transmit Cfgrd TLP */
 289         tmp = readl(port->base + PCIE_APP_TLP_REQ);
 290         tmp |= APP_CFG_REQ;
 291         writel(tmp, port->base + PCIE_APP_TLP_REQ);
 292
 293         /* Check completion status */
 294         if (mtk_pcie_check_cfg_cpld(port))
 295                 return PCIBIOS_SET_FAILED;
 296
 297         /* Read cpld payload of Cfgrd */
 298         *val = readl(port->base + PCIE_CFG_RDATA);
 299
 300         if (size == 1)
 301                 *val = (*val >> (8 * (where & 3))) & 0xff;
 302         else if (size == 2)
 303                 *val = (*val >> (8 * (where & 3))) & 0xffff;
 304
 305         return PCIBIOS_SUCCESSFUL;
 306 }
 307
 308 static int mtk_pcie_hw_wr_cfg(struct mtk_pcie_port *port, u32 bus, u32 devfn,
 309                               int where, int size, u32 val)
 310 {
 311         /* Write PCIe configuration transaction header for Cfgwr */
 312         writel(CFG_HEADER_DW0(CFG_WRRD_TYPE_0, CFG_WR_FMT),
 313                port->base + PCIE_CFG_HEADER0);
 314         writel(CFG_HEADER_DW1(where, size), port->base + PCIE_CFG_HEADER1);
 315         writel(CFG_HEADER_DW2(where, PCI_FUNC(devfn), PCI_SLOT(devfn), bus),
 316                port->base + PCIE_CFG_HEADER2);
 317
 318         /* Write Cfgwr data */
 319         val = val << 8 * (where & 3);
 320         writel(val, port->base + PCIE_CFG_WDATA);
 321
 322         /* Trigger h/w to transmit Cfgwr TLP */
 323         val = readl(port->base + PCIE_APP_TLP_REQ);
 324         val |= APP_CFG_REQ;
 325         writel(val, port->base + PCIE_APP_TLP_REQ);
 326
 327         /* Check completion status */
 328         return mtk_pcie_check_cfg_cpld(port);
 329 }
 330
 331 static struct mtk_pcie_port *mtk_pcie_find_port(struct pci_bus *bus,
 332                                                 unsigned int devfn)
 333 {
 334         struct mtk_pcie *pcie = bus->sysdata;
 335         struct mtk_pcie_port *port;
 336         struct pci_dev *dev = NULL;
 337
 338         /*
 339          * Walk the bus hierarchy to get the devfn value
 340          * of the port in the root bus.
 341          */
 342         while (bus && bus->number) {
 343                 dev = bus->self;
 344                 bus = dev->bus;
 345                 devfn = dev->devfn;
 346         }
 347
 348         list_for_each_entry(port, &pcie->ports, list)
 349                 if (port->slot == PCI_SLOT(devfn))
 350                         return port;
 351
 352         return NULL;
 353 }
 354
 355 static int mtk_pcie_config_read(struct pci_bus *bus, unsigned int devfn,
 356                                 int where, int size, u32 *val)
 357 {
 358         struct mtk_pcie_port *port;
 359         u32 bn = bus->number;
 360         int ret;
 361
 362         port = mtk_pcie_find_port(bus, devfn);
 363         if (!port) {
 364                 *val = ~0;
 365                 return PCIBIOS_DEVICE_NOT_FOUND;
 366         }
 367
 368         ret = mtk_pcie_hw_rd_cfg(port, bn, devfn, where, size, val);
 369         if (ret)
 370                 *val = ~0;
 371
 372         return ret;
 373 }
 374
 375 static int mtk_pcie_config_write(struct pci_bus *bus, unsigned int devfn,
 376                                  int where, int size, u32 val)
 377 {
 378         struct mtk_pcie_port *port;
 379         u32 bn = bus->number;
 380
 381         port = mtk_pcie_find_port(bus, devfn);
 382         if (!port)
 383                 return PCIBIOS_DEVICE_NOT_FOUND;
 384
 385         return mtk_pcie_hw_wr_cfg(port, bn, devfn, where, size, val);
 386 }
 387
 388 static struct pci_ops mtk_pcie_ops_v2 = {
 389         .read  = mtk_pcie_config_read,
 390         .write = mtk_pcie_config_write,
 391 };
 392
 393 static int mtk_pcie_startup_port_v2(struct mtk_pcie_port *port)
 394 {
 395         struct mtk_pcie *pcie = port->pcie;
 396         struct resource *mem = &pcie->mem;
 397         u32 val;
 398         size_t size;
 399         int err;
 400
 401         /* MT7622 platforms need to enable LTSSM and ASPM from PCIe subsys */
 402         if (pcie->base) {
 403                 val = readl(pcie->base + PCIE_SYS_CFG_V2);
 404                 val |= PCIE_CSR_LTSSM_EN(port->slot) |
 405                        PCIE_CSR_ASPM_L1_EN(port->slot);
 406                 writel(val, pcie->base + PCIE_SYS_CFG_V2);
 407         }
 408
 409         /* Assert all reset signals */
 410         writel(0, port->base + PCIE_RST_CTRL);
 411
 412         /*
 413          * Enable PCIe link down reset, if link status changed from link up to
 414          * link down, this will reset MAC control registers and configuration
 415          * space.
 416          */
 417         writel(PCIE_LINKDOWN_RST_EN, port->base + PCIE_RST_CTRL);
 418
 419         /* De-assert PHY, PE, PIPE, MAC and configuration reset */
 420         val = readl(port->base + PCIE_RST_CTRL);
 421         val |= PCIE_PHY_RSTB | PCIE_PERSTB | PCIE_PIPE_SRSTB |
 422                PCIE_MAC_SRSTB | PCIE_CRSTB;
 423         writel(val, port->base + PCIE_RST_CTRL);
 424
 425         /* 100ms timeout value should be enough for Gen1/2 training */
 426         err = readl_poll_timeout(port->base + PCIE_LINK_STATUS_V2, val,
 427                                  !!(val & PCIE_PORT_LINKUP_V2), 20,
 428                                  100 * USEC_PER_MSEC);
 429         if (err)
 430                 return -ETIMEDOUT;
 431
 432         /* Set INTx mask */
 433         val = readl(port->base + PCIE_INT_MASK);
 434         val &= ~INTX_MASK;
 435         writel(val, port->base + PCIE_INT_MASK);
 436
 437         /* Set AHB to PCIe translation windows */
 438         size = mem->end - mem->start;
 439         val = lower_32_bits(mem->start) | AHB2PCIE_SIZE(fls(size));
 440         writel(val, port->base + PCIE_AHB_TRANS_BASE0_L);
 441
 442         val = upper_32_bits(mem->start);
 443         writel(val, port->base + PCIE_AHB_TRANS_BASE0_H);
 444
 445         /* Set PCIe to AXI translation memory space.*/
 446         val = fls(0xffffffff) | WIN_ENABLE;
 447         writel(val, port->base + PCIE_AXI_WINDOW0);
 448
 449         return 0;
 450 }
 451
 452 static int mtk_pcie_msi_alloc(struct mtk_pcie_port *port)
 453 {
 454         int msi;
 455
 456         msi = find_first_zero_bit(port->msi_irq_in_use, MTK_MSI_IRQS_NUM);
 457         if (msi < MTK_MSI_IRQS_NUM)
 458                 set_bit(msi, port->msi_irq_in_use);
 459         else
 460                 return -ENOSPC;
 461
 462         return msi;
 463 }
 464
 465 static void mtk_pcie_msi_free(struct mtk_pcie_port *port, unsigned long hwirq)
 466 {
 467         clear_bit(hwirq, port->msi_irq_in_use);
 468 }
 469
 470 static int mtk_pcie_msi_setup_irq(struct msi_controller *chip,
 471                                   struct pci_dev *pdev, struct msi_desc *desc)
 472 {
 473         struct mtk_pcie_port *port;
 474         struct msi_msg msg;
 475         unsigned int irq;
 476         int hwirq;
 477         phys_addr_t msg_addr;
 478
 479         port = mtk_pcie_find_port(pdev->bus, pdev->devfn);
 480         if (!port)
 481                 return -EINVAL;
 482
 483         hwirq = mtk_pcie_msi_alloc(port);
 484         if (hwirq < 0)
 485                 return hwirq;
 486
 487         irq = irq_create_mapping(port->msi_domain, hwirq);
 488         if (!irq) {
 489                 mtk_pcie_msi_free(port, hwirq);
 490                 return -EINVAL;
 491         }
 492
 493         chip->dev = &pdev->dev;
 494
 495         irq_set_msi_desc(irq, desc);
 496
 497         /* MT2712/MT7622 only support 32-bit MSI addresses */
 498         msg_addr = virt_to_phys(port->base + PCIE_MSI_VECTOR);
 499         msg.address_hi = 0;
 500         msg.address_lo = lower_32_bits(msg_addr);
 501         msg.data = hwirq;
 502
 503         pci_write_msi_msg(irq, &msg);
 504
 505         return 0;
 506 }
 507
 508 static void mtk_msi_teardown_irq(struct msi_controller *chip, unsigned int irq)
 509 {
 510         struct pci_dev *pdev = to_pci_dev(chip->dev);
 511         struct irq_data *d = irq_get_irq_data(irq);
 512         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 513         struct mtk_pcie_port *port;
 514
 515         port = mtk_pcie_find_port(pdev->bus, pdev->devfn);
 516         if (!port)
 517                 return;
 518
 519         irq_dispose_mapping(irq);
 520         mtk_pcie_msi_free(port, hwirq);
 521 }
 522
 523 static struct msi_controller mtk_pcie_msi_chip = {
 524         .setup_irq = mtk_pcie_msi_setup_irq,
 525         .teardown_irq = mtk_msi_teardown_irq,
 526 };
 527
 528 static struct irq_chip mtk_msi_irq_chip = {
 529         .name = "MTK PCIe MSI",
 530         .irq_enable = pci_msi_unmask_irq,
 531         .irq_disable = pci_msi_mask_irq,
 532         .irq_mask = pci_msi_mask_irq,
 533         .irq_unmask = pci_msi_unmask_irq,
 534 };
 535
 536 static int mtk_pcie_msi_map(struct irq_domain *domain, unsigned int irq,
 537                             irq_hw_number_t hwirq)
 538 {
 539         irq_set_chip_and_handler(irq, &mtk_msi_irq_chip, handle_simple_irq);
 540         irq_set_chip_data(irq, domain->host_data);
 541
 542         return 0;
 543 }
 544
 545 static const struct irq_domain_ops msi_domain_ops = {
 546         .map = mtk_pcie_msi_map,
 547 };
 548
 549 static void mtk_pcie_enable_msi(struct mtk_pcie_port *port)
 550 {
 551         u32 val;
 552         phys_addr_t msg_addr;
 553
 554         msg_addr = virt_to_phys(port->base + PCIE_MSI_VECTOR);
 555         val = lower_32_bits(msg_addr);
 556         writel(val, port->base + PCIE_IMSI_ADDR);
 557
 558         val = readl(port->base + PCIE_INT_MASK);
 559         val &= ~MSI_MASK;
 560         writel(val, port->base + PCIE_INT_MASK);
 561 }
 562
 563 static int mtk_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
 564                              irq_hw_number_t hwirq)
 565 {
 566         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
 567         irq_set_chip_data(irq, domain->host_data);
 568
 569         return 0;
 570 }
 571
 572 static const struct irq_domain_ops intx_domain_ops = {
 573         .map = mtk_pcie_intx_map,
 574 };
 575
 576 static int mtk_pcie_init_irq_domain(struct mtk_pcie_port *port,
 577                                     struct device_node *node)
 578 {
 579         struct device *dev = port->pcie->dev;
 580         struct device_node *pcie_intc_node;
 581
 582         /* Setup INTx */
 583         pcie_intc_node = of_get_next_child(node, NULL);
 584         if (!pcie_intc_node) {
 585                 dev_err(dev, "no PCIe Intc node found\n");
 586                 return -ENODEV;
 587         }
 588
 589         port->irq_domain = irq_domain_add_linear(pcie_intc_node, PCI_NUM_INTX,
 590                                                  &intx_domain_ops, port);
 591         if (!port->irq_domain) {
 592                 dev_err(dev, "failed to get INTx IRQ domain\n");
 593                 return -ENODEV;
 594         }
 595
 596         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 597                 port->msi_domain = irq_domain_add_linear(node, MTK_MSI_IRQS_NUM,
 598                                                          &msi_domain_ops,
 599                                                          &mtk_pcie_msi_chip);
 600                 if (!port->msi_domain) {
 601                         dev_err(dev, "failed to create MSI IRQ domain\n");
 602                         return -ENODEV;
 603                 }
 604                 mtk_pcie_enable_msi(port);
 605         }
 606
 607         return 0;
 608 }
 609
 610 static irqreturn_t mtk_pcie_intr_handler(int irq, void *data)
 611 {
 612         struct mtk_pcie_port *port = (struct mtk_pcie_port *)data;
 613         unsigned long status;
 614         u32 virq;
 615         u32 bit = INTX_SHIFT;
 616
 617         while ((status = readl(port->base + PCIE_INT_STATUS)) & INTX_MASK) {
 618                 for_each_set_bit_from(bit, &status, PCI_NUM_INTX + INTX_SHIFT) {
 619                         /* Clear the INTx */
 620                         writel(1 << bit, port->base + PCIE_INT_STATUS);
 621                         virq = irq_find_mapping(port->irq_domain,
 622                                                 bit - INTX_SHIFT);
 623                         generic_handle_irq(virq);
 624                 }
 625         }
 626
 627         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 628                 while ((status = readl(port->base + PCIE_INT_STATUS)) & MSI_STATUS) {
 629                         unsigned long imsi_status;
 630
 631                         while ((imsi_status = readl(port->base + PCIE_IMSI_STATUS))) {
 632                                 for_each_set_bit(bit, &imsi_status, MTK_MSI_IRQS_NUM) {
 633                                         /* Clear the MSI */
 634                                         writel(1 << bit, port->base + PCIE_IMSI_STATUS);
 635                                         virq = irq_find_mapping(port->msi_domain, bit);
 636                                         generic_handle_irq(virq);
 637                                 }
 638                         }
 639                         /* Clear MSI interrupt status */
 640                         writel(MSI_STATUS, port->base + PCIE_INT_STATUS);
 641                 }
 642         }
 643
 644         return IRQ_HANDLED;
 645 }
 646
 647 static int mtk_pcie_setup_irq(struct mtk_pcie_port *port,
 648                               struct device_node *node)
 649 {
 650         struct mtk_pcie *pcie = port->pcie;
 651         struct device *dev = pcie->dev;
 652         struct platform_device *pdev = to_platform_device(dev);
 653         int err, irq;
 654
 655         irq = platform_get_irq(pdev, port->slot);
 656         err = devm_request_irq(dev, irq, mtk_pcie_intr_handler,
 657                                IRQF_SHARED, "mtk-pcie", port);
 658         if (err) {
 659                 dev_err(dev, "unable to request IRQ %d\n", irq);
 660                 return err;
 661         }
 662
 663         err = mtk_pcie_init_irq_domain(port, node);
 664         if (err) {
 665                 dev_err(dev, "failed to init PCIe IRQ domain\n");
 666                 return err;
 667         }
 668
 669         return 0;
 670 }
 671
 672 static void __iomem *mtk_pcie_map_bus(struct pci_bus *bus,
 673                                       unsigned int devfn, int where)
 674 {
 675         struct mtk_pcie *pcie = bus->sysdata;
 676
 677         writel(PCIE_CONF_ADDR(where, PCI_FUNC(devfn), PCI_SLOT(devfn),
 678                               bus->number), pcie->base + PCIE_CFG_ADDR);
 679
 680         return pcie->base + PCIE_CFG_DATA + (where & 3);
 681 }
 682
 683 static struct pci_ops mtk_pcie_ops = {
 684         .map_bus = mtk_pcie_map_bus,
 685         .read  = pci_generic_config_read,
 686         .write = pci_generic_config_write,
 687 };
 688
 689 static int mtk_pcie_startup_port(struct mtk_pcie_port *port)
 690 {
 691         struct mtk_pcie *pcie = port->pcie;
 692         u32 func = PCI_FUNC(port->slot << 3);
 693         u32 slot = PCI_SLOT(port->slot << 3);
 694         u32 val;
 695         int err;
 696
 697         /* assert port PERST_N */
 698         val = readl(pcie->base + PCIE_SYS_CFG);
 699         val |= PCIE_PORT_PERST(port->slot);
 700         writel(val, pcie->base + PCIE_SYS_CFG);
 701
 702         /* de-assert port PERST_N */
 703         val = readl(pcie->base + PCIE_SYS_CFG);
 704         val &= ~PCIE_PORT_PERST(port->slot);
 705         writel(val, pcie->base + PCIE_SYS_CFG);
 706
 707         /* 100ms timeout value should be enough for Gen1/2 training */
 708         err = readl_poll_timeout(port->base + PCIE_LINK_STATUS, val,
 709                                  !!(val & PCIE_PORT_LINKUP), 20,
 710                                  100 * USEC_PER_MSEC);
 711         if (err)
 712                 return -ETIMEDOUT;
 713
 714         /* enable interrupt */
 715         val = readl(pcie->base + PCIE_INT_ENABLE);
 716         val |= PCIE_PORT_INT_EN(port->slot);
 717         writel(val, pcie->base + PCIE_INT_ENABLE);
 718
 719         /* map to all DDR region. We need to set it before cfg operation. */
 720         writel(PCIE_BAR_MAP_MAX | PCIE_BAR_ENABLE,
 721                port->base + PCIE_BAR0_SETUP);
 722
 723         /* configure class code and revision ID */
 724         writel(PCIE_CLASS_CODE | PCIE_REVISION_ID, port->base + PCIE_CLASS);
 725
 726         /* configure FC credit */
 727         writel(PCIE_CONF_ADDR(PCIE_FC_CREDIT, func, slot, 0),
 728                pcie->base + PCIE_CFG_ADDR);
 729         val = readl(pcie->base + PCIE_CFG_DATA);
 730         val &= ~PCIE_FC_CREDIT_MASK;
 731         val |= PCIE_FC_CREDIT_VAL(0x806c);
 732         writel(PCIE_CONF_ADDR(PCIE_FC_CREDIT, func, slot, 0),
 733                pcie->base + PCIE_CFG_ADDR);
 734         writel(val, pcie->base + PCIE_CFG_DATA);
 735
 736         /* configure RC FTS number to 250 when it leaves L0s */
 737         writel(PCIE_CONF_ADDR(PCIE_FTS_NUM, func, slot, 0),
 738                pcie->base + PCIE_CFG_ADDR);
 739         val = readl(pcie->base + PCIE_CFG_DATA);
 740         val &= ~PCIE_FTS_NUM_MASK;
 741         val |= PCIE_FTS_NUM_L0(0x50);
 742         writel(PCIE_CONF_ADDR(PCIE_FTS_NUM, func, slot, 0),
 743                pcie->base + PCIE_CFG_ADDR);
 744         writel(val, pcie->base + PCIE_CFG_DATA);
 745
 746         return 0;
 747 }
 748
 749 static void mtk_pcie_enable_port(struct mtk_pcie_port *port)
 750 {
 751         struct mtk_pcie *pcie = port->pcie;
 752         struct device *dev = pcie->dev;
 753         int err;
 754
 755         err = clk_prepare_enable(port->sys_ck);
 756         if (err) {
 757                 dev_err(dev, "failed to enable sys_ck%d clock\n", port->slot);
 758                 goto err_sys_clk;
 759         }
 760
 761         err = clk_prepare_enable(port->ahb_ck);
 762         if (err) {
 763                 dev_err(dev, "failed to enable ahb_ck%d\n", port->slot);
 764                 goto err_ahb_clk;
 765         }
 766
 767         err = clk_prepare_enable(port->aux_ck);
 768         if (err) {
 769                 dev_err(dev, "failed to enable aux_ck%d\n", port->slot);
 770                 goto err_aux_clk;
 771         }
 772
 773         err = clk_prepare_enable(port->axi_ck);
 774         if (err) {
 775                 dev_err(dev, "failed to enable axi_ck%d\n", port->slot);
 776                 goto err_axi_clk;
 777         }
 778
 779         err = clk_prepare_enable(port->obff_ck);
 780         if (err) {
 781                 dev_err(dev, "failed to enable obff_ck%d\n", port->slot);
 782                 goto err_obff_clk;
 783         }
 784
 785         err = clk_prepare_enable(port->pipe_ck);
 786         if (err) {
 787                 dev_err(dev, "failed to enable pipe_ck%d\n", port->slot);
 788                 goto err_pipe_clk;
 789         }
 790
 791         reset_control_assert(port->reset);
 792         reset_control_deassert(port->reset);
 793
 794         err = phy_init(port->phy);
 795         if (err) {
 796                 dev_err(dev, "failed to initialize port%d phy\n", port->slot);
 797                 goto err_phy_init;
 798         }
 799
 800         err = phy_power_on(port->phy);
 801         if (err) {
 802                 dev_err(dev, "failed to power on port%d phy\n", port->slot);
 803                 goto err_phy_on;
 804         }
 805
 806         if (!pcie->soc->startup(port))
 807                 return;
 808
 809         dev_info(dev, "Port%d link down\n", port->slot);
 810
 811         phy_power_off(port->phy);
 812 err_phy_on:
 813         phy_exit(port->phy);
 814 err_phy_init:
 815         clk_disable_unprepare(port->pipe_ck);
 816 err_pipe_clk:
 817         clk_disable_unprepare(port->obff_ck);
 818 err_obff_clk:
 819         clk_disable_unprepare(port->axi_ck);
 820 err_axi_clk:
 821         clk_disable_unprepare(port->aux_ck);
 822 err_aux_clk:
 823         clk_disable_unprepare(port->ahb_ck);
 824 err_ahb_clk:
 825         clk_disable_unprepare(port->sys_ck);
 826 err_sys_clk:
 827         mtk_pcie_port_free(port);
 828 }
 829
 830 static int mtk_pcie_parse_port(struct mtk_pcie *pcie,
 831                                struct device_node *node,
 832                                int slot)
 833 {
 834         struct mtk_pcie_port *port;
 835         struct resource *regs;
 836         struct device *dev = pcie->dev;
 837         struct platform_device *pdev = to_platform_device(dev);
 838         char name[10];
 839         int err;
 840
 841         port = devm_kzalloc(dev, sizeof(*port), GFP_KERNEL);
 842         if (!port)
 843                 return -ENOMEM;
 844
 845         err = of_property_read_u32(node, "num-lanes", &port->lane);
 846         if (err) {
 847                 dev_err(dev, "missing num-lanes property\n");
 848                 return err;
 849         }
 850
 851         snprintf(name, sizeof(name), "port%d", slot);
 852         regs = platform_get_resource_byname(pdev, IORESOURCE_MEM, name);
 853         port->base = devm_ioremap_resource(dev, regs);
 854         if (IS_ERR(port->base)) {
 855                 dev_err(dev, "failed to map port%d base\n", slot);
 856                 return PTR_ERR(port->base);
 857         }
 858
 859         snprintf(name, sizeof(name), "sys_ck%d", slot);
 860         port->sys_ck = devm_clk_get(dev, name);
 861         if (IS_ERR(port->sys_ck)) {
 862                 dev_err(dev, "failed to get sys_ck%d clock\n", slot);
 863                 return PTR_ERR(port->sys_ck);
 864         }
 865
 866         /* sys_ck might be divided into the following parts in some chips */
 867         snprintf(name, sizeof(name), "ahb_ck%d", slot);
 868         port->ahb_ck = devm_clk_get(dev, name);
 869         if (IS_ERR(port->ahb_ck)) {
 870                 if (PTR_ERR(port->ahb_ck) == -EPROBE_DEFER)
 871                         return -EPROBE_DEFER;
 872
 873                 port->ahb_ck = NULL;
 874         }
 875
 876         snprintf(name, sizeof(name), "axi_ck%d", slot);
 877         port->axi_ck = devm_clk_get(dev, name);
 878         if (IS_ERR(port->axi_ck)) {
 879                 if (PTR_ERR(port->axi_ck) == -EPROBE_DEFER)
 880                         return -EPROBE_DEFER;
 881
 882                 port->axi_ck = NULL;
 883         }
 884
 885         snprintf(name, sizeof(name), "aux_ck%d", slot);
 886         port->aux_ck = devm_clk_get(dev, name);
 887         if (IS_ERR(port->aux_ck)) {
 888                 if (PTR_ERR(port->aux_ck) == -EPROBE_DEFER)
 889                         return -EPROBE_DEFER;
 890
 891                 port->aux_ck = NULL;
 892         }
 893
 894         snprintf(name, sizeof(name), "obff_ck%d", slot);
 895         port->obff_ck = devm_clk_get(dev, name);
 896         if (IS_ERR(port->obff_ck)) {
 897                 if (PTR_ERR(port->obff_ck) == -EPROBE_DEFER)
 898                         return -EPROBE_DEFER;
 899
 900                 port->obff_ck = NULL;
 901         }
 902
 903         snprintf(name, sizeof(name), "pipe_ck%d", slot);
 904         port->pipe_ck = devm_clk_get(dev, name);
 905         if (IS_ERR(port->pipe_ck)) {
 906                 if (PTR_ERR(port->pipe_ck) == -EPROBE_DEFER)
 907                         return -EPROBE_DEFER;
 908
 909                 port->pipe_ck = NULL;
 910         }
 911
 912         snprintf(name, sizeof(name), "pcie-rst%d", slot);
 913         port->reset = devm_reset_control_get_optional_exclusive(dev, name);
 914         if (PTR_ERR(port->reset) == -EPROBE_DEFER)
 915                 return PTR_ERR(port->reset);
 916
 917         /* some platforms may use default PHY setting */
 918         snprintf(name, sizeof(name), "pcie-phy%d", slot);
 919         port->phy = devm_phy_optional_get(dev, name);
 920         if (IS_ERR(port->phy))
 921                 return PTR_ERR(port->phy);
 922
 923         port->slot = slot;
 924         port->pcie = pcie;
 925
 926         if (pcie->soc->setup_irq) {
 927                 err = pcie->soc->setup_irq(port, node);
 928                 if (err)
 929                         return err;
 930         }
 931
 932         INIT_LIST_HEAD(&port->list);
 933         list_add_tail(&port->list, &pcie->ports);
 934
 935         return 0;
 936 }
 937
 938 static int mtk_pcie_subsys_powerup(struct mtk_pcie *pcie)
 939 {
 940         struct device *dev = pcie->dev;
 941         struct platform_device *pdev = to_platform_device(dev);
 942         struct resource *regs;
 943         int err;
 944
 945         /* get shared registers, which are optional */
 946         regs = platform_get_resource_byname(pdev, IORESOURCE_MEM, "subsys");
 947         if (regs) {
 948                 pcie->base = devm_ioremap_resource(dev, regs);
 949                 if (IS_ERR(pcie->base)) {
 950                         dev_err(dev, "failed to map shared register\n");
 951                         return PTR_ERR(pcie->base);
 952                 }
 953         }
 954
 955         pcie->free_ck = devm_clk_get(dev, "free_ck");
 956         if (IS_ERR(pcie->free_ck)) {
 957                 if (PTR_ERR(pcie->free_ck) == -EPROBE_DEFER)
 958                         return -EPROBE_DEFER;
 959
 960                 pcie->free_ck = NULL;
 961         }
 962
 963         if (dev->pm_domain) {
 964                 pm_runtime_enable(dev);
 965                 pm_runtime_get_sync(dev);
 966         }
 967
 968         /* enable top level clock */
 969         err = clk_prepare_enable(pcie->free_ck);
 970         if (err) {
 971                 dev_err(dev, "failed to enable free_ck\n");
 972                 goto err_free_ck;
 973         }
 974
 975         return 0;
 976
 977 err_free_ck:
 978         if (dev->pm_domain) {
 979                 pm_runtime_put_sync(dev);
 980                 pm_runtime_disable(dev);
 981         }
 982
 983         return err;
 984 }
 985
 986 static int mtk_pcie_setup(struct mtk_pcie *pcie)
 987 {
 988         struct device *dev = pcie->dev;
 989         struct device_node *node = dev->of_node, *child;
 990         struct of_pci_range_parser parser;
 991         struct of_pci_range range;
 992         struct resource res;
 993         struct mtk_pcie_port *port, *tmp;
 994         int err;
 995
 996         if (of_pci_range_parser_init(&parser, node)) {
 997                 dev_err(dev, "missing \"ranges\" property\n");
 998                 return -EINVAL;
 999         }
1000
1001         for_each_of_pci_range(&parser, &range) {
1002                 err = of_pci_range_to_resource(&range, node, &res);
1003                 if (err < 0)
1004                         return err;
1005
1006                 switch (res.flags & IORESOURCE_TYPE_BITS) {
1007                 case IORESOURCE_IO:
1008                         pcie->offset.io = res.start - range.pci_addr;
1009
1010                         memcpy(&pcie->pio, &res, sizeof(res));
1011                         pcie->pio.name = node->full_name;
1012
1013                         pcie->io.start = range.cpu_addr;
1014                         pcie->io.end = range.cpu_addr + range.size - 1;
1015                         pcie->io.flags = IORESOURCE_MEM;
1016                         pcie->io.name = "I/O";
1017
1018                         memcpy(&res, &pcie->io, sizeof(res));
1019                         break;
1020
1021                 case IORESOURCE_MEM:
1022                         pcie->offset.mem = res.start - range.pci_addr;
1023
1024                         memcpy(&pcie->mem, &res, sizeof(res));
1025                         pcie->mem.name = "non-prefetchable";
1026                         break;
1027                 }
1028         }
1029
1030         err = of_pci_parse_bus_range(node, &pcie->busn);
1031         if (err < 0) {
1032                 dev_err(dev, "failed to parse bus ranges property: %d\n", err);
1033                 pcie->busn.name = node->name;
1034                 pcie->busn.start = 0;
1035                 pcie->busn.end = 0xff;
1036                 pcie->busn.flags = IORESOURCE_BUS;
1037         }
1038
1039         for_each_available_child_of_node(node, child) {
1040                 int slot;
1041
1042                 err = of_pci_get_devfn(child);
1043                 if (err < 0) {
1044                         dev_err(dev, "failed to parse devfn: %d\n", err);
1045                         goto error_put_node;
1046                 }
1047
1048                 slot = PCI_SLOT(err);
1049
1050                 err = mtk_pcie_parse_port(pcie, child, slot);
1051                 if (err)
1052                         goto error_put_node;
1053         }
1054
1055         err = mtk_pcie_subsys_powerup(pcie);
1056         if (err)
1057                 return err;
1058
1059         /* enable each port, and then check link status */
1060         list_for_each_entry_safe(port, tmp, &pcie->ports, list)
1061                 mtk_pcie_enable_port(port);
1062
1063         /* power down PCIe subsys if slots are all empty (link down) */
1064         if (list_empty(&pcie->ports))
1065                 mtk_pcie_subsys_powerdown(pcie);
1066
1067         return 0;
1068 error_put_node:
1069         of_node_put(child);
1070         return err;
1071 }
1072
1073 static int mtk_pcie_request_resources(struct mtk_pcie *pcie)
1074 {
1075         struct pci_host_bridge *host = pci_host_bridge_from_priv(pcie);
1076         struct list_head *windows = &host->windows;
1077         struct device *dev = pcie->dev;
1078         int err;
1079
1080         pci_add_resource_offset(windows, &pcie->pio, pcie->offset.io);
1081         pci_add_resource_offset(windows, &pcie->mem, pcie->offset.mem);
1082         pci_add_resource(windows, &pcie->busn);
1083
1084         err = devm_request_pci_bus_resources(dev, windows);
1085         if (err < 0)
1086                 return err;
1087
1088         pci_remap_iospace(&pcie->pio, pcie->io.start);
1089
1090         return 0;
1091 }
1092
1093 static int mtk_pcie_register_host(struct pci_host_bridge *host)
1094 {
1095         struct mtk_pcie *pcie = pci_host_bridge_priv(host);
1096         struct pci_bus *child;
1097         int err;
1098
1099         host->busnr = pcie->busn.start;
1100         host->dev.parent = pcie->dev;
1101         host->ops = pcie->soc->ops;
1102         host->map_irq = of_irq_parse_and_map_pci;
1103         host->swizzle_irq = pci_common_swizzle;
1104         host->sysdata = pcie;
1105         if (IS_ENABLED(CONFIG_PCI_MSI) && pcie->soc->has_msi)
1106                 host->msi = &mtk_pcie_msi_chip;
1107
1108         err = pci_scan_root_bus_bridge(host);
1109         if (err < 0)
1110                 return err;
1111
1112         pci_bus_size_bridges(host->bus);
1113         pci_bus_assign_resources(host->bus);
1114
1115         list_for_each_entry(child, &host->bus->children, node)
1116                 pcie_bus_configure_settings(child);
1117
1118         pci_bus_add_devices(host->bus);
1119
1120         return 0;
1121 }
1122
1123 static int mtk_pcie_probe(struct platform_device *pdev)
1124 {
1125         struct device *dev = &pdev->dev;
1126         struct mtk_pcie *pcie;
1127         struct pci_host_bridge *host;
1128         int err;
1129
1130         host = devm_pci_alloc_host_bridge(dev, sizeof(*pcie));
1131         if (!host)
1132                 return -ENOMEM;
1133
1134         pcie = pci_host_bridge_priv(host);
1135
1136         pcie->dev = dev;
1137         pcie->soc = of_device_get_match_data(dev);
1138         platform_set_drvdata(pdev, pcie);
1139         INIT_LIST_HEAD(&pcie->ports);
1140
1141         err = mtk_pcie_setup(pcie);
1142         if (err)
1143                 return err;
1144
1145         err = mtk_pcie_request_resources(pcie);
1146         if (err)
1147                 goto put_resources;
1148
1149         err = mtk_pcie_register_host(host);
1150         if (err)
1151                 goto put_resources;
1152
1153         return 0;
1154
1155 put_resources:
1156         if (!list_empty(&pcie->ports))
1157                 mtk_pcie_put_resources(pcie);
1158
1159         return err;
1160 }
1161
1162 static const struct mtk_pcie_soc mtk_pcie_soc_v1 = {
1163         .ops = &mtk_pcie_ops,
1164         .startup = mtk_pcie_startup_port,
1165 };
1166
1167 static const struct mtk_pcie_soc mtk_pcie_soc_v2 = {
1168         .has_msi = true,
1169         .ops = &mtk_pcie_ops_v2,
1170         .startup = mtk_pcie_startup_port_v2,
1171         .setup_irq = mtk_pcie_setup_irq,
1172 };
1173
1174 static const struct of_device_id mtk_pcie_ids[] = {
1175         { .compatible = "mediatek,mt2701-pcie", .data = &mtk_pcie_soc_v1 },
1176         { .compatible = "mediatek,mt7623-pcie", .data = &mtk_pcie_soc_v1 },
1177         { .compatible = "mediatek,mt2712-pcie", .data = &mtk_pcie_soc_v2 },
1178         { .compatible = "mediatek,mt7622-pcie", .data = &mtk_pcie_soc_v2 },
1179         {},
1180 };
1181
1182 static struct platform_driver mtk_pcie_driver = {
1183         .probe = mtk_pcie_probe,
1184         .driver = {
1185                 .name = "mtk-pcie",
1186                 .of_match_table = mtk_pcie_ids,
1187                 .suppress_bind_attrs = true,
1188         },
1189 };
1190 builtin_platform_driver(mtk_pcie_driver);