drivers/spi/spi-cadence.c

   1 /*
   2  * Cadence SPI controller driver (master mode only)
   3  *
   4  * Copyright (C) 2008 - 2014 Xilinx, Inc.
   5  *
   6  * based on Blackfin On-Chip SPI Driver (spi_bfin5xx.c)
   7  *
   8  * This program is free software; you can redistribute it and/or modify it under
   9  * the terms of the GNU General Public License version 2 as published by the
  10  * Free Software Foundation; either version 2 of the License, or (at your
  11  * option) any later version.
  12  */
  13
  14 #include <linux/clk.h>
  15 #include <linux/delay.h>
  16 #include <linux/interrupt.h>
  17 #include <linux/io.h>
  18 #include <linux/module.h>
  19 #include <linux/of_irq.h>
  20 #include <linux/of_address.h>
  21 #include <linux/platform_device.h>
  22 #include <linux/spi/spi.h>
  23
  24 /* Name of this driver */
  25 #define CDNS_SPI_NAME           "cdns-spi"
  26
  27 /* Register offset definitions */
  28 #define CDNS_SPI_CR_OFFSET      0x00 /* Configuration  Register, RW */
  29 #define CDNS_SPI_ISR_OFFSET     0x04 /* Interrupt Status Register, RO */
  30 #define CDNS_SPI_IER_OFFSET     0x08 /* Interrupt Enable Register, WO */
  31 #define CDNS_SPI_IDR_OFFSET     0x0c /* Interrupt Disable Register, WO */
  32 #define CDNS_SPI_IMR_OFFSET     0x10 /* Interrupt Enabled Mask Register, RO */
  33 #define CDNS_SPI_ER_OFFSET      0x14 /* Enable/Disable Register, RW */
  34 #define CDNS_SPI_DR_OFFSET      0x18 /* Delay Register, RW */
  35 #define CDNS_SPI_TXD_OFFSET     0x1C /* Data Transmit Register, WO */
  36 #define CDNS_SPI_RXD_OFFSET     0x20 /* Data Receive Register, RO */
  37 #define CDNS_SPI_SICR_OFFSET    0x24 /* Slave Idle Count Register, RW */
  38 #define CDNS_SPI_THLD_OFFSET    0x28 /* Transmit FIFO Watermark Register,RW */
  39
  40 /*
  41  * SPI Configuration Register bit Masks
  42  *
  43  * This register contains various control bits that affect the operation
  44  * of the SPI controller
  45  */
  46 #define CDNS_SPI_CR_MANSTRT_MASK        0x00010000 /* Manual TX Start */
  47 #define CDNS_SPI_CR_CPHA_MASK           0x00000004 /* Clock Phase Control */
  48 #define CDNS_SPI_CR_CPOL_MASK           0x00000002 /* Clock Polarity Control */
  49 #define CDNS_SPI_CR_SSCTRL_MASK         0x00003C00 /* Slave Select Mask */
  50 #define CDNS_SPI_CR_PERI_SEL_MASK       0x00000200 /* Peripheral Select Decode */
  51 #define CDNS_SPI_CR_BAUD_DIV_MASK       0x00000038 /* Baud Rate Divisor Mask */
  52 #define CDNS_SPI_CR_MSTREN_MASK         0x00000001 /* Master Enable Mask */
  53 #define CDNS_SPI_CR_MANSTRTEN_MASK      0x00008000 /* Manual TX Enable Mask */
  54 #define CDNS_SPI_CR_SSFORCE_MASK        0x00004000 /* Manual SS Enable Mask */
  55 #define CDNS_SPI_CR_BAUD_DIV_4_MASK     0x00000008 /* Default Baud Div Mask */
  56 #define CDNS_SPI_CR_DEFAULT_MASK        (CDNS_SPI_CR_MSTREN_MASK | \
  57                                         CDNS_SPI_CR_SSCTRL_MASK | \
  58                                         CDNS_SPI_CR_SSFORCE_MASK | \
  59                                         CDNS_SPI_CR_BAUD_DIV_4_MASK)
  60
  61 /*
  62  * SPI Configuration Register - Baud rate and slave select
  63  *
  64  * These are the values used in the calculation of baud rate divisor and
  65  * setting the slave select.
  66  */
  67
  68 #define CDNS_SPI_BAUD_DIV_MAX           7 /* Baud rate divisor maximum */
  69 #define CDNS_SPI_BAUD_DIV_MIN           1 /* Baud rate divisor minimum */
  70 #define CDNS_SPI_BAUD_DIV_SHIFT         3 /* Baud rate divisor shift in CR */
  71 #define CDNS_SPI_SS_SHIFT               10 /* Slave Select field shift in CR */
  72 #define CDNS_SPI_SS0                    0x1 /* Slave Select zero */
  73
  74 /*
  75  * SPI Interrupt Registers bit Masks
  76  *
  77  * All the four interrupt registers (Status/Mask/Enable/Disable) have the same
  78  * bit definitions.
  79  */
  80 #define CDNS_SPI_IXR_TXOW_MASK  0x00000004 /* SPI TX FIFO Overwater */
  81 #define CDNS_SPI_IXR_MODF_MASK  0x00000002 /* SPI Mode Fault */
  82 #define CDNS_SPI_IXR_RXNEMTY_MASK 0x00000010 /* SPI RX FIFO Not Empty */
  83 #define CDNS_SPI_IXR_DEFAULT_MASK       (CDNS_SPI_IXR_TXOW_MASK | \
  84                                         CDNS_SPI_IXR_MODF_MASK)
  85 #define CDNS_SPI_IXR_TXFULL_MASK        0x00000008 /* SPI TX Full */
  86 #define CDNS_SPI_IXR_ALL_MASK   0x0000007F /* SPI all interrupts */
  87
  88 /*
  89  * SPI Enable Register bit Masks
  90  *
  91  * This register is used to enable or disable the SPI controller
  92  */
  93 #define CDNS_SPI_ER_ENABLE_MASK 0x00000001 /* SPI Enable Bit Mask */
  94 #define CDNS_SPI_ER_DISABLE_MASK        0x0 /* SPI Disable Bit Mask */
  95
  96 /* SPI FIFO depth in bytes */
  97 #define CDNS_SPI_FIFO_DEPTH     128
  98
  99 /* Default number of chip select lines */
 100 #define CDNS_SPI_DEFAULT_NUM_CS         4
 101
 102 /**
 103  * struct cdns_spi - This definition defines spi driver instance
 104  * @regs:               Virtual address of the SPI controller registers
 105  * @ref_clk:            Pointer to the peripheral clock
 106  * @pclk:               Pointer to the APB clock
 107  * @speed_hz:           Current SPI bus clock speed in Hz
 108  * @txbuf:              Pointer to the TX buffer
 109  * @rxbuf:              Pointer to the RX buffer
 110  * @tx_bytes:           Number of bytes left to transfer
 111  * @rx_bytes:           Number of bytes requested
 112  * @dev_busy:           Device busy flag
 113  * @is_decoded_cs:      Flag for decoder property set or not
 114  */
 115 struct cdns_spi {
 116         void __iomem *regs;
 117         struct clk *ref_clk;
 118         struct clk *pclk;
 119         unsigned int clk_rate;
 120         u32 speed_hz;
 121         const u8 *txbuf;
 122         u8 *rxbuf;
 123         int tx_bytes;
 124         int rx_bytes;
 125         u8 dev_busy;
 126         u32 is_decoded_cs;
 127 };
 128
 129 /* Macros for the SPI controller read/write */
 130 static inline u32 cdns_spi_read(struct cdns_spi *xspi, u32 offset)
 131 {
 132         return readl_relaxed(xspi->regs + offset);
 133 }
 134
 135 static inline void cdns_spi_write(struct cdns_spi *xspi, u32 offset, u32 val)
 136 {
 137         writel_relaxed(val, xspi->regs + offset);
 138 }
 139
 140 /**
 141  * cdns_spi_init_hw - Initialize the hardware and configure the SPI controller
 142  * @xspi:       Pointer to the cdns_spi structure
 143  *
 144  * On reset the SPI controller is configured to be in master mode, baud rate
 145  * divisor is set to 4, threshold value for TX FIFO not full interrupt is set
 146  * to 1 and size of the word to be transferred as 8 bit.
 147  * This function initializes the SPI controller to disable and clear all the
 148  * interrupts, enable manual slave select and manual start, deselect all the
 149  * chip select lines, and enable the SPI controller.
 150  */
 151 static void cdns_spi_init_hw(struct cdns_spi *xspi)
 152 {
 153         u32 ctrl_reg = CDNS_SPI_CR_DEFAULT_MASK;
 154
 155         if (xspi->is_decoded_cs)
 156                 ctrl_reg |= CDNS_SPI_CR_PERI_SEL_MASK;
 157
 158         cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 159                        CDNS_SPI_ER_DISABLE_MASK);
 160         cdns_spi_write(xspi, CDNS_SPI_IDR_OFFSET,
 161                        CDNS_SPI_IXR_ALL_MASK);
 162
 163         /* Clear the RX FIFO */
 164         while (cdns_spi_read(xspi, CDNS_SPI_ISR_OFFSET) &
 165                CDNS_SPI_IXR_RXNEMTY_MASK)
 166                 cdns_spi_read(xspi, CDNS_SPI_RXD_OFFSET);
 167
 168         cdns_spi_write(xspi, CDNS_SPI_ISR_OFFSET,
 169                        CDNS_SPI_IXR_ALL_MASK);
 170         cdns_spi_write(xspi, CDNS_SPI_CR_OFFSET, ctrl_reg);
 171         cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 172                        CDNS_SPI_ER_ENABLE_MASK);
 173 }
 174
 175 /**
 176  * cdns_spi_chipselect - Select or deselect the chip select line
 177  * @spi:        Pointer to the spi_device structure
 178  * @is_on:      Select(0) or deselect (1) the chip select line
 179  */
 180 static void cdns_spi_chipselect(struct spi_device *spi, bool is_high)
 181 {
 182         struct cdns_spi *xspi = spi_master_get_devdata(spi->master);
 183         u32 ctrl_reg;
 184
 185         ctrl_reg = cdns_spi_read(xspi, CDNS_SPI_CR_OFFSET);
 186
 187         if (is_high) {
 188                 /* Deselect the slave */
 189                 ctrl_reg |= CDNS_SPI_CR_SSCTRL_MASK;
 190         } else {
 191                 /* Select the slave */
 192                 ctrl_reg &= ~CDNS_SPI_CR_SSCTRL_MASK;
 193                 if (!(xspi->is_decoded_cs))
 194                         ctrl_reg |= ((~(CDNS_SPI_SS0 << spi->chip_select)) <<
 195                                      CDNS_SPI_SS_SHIFT) &
 196                                      CDNS_SPI_CR_SSCTRL_MASK;
 197                 else
 198                         ctrl_reg |= (spi->chip_select << CDNS_SPI_SS_SHIFT) &
 199                                      CDNS_SPI_CR_SSCTRL_MASK;
 200         }
 201
 202         cdns_spi_write(xspi, CDNS_SPI_CR_OFFSET, ctrl_reg);
 203 }
 204
 205 /**
 206  * cdns_spi_config_clock_mode - Sets clock polarity and phase
 207  * @spi:        Pointer to the spi_device structure
 208  *
 209  * Sets the requested clock polarity and phase.
 210  */
 211 static void cdns_spi_config_clock_mode(struct spi_device *spi)
 212 {
 213         struct cdns_spi *xspi = spi_master_get_devdata(spi->master);
 214         u32 ctrl_reg, new_ctrl_reg;
 215
 216         new_ctrl_reg = ctrl_reg = cdns_spi_read(xspi, CDNS_SPI_CR_OFFSET);
 217
 218         /* Set the SPI clock phase and clock polarity */
 219         new_ctrl_reg &= ~(CDNS_SPI_CR_CPHA_MASK | CDNS_SPI_CR_CPOL_MASK);
 220         if (spi->mode & SPI_CPHA)
 221                 new_ctrl_reg |= CDNS_SPI_CR_CPHA_MASK;
 222         if (spi->mode & SPI_CPOL)
 223                 new_ctrl_reg |= CDNS_SPI_CR_CPOL_MASK;
 224
 225         if (new_ctrl_reg != ctrl_reg) {
 226                 /*
 227                  * Just writing the CR register does not seem to apply the clock
 228                  * setting changes. This is problematic when changing the clock
 229                  * polarity as it will cause the SPI slave to see spurious clock
 230                  * transitions. To workaround the issue toggle the ER register.
 231                  */
 232                 cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 233                                    CDNS_SPI_ER_DISABLE_MASK);
 234                 cdns_spi_write(xspi, CDNS_SPI_CR_OFFSET, new_ctrl_reg);
 235                 cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 236                                    CDNS_SPI_ER_ENABLE_MASK);
 237         }
 238 }
 239
 240 /**
 241  * cdns_spi_config_clock_freq - Sets clock frequency
 242  * @spi:        Pointer to the spi_device structure
 243  * @transfer:   Pointer to the spi_transfer structure which provides
 244  *              information about next transfer setup parameters
 245  *
 246  * Sets the requested clock frequency.
 247  * Note: If the requested frequency is not an exact match with what can be
 248  * obtained using the prescalar value the driver sets the clock frequency which
 249  * is lower than the requested frequency (maximum lower) for the transfer. If
 250  * the requested frequency is higher or lower than that is supported by the SPI
 251  * controller the driver will set the highest or lowest frequency supported by
 252  * controller.
 253  */
 254 static void cdns_spi_config_clock_freq(struct spi_device *spi,
 255                                   struct spi_transfer *transfer)
 256 {
 257         struct cdns_spi *xspi = spi_master_get_devdata(spi->master);
 258         u32 ctrl_reg, baud_rate_val;
 259         unsigned long frequency;
 260
 261         frequency = xspi->clk_rate;
 262
 263         ctrl_reg = cdns_spi_read(xspi, CDNS_SPI_CR_OFFSET);
 264
 265         /* Set the clock frequency */
 266         if (xspi->speed_hz != transfer->speed_hz) {
 267                 /* first valid value is 1 */
 268                 baud_rate_val = CDNS_SPI_BAUD_DIV_MIN;
 269                 while ((baud_rate_val < CDNS_SPI_BAUD_DIV_MAX) &&
 270                        (frequency / (2 << baud_rate_val)) > transfer->speed_hz)
 271                         baud_rate_val++;
 272
 273                 ctrl_reg &= ~CDNS_SPI_CR_BAUD_DIV_MASK;
 274                 ctrl_reg |= baud_rate_val << CDNS_SPI_BAUD_DIV_SHIFT;
 275
 276                 xspi->speed_hz = frequency / (2 << baud_rate_val);
 277         }
 278         cdns_spi_write(xspi, CDNS_SPI_CR_OFFSET, ctrl_reg);
 279 }
 280
 281 /**
 282  * cdns_spi_setup_transfer - Configure SPI controller for specified transfer
 283  * @spi:        Pointer to the spi_device structure
 284  * @transfer:   Pointer to the spi_transfer structure which provides
 285  *              information about next transfer setup parameters
 286  *
 287  * Sets the operational mode of SPI controller for the next SPI transfer and
 288  * sets the requested clock frequency.
 289  *
 290  * Return:      Always 0
 291  */
 292 static int cdns_spi_setup_transfer(struct spi_device *spi,
 293                                    struct spi_transfer *transfer)
 294 {
 295         struct cdns_spi *xspi = spi_master_get_devdata(spi->master);
 296
 297         cdns_spi_config_clock_freq(spi, transfer);
 298
 299         dev_dbg(&spi->dev, "%s, mode %d, %u bits/w, %u clock speed\n",
 300                 __func__, spi->mode, spi->bits_per_word,
 301                 xspi->speed_hz);
 302
 303         return 0;
 304 }
 305
 306 /**
 307  * cdns_spi_fill_tx_fifo - Fills the TX FIFO with as many bytes as possible
 308  * @xspi:       Pointer to the cdns_spi structure
 309  */
 310 static void cdns_spi_fill_tx_fifo(struct cdns_spi *xspi)
 311 {
 312         unsigned long trans_cnt = 0;
 313
 314         while ((trans_cnt < CDNS_SPI_FIFO_DEPTH) &&
 315                (xspi->tx_bytes > 0)) {
 316                 if (xspi->txbuf)
 317                         cdns_spi_write(xspi, CDNS_SPI_TXD_OFFSET,
 318                                        *xspi->txbuf++);
 319                 else
 320                         cdns_spi_write(xspi, CDNS_SPI_TXD_OFFSET, 0);
 321
 322                 xspi->tx_bytes--;
 323                 trans_cnt++;
 324         }
 325 }
 326
 327 /**
 328  * cdns_spi_irq - Interrupt service routine of the SPI controller
 329  * @irq:        IRQ number
 330  * @dev_id:     Pointer to the xspi structure
 331  *
 332  * This function handles TX empty and Mode Fault interrupts only.
 333  * On TX empty interrupt this function reads the received data from RX FIFO and
 334  * fills the TX FIFO if there is any data remaining to be transferred.
 335  * On Mode Fault interrupt this function indicates that transfer is completed,
 336  * the SPI subsystem will identify the error as the remaining bytes to be
 337  * transferred is non-zero.
 338  *
 339  * Return:      IRQ_HANDLED when handled; IRQ_NONE otherwise.
 340  */
 341 static irqreturn_t cdns_spi_irq(int irq, void *dev_id)
 342 {
 343         struct spi_master *master = dev_id;
 344         struct cdns_spi *xspi = spi_master_get_devdata(master);
 345         u32 intr_status, status;
 346
 347         status = IRQ_NONE;
 348         intr_status = cdns_spi_read(xspi, CDNS_SPI_ISR_OFFSET);
 349         cdns_spi_write(xspi, CDNS_SPI_ISR_OFFSET, intr_status);
 350
 351         if (intr_status & CDNS_SPI_IXR_MODF_MASK) {
 352                 /* Indicate that transfer is completed, the SPI subsystem will
 353                  * identify the error as the remaining bytes to be
 354                  * transferred is non-zero
 355                  */
 356                 cdns_spi_write(xspi, CDNS_SPI_IDR_OFFSET,
 357                                CDNS_SPI_IXR_DEFAULT_MASK);
 358                 spi_finalize_current_transfer(master);
 359                 status = IRQ_HANDLED;
 360         } else if (intr_status & CDNS_SPI_IXR_TXOW_MASK) {
 361                 unsigned long trans_cnt;
 362
 363                 trans_cnt = xspi->rx_bytes - xspi->tx_bytes;
 364
 365                 /* Read out the data from the RX FIFO */
 366                 while (trans_cnt) {
 367                         u8 data;
 368
 369                         data = cdns_spi_read(xspi, CDNS_SPI_RXD_OFFSET);
 370                         if (xspi->rxbuf)
 371                                 *xspi->rxbuf++ = data;
 372
 373                         xspi->rx_bytes--;
 374                         trans_cnt--;
 375                 }
 376
 377                 if (xspi->tx_bytes) {
 378                         /* There is more data to send */
 379                         cdns_spi_fill_tx_fifo(xspi);
 380                 } else {
 381                         /* Transfer is completed */
 382                         cdns_spi_write(xspi, CDNS_SPI_IDR_OFFSET,
 383                                        CDNS_SPI_IXR_DEFAULT_MASK);
 384                         spi_finalize_current_transfer(master);
 385                 }
 386                 status = IRQ_HANDLED;
 387         }
 388
 389         return status;
 390 }
 391 static int cdns_prepare_message(struct spi_master *master,
 392                                 struct spi_message *msg)
 393 {
 394         cdns_spi_config_clock_mode(msg->spi);
 395         return 0;
 396 }
 397
 398 /**
 399  * cdns_transfer_one - Initiates the SPI transfer
 400  * @master:     Pointer to spi_master structure
 401  * @spi:        Pointer to the spi_device structure
 402  * @transfer:   Pointer to the spi_transfer structure which provides
 403  *              information about next transfer parameters
 404  *
 405  * This function fills the TX FIFO, starts the SPI transfer and
 406  * returns a positive transfer count so that core will wait for completion.
 407  *
 408  * Return:      Number of bytes transferred in the last transfer
 409  */
 410 static int cdns_transfer_one(struct spi_master *master,
 411                              struct spi_device *spi,
 412                              struct spi_transfer *transfer)
 413 {
 414         struct cdns_spi *xspi = spi_master_get_devdata(master);
 415
 416         xspi->txbuf = transfer->tx_buf;
 417         xspi->rxbuf = transfer->rx_buf;
 418         xspi->tx_bytes = transfer->len;
 419         xspi->rx_bytes = transfer->len;
 420
 421         cdns_spi_setup_transfer(spi, transfer);
 422
 423         cdns_spi_fill_tx_fifo(xspi);
 424
 425         cdns_spi_write(xspi, CDNS_SPI_IER_OFFSET,
 426                        CDNS_SPI_IXR_DEFAULT_MASK);
 427         return transfer->len;
 428 }
 429
 430 /**
 431  * cdns_prepare_transfer_hardware - Prepares hardware for transfer.
 432  * @master:     Pointer to the spi_master structure which provides
 433  *              information about the controller.
 434  *
 435  * This function enables SPI master controller.
 436  *
 437  * Return:      0 always
 438  */
 439 static int cdns_prepare_transfer_hardware(struct spi_master *master)
 440 {
 441         struct cdns_spi *xspi = spi_master_get_devdata(master);
 442
 443         cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 444                        CDNS_SPI_ER_ENABLE_MASK);
 445
 446         return 0;
 447 }
 448
 449 /**
 450  * cdns_unprepare_transfer_hardware - Relaxes hardware after transfer
 451  * @master:     Pointer to the spi_master structure which provides
 452  *              information about the controller.
 453  *
 454  * This function disables the SPI master controller.
 455  *
 456  * Return:      0 always
 457  */
 458 static int cdns_unprepare_transfer_hardware(struct spi_master *master)
 459 {
 460         struct cdns_spi *xspi = spi_master_get_devdata(master);
 461
 462         cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 463                        CDNS_SPI_ER_DISABLE_MASK);
 464
 465         return 0;
 466 }
 467
 468 /**
 469  * cdns_spi_probe - Probe method for the SPI driver
 470  * @pdev:       Pointer to the platform_device structure
 471  *
 472  * This function initializes the driver data structures and the hardware.
 473  *
 474  * Return:      0 on success and error value on error
 475  */
 476 static int cdns_spi_probe(struct platform_device *pdev)
 477 {
 478         int ret = 0, irq;
 479         struct spi_master *master;
 480         struct cdns_spi *xspi;
 481         struct resource *res;
 482         u32 num_cs;
 483
 484         master = spi_alloc_master(&pdev->dev, sizeof(*xspi));
 485         if (master == NULL)
 486                 return -ENOMEM;
 487
 488         xspi = spi_master_get_devdata(master);
 489         master->dev.of_node = pdev->dev.of_node;
 490         platform_set_drvdata(pdev, master);
 491
 492         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 493         xspi->regs = devm_ioremap_resource(&pdev->dev, res);
 494         if (IS_ERR(xspi->regs)) {
 495                 ret = PTR_ERR(xspi->regs);
 496                 goto remove_master;
 497         }
 498
 499         xspi->pclk = devm_clk_get(&pdev->dev, "pclk");
 500         if (IS_ERR(xspi->pclk)) {
 501                 dev_err(&pdev->dev, "pclk clock not found.\n");
 502                 ret = PTR_ERR(xspi->pclk);
 503                 goto remove_master;
 504         }
 505
 506         xspi->ref_clk = devm_clk_get(&pdev->dev, "ref_clk");
 507         if (IS_ERR(xspi->ref_clk)) {
 508                 dev_err(&pdev->dev, "ref_clk clock not found.\n");
 509                 ret = PTR_ERR(xspi->ref_clk);
 510                 goto remove_master;
 511         }
 512
 513         ret = clk_prepare_enable(xspi->pclk);
 514         if (ret) {
 515                 dev_err(&pdev->dev, "Unable to enable APB clock.\n");
 516                 goto remove_master;
 517         }
 518
 519         ret = clk_prepare_enable(xspi->ref_clk);
 520         if (ret) {
 521                 dev_err(&pdev->dev, "Unable to enable device clock.\n");
 522                 goto clk_dis_apb;
 523         }
 524
 525         ret = of_property_read_u32(pdev->dev.of_node, "num-cs", &num_cs);
 526         if (ret < 0)
 527                 master->num_chipselect = CDNS_SPI_DEFAULT_NUM_CS;
 528         else
 529                 master->num_chipselect = num_cs;
 530
 531         ret = of_property_read_u32(pdev->dev.of_node, "is-decoded-cs",
 532                                    &xspi->is_decoded_cs);
 533         if (ret < 0)
 534                 xspi->is_decoded_cs = 0;
 535
 536         /* SPI controller initializations */
 537         cdns_spi_init_hw(xspi);
 538
 539         irq = platform_get_irq(pdev, 0);
 540         if (irq <= 0) {
 541                 ret = -ENXIO;
 542                 dev_err(&pdev->dev, "irq number is invalid\n");
 543                 goto remove_master;
 544         }
 545
 546         ret = devm_request_irq(&pdev->dev, irq, cdns_spi_irq,
 547                                0, pdev->name, master);
 548         if (ret != 0) {
 549                 ret = -ENXIO;
 550                 dev_err(&pdev->dev, "request_irq failed\n");
 551                 goto remove_master;
 552         }
 553
 554         master->prepare_transfer_hardware = cdns_prepare_transfer_hardware;
 555         master->prepare_message = cdns_prepare_message;
 556         master->transfer_one = cdns_transfer_one;
 557         master->unprepare_transfer_hardware = cdns_unprepare_transfer_hardware;
 558         master->set_cs = cdns_spi_chipselect;
 559         master->mode_bits = SPI_CPOL | SPI_CPHA;
 560
 561         xspi->clk_rate = clk_get_rate(xspi->ref_clk);
 562         /* Set to default valid value */
 563         master->max_speed_hz = xspi->clk_rate / 4;
 564         xspi->speed_hz = master->max_speed_hz;
 565
 566         master->bits_per_word_mask = SPI_BPW_MASK(8);
 567
 568         ret = spi_register_master(master);
 569         if (ret) {
 570                 dev_err(&pdev->dev, "spi_register_master failed\n");
 571                 goto clk_dis_all;
 572         }
 573
 574         return ret;
 575
 576 clk_dis_all:
 577         clk_disable_unprepare(xspi->ref_clk);
 578 clk_dis_apb:
 579         clk_disable_unprepare(xspi->pclk);
 580 remove_master:
 581         spi_master_put(master);
 582         return ret;
 583 }
 584
 585 /**
 586  * cdns_spi_remove - Remove method for the SPI driver
 587  * @pdev:       Pointer to the platform_device structure
 588  *
 589  * This function is called if a device is physically removed from the system or
 590  * if the driver module is being unloaded. It frees all resources allocated to
 591  * the device.
 592  *
 593  * Return:      0 on success and error value on error
 594  */
 595 static int cdns_spi_remove(struct platform_device *pdev)
 596 {
 597         struct spi_master *master = platform_get_drvdata(pdev);
 598         struct cdns_spi *xspi = spi_master_get_devdata(master);
 599
 600         cdns_spi_write(xspi, CDNS_SPI_ER_OFFSET,
 601                        CDNS_SPI_ER_DISABLE_MASK);
 602
 603         clk_disable_unprepare(xspi->ref_clk);
 604         clk_disable_unprepare(xspi->pclk);
 605
 606         spi_unregister_master(master);
 607
 608         return 0;
 609 }
 610
 611 /**
 612  * cdns_spi_suspend - Suspend method for the SPI driver
 613  * @dev:        Address of the platform_device structure
 614  *
 615  * This function disables the SPI controller and
 616  * changes the driver state to "suspend"
 617  *
 618  * Return:      Always 0
 619  */
 620 static int __maybe_unused cdns_spi_suspend(struct device *dev)
 621 {
 622         struct platform_device *pdev = container_of(dev,
 623                         struct platform_device, dev);
 624         struct spi_master *master = platform_get_drvdata(pdev);
 625         struct cdns_spi *xspi = spi_master_get_devdata(master);
 626
 627         spi_master_suspend(master);
 628
 629         clk_disable_unprepare(xspi->ref_clk);
 630
 631         clk_disable_unprepare(xspi->pclk);
 632
 633         return 0;
 634 }
 635
 636 /**
 637  * cdns_spi_resume - Resume method for the SPI driver
 638  * @dev:        Address of the platform_device structure
 639  *
 640  * This function changes the driver state to "ready"
 641  *
 642  * Return:      0 on success and error value on error
 643  */
 644 static int __maybe_unused cdns_spi_resume(struct device *dev)
 645 {
 646         struct platform_device *pdev = container_of(dev,
 647                         struct platform_device, dev);
 648         struct spi_master *master = platform_get_drvdata(pdev);
 649         struct cdns_spi *xspi = spi_master_get_devdata(master);
 650         int ret = 0;
 651
 652         ret = clk_prepare_enable(xspi->pclk);
 653         if (ret) {
 654                 dev_err(dev, "Cannot enable APB clock.\n");
 655                 return ret;
 656         }
 657
 658         ret = clk_prepare_enable(xspi->ref_clk);
 659         if (ret) {
 660                 dev_err(dev, "Cannot enable device clock.\n");
 661                 clk_disable(xspi->pclk);
 662                 return ret;
 663         }
 664         spi_master_resume(master);
 665
 666         return 0;
 667 }
 668
 669 static SIMPLE_DEV_PM_OPS(cdns_spi_dev_pm_ops, cdns_spi_suspend,
 670                          cdns_spi_resume);
 671
 672 static const struct of_device_id cdns_spi_of_match[] = {
 673         { .compatible = "xlnx,zynq-spi-r1p6" },
 674         { .compatible = "cdns,spi-r1p6" },
 675         { /* end of table */ }
 676 };
 677 MODULE_DEVICE_TABLE(of, cdns_spi_of_match);
 678
 679 /* cdns_spi_driver - This structure defines the SPI subsystem platform driver */
 680 static struct platform_driver cdns_spi_driver = {
 681         .probe  = cdns_spi_probe,
 682         .remove = cdns_spi_remove,
 683         .driver = {
 684                 .name = CDNS_SPI_NAME,
 685                 .of_match_table = cdns_spi_of_match,
 686                 .pm = &cdns_spi_dev_pm_ops,
 687         },
 688 };
 689
 690 module_platform_driver(cdns_spi_driver);
 691
 692 MODULE_AUTHOR("Xilinx, Inc.");
 693 MODULE_DESCRIPTION("Cadence SPI driver");
 694 MODULE_LICENSE("GPL");