drivers/tty/serial/max310x.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  *  Maxim (Dallas) MAX3107/8/9, MAX14830 serial driver
   4  *
   5  *  Copyright (C) 2012-2016 Alexander Shiyan <shc_work@mail.ru>
   6  *
   7  *  Based on max3100.c, by Christian Pellegrin <chripell@evolware.org>
   8  *  Based on max3110.c, by Feng Tang <feng.tang@intel.com>
   9  *  Based on max3107.c, by Aavamobile
  10  */
  11
  12 #include <linux/bitops.h>
  13 #include <linux/clk.h>
  14 #include <linux/delay.h>
  15 #include <linux/device.h>
  16 #include <linux/gpio/driver.h>
  17 #include <linux/module.h>
  18 #include <linux/of.h>
  19 #include <linux/of_device.h>
  20 #include <linux/regmap.h>
  21 #include <linux/serial_core.h>
  22 #include <linux/serial.h>
  23 #include <linux/tty.h>
  24 #include <linux/tty_flip.h>
  25 #include <linux/spi/spi.h>
  26 #include <linux/uaccess.h>
  27
  28 #define MAX310X_NAME                    "max310x"
  29 #define MAX310X_MAJOR                   204
  30 #define MAX310X_MINOR                   209
  31 #define MAX310X_UART_NRMAX              16
  32
  33 /* MAX310X register definitions */
  34 #define MAX310X_RHR_REG                 (0x00) /* RX FIFO */
  35 #define MAX310X_THR_REG                 (0x00) /* TX FIFO */
  36 #define MAX310X_IRQEN_REG               (0x01) /* IRQ enable */
  37 #define MAX310X_IRQSTS_REG              (0x02) /* IRQ status */
  38 #define MAX310X_LSR_IRQEN_REG           (0x03) /* LSR IRQ enable */
  39 #define MAX310X_LSR_IRQSTS_REG          (0x04) /* LSR IRQ status */
  40 #define MAX310X_REG_05                  (0x05)
  41 #define MAX310X_SPCHR_IRQEN_REG         MAX310X_REG_05 /* Special char IRQ en */
  42 #define MAX310X_SPCHR_IRQSTS_REG        (0x06) /* Special char IRQ status */
  43 #define MAX310X_STS_IRQEN_REG           (0x07) /* Status IRQ enable */
  44 #define MAX310X_STS_IRQSTS_REG          (0x08) /* Status IRQ status */
  45 #define MAX310X_MODE1_REG               (0x09) /* MODE1 */
  46 #define MAX310X_MODE2_REG               (0x0a) /* MODE2 */
  47 #define MAX310X_LCR_REG                 (0x0b) /* LCR */
  48 #define MAX310X_RXTO_REG                (0x0c) /* RX timeout */
  49 #define MAX310X_HDPIXDELAY_REG          (0x0d) /* Auto transceiver delays */
  50 #define MAX310X_IRDA_REG                (0x0e) /* IRDA settings */
  51 #define MAX310X_FLOWLVL_REG             (0x0f) /* Flow control levels */
  52 #define MAX310X_FIFOTRIGLVL_REG         (0x10) /* FIFO IRQ trigger levels */
  53 #define MAX310X_TXFIFOLVL_REG           (0x11) /* TX FIFO level */
  54 #define MAX310X_RXFIFOLVL_REG           (0x12) /* RX FIFO level */
  55 #define MAX310X_FLOWCTRL_REG            (0x13) /* Flow control */
  56 #define MAX310X_XON1_REG                (0x14) /* XON1 character */
  57 #define MAX310X_XON2_REG                (0x15) /* XON2 character */
  58 #define MAX310X_XOFF1_REG               (0x16) /* XOFF1 character */
  59 #define MAX310X_XOFF2_REG               (0x17) /* XOFF2 character */
  60 #define MAX310X_GPIOCFG_REG             (0x18) /* GPIO config */
  61 #define MAX310X_GPIODATA_REG            (0x19) /* GPIO data */
  62 #define MAX310X_PLLCFG_REG              (0x1a) /* PLL config */
  63 #define MAX310X_BRGCFG_REG              (0x1b) /* Baud rate generator conf */
  64 #define MAX310X_BRGDIVLSB_REG           (0x1c) /* Baud rate divisor LSB */
  65 #define MAX310X_BRGDIVMSB_REG           (0x1d) /* Baud rate divisor MSB */
  66 #define MAX310X_CLKSRC_REG              (0x1e) /* Clock source */
  67 #define MAX310X_REG_1F                  (0x1f)
  68
  69 #define MAX310X_REVID_REG               MAX310X_REG_1F /* Revision ID */
  70
  71 #define MAX310X_GLOBALIRQ_REG           MAX310X_REG_1F /* Global IRQ (RO) */
  72 #define MAX310X_GLOBALCMD_REG           MAX310X_REG_1F /* Global Command (WO) */
  73
  74 /* Extended registers */
  75 #define MAX310X_REVID_EXTREG            MAX310X_REG_05 /* Revision ID */
  76
  77 /* IRQ register bits */
  78 #define MAX310X_IRQ_LSR_BIT             (1 << 0) /* LSR interrupt */
  79 #define MAX310X_IRQ_SPCHR_BIT           (1 << 1) /* Special char interrupt */
  80 #define MAX310X_IRQ_STS_BIT             (1 << 2) /* Status interrupt */
  81 #define MAX310X_IRQ_RXFIFO_BIT          (1 << 3) /* RX FIFO interrupt */
  82 #define MAX310X_IRQ_TXFIFO_BIT          (1 << 4) /* TX FIFO interrupt */
  83 #define MAX310X_IRQ_TXEMPTY_BIT         (1 << 5) /* TX FIFO empty interrupt */
  84 #define MAX310X_IRQ_RXEMPTY_BIT         (1 << 6) /* RX FIFO empty interrupt */
  85 #define MAX310X_IRQ_CTS_BIT             (1 << 7) /* CTS interrupt */
  86
  87 /* LSR register bits */
  88 #define MAX310X_LSR_RXTO_BIT            (1 << 0) /* RX timeout */
  89 #define MAX310X_LSR_RXOVR_BIT           (1 << 1) /* RX overrun */
  90 #define MAX310X_LSR_RXPAR_BIT           (1 << 2) /* RX parity error */
  91 #define MAX310X_LSR_FRERR_BIT           (1 << 3) /* Frame error */
  92 #define MAX310X_LSR_RXBRK_BIT           (1 << 4) /* RX break */
  93 #define MAX310X_LSR_RXNOISE_BIT         (1 << 5) /* RX noise */
  94 #define MAX310X_LSR_CTS_BIT             (1 << 7) /* CTS pin state */
  95
  96 /* Special character register bits */
  97 #define MAX310X_SPCHR_XON1_BIT          (1 << 0) /* XON1 character */
  98 #define MAX310X_SPCHR_XON2_BIT          (1 << 1) /* XON2 character */
  99 #define MAX310X_SPCHR_XOFF1_BIT         (1 << 2) /* XOFF1 character */
 100 #define MAX310X_SPCHR_XOFF2_BIT         (1 << 3) /* XOFF2 character */
 101 #define MAX310X_SPCHR_BREAK_BIT         (1 << 4) /* RX break */
 102 #define MAX310X_SPCHR_MULTIDROP_BIT     (1 << 5) /* 9-bit multidrop addr char */
 103
 104 /* Status register bits */
 105 #define MAX310X_STS_GPIO0_BIT           (1 << 0) /* GPIO 0 interrupt */
 106 #define MAX310X_STS_GPIO1_BIT           (1 << 1) /* GPIO 1 interrupt */
 107 #define MAX310X_STS_GPIO2_BIT           (1 << 2) /* GPIO 2 interrupt */
 108 #define MAX310X_STS_GPIO3_BIT           (1 << 3) /* GPIO 3 interrupt */
 109 #define MAX310X_STS_CLKREADY_BIT        (1 << 5) /* Clock ready */
 110 #define MAX310X_STS_SLEEP_BIT           (1 << 6) /* Sleep interrupt */
 111
 112 /* MODE1 register bits */
 113 #define MAX310X_MODE1_RXDIS_BIT         (1 << 0) /* RX disable */
 114 #define MAX310X_MODE1_TXDIS_BIT         (1 << 1) /* TX disable */
 115 #define MAX310X_MODE1_TXHIZ_BIT         (1 << 2) /* TX pin three-state */
 116 #define MAX310X_MODE1_RTSHIZ_BIT        (1 << 3) /* RTS pin three-state */
 117 #define MAX310X_MODE1_TRNSCVCTRL_BIT    (1 << 4) /* Transceiver ctrl enable */
 118 #define MAX310X_MODE1_FORCESLEEP_BIT    (1 << 5) /* Force sleep mode */
 119 #define MAX310X_MODE1_AUTOSLEEP_BIT     (1 << 6) /* Auto sleep enable */
 120 #define MAX310X_MODE1_IRQSEL_BIT        (1 << 7) /* IRQ pin enable */
 121
 122 /* MODE2 register bits */
 123 #define MAX310X_MODE2_RST_BIT           (1 << 0) /* Chip reset */
 124 #define MAX310X_MODE2_FIFORST_BIT       (1 << 1) /* FIFO reset */
 125 #define MAX310X_MODE2_RXTRIGINV_BIT     (1 << 2) /* RX FIFO INT invert */
 126 #define MAX310X_MODE2_RXEMPTINV_BIT     (1 << 3) /* RX FIFO empty INT invert */
 127 #define MAX310X_MODE2_SPCHR_BIT         (1 << 4) /* Special chr detect enable */
 128 #define MAX310X_MODE2_LOOPBACK_BIT      (1 << 5) /* Internal loopback enable */
 129 #define MAX310X_MODE2_MULTIDROP_BIT     (1 << 6) /* 9-bit multidrop enable */
 130 #define MAX310X_MODE2_ECHOSUPR_BIT      (1 << 7) /* ECHO suppression enable */
 131
 132 /* LCR register bits */
 133 #define MAX310X_LCR_LENGTH0_BIT         (1 << 0) /* Word length bit 0 */
 134 #define MAX310X_LCR_LENGTH1_BIT         (1 << 1) /* Word length bit 1
 135                                                   *
 136                                                   * Word length bits table:
 137                                                   * 00 -> 5 bit words
 138                                                   * 01 -> 6 bit words
 139                                                   * 10 -> 7 bit words
 140                                                   * 11 -> 8 bit words
 141                                                   */
 142 #define MAX310X_LCR_STOPLEN_BIT         (1 << 2) /* STOP length bit
 143                                                   *
 144                                                   * STOP length bit table:
 145                                                   * 0 -> 1 stop bit
 146                                                   * 1 -> 1-1.5 stop bits if
 147                                                   *      word length is 5,
 148                                                   *      2 stop bits otherwise
 149                                                   */
 150 #define MAX310X_LCR_PARITY_BIT          (1 << 3) /* Parity bit enable */
 151 #define MAX310X_LCR_EVENPARITY_BIT      (1 << 4) /* Even parity bit enable */
 152 #define MAX310X_LCR_FORCEPARITY_BIT     (1 << 5) /* 9-bit multidrop parity */
 153 #define MAX310X_LCR_TXBREAK_BIT         (1 << 6) /* TX break enable */
 154 #define MAX310X_LCR_RTS_BIT             (1 << 7) /* RTS pin control */
 155
 156 /* IRDA register bits */
 157 #define MAX310X_IRDA_IRDAEN_BIT         (1 << 0) /* IRDA mode enable */
 158 #define MAX310X_IRDA_SIR_BIT            (1 << 1) /* SIR mode enable */
 159
 160 /* Flow control trigger level register masks */
 161 #define MAX310X_FLOWLVL_HALT_MASK       (0x000f) /* Flow control halt level */
 162 #define MAX310X_FLOWLVL_RES_MASK        (0x00f0) /* Flow control resume level */
 163 #define MAX310X_FLOWLVL_HALT(words)     ((words / 8) & 0x0f)
 164 #define MAX310X_FLOWLVL_RES(words)      (((words / 8) & 0x0f) << 4)
 165
 166 /* FIFO interrupt trigger level register masks */
 167 #define MAX310X_FIFOTRIGLVL_TX_MASK     (0x0f) /* TX FIFO trigger level */
 168 #define MAX310X_FIFOTRIGLVL_RX_MASK     (0xf0) /* RX FIFO trigger level */
 169 #define MAX310X_FIFOTRIGLVL_TX(words)   ((words / 8) & 0x0f)
 170 #define MAX310X_FIFOTRIGLVL_RX(words)   (((words / 8) & 0x0f) << 4)
 171
 172 /* Flow control register bits */
 173 #define MAX310X_FLOWCTRL_AUTORTS_BIT    (1 << 0) /* Auto RTS flow ctrl enable */
 174 #define MAX310X_FLOWCTRL_AUTOCTS_BIT    (1 << 1) /* Auto CTS flow ctrl enable */
 175 #define MAX310X_FLOWCTRL_GPIADDR_BIT    (1 << 2) /* Enables that GPIO inputs
 176                                                   * are used in conjunction with
 177                                                   * XOFF2 for definition of
 178                                                   * special character */
 179 #define MAX310X_FLOWCTRL_SWFLOWEN_BIT   (1 << 3) /* Auto SW flow ctrl enable */
 180 #define MAX310X_FLOWCTRL_SWFLOW0_BIT    (1 << 4) /* SWFLOW bit 0 */
 181 #define MAX310X_FLOWCTRL_SWFLOW1_BIT    (1 << 5) /* SWFLOW bit 1
 182                                                   *
 183                                                   * SWFLOW bits 1 & 0 table:
 184                                                   * 00 -> no transmitter flow
 185                                                   *       control
 186                                                   * 01 -> receiver compares
 187                                                   *       XON2 and XOFF2
 188                                                   *       and controls
 189                                                   *       transmitter
 190                                                   * 10 -> receiver compares
 191                                                   *       XON1 and XOFF1
 192                                                   *       and controls
 193                                                   *       transmitter
 194                                                   * 11 -> receiver compares
 195                                                   *       XON1, XON2, XOFF1 and
 196                                                   *       XOFF2 and controls
 197                                                   *       transmitter
 198                                                   */
 199 #define MAX310X_FLOWCTRL_SWFLOW2_BIT    (1 << 6) /* SWFLOW bit 2 */
 200 #define MAX310X_FLOWCTRL_SWFLOW3_BIT    (1 << 7) /* SWFLOW bit 3
 201                                                   *
 202                                                   * SWFLOW bits 3 & 2 table:
 203                                                   * 00 -> no received flow
 204                                                   *       control
 205                                                   * 01 -> transmitter generates
 206                                                   *       XON2 and XOFF2
 207                                                   * 10 -> transmitter generates
 208                                                   *       XON1 and XOFF1
 209                                                   * 11 -> transmitter generates
 210                                                   *       XON1, XON2, XOFF1 and
 211                                                   *       XOFF2
 212                                                   */
 213
 214 /* PLL configuration register masks */
 215 #define MAX310X_PLLCFG_PREDIV_MASK      (0x3f) /* PLL predivision value */
 216 #define MAX310X_PLLCFG_PLLFACTOR_MASK   (0xc0) /* PLL multiplication factor */
 217
 218 /* Baud rate generator configuration register bits */
 219 #define MAX310X_BRGCFG_2XMODE_BIT       (1 << 4) /* Double baud rate */
 220 #define MAX310X_BRGCFG_4XMODE_BIT       (1 << 5) /* Quadruple baud rate */
 221
 222 /* Clock source register bits */
 223 #define MAX310X_CLKSRC_CRYST_BIT        (1 << 1) /* Crystal osc enable */
 224 #define MAX310X_CLKSRC_PLL_BIT          (1 << 2) /* PLL enable */
 225 #define MAX310X_CLKSRC_PLLBYP_BIT       (1 << 3) /* PLL bypass */
 226 #define MAX310X_CLKSRC_EXTCLK_BIT       (1 << 4) /* External clock enable */
 227 #define MAX310X_CLKSRC_CLK2RTS_BIT      (1 << 7) /* Baud clk to RTS pin */
 228
 229 /* Global commands */
 230 #define MAX310X_EXTREG_ENBL             (0xce)
 231 #define MAX310X_EXTREG_DSBL             (0xcd)
 232
 233 /* Misc definitions */
 234 #define MAX310X_FIFO_SIZE               (128)
 235 #define MAX310x_REV_MASK                (0xf8)
 236 #define MAX310X_WRITE_BIT               0x80
 237
 238 /* MAX3107 specific */
 239 #define MAX3107_REV_ID                  (0xa0)
 240
 241 /* MAX3109 specific */
 242 #define MAX3109_REV_ID                  (0xc0)
 243
 244 /* MAX14830 specific */
 245 #define MAX14830_BRGCFG_CLKDIS_BIT      (1 << 6) /* Clock Disable */
 246 #define MAX14830_REV_ID                 (0xb0)
 247
 248 struct max310x_devtype {
 249         char    name[9];
 250         int     nr;
 251         int     (*detect)(struct device *);
 252         void    (*power)(struct uart_port *, int);
 253 };
 254
 255 struct max310x_one {
 256         struct uart_port        port;
 257         struct work_struct      tx_work;
 258         struct work_struct      md_work;
 259         struct work_struct      rs_work;
 260 };
 261
 262 struct max310x_port {
 263         struct max310x_devtype  *devtype;
 264         struct regmap           *regmap;
 265         struct mutex            mutex;
 266         struct clk              *clk;
 267 #ifdef CONFIG_GPIOLIB
 268         struct gpio_chip        gpio;
 269 #endif
 270         struct max310x_one      p[0];
 271 };
 272
 273 static struct uart_driver max310x_uart = {
 274         .owner          = THIS_MODULE,
 275         .driver_name    = MAX310X_NAME,
 276         .dev_name       = "ttyMAX",
 277         .major          = MAX310X_MAJOR,
 278         .minor          = MAX310X_MINOR,
 279         .nr             = MAX310X_UART_NRMAX,
 280 };
 281
 282 static DECLARE_BITMAP(max310x_lines, MAX310X_UART_NRMAX);
 283
 284 static u8 max310x_port_read(struct uart_port *port, u8 reg)
 285 {
 286         struct max310x_port *s = dev_get_drvdata(port->dev);
 287         unsigned int val = 0;
 288
 289         regmap_read(s->regmap, port->iobase + reg, &val);
 290
 291         return val;
 292 }
 293
 294 static void max310x_port_write(struct uart_port *port, u8 reg, u8 val)
 295 {
 296         struct max310x_port *s = dev_get_drvdata(port->dev);
 297
 298         regmap_write(s->regmap, port->iobase + reg, val);
 299 }
 300
 301 static void max310x_port_update(struct uart_port *port, u8 reg, u8 mask, u8 val)
 302 {
 303         struct max310x_port *s = dev_get_drvdata(port->dev);
 304
 305         regmap_update_bits(s->regmap, port->iobase + reg, mask, val);
 306 }
 307
 308 static int max3107_detect(struct device *dev)
 309 {
 310         struct max310x_port *s = dev_get_drvdata(dev);
 311         unsigned int val = 0;
 312         int ret;
 313
 314         ret = regmap_read(s->regmap, MAX310X_REVID_REG, &val);
 315         if (ret)
 316                 return ret;
 317
 318         if (((val & MAX310x_REV_MASK) != MAX3107_REV_ID)) {
 319                 dev_err(dev,
 320                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 321                 return -ENODEV;
 322         }
 323
 324         return 0;
 325 }
 326
 327 static int max3108_detect(struct device *dev)
 328 {
 329         struct max310x_port *s = dev_get_drvdata(dev);
 330         unsigned int val = 0;
 331         int ret;
 332
 333         /* MAX3108 have not REV ID register, we just check default value
 334          * from clocksource register to make sure everything works.
 335          */
 336         ret = regmap_read(s->regmap, MAX310X_CLKSRC_REG, &val);
 337         if (ret)
 338                 return ret;
 339
 340         if (val != (MAX310X_CLKSRC_EXTCLK_BIT | MAX310X_CLKSRC_PLLBYP_BIT)) {
 341                 dev_err(dev, "%s not present\n", s->devtype->name);
 342                 return -ENODEV;
 343         }
 344
 345         return 0;
 346 }
 347
 348 static int max3109_detect(struct device *dev)
 349 {
 350         struct max310x_port *s = dev_get_drvdata(dev);
 351         unsigned int val = 0;
 352         int ret;
 353
 354         ret = regmap_write(s->regmap, MAX310X_GLOBALCMD_REG,
 355                            MAX310X_EXTREG_ENBL);
 356         if (ret)
 357                 return ret;
 358
 359         regmap_read(s->regmap, MAX310X_REVID_EXTREG, &val);
 360         regmap_write(s->regmap, MAX310X_GLOBALCMD_REG, MAX310X_EXTREG_DSBL);
 361         if (((val & MAX310x_REV_MASK) != MAX3109_REV_ID)) {
 362                 dev_err(dev,
 363                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 364                 return -ENODEV;
 365         }
 366
 367         return 0;
 368 }
 369
 370 static void max310x_power(struct uart_port *port, int on)
 371 {
 372         max310x_port_update(port, MAX310X_MODE1_REG,
 373                             MAX310X_MODE1_FORCESLEEP_BIT,
 374                             on ? 0 : MAX310X_MODE1_FORCESLEEP_BIT);
 375         if (on)
 376                 msleep(50);
 377 }
 378
 379 static int max14830_detect(struct device *dev)
 380 {
 381         struct max310x_port *s = dev_get_drvdata(dev);
 382         unsigned int val = 0;
 383         int ret;
 384
 385         ret = regmap_write(s->regmap, MAX310X_GLOBALCMD_REG,
 386                            MAX310X_EXTREG_ENBL);
 387         if (ret)
 388                 return ret;
 389
 390         regmap_read(s->regmap, MAX310X_REVID_EXTREG, &val);
 391         regmap_write(s->regmap, MAX310X_GLOBALCMD_REG, MAX310X_EXTREG_DSBL);
 392         if (((val & MAX310x_REV_MASK) != MAX14830_REV_ID)) {
 393                 dev_err(dev,
 394                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 395                 return -ENODEV;
 396         }
 397
 398         return 0;
 399 }
 400
 401 static void max14830_power(struct uart_port *port, int on)
 402 {
 403         max310x_port_update(port, MAX310X_BRGCFG_REG,
 404                             MAX14830_BRGCFG_CLKDIS_BIT,
 405                             on ? 0 : MAX14830_BRGCFG_CLKDIS_BIT);
 406         if (on)
 407                 msleep(50);
 408 }
 409
 410 static const struct max310x_devtype max3107_devtype = {
 411         .name   = "MAX3107",
 412         .nr     = 1,
 413         .detect = max3107_detect,
 414         .power  = max310x_power,
 415 };
 416
 417 static const struct max310x_devtype max3108_devtype = {
 418         .name   = "MAX3108",
 419         .nr     = 1,
 420         .detect = max3108_detect,
 421         .power  = max310x_power,
 422 };
 423
 424 static const struct max310x_devtype max3109_devtype = {
 425         .name   = "MAX3109",
 426         .nr     = 2,
 427         .detect = max3109_detect,
 428         .power  = max310x_power,
 429 };
 430
 431 static const struct max310x_devtype max14830_devtype = {
 432         .name   = "MAX14830",
 433         .nr     = 4,
 434         .detect = max14830_detect,
 435         .power  = max14830_power,
 436 };
 437
 438 static bool max310x_reg_writeable(struct device *dev, unsigned int reg)
 439 {
 440         switch (reg & 0x1f) {
 441         case MAX310X_IRQSTS_REG:
 442         case MAX310X_LSR_IRQSTS_REG:
 443         case MAX310X_SPCHR_IRQSTS_REG:
 444         case MAX310X_STS_IRQSTS_REG:
 445         case MAX310X_TXFIFOLVL_REG:
 446         case MAX310X_RXFIFOLVL_REG:
 447                 return false;
 448         default:
 449                 break;
 450         }
 451
 452         return true;
 453 }
 454
 455 static bool max310x_reg_volatile(struct device *dev, unsigned int reg)
 456 {
 457         switch (reg & 0x1f) {
 458         case MAX310X_RHR_REG:
 459         case MAX310X_IRQSTS_REG:
 460         case MAX310X_LSR_IRQSTS_REG:
 461         case MAX310X_SPCHR_IRQSTS_REG:
 462         case MAX310X_STS_IRQSTS_REG:
 463         case MAX310X_TXFIFOLVL_REG:
 464         case MAX310X_RXFIFOLVL_REG:
 465         case MAX310X_GPIODATA_REG:
 466         case MAX310X_BRGDIVLSB_REG:
 467         case MAX310X_REG_05:
 468         case MAX310X_REG_1F:
 469                 return true;
 470         default:
 471                 break;
 472         }
 473
 474         return false;
 475 }
 476
 477 static bool max310x_reg_precious(struct device *dev, unsigned int reg)
 478 {
 479         switch (reg & 0x1f) {
 480         case MAX310X_RHR_REG:
 481         case MAX310X_IRQSTS_REG:
 482         case MAX310X_SPCHR_IRQSTS_REG:
 483         case MAX310X_STS_IRQSTS_REG:
 484                 return true;
 485         default:
 486                 break;
 487         }
 488
 489         return false;
 490 }
 491
 492 static int max310x_set_baud(struct uart_port *port, int baud)
 493 {
 494         unsigned int mode = 0, div = 0, frac = 0, c = 0, F = 0;
 495
 496         /*
 497          * Calculate the integer divisor first. Select a proper mode
 498          * in case if the requested baud is too high for the pre-defined
 499          * clocks frequency.
 500          */
 501         div = port->uartclk / baud;
 502         if (div < 8) {
 503                 /* Mode x4 */
 504                 c = 4;
 505                 mode = MAX310X_BRGCFG_4XMODE_BIT;
 506         } else if (div < 16) {
 507                 /* Mode x2 */
 508                 c = 8;
 509                 mode = MAX310X_BRGCFG_2XMODE_BIT;
 510         } else {
 511                 c = 16;
 512         }
 513
 514         /* Calculate the divisor in accordance with the fraction coefficient */
 515         div /= c;
 516         F = c*baud;
 517
 518         /* Calculate the baud rate fraction */
 519         if (div > 0)
 520                 frac = (16*(port->uartclk % F)) / F;
 521         else
 522                 div = 1;
 523
 524         max310x_port_write(port, MAX310X_BRGDIVMSB_REG, div >> 8);
 525         max310x_port_write(port, MAX310X_BRGDIVLSB_REG, div);
 526         max310x_port_write(port, MAX310X_BRGCFG_REG, frac | mode);
 527
 528         /* Return the actual baud rate we just programmed */
 529         return (16*port->uartclk) / (c*(16*div + frac));
 530 }
 531
 532 static int max310x_update_best_err(unsigned long f, long *besterr)
 533 {
 534         /* Use baudrate 115200 for calculate error */
 535         long err = f % (460800 * 16);
 536
 537         if ((*besterr < 0) || (*besterr > err)) {
 538                 *besterr = err;
 539                 return 0;
 540         }
 541
 542         return 1;
 543 }
 544
 545 static int max310x_set_ref_clk(struct device *dev, struct max310x_port *s,
 546                                unsigned long freq, bool xtal)
 547 {
 548         unsigned int div, clksrc, pllcfg = 0;
 549         long besterr = -1;
 550         unsigned long fdiv, fmul, bestfreq = freq;
 551
 552         /* First, update error without PLL */
 553         max310x_update_best_err(freq, &besterr);
 554
 555         /* Try all possible PLL dividers */
 556         for (div = 1; (div <= 63) && besterr; div++) {
 557                 fdiv = DIV_ROUND_CLOSEST(freq, div);
 558
 559                 /* Try multiplier 6 */
 560                 fmul = fdiv * 6;
 561                 if ((fdiv >= 500000) && (fdiv <= 800000))
 562                         if (!max310x_update_best_err(fmul, &besterr)) {
 563                                 pllcfg = (0 << 6) | div;
 564                                 bestfreq = fmul;
 565                         }
 566                 /* Try multiplier 48 */
 567                 fmul = fdiv * 48;
 568                 if ((fdiv >= 850000) && (fdiv <= 1200000))
 569                         if (!max310x_update_best_err(fmul, &besterr)) {
 570                                 pllcfg = (1 << 6) | div;
 571                                 bestfreq = fmul;
 572                         }
 573                 /* Try multiplier 96 */
 574                 fmul = fdiv * 96;
 575                 if ((fdiv >= 425000) && (fdiv <= 1000000))
 576                         if (!max310x_update_best_err(fmul, &besterr)) {
 577                                 pllcfg = (2 << 6) | div;
 578                                 bestfreq = fmul;
 579                         }
 580                 /* Try multiplier 144 */
 581                 fmul = fdiv * 144;
 582                 if ((fdiv >= 390000) && (fdiv <= 667000))
 583                         if (!max310x_update_best_err(fmul, &besterr)) {
 584                                 pllcfg = (3 << 6) | div;
 585                                 bestfreq = fmul;
 586                         }
 587         }
 588
 589         /* Configure clock source */
 590         clksrc = MAX310X_CLKSRC_EXTCLK_BIT | (xtal ? MAX310X_CLKSRC_CRYST_BIT : 0);
 591
 592         /* Configure PLL */
 593         if (pllcfg) {
 594                 clksrc |= MAX310X_CLKSRC_PLL_BIT;
 595                 regmap_write(s->regmap, MAX310X_PLLCFG_REG, pllcfg);
 596         } else
 597                 clksrc |= MAX310X_CLKSRC_PLLBYP_BIT;
 598
 599         regmap_write(s->regmap, MAX310X_CLKSRC_REG, clksrc);
 600
 601         /* Wait for crystal */
 602         if (xtal) {
 603                 unsigned int val;
 604                 msleep(10);
 605                 regmap_read(s->regmap, MAX310X_STS_IRQSTS_REG, &val);
 606                 if (!(val & MAX310X_STS_CLKREADY_BIT)) {
 607                         dev_warn(dev, "clock is not stable yet\n");
 608                 }
 609         }
 610
 611         return (int)bestfreq;
 612 }
 613
 614 static void max310x_batch_write(struct uart_port *port, u8 *txbuf, unsigned int len)
 615 {
 616         u8 header[] = { (port->iobase + MAX310X_THR_REG) | MAX310X_WRITE_BIT };
 617         struct spi_transfer xfer[] = {
 618                 {
 619                         .tx_buf = &header,
 620                         .len = sizeof(header),
 621                 }, {
 622                         .tx_buf = txbuf,
 623                         .len = len,
 624                 }
 625         };
 626         spi_sync_transfer(to_spi_device(port->dev), xfer, ARRAY_SIZE(xfer));
 627 }
 628
 629 static void max310x_batch_read(struct uart_port *port, u8 *rxbuf, unsigned int len)
 630 {
 631         u8 header[] = { port->iobase + MAX310X_RHR_REG };
 632         struct spi_transfer xfer[] = {
 633                 {
 634                         .tx_buf = &header,
 635                         .len = sizeof(header),
 636                 }, {
 637                         .rx_buf = rxbuf,
 638                         .len = len,
 639                 }
 640         };
 641         spi_sync_transfer(to_spi_device(port->dev), xfer, ARRAY_SIZE(xfer));
 642 }
 643
 644 static void max310x_handle_rx(struct uart_port *port, unsigned int rxlen)
 645 {
 646         unsigned int sts, ch, flag, i;
 647         u8 buf[MAX310X_FIFO_SIZE];
 648
 649         if (port->read_status_mask == MAX310X_LSR_RXOVR_BIT) {
 650                 /* We are just reading, happily ignoring any error conditions.
 651                  * Break condition, parity checking, framing errors -- they
 652                  * are all ignored. That means that we can do a batch-read.
 653                  *
 654                  * There is a small opportunity for race if the RX FIFO
 655                  * overruns while we're reading the buffer; the datasheets says
 656                  * that the LSR register applies to the "current" character.
 657                  * That's also the reason why we cannot do batched reads when
 658                  * asked to check the individual statuses.
 659                  * */
 660
 661                 sts = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 662                 max310x_batch_read(port, buf, rxlen);
 663
 664                 port->icount.rx += rxlen;
 665                 flag = TTY_NORMAL;
 666                 sts &= port->read_status_mask;
 667
 668                 if (sts & MAX310X_LSR_RXOVR_BIT) {
 669                         dev_warn_ratelimited(port->dev, "Hardware RX FIFO overrun\n");
 670                         port->icount.overrun++;
 671                 }
 672
 673                 for (i = 0; i < rxlen; ++i) {
 674                         uart_insert_char(port, sts, MAX310X_LSR_RXOVR_BIT, buf[i], flag);
 675                 }
 676
 677         } else {
 678                 if (unlikely(rxlen >= port->fifosize)) {
 679                         dev_warn_ratelimited(port->dev, "Possible RX FIFO overrun\n");
 680                         port->icount.buf_overrun++;
 681                         /* Ensure sanity of RX level */
 682                         rxlen = port->fifosize;
 683                 }
 684
 685                 while (rxlen--) {
 686                         ch = max310x_port_read(port, MAX310X_RHR_REG);
 687                         sts = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 688
 689                         sts &= MAX310X_LSR_RXPAR_BIT | MAX310X_LSR_FRERR_BIT |
 690                                MAX310X_LSR_RXOVR_BIT | MAX310X_LSR_RXBRK_BIT;
 691
 692                         port->icount.rx++;
 693                         flag = TTY_NORMAL;
 694
 695                         if (unlikely(sts)) {
 696                                 if (sts & MAX310X_LSR_RXBRK_BIT) {
 697                                         port->icount.brk++;
 698                                         if (uart_handle_break(port))
 699                                                 continue;
 700                                 } else if (sts & MAX310X_LSR_RXPAR_BIT)
 701                                         port->icount.parity++;
 702                                 else if (sts & MAX310X_LSR_FRERR_BIT)
 703                                         port->icount.frame++;
 704                                 else if (sts & MAX310X_LSR_RXOVR_BIT)
 705                                         port->icount.overrun++;
 706
 707                                 sts &= port->read_status_mask;
 708                                 if (sts & MAX310X_LSR_RXBRK_BIT)
 709                                         flag = TTY_BREAK;
 710                                 else if (sts & MAX310X_LSR_RXPAR_BIT)
 711                                         flag = TTY_PARITY;
 712                                 else if (sts & MAX310X_LSR_FRERR_BIT)
 713                                         flag = TTY_FRAME;
 714                                 else if (sts & MAX310X_LSR_RXOVR_BIT)
 715                                         flag = TTY_OVERRUN;
 716                         }
 717
 718                         if (uart_handle_sysrq_char(port, ch))
 719                                 continue;
 720
 721                         if (sts & port->ignore_status_mask)
 722                                 continue;
 723
 724                         uart_insert_char(port, sts, MAX310X_LSR_RXOVR_BIT, ch, flag);
 725                 }
 726         }
 727
 728         tty_flip_buffer_push(&port->state->port);
 729 }
 730
 731 static void max310x_handle_tx(struct uart_port *port)
 732 {
 733         struct circ_buf *xmit = &port->state->xmit;
 734         unsigned int txlen, to_send, until_end;
 735
 736         if (unlikely(port->x_char)) {
 737                 max310x_port_write(port, MAX310X_THR_REG, port->x_char);
 738                 port->icount.tx++;
 739                 port->x_char = 0;
 740                 return;
 741         }
 742
 743         if (uart_circ_empty(xmit) || uart_tx_stopped(port))
 744                 return;
 745
 746         /* Get length of data pending in circular buffer */
 747         to_send = uart_circ_chars_pending(xmit);
 748         until_end = CIRC_CNT_TO_END(xmit->head, xmit->tail, UART_XMIT_SIZE);
 749         if (likely(to_send)) {
 750                 /* Limit to size of TX FIFO */
 751                 txlen = max310x_port_read(port, MAX310X_TXFIFOLVL_REG);
 752                 txlen = port->fifosize - txlen;
 753                 to_send = (to_send > txlen) ? txlen : to_send;
 754
 755                 if (until_end < to_send) {
 756                         /* It's a circ buffer -- wrap around.
 757                          * We could do that in one SPI transaction, but meh. */
 758                         max310x_batch_write(port, xmit->buf + xmit->tail, until_end);
 759                         max310x_batch_write(port, xmit->buf, to_send - until_end);
 760                 } else {
 761                         max310x_batch_write(port, xmit->buf + xmit->tail, to_send);
 762                 }
 763
 764                 /* Add data to send */
 765                 port->icount.tx += to_send;
 766                 xmit->tail = (xmit->tail + to_send) & (UART_XMIT_SIZE - 1);
 767         }
 768
 769         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 770                 uart_write_wakeup(port);
 771 }
 772
 773 static void max310x_start_tx(struct uart_port *port)
 774 {
 775         struct max310x_one *one = container_of(port, struct max310x_one, port);
 776
 777         if (!work_pending(&one->tx_work))
 778                 schedule_work(&one->tx_work);
 779 }
 780
 781 static irqreturn_t max310x_port_irq(struct max310x_port *s, int portno)
 782 {
 783         struct uart_port *port = &s->p[portno].port;
 784         irqreturn_t res = IRQ_NONE;
 785
 786         do {
 787                 unsigned int ists, lsr, rxlen;
 788
 789                 /* Read IRQ status & RX FIFO level */
 790                 ists = max310x_port_read(port, MAX310X_IRQSTS_REG);
 791                 rxlen = max310x_port_read(port, MAX310X_RXFIFOLVL_REG);
 792                 if (!ists && !rxlen)
 793                         break;
 794
 795                 res = IRQ_HANDLED;
 796
 797                 if (ists & MAX310X_IRQ_CTS_BIT) {
 798                         lsr = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 799                         uart_handle_cts_change(port,
 800                                                !!(lsr & MAX310X_LSR_CTS_BIT));
 801                 }
 802                 if (rxlen)
 803                         max310x_handle_rx(port, rxlen);
 804                 if (ists & MAX310X_IRQ_TXEMPTY_BIT)
 805                         max310x_start_tx(port);
 806         } while (1);
 807         return res;
 808 }
 809
 810 static irqreturn_t max310x_ist(int irq, void *dev_id)
 811 {
 812         struct max310x_port *s = (struct max310x_port *)dev_id;
 813         bool handled = false;
 814
 815         if (s->devtype->nr > 1) {
 816                 do {
 817                         unsigned int val = ~0;
 818
 819                         WARN_ON_ONCE(regmap_read(s->regmap,
 820                                                  MAX310X_GLOBALIRQ_REG, &val));
 821                         val = ((1 << s->devtype->nr) - 1) & ~val;
 822                         if (!val)
 823                                 break;
 824                         if (max310x_port_irq(s, fls(val) - 1) == IRQ_HANDLED)
 825                                 handled = true;
 826                 } while (1);
 827         } else {
 828                 if (max310x_port_irq(s, 0) == IRQ_HANDLED)
 829                         handled = true;
 830         }
 831
 832         return IRQ_RETVAL(handled);
 833 }
 834
 835 static void max310x_wq_proc(struct work_struct *ws)
 836 {
 837         struct max310x_one *one = container_of(ws, struct max310x_one, tx_work);
 838         struct max310x_port *s = dev_get_drvdata(one->port.dev);
 839
 840         mutex_lock(&s->mutex);
 841         max310x_handle_tx(&one->port);
 842         mutex_unlock(&s->mutex);
 843 }
 844
 845 static unsigned int max310x_tx_empty(struct uart_port *port)
 846 {
 847         u8 lvl = max310x_port_read(port, MAX310X_TXFIFOLVL_REG);
 848
 849         return lvl ? 0 : TIOCSER_TEMT;
 850 }
 851
 852 static unsigned int max310x_get_mctrl(struct uart_port *port)
 853 {
 854         /* DCD and DSR are not wired and CTS/RTS is handled automatically
 855          * so just indicate DSR and CAR asserted
 856          */
 857         return TIOCM_DSR | TIOCM_CAR;
 858 }
 859
 860 static void max310x_md_proc(struct work_struct *ws)
 861 {
 862         struct max310x_one *one = container_of(ws, struct max310x_one, md_work);
 863
 864         max310x_port_update(&one->port, MAX310X_MODE2_REG,
 865                             MAX310X_MODE2_LOOPBACK_BIT,
 866                             (one->port.mctrl & TIOCM_LOOP) ?
 867                             MAX310X_MODE2_LOOPBACK_BIT : 0);
 868 }
 869
 870 static void max310x_set_mctrl(struct uart_port *port, unsigned int mctrl)
 871 {
 872         struct max310x_one *one = container_of(port, struct max310x_one, port);
 873
 874         schedule_work(&one->md_work);
 875 }
 876
 877 static void max310x_break_ctl(struct uart_port *port, int break_state)
 878 {
 879         max310x_port_update(port, MAX310X_LCR_REG,
 880                             MAX310X_LCR_TXBREAK_BIT,
 881                             break_state ? MAX310X_LCR_TXBREAK_BIT : 0);
 882 }
 883
 884 static void max310x_set_termios(struct uart_port *port,
 885                                 struct ktermios *termios,
 886                                 struct ktermios *old)
 887 {
 888         unsigned int lcr = 0, flow = 0;
 889         int baud;
 890
 891         /* Mask termios capabilities we don't support */
 892         termios->c_cflag &= ~CMSPAR;
 893
 894         /* Word size */
 895         switch (termios->c_cflag & CSIZE) {
 896         case CS5:
 897                 break;
 898         case CS6:
 899                 lcr = MAX310X_LCR_LENGTH0_BIT;
 900                 break;
 901         case CS7:
 902                 lcr = MAX310X_LCR_LENGTH1_BIT;
 903                 break;
 904         case CS8:
 905         default:
 906                 lcr = MAX310X_LCR_LENGTH1_BIT | MAX310X_LCR_LENGTH0_BIT;
 907                 break;
 908         }
 909
 910         /* Parity */
 911         if (termios->c_cflag & PARENB) {
 912                 lcr |= MAX310X_LCR_PARITY_BIT;
 913                 if (!(termios->c_cflag & PARODD))
 914                         lcr |= MAX310X_LCR_EVENPARITY_BIT;
 915         }
 916
 917         /* Stop bits */
 918         if (termios->c_cflag & CSTOPB)
 919                 lcr |= MAX310X_LCR_STOPLEN_BIT; /* 2 stops */
 920
 921         /* Update LCR register */
 922         max310x_port_write(port, MAX310X_LCR_REG, lcr);
 923
 924         /* Set read status mask */
 925         port->read_status_mask = MAX310X_LSR_RXOVR_BIT;
 926         if (termios->c_iflag & INPCK)
 927                 port->read_status_mask |= MAX310X_LSR_RXPAR_BIT |
 928                                           MAX310X_LSR_FRERR_BIT;
 929         if (termios->c_iflag & (IGNBRK | BRKINT | PARMRK))
 930                 port->read_status_mask |= MAX310X_LSR_RXBRK_BIT;
 931
 932         /* Set status ignore mask */
 933         port->ignore_status_mask = 0;
 934         if (termios->c_iflag & IGNBRK)
 935                 port->ignore_status_mask |= MAX310X_LSR_RXBRK_BIT;
 936         if (!(termios->c_cflag & CREAD))
 937                 port->ignore_status_mask |= MAX310X_LSR_RXPAR_BIT |
 938                                             MAX310X_LSR_RXOVR_BIT |
 939                                             MAX310X_LSR_FRERR_BIT |
 940                                             MAX310X_LSR_RXBRK_BIT;
 941
 942         /* Configure flow control */
 943         max310x_port_write(port, MAX310X_XON1_REG, termios->c_cc[VSTART]);
 944         max310x_port_write(port, MAX310X_XOFF1_REG, termios->c_cc[VSTOP]);
 945         if (termios->c_cflag & CRTSCTS)
 946                 flow |= MAX310X_FLOWCTRL_AUTOCTS_BIT |
 947                         MAX310X_FLOWCTRL_AUTORTS_BIT;
 948         if (termios->c_iflag & IXON)
 949                 flow |= MAX310X_FLOWCTRL_SWFLOW3_BIT |
 950                         MAX310X_FLOWCTRL_SWFLOWEN_BIT;
 951         if (termios->c_iflag & IXOFF)
 952                 flow |= MAX310X_FLOWCTRL_SWFLOW1_BIT |
 953                         MAX310X_FLOWCTRL_SWFLOWEN_BIT;
 954         max310x_port_write(port, MAX310X_FLOWCTRL_REG, flow);
 955
 956         /* Get baud rate generator configuration */
 957         baud = uart_get_baud_rate(port, termios, old,
 958                                   port->uartclk / 16 / 0xffff,
 959                                   port->uartclk / 4);
 960
 961         /* Setup baudrate generator */
 962         baud = max310x_set_baud(port, baud);
 963
 964         /* Update timeout according to new baud rate */
 965         uart_update_timeout(port, termios->c_cflag, baud);
 966 }
 967
 968 static void max310x_rs_proc(struct work_struct *ws)
 969 {
 970         struct max310x_one *one = container_of(ws, struct max310x_one, rs_work);
 971         unsigned int val;
 972
 973         val = (one->port.rs485.delay_rts_before_send << 4) |
 974                 one->port.rs485.delay_rts_after_send;
 975         max310x_port_write(&one->port, MAX310X_HDPIXDELAY_REG, val);
 976
 977         if (one->port.rs485.flags & SER_RS485_ENABLED) {
 978                 max310x_port_update(&one->port, MAX310X_MODE1_REG,
 979                                 MAX310X_MODE1_TRNSCVCTRL_BIT,
 980                                 MAX310X_MODE1_TRNSCVCTRL_BIT);
 981                 max310x_port_update(&one->port, MAX310X_MODE2_REG,
 982                                 MAX310X_MODE2_ECHOSUPR_BIT,
 983                                 MAX310X_MODE2_ECHOSUPR_BIT);
 984         } else {
 985                 max310x_port_update(&one->port, MAX310X_MODE1_REG,
 986                                 MAX310X_MODE1_TRNSCVCTRL_BIT, 0);
 987                 max310x_port_update(&one->port, MAX310X_MODE2_REG,
 988                                 MAX310X_MODE2_ECHOSUPR_BIT, 0);
 989         }
 990 }
 991
 992 static int max310x_rs485_config(struct uart_port *port,
 993                                 struct serial_rs485 *rs485)
 994 {
 995         struct max310x_one *one = container_of(port, struct max310x_one, port);
 996
 997         if ((rs485->delay_rts_before_send > 0x0f) ||
 998             (rs485->delay_rts_after_send > 0x0f))
 999                 return -ERANGE;
1000
1001         rs485->flags &= SER_RS485_RTS_ON_SEND | SER_RS485_ENABLED;
1002         memset(rs485->padding, 0, sizeof(rs485->padding));
1003         port->rs485 = *rs485;
1004
1005         schedule_work(&one->rs_work);
1006
1007         return 0;
1008 }
1009
1010 static int max310x_startup(struct uart_port *port)
1011 {
1012         struct max310x_port *s = dev_get_drvdata(port->dev);
1013         unsigned int val;
1014
1015         s->devtype->power(port, 1);
1016
1017         /* Configure MODE1 register */
1018         max310x_port_update(port, MAX310X_MODE1_REG,
1019                             MAX310X_MODE1_TRNSCVCTRL_BIT, 0);
1020
1021         /* Configure MODE2 register & Reset FIFOs*/
1022         val = MAX310X_MODE2_RXEMPTINV_BIT | MAX310X_MODE2_FIFORST_BIT;
1023         max310x_port_write(port, MAX310X_MODE2_REG, val);
1024         max310x_port_update(port, MAX310X_MODE2_REG,
1025                             MAX310X_MODE2_FIFORST_BIT, 0);
1026
1027         /* Configure flow control levels */
1028         /* Flow control halt level 96, resume level 48 */
1029         max310x_port_write(port, MAX310X_FLOWLVL_REG,
1030                            MAX310X_FLOWLVL_RES(48) | MAX310X_FLOWLVL_HALT(96));
1031
1032         /* Clear IRQ status register */
1033         max310x_port_read(port, MAX310X_IRQSTS_REG);
1034
1035         /* Enable RX, TX, CTS change interrupts */
1036         val = MAX310X_IRQ_RXEMPTY_BIT | MAX310X_IRQ_TXEMPTY_BIT;
1037         max310x_port_write(port, MAX310X_IRQEN_REG, val | MAX310X_IRQ_CTS_BIT);
1038
1039         return 0;
1040 }
1041
1042 static void max310x_shutdown(struct uart_port *port)
1043 {
1044         struct max310x_port *s = dev_get_drvdata(port->dev);
1045
1046         /* Disable all interrupts */
1047         max310x_port_write(port, MAX310X_IRQEN_REG, 0);
1048
1049         s->devtype->power(port, 0);
1050 }
1051
1052 static const char *max310x_type(struct uart_port *port)
1053 {
1054         struct max310x_port *s = dev_get_drvdata(port->dev);
1055
1056         return (port->type == PORT_MAX310X) ? s->devtype->name : NULL;
1057 }
1058
1059 static int max310x_request_port(struct uart_port *port)
1060 {
1061         /* Do nothing */
1062         return 0;
1063 }
1064
1065 static void max310x_config_port(struct uart_port *port, int flags)
1066 {
1067         if (flags & UART_CONFIG_TYPE)
1068                 port->type = PORT_MAX310X;
1069 }
1070
1071 static int max310x_verify_port(struct uart_port *port, struct serial_struct *s)
1072 {
1073         if ((s->type != PORT_UNKNOWN) && (s->type != PORT_MAX310X))
1074                 return -EINVAL;
1075         if (s->irq != port->irq)
1076                 return -EINVAL;
1077
1078         return 0;
1079 }
1080
1081 static void max310x_null_void(struct uart_port *port)
1082 {
1083         /* Do nothing */
1084 }
1085
1086 static const struct uart_ops max310x_ops = {
1087         .tx_empty       = max310x_tx_empty,
1088         .set_mctrl      = max310x_set_mctrl,
1089         .get_mctrl      = max310x_get_mctrl,
1090         .stop_tx        = max310x_null_void,
1091         .start_tx       = max310x_start_tx,
1092         .stop_rx        = max310x_null_void,
1093         .break_ctl      = max310x_break_ctl,
1094         .startup        = max310x_startup,
1095         .shutdown       = max310x_shutdown,
1096         .set_termios    = max310x_set_termios,
1097         .type           = max310x_type,
1098         .request_port   = max310x_request_port,
1099         .release_port   = max310x_null_void,
1100         .config_port    = max310x_config_port,
1101         .verify_port    = max310x_verify_port,
1102 };
1103
1104 static int __maybe_unused max310x_suspend(struct device *dev)
1105 {
1106         struct max310x_port *s = dev_get_drvdata(dev);
1107         int i;
1108
1109         for (i = 0; i < s->devtype->nr; i++) {
1110                 uart_suspend_port(&max310x_uart, &s->p[i].port);
1111                 s->devtype->power(&s->p[i].port, 0);
1112         }
1113
1114         return 0;
1115 }
1116
1117 static int __maybe_unused max310x_resume(struct device *dev)
1118 {
1119         struct max310x_port *s = dev_get_drvdata(dev);
1120         int i;
1121
1122         for (i = 0; i < s->devtype->nr; i++) {
1123                 s->devtype->power(&s->p[i].port, 1);
1124                 uart_resume_port(&max310x_uart, &s->p[i].port);
1125         }
1126
1127         return 0;
1128 }
1129
1130 static SIMPLE_DEV_PM_OPS(max310x_pm_ops, max310x_suspend, max310x_resume);
1131
1132 #ifdef CONFIG_GPIOLIB
1133 static int max310x_gpio_get(struct gpio_chip *chip, unsigned offset)
1134 {
1135         unsigned int val;
1136         struct max310x_port *s = gpiochip_get_data(chip);
1137         struct uart_port *port = &s->p[offset / 4].port;
1138
1139         val = max310x_port_read(port, MAX310X_GPIODATA_REG);
1140
1141         return !!((val >> 4) & (1 << (offset % 4)));
1142 }
1143
1144 static void max310x_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
1145 {
1146         struct max310x_port *s = gpiochip_get_data(chip);
1147         struct uart_port *port = &s->p[offset / 4].port;
1148
1149         max310x_port_update(port, MAX310X_GPIODATA_REG, 1 << (offset % 4),
1150                             value ? 1 << (offset % 4) : 0);
1151 }
1152
1153 static int max310x_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
1154 {
1155         struct max310x_port *s = gpiochip_get_data(chip);
1156         struct uart_port *port = &s->p[offset / 4].port;
1157
1158         max310x_port_update(port, MAX310X_GPIOCFG_REG, 1 << (offset % 4), 0);
1159
1160         return 0;
1161 }
1162
1163 static int max310x_gpio_direction_output(struct gpio_chip *chip,
1164                                          unsigned offset, int value)
1165 {
1166         struct max310x_port *s = gpiochip_get_data(chip);
1167         struct uart_port *port = &s->p[offset / 4].port;
1168
1169         max310x_port_update(port, MAX310X_GPIODATA_REG, 1 << (offset % 4),
1170                             value ? 1 << (offset % 4) : 0);
1171         max310x_port_update(port, MAX310X_GPIOCFG_REG, 1 << (offset % 4),
1172                             1 << (offset % 4));
1173
1174         return 0;
1175 }
1176
1177 static int max310x_gpio_set_config(struct gpio_chip *chip, unsigned int offset,
1178                                    unsigned long config)
1179 {
1180         struct max310x_port *s = gpiochip_get_data(chip);
1181         struct uart_port *port = &s->p[offset / 4].port;
1182
1183         switch (pinconf_to_config_param(config)) {
1184         case PIN_CONFIG_DRIVE_OPEN_DRAIN:
1185                 max310x_port_update(port, MAX310X_GPIOCFG_REG,
1186                                 1 << ((offset % 4) + 4),
1187                                 1 << ((offset % 4) + 4));
1188                 return 0;
1189         case PIN_CONFIG_DRIVE_PUSH_PULL:
1190                 max310x_port_update(port, MAX310X_GPIOCFG_REG,
1191                                 1 << ((offset % 4) + 4), 0);
1192                 return 0;
1193         default:
1194                 return -ENOTSUPP;
1195         }
1196 }
1197 #endif
1198
1199 static int max310x_probe(struct device *dev, struct max310x_devtype *devtype,
1200                          struct regmap *regmap, int irq)
1201 {
1202         int i, ret, fmin, fmax, freq, uartclk;
1203         struct clk *clk_osc, *clk_xtal;
1204         struct max310x_port *s;
1205         bool xtal = false;
1206
1207         if (IS_ERR(regmap))
1208                 return PTR_ERR(regmap);
1209
1210         /* Alloc port structure */
1211         s = devm_kzalloc(dev, sizeof(*s) +
1212                          sizeof(struct max310x_one) * devtype->nr, GFP_KERNEL);
1213         if (!s) {
1214                 dev_err(dev, "Error allocating port structure\n");
1215                 return -ENOMEM;
1216         }
1217
1218         clk_osc = devm_clk_get(dev, "osc");
1219         clk_xtal = devm_clk_get(dev, "xtal");
1220         if (!IS_ERR(clk_osc)) {
1221                 s->clk = clk_osc;
1222                 fmin = 500000;
1223                 fmax = 35000000;
1224         } else if (!IS_ERR(clk_xtal)) {
1225                 s->clk = clk_xtal;
1226                 fmin = 1000000;
1227                 fmax = 4000000;
1228                 xtal = true;
1229         } else if (PTR_ERR(clk_osc) == -EPROBE_DEFER ||
1230                    PTR_ERR(clk_xtal) == -EPROBE_DEFER) {
1231                 return -EPROBE_DEFER;
1232         } else {
1233                 dev_err(dev, "Cannot get clock\n");
1234                 return -EINVAL;
1235         }
1236
1237         ret = clk_prepare_enable(s->clk);
1238         if (ret)
1239                 return ret;
1240
1241         freq = clk_get_rate(s->clk);
1242         /* Check frequency limits */
1243         if (freq < fmin || freq > fmax) {
1244                 ret = -ERANGE;
1245                 goto out_clk;
1246         }
1247
1248         s->regmap = regmap;
1249         s->devtype = devtype;
1250         dev_set_drvdata(dev, s);
1251
1252         /* Check device to ensure we are talking to what we expect */
1253         ret = devtype->detect(dev);
1254         if (ret)
1255                 goto out_clk;
1256
1257         for (i = 0; i < devtype->nr; i++) {
1258                 unsigned int offs = i << 5;
1259
1260                 /* Reset port */
1261                 regmap_write(s->regmap, MAX310X_MODE2_REG + offs,
1262                              MAX310X_MODE2_RST_BIT);
1263                 /* Clear port reset */
1264                 regmap_write(s->regmap, MAX310X_MODE2_REG + offs, 0);
1265
1266                 /* Wait for port startup */
1267                 do {
1268                         regmap_read(s->regmap,
1269                                     MAX310X_BRGDIVLSB_REG + offs, &ret);
1270                 } while (ret != 0x01);
1271
1272                 regmap_update_bits(s->regmap, MAX310X_MODE1_REG + offs,
1273                                    MAX310X_MODE1_AUTOSLEEP_BIT,
1274                                    MAX310X_MODE1_AUTOSLEEP_BIT);
1275         }
1276
1277         uartclk = max310x_set_ref_clk(dev, s, freq, xtal);
1278         dev_dbg(dev, "Reference clock set to %i Hz\n", uartclk);
1279
1280         mutex_init(&s->mutex);
1281
1282         for (i = 0; i < devtype->nr; i++) {
1283                 unsigned int line;
1284
1285                 line = find_first_zero_bit(max310x_lines, MAX310X_UART_NRMAX);
1286                 if (line == MAX310X_UART_NRMAX) {
1287                         ret = -ERANGE;
1288                         goto out_uart;
1289                 }
1290
1291                 /* Initialize port data */
1292                 s->p[i].port.line       = line;
1293                 s->p[i].port.dev        = dev;
1294                 s->p[i].port.irq        = irq;
1295                 s->p[i].port.type       = PORT_MAX310X;
1296                 s->p[i].port.fifosize   = MAX310X_FIFO_SIZE;
1297                 s->p[i].port.flags      = UPF_FIXED_TYPE | UPF_LOW_LATENCY;
1298                 s->p[i].port.iotype     = UPIO_PORT;
1299                 s->p[i].port.iobase     = i * 0x20;
1300                 s->p[i].port.membase    = (void __iomem *)~0;
1301                 s->p[i].port.uartclk    = uartclk;
1302                 s->p[i].port.rs485_config = max310x_rs485_config;
1303                 s->p[i].port.ops        = &max310x_ops;
1304                 /* Disable all interrupts */
1305                 max310x_port_write(&s->p[i].port, MAX310X_IRQEN_REG, 0);
1306                 /* Clear IRQ status register */
1307                 max310x_port_read(&s->p[i].port, MAX310X_IRQSTS_REG);
1308                 /* Enable IRQ pin */
1309                 max310x_port_update(&s->p[i].port, MAX310X_MODE1_REG,
1310                                     MAX310X_MODE1_IRQSEL_BIT,
1311                                     MAX310X_MODE1_IRQSEL_BIT);
1312                 /* Initialize queue for start TX */
1313                 INIT_WORK(&s->p[i].tx_work, max310x_wq_proc);
1314                 /* Initialize queue for changing LOOPBACK mode */
1315                 INIT_WORK(&s->p[i].md_work, max310x_md_proc);
1316                 /* Initialize queue for changing RS485 mode */
1317                 INIT_WORK(&s->p[i].rs_work, max310x_rs_proc);
1318
1319                 /* Register port */
1320                 ret = uart_add_one_port(&max310x_uart, &s->p[i].port);
1321                 if (ret) {
1322                         s->p[i].port.dev = NULL;
1323                         goto out_uart;
1324                 }
1325                 set_bit(line, max310x_lines);
1326
1327                 /* Go to suspend mode */
1328                 devtype->power(&s->p[i].port, 0);
1329         }
1330
1331 #ifdef CONFIG_GPIOLIB
1332         /* Setup GPIO cotroller */
1333         s->gpio.owner           = THIS_MODULE;
1334         s->gpio.parent          = dev;
1335         s->gpio.label           = devtype->name;
1336         s->gpio.direction_input = max310x_gpio_direction_input;
1337         s->gpio.get             = max310x_gpio_get;
1338         s->gpio.direction_output= max310x_gpio_direction_output;
1339         s->gpio.set             = max310x_gpio_set;
1340         s->gpio.set_config      = max310x_gpio_set_config;
1341         s->gpio.base            = -1;
1342         s->gpio.ngpio           = devtype->nr * 4;
1343         s->gpio.can_sleep       = 1;
1344         ret = devm_gpiochip_add_data(dev, &s->gpio, s);
1345         if (ret)
1346                 goto out_uart;
1347 #endif
1348
1349         /* Setup interrupt */
1350         ret = devm_request_threaded_irq(dev, irq, NULL, max310x_ist,
1351                                         IRQF_ONESHOT | IRQF_SHARED, dev_name(dev), s);
1352         if (!ret)
1353                 return 0;
1354
1355         dev_err(dev, "Unable to reguest IRQ %i\n", irq);
1356
1357 out_uart:
1358         for (i = 0; i < devtype->nr; i++) {
1359                 if (s->p[i].port.dev) {
1360                         uart_remove_one_port(&max310x_uart, &s->p[i].port);
1361                         clear_bit(s->p[i].port.line, max310x_lines);
1362                 }
1363         }
1364
1365         mutex_destroy(&s->mutex);
1366
1367 out_clk:
1368         clk_disable_unprepare(s->clk);
1369
1370         return ret;
1371 }
1372
1373 static int max310x_remove(struct device *dev)
1374 {
1375         struct max310x_port *s = dev_get_drvdata(dev);
1376         int i;
1377
1378         for (i = 0; i < s->devtype->nr; i++) {
1379                 cancel_work_sync(&s->p[i].tx_work);
1380                 cancel_work_sync(&s->p[i].md_work);
1381                 cancel_work_sync(&s->p[i].rs_work);
1382                 uart_remove_one_port(&max310x_uart, &s->p[i].port);
1383                 clear_bit(s->p[i].port.line, max310x_lines);
1384                 s->devtype->power(&s->p[i].port, 0);
1385         }
1386
1387         mutex_destroy(&s->mutex);
1388         clk_disable_unprepare(s->clk);
1389
1390         return 0;
1391 }
1392
1393 static const struct of_device_id __maybe_unused max310x_dt_ids[] = {
1394         { .compatible = "maxim,max3107",        .data = &max3107_devtype, },
1395         { .compatible = "maxim,max3108",        .data = &max3108_devtype, },
1396         { .compatible = "maxim,max3109",        .data = &max3109_devtype, },
1397         { .compatible = "maxim,max14830",       .data = &max14830_devtype },
1398         { }
1399 };
1400 MODULE_DEVICE_TABLE(of, max310x_dt_ids);
1401
1402 static struct regmap_config regcfg = {
1403         .reg_bits = 8,
1404         .val_bits = 8,
1405         .write_flag_mask = MAX310X_WRITE_BIT,
1406         .cache_type = REGCACHE_RBTREE,
1407         .writeable_reg = max310x_reg_writeable,
1408         .volatile_reg = max310x_reg_volatile,
1409         .precious_reg = max310x_reg_precious,
1410 };
1411
1412 #ifdef CONFIG_SPI_MASTER
1413 static int max310x_spi_probe(struct spi_device *spi)
1414 {
1415         struct max310x_devtype *devtype;
1416         struct regmap *regmap;
1417         int ret;
1418
1419         /* Setup SPI bus */
1420         spi->bits_per_word      = 8;
1421         spi->mode               = spi->mode ? : SPI_MODE_0;
1422         spi->max_speed_hz       = spi->max_speed_hz ? : 26000000;
1423         ret = spi_setup(spi);
1424         if (ret)
1425                 return ret;
1426
1427         if (spi->dev.of_node) {
1428                 const struct of_device_id *of_id =
1429                         of_match_device(max310x_dt_ids, &spi->dev);
1430                 if (!of_id)
1431                         return -ENODEV;
1432
1433                 devtype = (struct max310x_devtype *)of_id->data;
1434         } else {
1435                 const struct spi_device_id *id_entry = spi_get_device_id(spi);
1436
1437                 devtype = (struct max310x_devtype *)id_entry->driver_data;
1438         }
1439
1440         regcfg.max_register = devtype->nr * 0x20 - 1;
1441         regmap = devm_regmap_init_spi(spi, &regcfg);
1442
1443         return max310x_probe(&spi->dev, devtype, regmap, spi->irq);
1444 }
1445
1446 static int max310x_spi_remove(struct spi_device *spi)
1447 {
1448         return max310x_remove(&spi->dev);
1449 }
1450
1451 static const struct spi_device_id max310x_id_table[] = {
1452         { "max3107",    (kernel_ulong_t)&max3107_devtype, },
1453         { "max3108",    (kernel_ulong_t)&max3108_devtype, },
1454         { "max3109",    (kernel_ulong_t)&max3109_devtype, },
1455         { "max14830",   (kernel_ulong_t)&max14830_devtype, },
1456         { }
1457 };
1458 MODULE_DEVICE_TABLE(spi, max310x_id_table);
1459
1460 static struct spi_driver max310x_spi_driver = {
1461         .driver = {
1462                 .name           = MAX310X_NAME,
1463                 .of_match_table = of_match_ptr(max310x_dt_ids),
1464                 .pm             = &max310x_pm_ops,
1465         },
1466         .probe          = max310x_spi_probe,
1467         .remove         = max310x_spi_remove,
1468         .id_table       = max310x_id_table,
1469 };
1470 #endif
1471
1472 static int __init max310x_uart_init(void)
1473 {
1474         int ret;
1475
1476         bitmap_zero(max310x_lines, MAX310X_UART_NRMAX);
1477
1478         ret = uart_register_driver(&max310x_uart);
1479         if (ret)
1480                 return ret;
1481
1482 #ifdef CONFIG_SPI_MASTER
1483         ret = spi_register_driver(&max310x_spi_driver);
1484         if (ret)
1485                 uart_unregister_driver(&max310x_uart);
1486 #endif
1487
1488         return ret;
1489 }
1490 module_init(max310x_uart_init);
1491
1492 static void __exit max310x_uart_exit(void)
1493 {
1494 #ifdef CONFIG_SPI_MASTER
1495         spi_unregister_driver(&max310x_spi_driver);
1496 #endif
1497
1498         uart_unregister_driver(&max310x_uart);
1499 }
1500 module_exit(max310x_uart_exit);
1501
1502 MODULE_LICENSE("GPL");
1503 MODULE_AUTHOR("Alexander Shiyan <shc_work@mail.ru>");
1504 MODULE_DESCRIPTION("MAX310X serial driver");