drivers/vfio/pci/vfio_pci_config.c

   1 /*
   2  * VFIO PCI config space virtualization
   3  *
   4  * Copyright (C) 2012 Red Hat, Inc.  All rights reserved.
   5  *     Author: Alex Williamson <alex.williamson@redhat.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  *
  11  * Derived from original vfio:
  12  * Copyright 2010 Cisco Systems, Inc.  All rights reserved.
  13  * Author: Tom Lyon, pugs@cisco.com
  14  */
  15
  16 /*
  17  * This code handles reading and writing of PCI configuration registers.
  18  * This is hairy because we want to allow a lot of flexibility to the
  19  * user driver, but cannot trust it with all of the config fields.
  20  * Tables determine which fields can be read and written, as well as
  21  * which fields are 'virtualized' - special actions and translations to
  22  * make it appear to the user that he has control, when in fact things
  23  * must be negotiated with the underlying OS.
  24  */
  25
  26 #include <linux/fs.h>
  27 #include <linux/pci.h>
  28 #include <linux/uaccess.h>
  29 #include <linux/vfio.h>
  30 #include <linux/slab.h>
  31
  32 #include "vfio_pci_private.h"
  33
  34 /* Fake capability ID for standard config space */
  35 #define PCI_CAP_ID_BASIC        0
  36
  37 #define is_bar(offset)  \
  38         ((offset >= PCI_BASE_ADDRESS_0 && offset < PCI_BASE_ADDRESS_5 + 4) || \
  39          (offset >= PCI_ROM_ADDRESS && offset < PCI_ROM_ADDRESS + 4))
  40
  41 /*
  42  * Lengths of PCI Config Capabilities
  43  *   0: Removed from the user visible capability list
  44  *   FF: Variable length
  45  */
  46 static const u8 pci_cap_length[PCI_CAP_ID_MAX + 1] = {
  47         [PCI_CAP_ID_BASIC]      = PCI_STD_HEADER_SIZEOF, /* pci config header */
  48         [PCI_CAP_ID_PM]         = PCI_PM_SIZEOF,
  49         [PCI_CAP_ID_AGP]        = PCI_AGP_SIZEOF,
  50         [PCI_CAP_ID_VPD]        = PCI_CAP_VPD_SIZEOF,
  51         [PCI_CAP_ID_SLOTID]     = 0,            /* bridge - don't care */
  52         [PCI_CAP_ID_MSI]        = 0xFF,         /* 10, 14, 20, or 24 */
  53         [PCI_CAP_ID_CHSWP]      = 0,            /* cpci - not yet */
  54         [PCI_CAP_ID_PCIX]       = 0xFF,         /* 8 or 24 */
  55         [PCI_CAP_ID_HT]         = 0xFF,         /* hypertransport */
  56         [PCI_CAP_ID_VNDR]       = 0xFF,         /* variable */
  57         [PCI_CAP_ID_DBG]        = 0,            /* debug - don't care */
  58         [PCI_CAP_ID_CCRC]       = 0,            /* cpci - not yet */
  59         [PCI_CAP_ID_SHPC]       = 0,            /* hotswap - not yet */
  60         [PCI_CAP_ID_SSVID]      = 0,            /* bridge - don't care */
  61         [PCI_CAP_ID_AGP3]       = 0,            /* AGP8x - not yet */
  62         [PCI_CAP_ID_SECDEV]     = 0,            /* secure device not yet */
  63         [PCI_CAP_ID_EXP]        = 0xFF,         /* 20 or 44 */
  64         [PCI_CAP_ID_MSIX]       = PCI_CAP_MSIX_SIZEOF,
  65         [PCI_CAP_ID_SATA]       = 0xFF,
  66         [PCI_CAP_ID_AF]         = PCI_CAP_AF_SIZEOF,
  67 };
  68
  69 /*
  70  * Lengths of PCIe/PCI-X Extended Config Capabilities
  71  *   0: Removed or masked from the user visible capability list
  72  *   FF: Variable length
  73  */
  74 static const u16 pci_ext_cap_length[PCI_EXT_CAP_ID_MAX + 1] = {
  75         [PCI_EXT_CAP_ID_ERR]    =       PCI_ERR_ROOT_COMMAND,
  76         [PCI_EXT_CAP_ID_VC]     =       0xFF,
  77         [PCI_EXT_CAP_ID_DSN]    =       PCI_EXT_CAP_DSN_SIZEOF,
  78         [PCI_EXT_CAP_ID_PWR]    =       PCI_EXT_CAP_PWR_SIZEOF,
  79         [PCI_EXT_CAP_ID_RCLD]   =       0,      /* root only - don't care */
  80         [PCI_EXT_CAP_ID_RCILC]  =       0,      /* root only - don't care */
  81         [PCI_EXT_CAP_ID_RCEC]   =       0,      /* root only - don't care */
  82         [PCI_EXT_CAP_ID_MFVC]   =       0xFF,
  83         [PCI_EXT_CAP_ID_VC9]    =       0xFF,   /* same as CAP_ID_VC */
  84         [PCI_EXT_CAP_ID_RCRB]   =       0,      /* root only - don't care */
  85         [PCI_EXT_CAP_ID_VNDR]   =       0xFF,
  86         [PCI_EXT_CAP_ID_CAC]    =       0,      /* obsolete */
  87         [PCI_EXT_CAP_ID_ACS]    =       0xFF,
  88         [PCI_EXT_CAP_ID_ARI]    =       PCI_EXT_CAP_ARI_SIZEOF,
  89         [PCI_EXT_CAP_ID_ATS]    =       PCI_EXT_CAP_ATS_SIZEOF,
  90         [PCI_EXT_CAP_ID_SRIOV]  =       PCI_EXT_CAP_SRIOV_SIZEOF,
  91         [PCI_EXT_CAP_ID_MRIOV]  =       0,      /* not yet */
  92         [PCI_EXT_CAP_ID_MCAST]  =       PCI_EXT_CAP_MCAST_ENDPOINT_SIZEOF,
  93         [PCI_EXT_CAP_ID_PRI]    =       PCI_EXT_CAP_PRI_SIZEOF,
  94         [PCI_EXT_CAP_ID_AMD_XXX] =      0,      /* not yet */
  95         [PCI_EXT_CAP_ID_REBAR]  =       0xFF,
  96         [PCI_EXT_CAP_ID_DPA]    =       0xFF,
  97         [PCI_EXT_CAP_ID_TPH]    =       0xFF,
  98         [PCI_EXT_CAP_ID_LTR]    =       PCI_EXT_CAP_LTR_SIZEOF,
  99         [PCI_EXT_CAP_ID_SECPCI] =       0,      /* not yet */
 100         [PCI_EXT_CAP_ID_PMUX]   =       0,      /* not yet */
 101         [PCI_EXT_CAP_ID_PASID]  =       0,      /* not yet */
 102 };
 103
 104 /*
 105  * Read/Write Permission Bits - one bit for each bit in capability
 106  * Any field can be read if it exists, but what is read depends on
 107  * whether the field is 'virtualized', or just pass thru to the
 108  * hardware.  Any virtualized field is also virtualized for writes.
 109  * Writes are only permitted if they have a 1 bit here.
 110  */
 111 struct perm_bits {
 112         u8      *virt;          /* read/write virtual data, not hw */
 113         u8      *write;         /* writeable bits */
 114         int     (*readfn)(struct vfio_pci_device *vdev, int pos, int count,
 115                           struct perm_bits *perm, int offset, __le32 *val);
 116         int     (*writefn)(struct vfio_pci_device *vdev, int pos, int count,
 117                            struct perm_bits *perm, int offset, __le32 val);
 118 };
 119
 120 #define NO_VIRT         0
 121 #define ALL_VIRT        0xFFFFFFFFU
 122 #define NO_WRITE        0
 123 #define ALL_WRITE       0xFFFFFFFFU
 124
 125 static int vfio_user_config_read(struct pci_dev *pdev, int offset,
 126                                  __le32 *val, int count)
 127 {
 128         int ret = -EINVAL;
 129         u32 tmp_val = 0;
 130
 131         switch (count) {
 132         case 1:
 133         {
 134                 u8 tmp;
 135                 ret = pci_user_read_config_byte(pdev, offset, &tmp);
 136                 tmp_val = tmp;
 137                 break;
 138         }
 139         case 2:
 140         {
 141                 u16 tmp;
 142                 ret = pci_user_read_config_word(pdev, offset, &tmp);
 143                 tmp_val = tmp;
 144                 break;
 145         }
 146         case 4:
 147                 ret = pci_user_read_config_dword(pdev, offset, &tmp_val);
 148                 break;
 149         }
 150
 151         *val = cpu_to_le32(tmp_val);
 152
 153         return ret;
 154 }
 155
 156 static int vfio_user_config_write(struct pci_dev *pdev, int offset,
 157                                   __le32 val, int count)
 158 {
 159         int ret = -EINVAL;
 160         u32 tmp_val = le32_to_cpu(val);
 161
 162         switch (count) {
 163         case 1:
 164                 ret = pci_user_write_config_byte(pdev, offset, tmp_val);
 165                 break;
 166         case 2:
 167                 ret = pci_user_write_config_word(pdev, offset, tmp_val);
 168                 break;
 169         case 4:
 170                 ret = pci_user_write_config_dword(pdev, offset, tmp_val);
 171                 break;
 172         }
 173
 174         return ret;
 175 }
 176
 177 static int vfio_default_config_read(struct vfio_pci_device *vdev, int pos,
 178                                     int count, struct perm_bits *perm,
 179                                     int offset, __le32 *val)
 180 {
 181         __le32 virt = 0;
 182
 183         memcpy(val, vdev->vconfig + pos, count);
 184
 185         memcpy(&virt, perm->virt + offset, count);
 186
 187         /* Any non-virtualized bits? */
 188         if (cpu_to_le32(~0U >> (32 - (count * 8))) != virt) {
 189                 struct pci_dev *pdev = vdev->pdev;
 190                 __le32 phys_val = 0;
 191                 int ret;
 192
 193                 ret = vfio_user_config_read(pdev, pos, &phys_val, count);
 194                 if (ret)
 195                         return ret;
 196
 197                 *val = (phys_val & ~virt) | (*val & virt);
 198         }
 199
 200         return count;
 201 }
 202
 203 static int vfio_default_config_write(struct vfio_pci_device *vdev, int pos,
 204                                      int count, struct perm_bits *perm,
 205                                      int offset, __le32 val)
 206 {
 207         __le32 virt = 0, write = 0;
 208
 209         memcpy(&write, perm->write + offset, count);
 210
 211         if (!write)
 212                 return count; /* drop, no writable bits */
 213
 214         memcpy(&virt, perm->virt + offset, count);
 215
 216         /* Virtualized and writable bits go to vconfig */
 217         if (write & virt) {
 218                 __le32 virt_val = 0;
 219
 220                 memcpy(&virt_val, vdev->vconfig + pos, count);
 221
 222                 virt_val &= ~(write & virt);
 223                 virt_val |= (val & (write & virt));
 224
 225                 memcpy(vdev->vconfig + pos, &virt_val, count);
 226         }
 227
 228         /* Non-virtualzed and writable bits go to hardware */
 229         if (write & ~virt) {
 230                 struct pci_dev *pdev = vdev->pdev;
 231                 __le32 phys_val = 0;
 232                 int ret;
 233
 234                 ret = vfio_user_config_read(pdev, pos, &phys_val, count);
 235                 if (ret)
 236                         return ret;
 237
 238                 phys_val &= ~(write & ~virt);
 239                 phys_val |= (val & (write & ~virt));
 240
 241                 ret = vfio_user_config_write(pdev, pos, phys_val, count);
 242                 if (ret)
 243                         return ret;
 244         }
 245
 246         return count;
 247 }
 248
 249 /* Allow direct read from hardware, except for capability next pointer */
 250 static int vfio_direct_config_read(struct vfio_pci_device *vdev, int pos,
 251                                    int count, struct perm_bits *perm,
 252                                    int offset, __le32 *val)
 253 {
 254         int ret;
 255
 256         ret = vfio_user_config_read(vdev->pdev, pos, val, count);
 257         if (ret)
 258                 return ret;
 259
 260         if (pos >= PCI_CFG_SPACE_SIZE) { /* Extended cap header mangling */
 261                 if (offset < 4)
 262                         memcpy(val, vdev->vconfig + pos, count);
 263         } else if (pos >= PCI_STD_HEADER_SIZEOF) { /* Std cap mangling */
 264                 if (offset == PCI_CAP_LIST_ID && count > 1)
 265                         memcpy(val, vdev->vconfig + pos,
 266                                min(PCI_CAP_FLAGS, count));
 267                 else if (offset == PCI_CAP_LIST_NEXT)
 268                         memcpy(val, vdev->vconfig + pos, 1);
 269         }
 270
 271         return count;
 272 }
 273
 274 /* Raw access skips any kind of virtualization */
 275 static int vfio_raw_config_write(struct vfio_pci_device *vdev, int pos,
 276                                  int count, struct perm_bits *perm,
 277                                  int offset, __le32 val)
 278 {
 279         int ret;
 280
 281         ret = vfio_user_config_write(vdev->pdev, pos, val, count);
 282         if (ret)
 283                 return ret;
 284
 285         return count;
 286 }
 287
 288 static int vfio_raw_config_read(struct vfio_pci_device *vdev, int pos,
 289                                 int count, struct perm_bits *perm,
 290                                 int offset, __le32 *val)
 291 {
 292         int ret;
 293
 294         ret = vfio_user_config_read(vdev->pdev, pos, val, count);
 295         if (ret)
 296                 return ret;
 297
 298         return count;
 299 }
 300
 301 /* Virt access uses only virtualization */
 302 static int vfio_virt_config_write(struct vfio_pci_device *vdev, int pos,
 303                                   int count, struct perm_bits *perm,
 304                                   int offset, __le32 val)
 305 {
 306         memcpy(vdev->vconfig + pos, &val, count);
 307         return count;
 308 }
 309
 310 static int vfio_virt_config_read(struct vfio_pci_device *vdev, int pos,
 311                                  int count, struct perm_bits *perm,
 312                                  int offset, __le32 *val)
 313 {
 314         memcpy(val, vdev->vconfig + pos, count);
 315         return count;
 316 }
 317
 318 /* Default capability regions to read-only, no-virtualization */
 319 static struct perm_bits cap_perms[PCI_CAP_ID_MAX + 1] = {
 320         [0 ... PCI_CAP_ID_MAX] = { .readfn = vfio_direct_config_read }
 321 };
 322 static struct perm_bits ecap_perms[PCI_EXT_CAP_ID_MAX + 1] = {
 323         [0 ... PCI_EXT_CAP_ID_MAX] = { .readfn = vfio_direct_config_read }
 324 };
 325 /*
 326  * Default unassigned regions to raw read-write access.  Some devices
 327  * require this to function as they hide registers between the gaps in
 328  * config space (be2net).  Like MMIO and I/O port registers, we have
 329  * to trust the hardware isolation.
 330  */
 331 static struct perm_bits unassigned_perms = {
 332         .readfn = vfio_raw_config_read,
 333         .writefn = vfio_raw_config_write
 334 };
 335
 336 static struct perm_bits virt_perms = {
 337         .readfn = vfio_virt_config_read,
 338         .writefn = vfio_virt_config_write
 339 };
 340
 341 static void free_perm_bits(struct perm_bits *perm)
 342 {
 343         kfree(perm->virt);
 344         kfree(perm->write);
 345         perm->virt = NULL;
 346         perm->write = NULL;
 347 }
 348
 349 static int alloc_perm_bits(struct perm_bits *perm, int size)
 350 {
 351         /*
 352          * Round up all permission bits to the next dword, this lets us
 353          * ignore whether a read/write exceeds the defined capability
 354          * structure.  We can do this because:
 355          *  - Standard config space is already dword aligned
 356          *  - Capabilities are all dword aligned (bits 0:1 of next reserved)
 357          *  - Express capabilities defined as dword aligned
 358          */
 359         size = round_up(size, 4);
 360
 361         /*
 362          * Zero state is
 363          * - All Readable, None Writeable, None Virtualized
 364          */
 365         perm->virt = kzalloc(size, GFP_KERNEL);
 366         perm->write = kzalloc(size, GFP_KERNEL);
 367         if (!perm->virt || !perm->write) {
 368                 free_perm_bits(perm);
 369                 return -ENOMEM;
 370         }
 371
 372         perm->readfn = vfio_default_config_read;
 373         perm->writefn = vfio_default_config_write;
 374
 375         return 0;
 376 }
 377
 378 /*
 379  * Helper functions for filling in permission tables
 380  */
 381 static inline void p_setb(struct perm_bits *p, int off, u8 virt, u8 write)
 382 {
 383         p->virt[off] = virt;
 384         p->write[off] = write;
 385 }
 386
 387 /* Handle endian-ness - pci and tables are little-endian */
 388 static inline void p_setw(struct perm_bits *p, int off, u16 virt, u16 write)
 389 {
 390         *(__le16 *)(&p->virt[off]) = cpu_to_le16(virt);
 391         *(__le16 *)(&p->write[off]) = cpu_to_le16(write);
 392 }
 393
 394 /* Handle endian-ness - pci and tables are little-endian */
 395 static inline void p_setd(struct perm_bits *p, int off, u32 virt, u32 write)
 396 {
 397         *(__le32 *)(&p->virt[off]) = cpu_to_le32(virt);
 398         *(__le32 *)(&p->write[off]) = cpu_to_le32(write);
 399 }
 400
 401 /* Caller should hold memory_lock semaphore */
 402 bool __vfio_pci_memory_enabled(struct vfio_pci_device *vdev)
 403 {
 404         struct pci_dev *pdev = vdev->pdev;
 405         u16 cmd = le16_to_cpu(*(__le16 *)&vdev->vconfig[PCI_COMMAND]);
 406
 407         /*
 408          * SR-IOV VF memory enable is handled by the MSE bit in the
 409          * PF SR-IOV capability, there's therefore no need to trigger
 410          * faults based on the virtual value.
 411          */
 412         return pdev->is_virtfn || (cmd & PCI_COMMAND_MEMORY);
 413 }
 414
 415 /*
 416  * Restore the *real* BARs after we detect a FLR or backdoor reset.
 417  * (backdoor = some device specific technique that we didn't catch)
 418  */
 419 static void vfio_bar_restore(struct vfio_pci_device *vdev)
 420 {
 421         struct pci_dev *pdev = vdev->pdev;
 422         u32 *rbar = vdev->rbar;
 423         u16 cmd;
 424         int i;
 425
 426         if (pdev->is_virtfn)
 427                 return;
 428
 429         pr_info("%s: %s reset recovery - restoring bars\n",
 430                 __func__, dev_name(&pdev->dev));
 431
 432         for (i = PCI_BASE_ADDRESS_0; i <= PCI_BASE_ADDRESS_5; i += 4, rbar++)
 433                 pci_user_write_config_dword(pdev, i, *rbar);
 434
 435         pci_user_write_config_dword(pdev, PCI_ROM_ADDRESS, *rbar);
 436
 437         if (vdev->nointx) {
 438                 pci_user_read_config_word(pdev, PCI_COMMAND, &cmd);
 439                 cmd |= PCI_COMMAND_INTX_DISABLE;
 440                 pci_user_write_config_word(pdev, PCI_COMMAND, cmd);
 441         }
 442 }
 443
 444 static __le32 vfio_generate_bar_flags(struct pci_dev *pdev, int bar)
 445 {
 446         unsigned long flags = pci_resource_flags(pdev, bar);
 447         u32 val;
 448
 449         if (flags & IORESOURCE_IO)
 450                 return cpu_to_le32(PCI_BASE_ADDRESS_SPACE_IO);
 451
 452         val = PCI_BASE_ADDRESS_SPACE_MEMORY;
 453
 454         if (flags & IORESOURCE_PREFETCH)
 455                 val |= PCI_BASE_ADDRESS_MEM_PREFETCH;
 456
 457         if (flags & IORESOURCE_MEM_64)
 458                 val |= PCI_BASE_ADDRESS_MEM_TYPE_64;
 459
 460         return cpu_to_le32(val);
 461 }
 462
 463 /*
 464  * Pretend we're hardware and tweak the values of the *virtual* PCI BARs
 465  * to reflect the hardware capabilities.  This implements BAR sizing.
 466  */
 467 static void vfio_bar_fixup(struct vfio_pci_device *vdev)
 468 {
 469         struct pci_dev *pdev = vdev->pdev;
 470         int i;
 471         __le32 *bar;
 472         u64 mask;
 473
 474         bar = (__le32 *)&vdev->vconfig[PCI_BASE_ADDRESS_0];
 475
 476         for (i = PCI_STD_RESOURCES; i <= PCI_STD_RESOURCE_END; i++, bar++) {
 477                 if (!pci_resource_start(pdev, i)) {
 478                         *bar = 0; /* Unmapped by host = unimplemented to user */
 479                         continue;
 480                 }
 481
 482                 mask = ~(pci_resource_len(pdev, i) - 1);
 483
 484                 *bar &= cpu_to_le32((u32)mask);
 485                 *bar |= vfio_generate_bar_flags(pdev, i);
 486
 487                 if (*bar & cpu_to_le32(PCI_BASE_ADDRESS_MEM_TYPE_64)) {
 488                         bar++;
 489                         *bar &= cpu_to_le32((u32)(mask >> 32));
 490                         i++;
 491                 }
 492         }
 493
 494         bar = (__le32 *)&vdev->vconfig[PCI_ROM_ADDRESS];
 495
 496         /*
 497          * NB. REGION_INFO will have reported zero size if we weren't able
 498          * to read the ROM, but we still return the actual BAR size here if
 499          * it exists (or the shadow ROM space).
 500          */
 501         if (pci_resource_start(pdev, PCI_ROM_RESOURCE)) {
 502                 mask = ~(pci_resource_len(pdev, PCI_ROM_RESOURCE) - 1);
 503                 mask |= PCI_ROM_ADDRESS_ENABLE;
 504                 *bar &= cpu_to_le32((u32)mask);
 505         } else if (pdev->resource[PCI_ROM_RESOURCE].flags &
 506                                         IORESOURCE_ROM_SHADOW) {
 507                 mask = ~(0x20000 - 1);
 508                 mask |= PCI_ROM_ADDRESS_ENABLE;
 509                 *bar &= cpu_to_le32((u32)mask);
 510         } else
 511                 *bar = 0;
 512
 513         vdev->bardirty = false;
 514 }
 515
 516 static int vfio_basic_config_read(struct vfio_pci_device *vdev, int pos,
 517                                   int count, struct perm_bits *perm,
 518                                   int offset, __le32 *val)
 519 {
 520         if (is_bar(offset)) /* pos == offset for basic config */
 521                 vfio_bar_fixup(vdev);
 522
 523         count = vfio_default_config_read(vdev, pos, count, perm, offset, val);
 524
 525         /* Mask in virtual memory enable for SR-IOV devices */
 526         if (offset == PCI_COMMAND && vdev->pdev->is_virtfn) {
 527                 u16 cmd = le16_to_cpu(*(__le16 *)&vdev->vconfig[PCI_COMMAND]);
 528                 u32 tmp_val = le32_to_cpu(*val);
 529
 530                 tmp_val |= cmd & PCI_COMMAND_MEMORY;
 531                 *val = cpu_to_le32(tmp_val);
 532         }
 533
 534         return count;
 535 }
 536
 537 /* Test whether BARs match the value we think they should contain */
 538 static bool vfio_need_bar_restore(struct vfio_pci_device *vdev)
 539 {
 540         int i = 0, pos = PCI_BASE_ADDRESS_0, ret;
 541         u32 bar;
 542
 543         for (; pos <= PCI_BASE_ADDRESS_5; i++, pos += 4) {
 544                 if (vdev->rbar[i]) {
 545                         ret = pci_user_read_config_dword(vdev->pdev, pos, &bar);
 546                         if (ret || vdev->rbar[i] != bar)
 547                                 return true;
 548                 }
 549         }
 550
 551         return false;
 552 }
 553
 554 static int vfio_basic_config_write(struct vfio_pci_device *vdev, int pos,
 555                                    int count, struct perm_bits *perm,
 556                                    int offset, __le32 val)
 557 {
 558         struct pci_dev *pdev = vdev->pdev;
 559         __le16 *virt_cmd;
 560         u16 new_cmd = 0;
 561         int ret;
 562
 563         virt_cmd = (__le16 *)&vdev->vconfig[PCI_COMMAND];
 564
 565         if (offset == PCI_COMMAND) {
 566                 bool phys_mem, virt_mem, new_mem, phys_io, virt_io, new_io;
 567                 u16 phys_cmd;
 568
 569                 ret = pci_user_read_config_word(pdev, PCI_COMMAND, &phys_cmd);
 570                 if (ret)
 571                         return ret;
 572
 573                 new_cmd = le32_to_cpu(val);
 574
 575                 phys_io = !!(phys_cmd & PCI_COMMAND_IO);
 576                 virt_io = !!(le16_to_cpu(*virt_cmd) & PCI_COMMAND_IO);
 577                 new_io = !!(new_cmd & PCI_COMMAND_IO);
 578
 579                 phys_mem = !!(phys_cmd & PCI_COMMAND_MEMORY);
 580                 virt_mem = !!(le16_to_cpu(*virt_cmd) & PCI_COMMAND_MEMORY);
 581                 new_mem = !!(new_cmd & PCI_COMMAND_MEMORY);
 582
 583                 if (!new_mem)
 584                         vfio_pci_zap_and_down_write_memory_lock(vdev);
 585                 else
 586                         down_write(&vdev->memory_lock);
 587
 588                 /*
 589                  * If the user is writing mem/io enable (new_mem/io) and we
 590                  * think it's already enabled (virt_mem/io), but the hardware
 591                  * shows it disabled (phys_mem/io, then the device has
 592                  * undergone some kind of backdoor reset and needs to be
 593                  * restored before we allow it to enable the bars.
 594                  * SR-IOV devices will trigger this, but we catch them later
 595                  */
 596                 if ((new_mem && virt_mem && !phys_mem) ||
 597                     (new_io && virt_io && !phys_io) ||
 598                     vfio_need_bar_restore(vdev))
 599                         vfio_bar_restore(vdev);
 600         }
 601
 602         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 603         if (count < 0) {
 604                 if (offset == PCI_COMMAND)
 605                         up_write(&vdev->memory_lock);
 606                 return count;
 607         }
 608
 609         /*
 610          * Save current memory/io enable bits in vconfig to allow for
 611          * the test above next time.
 612          */
 613         if (offset == PCI_COMMAND) {
 614                 u16 mask = PCI_COMMAND_MEMORY | PCI_COMMAND_IO;
 615
 616                 *virt_cmd &= cpu_to_le16(~mask);
 617                 *virt_cmd |= cpu_to_le16(new_cmd & mask);
 618
 619                 up_write(&vdev->memory_lock);
 620         }
 621
 622         /* Emulate INTx disable */
 623         if (offset >= PCI_COMMAND && offset <= PCI_COMMAND + 1) {
 624                 bool virt_intx_disable;
 625
 626                 virt_intx_disable = !!(le16_to_cpu(*virt_cmd) &
 627                                        PCI_COMMAND_INTX_DISABLE);
 628
 629                 if (virt_intx_disable && !vdev->virq_disabled) {
 630                         vdev->virq_disabled = true;
 631                         vfio_pci_intx_mask(vdev);
 632                 } else if (!virt_intx_disable && vdev->virq_disabled) {
 633                         vdev->virq_disabled = false;
 634                         vfio_pci_intx_unmask(vdev);
 635                 }
 636         }
 637
 638         if (is_bar(offset))
 639                 vdev->bardirty = true;
 640
 641         return count;
 642 }
 643
 644 /* Permissions for the Basic PCI Header */
 645 static int __init init_pci_cap_basic_perm(struct perm_bits *perm)
 646 {
 647         if (alloc_perm_bits(perm, PCI_STD_HEADER_SIZEOF))
 648                 return -ENOMEM;
 649
 650         perm->readfn = vfio_basic_config_read;
 651         perm->writefn = vfio_basic_config_write;
 652
 653         /* Virtualized for SR-IOV functions, which just have FFFF */
 654         p_setw(perm, PCI_VENDOR_ID, (u16)ALL_VIRT, NO_WRITE);
 655         p_setw(perm, PCI_DEVICE_ID, (u16)ALL_VIRT, NO_WRITE);
 656
 657         /*
 658          * Virtualize INTx disable, we use it internally for interrupt
 659          * control and can emulate it for non-PCI 2.3 devices.
 660          */
 661         p_setw(perm, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE, (u16)ALL_WRITE);
 662
 663         /* Virtualize capability list, we might want to skip/disable */
 664         p_setw(perm, PCI_STATUS, PCI_STATUS_CAP_LIST, NO_WRITE);
 665
 666         /* No harm to write */
 667         p_setb(perm, PCI_CACHE_LINE_SIZE, NO_VIRT, (u8)ALL_WRITE);
 668         p_setb(perm, PCI_LATENCY_TIMER, NO_VIRT, (u8)ALL_WRITE);
 669         p_setb(perm, PCI_BIST, NO_VIRT, (u8)ALL_WRITE);
 670
 671         /* Virtualize all bars, can't touch the real ones */
 672         p_setd(perm, PCI_BASE_ADDRESS_0, ALL_VIRT, ALL_WRITE);
 673         p_setd(perm, PCI_BASE_ADDRESS_1, ALL_VIRT, ALL_WRITE);
 674         p_setd(perm, PCI_BASE_ADDRESS_2, ALL_VIRT, ALL_WRITE);
 675         p_setd(perm, PCI_BASE_ADDRESS_3, ALL_VIRT, ALL_WRITE);
 676         p_setd(perm, PCI_BASE_ADDRESS_4, ALL_VIRT, ALL_WRITE);
 677         p_setd(perm, PCI_BASE_ADDRESS_5, ALL_VIRT, ALL_WRITE);
 678         p_setd(perm, PCI_ROM_ADDRESS, ALL_VIRT, ALL_WRITE);
 679
 680         /* Allow us to adjust capability chain */
 681         p_setb(perm, PCI_CAPABILITY_LIST, (u8)ALL_VIRT, NO_WRITE);
 682
 683         /* Sometimes used by sw, just virtualize */
 684         p_setb(perm, PCI_INTERRUPT_LINE, (u8)ALL_VIRT, (u8)ALL_WRITE);
 685
 686         /* Virtualize interrupt pin to allow hiding INTx */
 687         p_setb(perm, PCI_INTERRUPT_PIN, (u8)ALL_VIRT, (u8)NO_WRITE);
 688
 689         return 0;
 690 }
 691
 692 static int vfio_pm_config_write(struct vfio_pci_device *vdev, int pos,
 693                                 int count, struct perm_bits *perm,
 694                                 int offset, __le32 val)
 695 {
 696         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 697         if (count < 0)
 698                 return count;
 699
 700         if (offset == PCI_PM_CTRL) {
 701                 pci_power_t state;
 702
 703                 switch (le32_to_cpu(val) & PCI_PM_CTRL_STATE_MASK) {
 704                 case 0:
 705                         state = PCI_D0;
 706                         break;
 707                 case 1:
 708                         state = PCI_D1;
 709                         break;
 710                 case 2:
 711                         state = PCI_D2;
 712                         break;
 713                 case 3:
 714                         state = PCI_D3hot;
 715                         break;
 716                 }
 717
 718                 pci_set_power_state(vdev->pdev, state);
 719         }
 720
 721         return count;
 722 }
 723
 724 /* Permissions for the Power Management capability */
 725 static int __init init_pci_cap_pm_perm(struct perm_bits *perm)
 726 {
 727         if (alloc_perm_bits(perm, pci_cap_length[PCI_CAP_ID_PM]))
 728                 return -ENOMEM;
 729
 730         perm->writefn = vfio_pm_config_write;
 731
 732         /*
 733          * We always virtualize the next field so we can remove
 734          * capabilities from the chain if we want to.
 735          */
 736         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 737
 738         /*
 739          * Power management is defined *per function*, so we can let
 740          * the user change power state, but we trap and initiate the
 741          * change ourselves, so the state bits are read-only.
 742          */
 743         p_setd(perm, PCI_PM_CTRL, NO_VIRT, ~PCI_PM_CTRL_STATE_MASK);
 744         return 0;
 745 }
 746
 747 static int vfio_vpd_config_write(struct vfio_pci_device *vdev, int pos,
 748                                  int count, struct perm_bits *perm,
 749                                  int offset, __le32 val)
 750 {
 751         struct pci_dev *pdev = vdev->pdev;
 752         __le16 *paddr = (__le16 *)(vdev->vconfig + pos - offset + PCI_VPD_ADDR);
 753         __le32 *pdata = (__le32 *)(vdev->vconfig + pos - offset + PCI_VPD_DATA);
 754         u16 addr;
 755         u32 data;
 756
 757         /*
 758          * Write through to emulation.  If the write includes the upper byte
 759          * of PCI_VPD_ADDR, then the PCI_VPD_ADDR_F bit is written and we
 760          * have work to do.
 761          */
 762         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 763         if (count < 0 || offset > PCI_VPD_ADDR + 1 ||
 764             offset + count <= PCI_VPD_ADDR + 1)
 765                 return count;
 766
 767         addr = le16_to_cpu(*paddr);
 768
 769         if (addr & PCI_VPD_ADDR_F) {
 770                 data = le32_to_cpu(*pdata);
 771                 if (pci_write_vpd(pdev, addr & ~PCI_VPD_ADDR_F, 4, &data) != 4)
 772                         return count;
 773         } else {
 774                 data = 0;
 775                 if (pci_read_vpd(pdev, addr, 4, &data) < 0)
 776                         return count;
 777                 *pdata = cpu_to_le32(data);
 778         }
 779
 780         /*
 781          * Toggle PCI_VPD_ADDR_F in the emulated PCI_VPD_ADDR register to
 782          * signal completion.  If an error occurs above, we assume that not
 783          * toggling this bit will induce a driver timeout.
 784          */
 785         addr ^= PCI_VPD_ADDR_F;
 786         *paddr = cpu_to_le16(addr);
 787
 788         return count;
 789 }
 790
 791 /* Permissions for Vital Product Data capability */
 792 static int __init init_pci_cap_vpd_perm(struct perm_bits *perm)
 793 {
 794         if (alloc_perm_bits(perm, pci_cap_length[PCI_CAP_ID_VPD]))
 795                 return -ENOMEM;
 796
 797         perm->writefn = vfio_vpd_config_write;
 798
 799         /*
 800          * We always virtualize the next field so we can remove
 801          * capabilities from the chain if we want to.
 802          */
 803         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 804
 805         /*
 806          * Both the address and data registers are virtualized to
 807          * enable access through the pci_vpd_read/write functions
 808          */
 809         p_setw(perm, PCI_VPD_ADDR, (u16)ALL_VIRT, (u16)ALL_WRITE);
 810         p_setd(perm, PCI_VPD_DATA, ALL_VIRT, ALL_WRITE);
 811
 812         return 0;
 813 }
 814
 815 /* Permissions for PCI-X capability */
 816 static int __init init_pci_cap_pcix_perm(struct perm_bits *perm)
 817 {
 818         /* Alloc 24, but only 8 are used in v0 */
 819         if (alloc_perm_bits(perm, PCI_CAP_PCIX_SIZEOF_V2))
 820                 return -ENOMEM;
 821
 822         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 823
 824         p_setw(perm, PCI_X_CMD, NO_VIRT, (u16)ALL_WRITE);
 825         p_setd(perm, PCI_X_ECC_CSR, NO_VIRT, ALL_WRITE);
 826         return 0;
 827 }
 828
 829 static int vfio_exp_config_write(struct vfio_pci_device *vdev, int pos,
 830                                  int count, struct perm_bits *perm,
 831                                  int offset, __le32 val)
 832 {
 833         __le16 *ctrl = (__le16 *)(vdev->vconfig + pos -
 834                                   offset + PCI_EXP_DEVCTL);
 835         int readrq = le16_to_cpu(*ctrl) & PCI_EXP_DEVCTL_READRQ;
 836
 837         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 838         if (count < 0)
 839                 return count;
 840
 841         /*
 842          * The FLR bit is virtualized, if set and the device supports PCIe
 843          * FLR, issue a reset_function.  Regardless, clear the bit, the spec
 844          * requires it to be always read as zero.  NB, reset_function might
 845          * not use a PCIe FLR, we don't have that level of granularity.
 846          */
 847         if (*ctrl & cpu_to_le16(PCI_EXP_DEVCTL_BCR_FLR)) {
 848                 u32 cap;
 849                 int ret;
 850
 851                 *ctrl &= ~cpu_to_le16(PCI_EXP_DEVCTL_BCR_FLR);
 852
 853                 ret = pci_user_read_config_dword(vdev->pdev,
 854                                                  pos - offset + PCI_EXP_DEVCAP,
 855                                                  &cap);
 856
 857                 if (!ret && (cap & PCI_EXP_DEVCAP_FLR)) {
 858                         vfio_pci_zap_and_down_write_memory_lock(vdev);
 859                         pci_try_reset_function(vdev->pdev);
 860                         up_write(&vdev->memory_lock);
 861                 }
 862         }
 863
 864         /*
 865          * MPS is virtualized to the user, writes do not change the physical
 866          * register since determining a proper MPS value requires a system wide
 867          * device view.  The MRRS is largely independent of MPS, but since the
 868          * user does not have that system-wide view, they might set a safe, but
 869          * inefficiently low value.  Here we allow writes through to hardware,
 870          * but we set the floor to the physical device MPS setting, so that
 871          * we can at least use full TLPs, as defined by the MPS value.
 872          *
 873          * NB, if any devices actually depend on an artificially low MRRS
 874          * setting, this will need to be revisited, perhaps with a quirk
 875          * though pcie_set_readrq().
 876          */
 877         if (readrq != (le16_to_cpu(*ctrl) & PCI_EXP_DEVCTL_READRQ)) {
 878                 readrq = 128 <<
 879                         ((le16_to_cpu(*ctrl) & PCI_EXP_DEVCTL_READRQ) >> 12);
 880                 readrq = max(readrq, pcie_get_mps(vdev->pdev));
 881
 882                 pcie_set_readrq(vdev->pdev, readrq);
 883         }
 884
 885         return count;
 886 }
 887
 888 /* Permissions for PCI Express capability */
 889 static int __init init_pci_cap_exp_perm(struct perm_bits *perm)
 890 {
 891         /* Alloc largest of possible sizes */
 892         if (alloc_perm_bits(perm, PCI_CAP_EXP_ENDPOINT_SIZEOF_V2))
 893                 return -ENOMEM;
 894
 895         perm->writefn = vfio_exp_config_write;
 896
 897         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 898
 899         /*
 900          * Allow writes to device control fields, except devctl_phantom,
 901          * which could confuse IOMMU, MPS, which can break communication
 902          * with other physical devices, and the ARI bit in devctl2, which
 903          * is set at probe time.  FLR and MRRS get virtualized via our
 904          * writefn.
 905          */
 906         p_setw(perm, PCI_EXP_DEVCTL,
 907                PCI_EXP_DEVCTL_BCR_FLR | PCI_EXP_DEVCTL_PAYLOAD |
 908                PCI_EXP_DEVCTL_READRQ, ~PCI_EXP_DEVCTL_PHANTOM);
 909         p_setw(perm, PCI_EXP_DEVCTL2, NO_VIRT, ~PCI_EXP_DEVCTL2_ARI);
 910         return 0;
 911 }
 912
 913 static int vfio_af_config_write(struct vfio_pci_device *vdev, int pos,
 914                                 int count, struct perm_bits *perm,
 915                                 int offset, __le32 val)
 916 {
 917         u8 *ctrl = vdev->vconfig + pos - offset + PCI_AF_CTRL;
 918
 919         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 920         if (count < 0)
 921                 return count;
 922
 923         /*
 924          * The FLR bit is virtualized, if set and the device supports AF
 925          * FLR, issue a reset_function.  Regardless, clear the bit, the spec
 926          * requires it to be always read as zero.  NB, reset_function might
 927          * not use an AF FLR, we don't have that level of granularity.
 928          */
 929         if (*ctrl & PCI_AF_CTRL_FLR) {
 930                 u8 cap;
 931                 int ret;
 932
 933                 *ctrl &= ~PCI_AF_CTRL_FLR;
 934
 935                 ret = pci_user_read_config_byte(vdev->pdev,
 936                                                 pos - offset + PCI_AF_CAP,
 937                                                 &cap);
 938
 939                 if (!ret && (cap & PCI_AF_CAP_FLR) && (cap & PCI_AF_CAP_TP)) {
 940                         vfio_pci_zap_and_down_write_memory_lock(vdev);
 941                         pci_try_reset_function(vdev->pdev);
 942                         up_write(&vdev->memory_lock);
 943                 }
 944         }
 945
 946         return count;
 947 }
 948
 949 /* Permissions for Advanced Function capability */
 950 static int __init init_pci_cap_af_perm(struct perm_bits *perm)
 951 {
 952         if (alloc_perm_bits(perm, pci_cap_length[PCI_CAP_ID_AF]))
 953                 return -ENOMEM;
 954
 955         perm->writefn = vfio_af_config_write;
 956
 957         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 958         p_setb(perm, PCI_AF_CTRL, PCI_AF_CTRL_FLR, PCI_AF_CTRL_FLR);
 959         return 0;
 960 }
 961
 962 /* Permissions for Advanced Error Reporting extended capability */
 963 static int __init init_pci_ext_cap_err_perm(struct perm_bits *perm)
 964 {
 965         u32 mask;
 966
 967         if (alloc_perm_bits(perm, pci_ext_cap_length[PCI_EXT_CAP_ID_ERR]))
 968                 return -ENOMEM;
 969
 970         /*
 971          * Virtualize the first dword of all express capabilities
 972          * because it includes the next pointer.  This lets us later
 973          * remove capabilities from the chain if we need to.
 974          */
 975         p_setd(perm, 0, ALL_VIRT, NO_WRITE);
 976
 977         /* Writable bits mask */
 978         mask =  PCI_ERR_UNC_UND |               /* Undefined */
 979                 PCI_ERR_UNC_DLP |               /* Data Link Protocol */
 980                 PCI_ERR_UNC_SURPDN |            /* Surprise Down */
 981                 PCI_ERR_UNC_POISON_TLP |        /* Poisoned TLP */
 982                 PCI_ERR_UNC_FCP |               /* Flow Control Protocol */
 983                 PCI_ERR_UNC_COMP_TIME |         /* Completion Timeout */
 984                 PCI_ERR_UNC_COMP_ABORT |        /* Completer Abort */
 985                 PCI_ERR_UNC_UNX_COMP |          /* Unexpected Completion */
 986                 PCI_ERR_UNC_RX_OVER |           /* Receiver Overflow */
 987                 PCI_ERR_UNC_MALF_TLP |          /* Malformed TLP */
 988                 PCI_ERR_UNC_ECRC |              /* ECRC Error Status */
 989                 PCI_ERR_UNC_UNSUP |             /* Unsupported Request */
 990                 PCI_ERR_UNC_ACSV |              /* ACS Violation */
 991                 PCI_ERR_UNC_INTN |              /* internal error */
 992                 PCI_ERR_UNC_MCBTLP |            /* MC blocked TLP */
 993                 PCI_ERR_UNC_ATOMEG |            /* Atomic egress blocked */
 994                 PCI_ERR_UNC_TLPPRE;             /* TLP prefix blocked */
 995         p_setd(perm, PCI_ERR_UNCOR_STATUS, NO_VIRT, mask);
 996         p_setd(perm, PCI_ERR_UNCOR_MASK, NO_VIRT, mask);
 997         p_setd(perm, PCI_ERR_UNCOR_SEVER, NO_VIRT, mask);
 998
 999         mask =  PCI_ERR_COR_RCVR |              /* Receiver Error Status */
1000                 PCI_ERR_COR_BAD_TLP |           /* Bad TLP Status */
1001                 PCI_ERR_COR_BAD_DLLP |          /* Bad DLLP Status */
1002                 PCI_ERR_COR_REP_ROLL |          /* REPLAY_NUM Rollover */
1003                 PCI_ERR_COR_REP_TIMER |         /* Replay Timer Timeout */
1004                 PCI_ERR_COR_ADV_NFAT |          /* Advisory Non-Fatal */
1005                 PCI_ERR_COR_INTERNAL |          /* Corrected Internal */
1006                 PCI_ERR_COR_LOG_OVER;           /* Header Log Overflow */
1007         p_setd(perm, PCI_ERR_COR_STATUS, NO_VIRT, mask);
1008         p_setd(perm, PCI_ERR_COR_MASK, NO_VIRT, mask);
1009
1010         mask =  PCI_ERR_CAP_ECRC_GENE |         /* ECRC Generation Enable */
1011                 PCI_ERR_CAP_ECRC_CHKE;          /* ECRC Check Enable */
1012         p_setd(perm, PCI_ERR_CAP, NO_VIRT, mask);
1013         return 0;
1014 }
1015
1016 /* Permissions for Power Budgeting extended capability */
1017 static int __init init_pci_ext_cap_pwr_perm(struct perm_bits *perm)
1018 {
1019         if (alloc_perm_bits(perm, pci_ext_cap_length[PCI_EXT_CAP_ID_PWR]))
1020                 return -ENOMEM;
1021
1022         p_setd(perm, 0, ALL_VIRT, NO_WRITE);
1023
1024         /* Writing the data selector is OK, the info is still read-only */
1025         p_setb(perm, PCI_PWR_DATA, NO_VIRT, (u8)ALL_WRITE);
1026         return 0;
1027 }
1028
1029 /*
1030  * Initialize the shared permission tables
1031  */
1032 void vfio_pci_uninit_perm_bits(void)
1033 {
1034         free_perm_bits(&cap_perms[PCI_CAP_ID_BASIC]);
1035
1036         free_perm_bits(&cap_perms[PCI_CAP_ID_PM]);
1037         free_perm_bits(&cap_perms[PCI_CAP_ID_VPD]);
1038         free_perm_bits(&cap_perms[PCI_CAP_ID_PCIX]);
1039         free_perm_bits(&cap_perms[PCI_CAP_ID_EXP]);
1040         free_perm_bits(&cap_perms[PCI_CAP_ID_AF]);
1041
1042         free_perm_bits(&ecap_perms[PCI_EXT_CAP_ID_ERR]);
1043         free_perm_bits(&ecap_perms[PCI_EXT_CAP_ID_PWR]);
1044 }
1045
1046 int __init vfio_pci_init_perm_bits(void)
1047 {
1048         int ret;
1049
1050         /* Basic config space */
1051         ret = init_pci_cap_basic_perm(&cap_perms[PCI_CAP_ID_BASIC]);
1052
1053         /* Capabilities */
1054         ret |= init_pci_cap_pm_perm(&cap_perms[PCI_CAP_ID_PM]);
1055         ret |= init_pci_cap_vpd_perm(&cap_perms[PCI_CAP_ID_VPD]);
1056         ret |= init_pci_cap_pcix_perm(&cap_perms[PCI_CAP_ID_PCIX]);
1057         cap_perms[PCI_CAP_ID_VNDR].writefn = vfio_raw_config_write;
1058         ret |= init_pci_cap_exp_perm(&cap_perms[PCI_CAP_ID_EXP]);
1059         ret |= init_pci_cap_af_perm(&cap_perms[PCI_CAP_ID_AF]);
1060
1061         /* Extended capabilities */
1062         ret |= init_pci_ext_cap_err_perm(&ecap_perms[PCI_EXT_CAP_ID_ERR]);
1063         ret |= init_pci_ext_cap_pwr_perm(&ecap_perms[PCI_EXT_CAP_ID_PWR]);
1064         ecap_perms[PCI_EXT_CAP_ID_VNDR].writefn = vfio_raw_config_write;
1065
1066         if (ret)
1067                 vfio_pci_uninit_perm_bits();
1068
1069         return ret;
1070 }
1071
1072 static int vfio_find_cap_start(struct vfio_pci_device *vdev, int pos)
1073 {
1074         u8 cap;
1075         int base = (pos >= PCI_CFG_SPACE_SIZE) ? PCI_CFG_SPACE_SIZE :
1076                                                  PCI_STD_HEADER_SIZEOF;
1077         cap = vdev->pci_config_map[pos];
1078
1079         if (cap == PCI_CAP_ID_BASIC)
1080                 return 0;
1081
1082         /* XXX Can we have to abutting capabilities of the same type? */
1083         while (pos - 1 >= base && vdev->pci_config_map[pos - 1] == cap)
1084                 pos--;
1085
1086         return pos;
1087 }
1088
1089 static int vfio_msi_config_read(struct vfio_pci_device *vdev, int pos,
1090                                 int count, struct perm_bits *perm,
1091                                 int offset, __le32 *val)
1092 {
1093         /* Update max available queue size from msi_qmax */
1094         if (offset <= PCI_MSI_FLAGS && offset + count >= PCI_MSI_FLAGS) {
1095                 __le16 *flags;
1096                 int start;
1097
1098                 start = vfio_find_cap_start(vdev, pos);
1099
1100                 flags = (__le16 *)&vdev->vconfig[start];
1101
1102                 *flags &= cpu_to_le16(~PCI_MSI_FLAGS_QMASK);
1103                 *flags |= cpu_to_le16(vdev->msi_qmax << 1);
1104         }
1105
1106         return vfio_default_config_read(vdev, pos, count, perm, offset, val);
1107 }
1108
1109 static int vfio_msi_config_write(struct vfio_pci_device *vdev, int pos,
1110                                  int count, struct perm_bits *perm,
1111                                  int offset, __le32 val)
1112 {
1113         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
1114         if (count < 0)
1115                 return count;
1116
1117         /* Fixup and write configured queue size and enable to hardware */
1118         if (offset <= PCI_MSI_FLAGS && offset + count >= PCI_MSI_FLAGS) {
1119                 __le16 *pflags;
1120                 u16 flags;
1121                 int start, ret;
1122
1123                 start = vfio_find_cap_start(vdev, pos);
1124
1125                 pflags = (__le16 *)&vdev->vconfig[start + PCI_MSI_FLAGS];
1126
1127                 flags = le16_to_cpu(*pflags);
1128
1129                 /* MSI is enabled via ioctl */
1130                 if  (!is_msi(vdev))
1131                         flags &= ~PCI_MSI_FLAGS_ENABLE;
1132
1133                 /* Check queue size */
1134                 if ((flags & PCI_MSI_FLAGS_QSIZE) >> 4 > vdev->msi_qmax) {
1135                         flags &= ~PCI_MSI_FLAGS_QSIZE;
1136                         flags |= vdev->msi_qmax << 4;
1137                 }
1138
1139                 /* Write back to virt and to hardware */
1140                 *pflags = cpu_to_le16(flags);
1141                 ret = pci_user_write_config_word(vdev->pdev,
1142                                                  start + PCI_MSI_FLAGS,
1143                                                  flags);
1144                 if (ret)
1145                         return ret;
1146         }
1147
1148         return count;
1149 }
1150
1151 /*
1152  * MSI determination is per-device, so this routine gets used beyond
1153  * initialization time. Don't add __init
1154  */
1155 static int init_pci_cap_msi_perm(struct perm_bits *perm, int len, u16 flags)
1156 {
1157         if (alloc_perm_bits(perm, len))
1158                 return -ENOMEM;
1159
1160         perm->readfn = vfio_msi_config_read;
1161         perm->writefn = vfio_msi_config_write;
1162
1163         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
1164
1165         /*
1166          * The upper byte of the control register is reserved,
1167          * just setup the lower byte.
1168          */
1169         p_setb(perm, PCI_MSI_FLAGS, (u8)ALL_VIRT, (u8)ALL_WRITE);
1170         p_setd(perm, PCI_MSI_ADDRESS_LO, ALL_VIRT, ALL_WRITE);
1171         if (flags & PCI_MSI_FLAGS_64BIT) {
1172                 p_setd(perm, PCI_MSI_ADDRESS_HI, ALL_VIRT, ALL_WRITE);
1173                 p_setw(perm, PCI_MSI_DATA_64, (u16)ALL_VIRT, (u16)ALL_WRITE);
1174                 if (flags & PCI_MSI_FLAGS_MASKBIT) {
1175                         p_setd(perm, PCI_MSI_MASK_64, NO_VIRT, ALL_WRITE);
1176                         p_setd(perm, PCI_MSI_PENDING_64, NO_VIRT, ALL_WRITE);
1177                 }
1178         } else {
1179                 p_setw(perm, PCI_MSI_DATA_32, (u16)ALL_VIRT, (u16)ALL_WRITE);
1180                 if (flags & PCI_MSI_FLAGS_MASKBIT) {
1181                         p_setd(perm, PCI_MSI_MASK_32, NO_VIRT, ALL_WRITE);
1182                         p_setd(perm, PCI_MSI_PENDING_32, NO_VIRT, ALL_WRITE);
1183                 }
1184         }
1185         return 0;
1186 }
1187
1188 /* Determine MSI CAP field length; initialize msi_perms on 1st call per vdev */
1189 static int vfio_msi_cap_len(struct vfio_pci_device *vdev, u8 pos)
1190 {
1191         struct pci_dev *pdev = vdev->pdev;
1192         int len, ret;
1193         u16 flags;
1194
1195         ret = pci_read_config_word(pdev, pos + PCI_MSI_FLAGS, &flags);
1196         if (ret)
1197                 return pcibios_err_to_errno(ret);
1198
1199         len = 10; /* Minimum size */
1200         if (flags & PCI_MSI_FLAGS_64BIT)
1201                 len += 4;
1202         if (flags & PCI_MSI_FLAGS_MASKBIT)
1203                 len += 10;
1204
1205         if (vdev->msi_perm)
1206                 return len;
1207
1208         vdev->msi_perm = kmalloc(sizeof(struct perm_bits), GFP_KERNEL);
1209         if (!vdev->msi_perm)
1210                 return -ENOMEM;
1211
1212         ret = init_pci_cap_msi_perm(vdev->msi_perm, len, flags);
1213         if (ret) {
1214                 kfree(vdev->msi_perm);
1215                 return ret;
1216         }
1217
1218         return len;
1219 }
1220
1221 /* Determine extended capability length for VC (2 & 9) and MFVC */
1222 static int vfio_vc_cap_len(struct vfio_pci_device *vdev, u16 pos)
1223 {
1224         struct pci_dev *pdev = vdev->pdev;
1225         u32 tmp;
1226         int ret, evcc, phases, vc_arb;
1227         int len = PCI_CAP_VC_BASE_SIZEOF;
1228
1229         ret = pci_read_config_dword(pdev, pos + PCI_VC_PORT_CAP1, &tmp);
1230         if (ret)
1231                 return pcibios_err_to_errno(ret);
1232
1233         evcc = tmp & PCI_VC_CAP1_EVCC; /* extended vc count */
1234         ret = pci_read_config_dword(pdev, pos + PCI_VC_PORT_CAP2, &tmp);
1235         if (ret)
1236                 return pcibios_err_to_errno(ret);
1237
1238         if (tmp & PCI_VC_CAP2_128_PHASE)
1239                 phases = 128;
1240         else if (tmp & PCI_VC_CAP2_64_PHASE)
1241                 phases = 64;
1242         else if (tmp & PCI_VC_CAP2_32_PHASE)
1243                 phases = 32;
1244         else
1245                 phases = 0;
1246
1247         vc_arb = phases * 4;
1248
1249         /*
1250          * Port arbitration tables are root & switch only;
1251          * function arbitration tables are function 0 only.
1252          * In either case, we'll never let user write them so
1253          * we don't care how big they are
1254          */
1255         len += (1 + evcc) * PCI_CAP_VC_PER_VC_SIZEOF;
1256         if (vc_arb) {
1257                 len = round_up(len, 16);
1258                 len += vc_arb / 8;
1259         }
1260         return len;
1261 }
1262
1263 static int vfio_cap_len(struct vfio_pci_device *vdev, u8 cap, u8 pos)
1264 {
1265         struct pci_dev *pdev = vdev->pdev;
1266         u32 dword;
1267         u16 word;
1268         u8 byte;
1269         int ret;
1270
1271         switch (cap) {
1272         case PCI_CAP_ID_MSI:
1273                 return vfio_msi_cap_len(vdev, pos);
1274         case PCI_CAP_ID_PCIX:
1275                 ret = pci_read_config_word(pdev, pos + PCI_X_CMD, &word);
1276                 if (ret)
1277                         return pcibios_err_to_errno(ret);
1278
1279                 if (PCI_X_CMD_VERSION(word)) {
1280                         if (pdev->cfg_size > PCI_CFG_SPACE_SIZE) {
1281                                 /* Test for extended capabilities */
1282                                 pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE,
1283                                                       &dword);
1284                                 vdev->extended_caps = (dword != 0);
1285                         }
1286                         return PCI_CAP_PCIX_SIZEOF_V2;
1287                 } else
1288                         return PCI_CAP_PCIX_SIZEOF_V0;
1289         case PCI_CAP_ID_VNDR:
1290                 /* length follows next field */
1291                 ret = pci_read_config_byte(pdev, pos + PCI_CAP_FLAGS, &byte);
1292                 if (ret)
1293                         return pcibios_err_to_errno(ret);
1294
1295                 return byte;
1296         case PCI_CAP_ID_EXP:
1297                 if (pdev->cfg_size > PCI_CFG_SPACE_SIZE) {
1298                         /* Test for extended capabilities */
1299                         pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE, &dword);
1300                         vdev->extended_caps = (dword != 0);
1301                 }
1302
1303                 /* length based on version and type */
1304                 if ((pcie_caps_reg(pdev) & PCI_EXP_FLAGS_VERS) == 1) {
1305                         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_RC_END)
1306                                 return 0xc; /* "All Devices" only, no link */
1307                         return PCI_CAP_EXP_ENDPOINT_SIZEOF_V1;
1308                 } else {
1309                         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_RC_END)
1310                                 return 0x2c; /* No link */
1311                         return PCI_CAP_EXP_ENDPOINT_SIZEOF_V2;
1312                 }
1313         case PCI_CAP_ID_HT:
1314                 ret = pci_read_config_byte(pdev, pos + 3, &byte);
1315                 if (ret)
1316                         return pcibios_err_to_errno(ret);
1317
1318                 return (byte & HT_3BIT_CAP_MASK) ?
1319                         HT_CAP_SIZEOF_SHORT : HT_CAP_SIZEOF_LONG;
1320         case PCI_CAP_ID_SATA:
1321                 ret = pci_read_config_byte(pdev, pos + PCI_SATA_REGS, &byte);
1322                 if (ret)
1323                         return pcibios_err_to_errno(ret);
1324
1325                 byte &= PCI_SATA_REGS_MASK;
1326                 if (byte == PCI_SATA_REGS_INLINE)
1327                         return PCI_SATA_SIZEOF_LONG;
1328                 else
1329                         return PCI_SATA_SIZEOF_SHORT;
1330         default:
1331                 pr_warn("%s: %s unknown length for pci cap 0x%x@0x%x\n",
1332                         dev_name(&pdev->dev), __func__, cap, pos);
1333         }
1334
1335         return 0;
1336 }
1337
1338 static int vfio_ext_cap_len(struct vfio_pci_device *vdev, u16 ecap, u16 epos)
1339 {
1340         struct pci_dev *pdev = vdev->pdev;
1341         u8 byte;
1342         u32 dword;
1343         int ret;
1344
1345         switch (ecap) {
1346         case PCI_EXT_CAP_ID_VNDR:
1347                 ret = pci_read_config_dword(pdev, epos + PCI_VSEC_HDR, &dword);
1348                 if (ret)
1349                         return pcibios_err_to_errno(ret);
1350
1351                 return dword >> PCI_VSEC_HDR_LEN_SHIFT;
1352         case PCI_EXT_CAP_ID_VC:
1353         case PCI_EXT_CAP_ID_VC9:
1354         case PCI_EXT_CAP_ID_MFVC:
1355                 return vfio_vc_cap_len(vdev, epos);
1356         case PCI_EXT_CAP_ID_ACS:
1357                 ret = pci_read_config_byte(pdev, epos + PCI_ACS_CAP, &byte);
1358                 if (ret)
1359                         return pcibios_err_to_errno(ret);
1360
1361                 if (byte & PCI_ACS_EC) {
1362                         int bits;
1363
1364                         ret = pci_read_config_byte(pdev,
1365                                                    epos + PCI_ACS_EGRESS_BITS,
1366                                                    &byte);
1367                         if (ret)
1368                                 return pcibios_err_to_errno(ret);
1369
1370                         bits = byte ? round_up(byte, 32) : 256;
1371                         return 8 + (bits / 8);
1372                 }
1373                 return 8;
1374
1375         case PCI_EXT_CAP_ID_REBAR:
1376                 ret = pci_read_config_byte(pdev, epos + PCI_REBAR_CTRL, &byte);
1377                 if (ret)
1378                         return pcibios_err_to_errno(ret);
1379
1380                 byte &= PCI_REBAR_CTRL_NBAR_MASK;
1381                 byte >>= PCI_REBAR_CTRL_NBAR_SHIFT;
1382
1383                 return 4 + (byte * 8);
1384         case PCI_EXT_CAP_ID_DPA:
1385                 ret = pci_read_config_byte(pdev, epos + PCI_DPA_CAP, &byte);
1386                 if (ret)
1387                         return pcibios_err_to_errno(ret);
1388
1389                 byte &= PCI_DPA_CAP_SUBSTATE_MASK;
1390                 return PCI_DPA_BASE_SIZEOF + byte + 1;
1391         case PCI_EXT_CAP_ID_TPH:
1392                 ret = pci_read_config_dword(pdev, epos + PCI_TPH_CAP, &dword);
1393                 if (ret)
1394                         return pcibios_err_to_errno(ret);
1395
1396                 if ((dword & PCI_TPH_CAP_LOC_MASK) == PCI_TPH_LOC_CAP) {
1397                         int sts;
1398
1399                         sts = dword & PCI_TPH_CAP_ST_MASK;
1400                         sts >>= PCI_TPH_CAP_ST_SHIFT;
1401                         return PCI_TPH_BASE_SIZEOF + (sts * 2) + 2;
1402                 }
1403                 return PCI_TPH_BASE_SIZEOF;
1404         default:
1405                 pr_warn("%s: %s unknown length for pci ecap 0x%x@0x%x\n",
1406                         dev_name(&pdev->dev), __func__, ecap, epos);
1407         }
1408
1409         return 0;
1410 }
1411
1412 static int vfio_fill_vconfig_bytes(struct vfio_pci_device *vdev,
1413                                    int offset, int size)
1414 {
1415         struct pci_dev *pdev = vdev->pdev;
1416         int ret = 0;
1417
1418         /*
1419          * We try to read physical config space in the largest chunks
1420          * we can, assuming that all of the fields support dword access.
1421          * pci_save_state() makes this same assumption and seems to do ok.
1422          */
1423         while (size) {
1424                 int filled;
1425
1426                 if (size >= 4 && !(offset % 4)) {
1427                         __le32 *dwordp = (__le32 *)&vdev->vconfig[offset];
1428                         u32 dword;
1429
1430                         ret = pci_read_config_dword(pdev, offset, &dword);
1431                         if (ret)
1432                                 return ret;
1433                         *dwordp = cpu_to_le32(dword);
1434                         filled = 4;
1435                 } else if (size >= 2 && !(offset % 2)) {
1436                         __le16 *wordp = (__le16 *)&vdev->vconfig[offset];
1437                         u16 word;
1438
1439                         ret = pci_read_config_word(pdev, offset, &word);
1440                         if (ret)
1441                                 return ret;
1442                         *wordp = cpu_to_le16(word);
1443                         filled = 2;
1444                 } else {
1445                         u8 *byte = &vdev->vconfig[offset];
1446                         ret = pci_read_config_byte(pdev, offset, byte);
1447                         if (ret)
1448                                 return ret;
1449                         filled = 1;
1450                 }
1451
1452                 offset += filled;
1453                 size -= filled;
1454         }
1455
1456         return ret;
1457 }
1458
1459 static int vfio_cap_init(struct vfio_pci_device *vdev)
1460 {
1461         struct pci_dev *pdev = vdev->pdev;
1462         u8 *map = vdev->pci_config_map;
1463         u16 status;
1464         u8 pos, *prev, cap;
1465         int loops, ret, caps = 0;
1466
1467         /* Any capabilities? */
1468         ret = pci_read_config_word(pdev, PCI_STATUS, &status);
1469         if (ret)
1470                 return ret;
1471
1472         if (!(status & PCI_STATUS_CAP_LIST))
1473                 return 0; /* Done */
1474
1475         ret = pci_read_config_byte(pdev, PCI_CAPABILITY_LIST, &pos);
1476         if (ret)
1477                 return ret;
1478
1479         /* Mark the previous position in case we want to skip a capability */
1480         prev = &vdev->vconfig[PCI_CAPABILITY_LIST];
1481
1482         /* We can bound our loop, capabilities are dword aligned */
1483         loops = (PCI_CFG_SPACE_SIZE - PCI_STD_HEADER_SIZEOF) / PCI_CAP_SIZEOF;
1484         while (pos && loops--) {
1485                 u8 next;
1486                 int i, len = 0;
1487
1488                 ret = pci_read_config_byte(pdev, pos, &cap);
1489                 if (ret)
1490                         return ret;
1491
1492                 ret = pci_read_config_byte(pdev,
1493                                            pos + PCI_CAP_LIST_NEXT, &next);
1494                 if (ret)
1495                         return ret;
1496
1497                 /*
1498                  * ID 0 is a NULL capability, conflicting with our fake
1499                  * PCI_CAP_ID_BASIC.  As it has no content, consider it
1500                  * hidden for now.
1501                  */
1502                 if (cap && cap <= PCI_CAP_ID_MAX) {
1503                         len = pci_cap_length[cap];
1504                         if (len == 0xFF) { /* Variable length */
1505                                 len = vfio_cap_len(vdev, cap, pos);
1506                                 if (len < 0)
1507                                         return len;
1508                         }
1509                 }
1510
1511                 if (!len) {
1512                         pr_info("%s: %s hiding cap 0x%x\n",
1513                                 __func__, dev_name(&pdev->dev), cap);
1514                         *prev = next;
1515                         pos = next;
1516                         continue;
1517                 }
1518
1519                 /* Sanity check, do we overlap other capabilities? */
1520                 for (i = 0; i < len; i++) {
1521                         if (likely(map[pos + i] == PCI_CAP_ID_INVALID))
1522                                 continue;
1523
1524                         pr_warn("%s: %s pci config conflict @0x%x, was cap 0x%x now cap 0x%x\n",
1525                                 __func__, dev_name(&pdev->dev),
1526                                 pos + i, map[pos + i], cap);
1527                 }
1528
1529                 BUILD_BUG_ON(PCI_CAP_ID_MAX >= PCI_CAP_ID_INVALID_VIRT);
1530
1531                 memset(map + pos, cap, len);
1532                 ret = vfio_fill_vconfig_bytes(vdev, pos, len);
1533                 if (ret)
1534                         return ret;
1535
1536                 prev = &vdev->vconfig[pos + PCI_CAP_LIST_NEXT];
1537                 pos = next;
1538                 caps++;
1539         }
1540
1541         /* If we didn't fill any capabilities, clear the status flag */
1542         if (!caps) {
1543                 __le16 *vstatus = (__le16 *)&vdev->vconfig[PCI_STATUS];
1544                 *vstatus &= ~cpu_to_le16(PCI_STATUS_CAP_LIST);
1545         }
1546
1547         return 0;
1548 }
1549
1550 static int vfio_ecap_init(struct vfio_pci_device *vdev)
1551 {
1552         struct pci_dev *pdev = vdev->pdev;
1553         u8 *map = vdev->pci_config_map;
1554         u16 epos;
1555         __le32 *prev = NULL;
1556         int loops, ret, ecaps = 0;
1557
1558         if (!vdev->extended_caps)
1559                 return 0;
1560
1561         epos = PCI_CFG_SPACE_SIZE;
1562
1563         loops = (pdev->cfg_size - PCI_CFG_SPACE_SIZE) / PCI_CAP_SIZEOF;
1564
1565         while (loops-- && epos >= PCI_CFG_SPACE_SIZE) {
1566                 u32 header;
1567                 u16 ecap;
1568                 int i, len = 0;
1569                 bool hidden = false;
1570
1571                 ret = pci_read_config_dword(pdev, epos, &header);
1572                 if (ret)
1573                         return ret;
1574
1575                 ecap = PCI_EXT_CAP_ID(header);
1576
1577                 if (ecap <= PCI_EXT_CAP_ID_MAX) {
1578                         len = pci_ext_cap_length[ecap];
1579                         if (len == 0xFF) {
1580                                 len = vfio_ext_cap_len(vdev, ecap, epos);
1581                                 if (len < 0)
1582                                         return len;
1583                         }
1584                 }
1585
1586                 if (!len) {
1587                         pr_info("%s: %s hiding ecap 0x%x@0x%x\n",
1588                                 __func__, dev_name(&pdev->dev), ecap, epos);
1589
1590                         /* If not the first in the chain, we can skip over it */
1591                         if (prev) {
1592                                 u32 val = epos = PCI_EXT_CAP_NEXT(header);
1593                                 *prev &= cpu_to_le32(~(0xffcU << 20));
1594                                 *prev |= cpu_to_le32(val << 20);
1595                                 continue;
1596                         }
1597
1598                         /*
1599                          * Otherwise, fill in a placeholder, the direct
1600                          * readfn will virtualize this automatically
1601                          */
1602                         len = PCI_CAP_SIZEOF;
1603                         hidden = true;
1604                 }
1605
1606                 for (i = 0; i < len; i++) {
1607                         if (likely(map[epos + i] == PCI_CAP_ID_INVALID))
1608                                 continue;
1609
1610                         pr_warn("%s: %s pci config conflict @0x%x, was ecap 0x%x now ecap 0x%x\n",
1611                                 __func__, dev_name(&pdev->dev),
1612                                 epos + i, map[epos + i], ecap);
1613                 }
1614
1615                 /*
1616                  * Even though ecap is 2 bytes, we're currently a long way
1617                  * from exceeding 1 byte capabilities.  If we ever make it
1618                  * up to 0xFE we'll need to up this to a two-byte, byte map.
1619                  */
1620                 BUILD_BUG_ON(PCI_EXT_CAP_ID_MAX >= PCI_CAP_ID_INVALID_VIRT);
1621
1622                 memset(map + epos, ecap, len);
1623                 ret = vfio_fill_vconfig_bytes(vdev, epos, len);
1624                 if (ret)
1625                         return ret;
1626
1627                 /*
1628                  * If we're just using this capability to anchor the list,
1629                  * hide the real ID.  Only count real ecaps.  XXX PCI spec
1630                  * indicates to use cap id = 0, version = 0, next = 0 if
1631                  * ecaps are absent, hope users check all the way to next.
1632                  */
1633                 if (hidden)
1634                         *(__le32 *)&vdev->vconfig[epos] &=
1635                                 cpu_to_le32((0xffcU << 20));
1636                 else
1637                         ecaps++;
1638
1639                 prev = (__le32 *)&vdev->vconfig[epos];
1640                 epos = PCI_EXT_CAP_NEXT(header);
1641         }
1642
1643         if (!ecaps)
1644                 *(u32 *)&vdev->vconfig[PCI_CFG_SPACE_SIZE] = 0;
1645
1646         return 0;
1647 }
1648
1649 /*
1650  * Nag about hardware bugs, hopefully to have vendors fix them, but at least
1651  * to collect a list of dependencies for the VF INTx pin quirk below.
1652  */
1653 static const struct pci_device_id known_bogus_vf_intx_pin[] = {
1654         { PCI_DEVICE(PCI_VENDOR_ID_INTEL, 0x270c) },
1655         {}
1656 };
1657
1658 /*
1659  * For each device we allocate a pci_config_map that indicates the
1660  * capability occupying each dword and thus the struct perm_bits we
1661  * use for read and write.  We also allocate a virtualized config
1662  * space which tracks reads and writes to bits that we emulate for
1663  * the user.  Initial values filled from device.
1664  *
1665  * Using shared struct perm_bits between all vfio-pci devices saves
1666  * us from allocating cfg_size buffers for virt and write for every
1667  * device.  We could remove vconfig and allocate individual buffers
1668  * for each area requiring emulated bits, but the array of pointers
1669  * would be comparable in size (at least for standard config space).
1670  */
1671 int vfio_config_init(struct vfio_pci_device *vdev)
1672 {
1673         struct pci_dev *pdev = vdev->pdev;
1674         u8 *map, *vconfig;
1675         int ret;
1676
1677         /*
1678          * Config space, caps and ecaps are all dword aligned, so we could
1679          * use one byte per dword to record the type.  However, there are
1680          * no requiremenst on the length of a capability, so the gap between
1681          * capabilities needs byte granularity.
1682          */
1683         map = kmalloc(pdev->cfg_size, GFP_KERNEL);
1684         if (!map)
1685                 return -ENOMEM;
1686
1687         vconfig = kmalloc(pdev->cfg_size, GFP_KERNEL);
1688         if (!vconfig) {
1689                 kfree(map);
1690                 return -ENOMEM;
1691         }
1692
1693         vdev->pci_config_map = map;
1694         vdev->vconfig = vconfig;
1695
1696         memset(map, PCI_CAP_ID_BASIC, PCI_STD_HEADER_SIZEOF);
1697         memset(map + PCI_STD_HEADER_SIZEOF, PCI_CAP_ID_INVALID,
1698                pdev->cfg_size - PCI_STD_HEADER_SIZEOF);
1699
1700         ret = vfio_fill_vconfig_bytes(vdev, 0, PCI_STD_HEADER_SIZEOF);
1701         if (ret)
1702                 goto out;
1703
1704         vdev->bardirty = true;
1705
1706         /*
1707          * XXX can we just pci_load_saved_state/pci_restore_state?
1708          * may need to rebuild vconfig after that
1709          */
1710
1711         /* For restore after reset */
1712         vdev->rbar[0] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_0]);
1713         vdev->rbar[1] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_1]);
1714         vdev->rbar[2] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_2]);
1715         vdev->rbar[3] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_3]);
1716         vdev->rbar[4] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_4]);
1717         vdev->rbar[5] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_5]);
1718         vdev->rbar[6] = le32_to_cpu(*(__le32 *)&vconfig[PCI_ROM_ADDRESS]);
1719
1720         if (pdev->is_virtfn) {
1721                 *(__le16 *)&vconfig[PCI_VENDOR_ID] = cpu_to_le16(pdev->vendor);
1722                 *(__le16 *)&vconfig[PCI_DEVICE_ID] = cpu_to_le16(pdev->device);
1723
1724                 /*
1725                  * Per SR-IOV spec rev 1.1, 3.4.1.18 the interrupt pin register
1726                  * does not apply to VFs and VFs must implement this register
1727                  * as read-only with value zero.  Userspace is not readily able
1728                  * to identify whether a device is a VF and thus that the pin
1729                  * definition on the device is bogus should it violate this
1730                  * requirement.  We already virtualize the pin register for
1731                  * other purposes, so we simply need to replace the bogus value
1732                  * and consider VFs when we determine INTx IRQ count.
1733                  */
1734                 if (vconfig[PCI_INTERRUPT_PIN] &&
1735                     !pci_match_id(known_bogus_vf_intx_pin, pdev))
1736                         pci_warn(pdev,
1737                                  "Hardware bug: VF reports bogus INTx pin %d\n",
1738                                  vconfig[PCI_INTERRUPT_PIN]);
1739
1740                 vconfig[PCI_INTERRUPT_PIN] = 0; /* Gratuitous for good VFs */
1741
1742                 /*
1743                  * VFs do no implement the memory enable bit of the COMMAND
1744                  * register therefore we'll not have it set in our initial
1745                  * copy of config space after pci_enable_device().  For
1746                  * consistency with PFs, set the virtual enable bit here.
1747                  */
1748                 *(__le16 *)&vconfig[PCI_COMMAND] |=
1749                                         cpu_to_le16(PCI_COMMAND_MEMORY);
1750         }
1751
1752         if (!IS_ENABLED(CONFIG_VFIO_PCI_INTX) || vdev->nointx)
1753                 vconfig[PCI_INTERRUPT_PIN] = 0;
1754
1755         ret = vfio_cap_init(vdev);
1756         if (ret)
1757                 goto out;
1758
1759         ret = vfio_ecap_init(vdev);
1760         if (ret)
1761                 goto out;
1762
1763         return 0;
1764
1765 out:
1766         kfree(map);
1767         vdev->pci_config_map = NULL;
1768         kfree(vconfig);
1769         vdev->vconfig = NULL;
1770         return pcibios_err_to_errno(ret);
1771 }
1772
1773 void vfio_config_free(struct vfio_pci_device *vdev)
1774 {
1775         kfree(vdev->vconfig);
1776         vdev->vconfig = NULL;
1777         kfree(vdev->pci_config_map);
1778         vdev->pci_config_map = NULL;
1779         if (vdev->msi_perm) {
1780                 free_perm_bits(vdev->msi_perm);
1781                 kfree(vdev->msi_perm);
1782                 vdev->msi_perm = NULL;
1783         }
1784 }
1785
1786 /*
1787  * Find the remaining number of bytes in a dword that match the given
1788  * position.  Stop at either the end of the capability or the dword boundary.
1789  */
1790 static size_t vfio_pci_cap_remaining_dword(struct vfio_pci_device *vdev,
1791                                            loff_t pos)
1792 {
1793         u8 cap = vdev->pci_config_map[pos];
1794         size_t i;
1795
1796         for (i = 1; (pos + i) % 4 && vdev->pci_config_map[pos + i] == cap; i++)
1797                 /* nop */;
1798
1799         return i;
1800 }
1801
1802 static ssize_t vfio_config_do_rw(struct vfio_pci_device *vdev, char __user *buf,
1803                                  size_t count, loff_t *ppos, bool iswrite)
1804 {
1805         struct pci_dev *pdev = vdev->pdev;
1806         struct perm_bits *perm;
1807         __le32 val = 0;
1808         int cap_start = 0, offset;
1809         u8 cap_id;
1810         ssize_t ret;
1811
1812         if (*ppos < 0 || *ppos >= pdev->cfg_size ||
1813             *ppos + count > pdev->cfg_size)
1814                 return -EFAULT;
1815
1816         /*
1817          * Chop accesses into aligned chunks containing no more than a
1818          * single capability.  Caller increments to the next chunk.
1819          */
1820         count = min(count, vfio_pci_cap_remaining_dword(vdev, *ppos));
1821         if (count >= 4 && !(*ppos % 4))
1822                 count = 4;
1823         else if (count >= 2 && !(*ppos % 2))
1824                 count = 2;
1825         else
1826                 count = 1;
1827
1828         ret = count;
1829
1830         cap_id = vdev->pci_config_map[*ppos];
1831
1832         if (cap_id == PCI_CAP_ID_INVALID) {
1833                 perm = &unassigned_perms;
1834                 cap_start = *ppos;
1835         } else if (cap_id == PCI_CAP_ID_INVALID_VIRT) {
1836                 perm = &virt_perms;
1837                 cap_start = *ppos;
1838         } else {
1839                 if (*ppos >= PCI_CFG_SPACE_SIZE) {
1840                         WARN_ON(cap_id > PCI_EXT_CAP_ID_MAX);
1841
1842                         perm = &ecap_perms[cap_id];
1843                         cap_start = vfio_find_cap_start(vdev, *ppos);
1844                 } else {
1845                         WARN_ON(cap_id > PCI_CAP_ID_MAX);
1846
1847                         perm = &cap_perms[cap_id];
1848
1849                         if (cap_id == PCI_CAP_ID_MSI)
1850                                 perm = vdev->msi_perm;
1851
1852                         if (cap_id > PCI_CAP_ID_BASIC)
1853                                 cap_start = vfio_find_cap_start(vdev, *ppos);
1854                 }
1855         }
1856
1857         WARN_ON(!cap_start && cap_id != PCI_CAP_ID_BASIC);
1858         WARN_ON(cap_start > *ppos);
1859
1860         offset = *ppos - cap_start;
1861
1862         if (iswrite) {
1863                 if (!perm->writefn)
1864                         return ret;
1865
1866                 if (copy_from_user(&val, buf, count))
1867                         return -EFAULT;
1868
1869                 ret = perm->writefn(vdev, *ppos, count, perm, offset, val);
1870         } else {
1871                 if (perm->readfn) {
1872                         ret = perm->readfn(vdev, *ppos, count,
1873                                            perm, offset, &val);
1874                         if (ret < 0)
1875                                 return ret;
1876                 }
1877
1878                 if (copy_to_user(buf, &val, count))
1879                         return -EFAULT;
1880         }
1881
1882         return ret;
1883 }
1884
1885 ssize_t vfio_pci_config_rw(struct vfio_pci_device *vdev, char __user *buf,
1886                            size_t count, loff_t *ppos, bool iswrite)
1887 {
1888         size_t done = 0;
1889         int ret = 0;
1890         loff_t pos = *ppos;
1891
1892         pos &= VFIO_PCI_OFFSET_MASK;
1893
1894         while (count) {
1895                 ret = vfio_config_do_rw(vdev, buf, count, &pos, iswrite);
1896                 if (ret < 0)
1897                         return ret;
1898
1899                 count -= ret;
1900                 done += ret;
1901                 buf += ret;
1902                 pos += ret;
1903         }
1904
1905         *ppos += done;
1906
1907         return done;
1908 }