sound/soc/codecs/nau8824.c

   1 /*
   2  * NAU88L24 ALSA SoC audio driver
   3  *
   4  * Copyright 2016 Nuvoton Technology Corp.
   5  * Author: John Hsu <KCHSU0@nuvoton.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/delay.h>
  14 #include <linux/dmi.h>
  15 #include <linux/init.h>
  16 #include <linux/i2c.h>
  17 #include <linux/regmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/clk.h>
  20 #include <linux/acpi.h>
  21 #include <linux/math64.h>
  22 #include <linux/semaphore.h>
  23
  24 #include <sound/initval.h>
  25 #include <sound/tlv.h>
  26 #include <sound/core.h>
  27 #include <sound/pcm.h>
  28 #include <sound/pcm_params.h>
  29 #include <sound/soc.h>
  30 #include <sound/jack.h>
  31
  32 #include "nau8824.h"
  33
  34 #define NAU8824_JD_ACTIVE_HIGH                  BIT(0)
  35
  36 static int nau8824_quirk;
  37 static int quirk_override = -1;
  38 module_param_named(quirk, quirk_override, uint, 0444);
  39 MODULE_PARM_DESC(quirk, "Board-specific quirk override");
  40
  41 static int nau8824_config_sysclk(struct nau8824 *nau8824,
  42         int clk_id, unsigned int freq);
  43 static bool nau8824_is_jack_inserted(struct nau8824 *nau8824);
  44
  45 /* the ADC threshold of headset */
  46 #define DMIC_CLK 3072000
  47
  48 /* the ADC threshold of headset */
  49 #define HEADSET_SARADC_THD 0x80
  50
  51 /* the parameter threshold of FLL */
  52 #define NAU_FREF_MAX 13500000
  53 #define NAU_FVCO_MAX 100000000
  54 #define NAU_FVCO_MIN 90000000
  55
  56 /* scaling for mclk from sysclk_src output */
  57 static const struct nau8824_fll_attr mclk_src_scaling[] = {
  58         { 1, 0x0 },
  59         { 2, 0x2 },
  60         { 4, 0x3 },
  61         { 8, 0x4 },
  62         { 16, 0x5 },
  63         { 32, 0x6 },
  64         { 3, 0x7 },
  65         { 6, 0xa },
  66         { 12, 0xb },
  67         { 24, 0xc },
  68 };
  69
  70 /* ratio for input clk freq */
  71 static const struct nau8824_fll_attr fll_ratio[] = {
  72         { 512000, 0x01 },
  73         { 256000, 0x02 },
  74         { 128000, 0x04 },
  75         { 64000, 0x08 },
  76         { 32000, 0x10 },
  77         { 8000, 0x20 },
  78         { 4000, 0x40 },
  79 };
  80
  81 static const struct nau8824_fll_attr fll_pre_scalar[] = {
  82         { 1, 0x0 },
  83         { 2, 0x1 },
  84         { 4, 0x2 },
  85         { 8, 0x3 },
  86 };
  87
  88 /* the maximum frequency of CLK_ADC and CLK_DAC */
  89 #define CLK_DA_AD_MAX 6144000
  90
  91 /* over sampling rate */
  92 static const struct nau8824_osr_attr osr_dac_sel[] = {
  93         { 64, 2 },      /* OSR 64, SRC 1/4 */
  94         { 256, 0 },     /* OSR 256, SRC 1 */
  95         { 128, 1 },     /* OSR 128, SRC 1/2 */
  96         { 0, 0 },
  97         { 32, 3 },      /* OSR 32, SRC 1/8 */
  98 };
  99
 100 static const struct nau8824_osr_attr osr_adc_sel[] = {
 101         { 32, 3 },      /* OSR 32, SRC 1/8 */
 102         { 64, 2 },      /* OSR 64, SRC 1/4 */
 103         { 128, 1 },     /* OSR 128, SRC 1/2 */
 104         { 256, 0 },     /* OSR 256, SRC 1 */
 105 };
 106
 107 static const struct reg_default nau8824_reg_defaults[] = {
 108         { NAU8824_REG_ENA_CTRL, 0x0000 },
 109         { NAU8824_REG_CLK_GATING_ENA, 0x0000 },
 110         { NAU8824_REG_CLK_DIVIDER, 0x0000 },
 111         { NAU8824_REG_FLL1, 0x0000 },
 112         { NAU8824_REG_FLL2, 0x3126 },
 113         { NAU8824_REG_FLL3, 0x0008 },
 114         { NAU8824_REG_FLL4, 0x0010 },
 115         { NAU8824_REG_FLL5, 0xC000 },
 116         { NAU8824_REG_FLL6, 0x6000 },
 117         { NAU8824_REG_FLL_VCO_RSV, 0xF13C },
 118         { NAU8824_REG_JACK_DET_CTRL, 0x0000 },
 119         { NAU8824_REG_INTERRUPT_SETTING_1, 0x0000 },
 120         { NAU8824_REG_IRQ, 0x0000 },
 121         { NAU8824_REG_CLEAR_INT_REG, 0x0000 },
 122         { NAU8824_REG_INTERRUPT_SETTING, 0x1000 },
 123         { NAU8824_REG_SAR_ADC, 0x0015 },
 124         { NAU8824_REG_VDET_COEFFICIENT, 0x0110 },
 125         { NAU8824_REG_VDET_THRESHOLD_1, 0x0000 },
 126         { NAU8824_REG_VDET_THRESHOLD_2, 0x0000 },
 127         { NAU8824_REG_VDET_THRESHOLD_3, 0x0000 },
 128         { NAU8824_REG_VDET_THRESHOLD_4, 0x0000 },
 129         { NAU8824_REG_GPIO_SEL, 0x0000 },
 130         { NAU8824_REG_PORT0_I2S_PCM_CTRL_1, 0x000B },
 131         { NAU8824_REG_PORT0_I2S_PCM_CTRL_2, 0x0010 },
 132         { NAU8824_REG_PORT0_LEFT_TIME_SLOT, 0x0000 },
 133         { NAU8824_REG_PORT0_RIGHT_TIME_SLOT, 0x0000 },
 134         { NAU8824_REG_TDM_CTRL, 0x0000 },
 135         { NAU8824_REG_ADC_HPF_FILTER, 0x0000 },
 136         { NAU8824_REG_ADC_FILTER_CTRL, 0x0002 },
 137         { NAU8824_REG_DAC_FILTER_CTRL_1, 0x0000 },
 138         { NAU8824_REG_DAC_FILTER_CTRL_2, 0x0000 },
 139         { NAU8824_REG_NOTCH_FILTER_1, 0x0000 },
 140         { NAU8824_REG_NOTCH_FILTER_2, 0x0000 },
 141         { NAU8824_REG_EQ1_LOW, 0x112C },
 142         { NAU8824_REG_EQ2_EQ3, 0x2C2C },
 143         { NAU8824_REG_EQ4_EQ5, 0x2C2C },
 144         { NAU8824_REG_ADC_CH0_DGAIN_CTRL, 0x0100 },
 145         { NAU8824_REG_ADC_CH1_DGAIN_CTRL, 0x0100 },
 146         { NAU8824_REG_ADC_CH2_DGAIN_CTRL, 0x0100 },
 147         { NAU8824_REG_ADC_CH3_DGAIN_CTRL, 0x0100 },
 148         { NAU8824_REG_DAC_MUTE_CTRL, 0x0000 },
 149         { NAU8824_REG_DAC_CH0_DGAIN_CTRL, 0x0100 },
 150         { NAU8824_REG_DAC_CH1_DGAIN_CTRL, 0x0100 },
 151         { NAU8824_REG_ADC_TO_DAC_ST, 0x0000 },
 152         { NAU8824_REG_DRC_KNEE_IP12_ADC_CH01, 0x1486 },
 153         { NAU8824_REG_DRC_KNEE_IP34_ADC_CH01, 0x0F12 },
 154         { NAU8824_REG_DRC_SLOPE_ADC_CH01, 0x25FF },
 155         { NAU8824_REG_DRC_ATKDCY_ADC_CH01, 0x3457 },
 156         { NAU8824_REG_DRC_KNEE_IP12_ADC_CH23, 0x1486 },
 157         { NAU8824_REG_DRC_KNEE_IP34_ADC_CH23, 0x0F12 },
 158         { NAU8824_REG_DRC_SLOPE_ADC_CH23, 0x25FF },
 159         { NAU8824_REG_DRC_ATKDCY_ADC_CH23, 0x3457 },
 160         { NAU8824_REG_DRC_GAINL_ADC0, 0x0200 },
 161         { NAU8824_REG_DRC_GAINL_ADC1, 0x0200 },
 162         { NAU8824_REG_DRC_GAINL_ADC2, 0x0200 },
 163         { NAU8824_REG_DRC_GAINL_ADC3, 0x0200 },
 164         { NAU8824_REG_DRC_KNEE_IP12_DAC, 0x1486 },
 165         { NAU8824_REG_DRC_KNEE_IP34_DAC, 0x0F12 },
 166         { NAU8824_REG_DRC_SLOPE_DAC, 0x25F9 },
 167         { NAU8824_REG_DRC_ATKDCY_DAC, 0x3457 },
 168         { NAU8824_REG_DRC_GAIN_DAC_CH0, 0x0200 },
 169         { NAU8824_REG_DRC_GAIN_DAC_CH1, 0x0200 },
 170         { NAU8824_REG_MODE, 0x0000 },
 171         { NAU8824_REG_MODE1, 0x0000 },
 172         { NAU8824_REG_MODE2, 0x0000 },
 173         { NAU8824_REG_CLASSG, 0x0000 },
 174         { NAU8824_REG_OTP_EFUSE, 0x0000 },
 175         { NAU8824_REG_OTPDOUT_1, 0x0000 },
 176         { NAU8824_REG_OTPDOUT_2, 0x0000 },
 177         { NAU8824_REG_MISC_CTRL, 0x0000 },
 178         { NAU8824_REG_I2C_TIMEOUT, 0xEFFF },
 179         { NAU8824_REG_TEST_MODE, 0x0000 },
 180         { NAU8824_REG_I2C_DEVICE_ID, 0x1AF1 },
 181         { NAU8824_REG_SAR_ADC_DATA_OUT, 0x00FF },
 182         { NAU8824_REG_BIAS_ADJ, 0x0000 },
 183         { NAU8824_REG_PGA_GAIN, 0x0000 },
 184         { NAU8824_REG_TRIM_SETTINGS, 0x0000 },
 185         { NAU8824_REG_ANALOG_CONTROL_1, 0x0000 },
 186         { NAU8824_REG_ANALOG_CONTROL_2, 0x0000 },
 187         { NAU8824_REG_ENABLE_LO, 0x0000 },
 188         { NAU8824_REG_GAIN_LO, 0x0000 },
 189         { NAU8824_REG_CLASSD_GAIN_1, 0x0000 },
 190         { NAU8824_REG_CLASSD_GAIN_2, 0x0000 },
 191         { NAU8824_REG_ANALOG_ADC_1, 0x0011 },
 192         { NAU8824_REG_ANALOG_ADC_2, 0x0020 },
 193         { NAU8824_REG_RDAC, 0x0008 },
 194         { NAU8824_REG_MIC_BIAS, 0x0006 },
 195         { NAU8824_REG_HS_VOLUME_CONTROL, 0x0000 },
 196         { NAU8824_REG_BOOST, 0x0000 },
 197         { NAU8824_REG_FEPGA, 0x0000 },
 198         { NAU8824_REG_FEPGA_II, 0x0000 },
 199         { NAU8824_REG_FEPGA_SE, 0x0000 },
 200         { NAU8824_REG_FEPGA_ATTENUATION, 0x0000 },
 201         { NAU8824_REG_ATT_PORT0, 0x0000 },
 202         { NAU8824_REG_ATT_PORT1, 0x0000 },
 203         { NAU8824_REG_POWER_UP_CONTROL, 0x0000 },
 204         { NAU8824_REG_CHARGE_PUMP_CONTROL, 0x0300 },
 205         { NAU8824_REG_CHARGE_PUMP_INPUT, 0x0013 },
 206 };
 207
 208 static int nau8824_sema_acquire(struct nau8824 *nau8824, long timeout)
 209 {
 210         int ret;
 211
 212         if (timeout) {
 213                 ret = down_timeout(&nau8824->jd_sem, timeout);
 214                 if (ret < 0)
 215                         dev_warn(nau8824->dev, "Acquire semaphore timeout\n");
 216         } else {
 217                 ret = down_interruptible(&nau8824->jd_sem);
 218                 if (ret < 0)
 219                         dev_warn(nau8824->dev, "Acquire semaphore fail\n");
 220         }
 221
 222         return ret;
 223 }
 224
 225 static inline void nau8824_sema_release(struct nau8824 *nau8824)
 226 {
 227         up(&nau8824->jd_sem);
 228 }
 229
 230 static bool nau8824_readable_reg(struct device *dev, unsigned int reg)
 231 {
 232         switch (reg) {
 233         case NAU8824_REG_ENA_CTRL ... NAU8824_REG_FLL_VCO_RSV:
 234         case NAU8824_REG_JACK_DET_CTRL:
 235         case NAU8824_REG_INTERRUPT_SETTING_1:
 236         case NAU8824_REG_IRQ:
 237         case NAU8824_REG_CLEAR_INT_REG ... NAU8824_REG_VDET_THRESHOLD_4:
 238         case NAU8824_REG_GPIO_SEL:
 239         case NAU8824_REG_PORT0_I2S_PCM_CTRL_1 ... NAU8824_REG_TDM_CTRL:
 240         case NAU8824_REG_ADC_HPF_FILTER ... NAU8824_REG_EQ4_EQ5:
 241         case NAU8824_REG_ADC_CH0_DGAIN_CTRL ... NAU8824_REG_ADC_TO_DAC_ST:
 242         case NAU8824_REG_DRC_KNEE_IP12_ADC_CH01 ... NAU8824_REG_DRC_GAINL_ADC3:
 243         case NAU8824_REG_DRC_KNEE_IP12_DAC ... NAU8824_REG_DRC_GAIN_DAC_CH1:
 244         case NAU8824_REG_CLASSG ... NAU8824_REG_OTP_EFUSE:
 245         case NAU8824_REG_OTPDOUT_1 ... NAU8824_REG_OTPDOUT_2:
 246         case NAU8824_REG_I2C_TIMEOUT:
 247         case NAU8824_REG_I2C_DEVICE_ID ... NAU8824_REG_SAR_ADC_DATA_OUT:
 248         case NAU8824_REG_BIAS_ADJ ... NAU8824_REG_CLASSD_GAIN_2:
 249         case NAU8824_REG_ANALOG_ADC_1 ... NAU8824_REG_ATT_PORT1:
 250         case NAU8824_REG_POWER_UP_CONTROL ... NAU8824_REG_CHARGE_PUMP_INPUT:
 251                 return true;
 252         default:
 253                 return false;
 254         }
 255
 256 }
 257
 258 static bool nau8824_writeable_reg(struct device *dev, unsigned int reg)
 259 {
 260         switch (reg) {
 261         case NAU8824_REG_RESET ... NAU8824_REG_FLL_VCO_RSV:
 262         case NAU8824_REG_JACK_DET_CTRL:
 263         case NAU8824_REG_INTERRUPT_SETTING_1:
 264         case NAU8824_REG_CLEAR_INT_REG ... NAU8824_REG_VDET_THRESHOLD_4:
 265         case NAU8824_REG_GPIO_SEL:
 266         case NAU8824_REG_PORT0_I2S_PCM_CTRL_1 ... NAU8824_REG_TDM_CTRL:
 267         case NAU8824_REG_ADC_HPF_FILTER ... NAU8824_REG_EQ4_EQ5:
 268         case NAU8824_REG_ADC_CH0_DGAIN_CTRL ... NAU8824_REG_ADC_TO_DAC_ST:
 269         case NAU8824_REG_DRC_KNEE_IP12_ADC_CH01:
 270         case NAU8824_REG_DRC_KNEE_IP34_ADC_CH01:
 271         case NAU8824_REG_DRC_SLOPE_ADC_CH01:
 272         case NAU8824_REG_DRC_ATKDCY_ADC_CH01:
 273         case NAU8824_REG_DRC_KNEE_IP12_ADC_CH23:
 274         case NAU8824_REG_DRC_KNEE_IP34_ADC_CH23:
 275         case NAU8824_REG_DRC_SLOPE_ADC_CH23:
 276         case NAU8824_REG_DRC_ATKDCY_ADC_CH23:
 277         case NAU8824_REG_DRC_KNEE_IP12_DAC ... NAU8824_REG_DRC_ATKDCY_DAC:
 278         case NAU8824_REG_CLASSG ... NAU8824_REG_OTP_EFUSE:
 279         case NAU8824_REG_I2C_TIMEOUT:
 280         case NAU8824_REG_BIAS_ADJ ... NAU8824_REG_CLASSD_GAIN_2:
 281         case NAU8824_REG_ANALOG_ADC_1 ... NAU8824_REG_ATT_PORT1:
 282         case NAU8824_REG_POWER_UP_CONTROL ... NAU8824_REG_CHARGE_PUMP_CONTROL:
 283                 return true;
 284         default:
 285                 return false;
 286         }
 287 }
 288
 289 static bool nau8824_volatile_reg(struct device *dev, unsigned int reg)
 290 {
 291         switch (reg) {
 292         case NAU8824_REG_RESET:
 293         case NAU8824_REG_IRQ ... NAU8824_REG_CLEAR_INT_REG:
 294         case NAU8824_REG_DRC_GAINL_ADC0 ... NAU8824_REG_DRC_GAINL_ADC3:
 295         case NAU8824_REG_DRC_GAIN_DAC_CH0 ... NAU8824_REG_DRC_GAIN_DAC_CH1:
 296         case NAU8824_REG_OTPDOUT_1 ... NAU8824_REG_OTPDOUT_2:
 297         case NAU8824_REG_I2C_DEVICE_ID ... NAU8824_REG_SAR_ADC_DATA_OUT:
 298         case NAU8824_REG_CHARGE_PUMP_INPUT:
 299                 return true;
 300         default:
 301                 return false;
 302         }
 303 }
 304
 305 static const char * const nau8824_companding[] = {
 306         "Off", "NC", "u-law", "A-law" };
 307
 308 static const struct soc_enum nau8824_companding_adc_enum =
 309         SOC_ENUM_SINGLE(NAU8824_REG_PORT0_I2S_PCM_CTRL_1, 12,
 310                 ARRAY_SIZE(nau8824_companding), nau8824_companding);
 311
 312 static const struct soc_enum nau8824_companding_dac_enum =
 313         SOC_ENUM_SINGLE(NAU8824_REG_PORT0_I2S_PCM_CTRL_1, 14,
 314                 ARRAY_SIZE(nau8824_companding), nau8824_companding);
 315
 316 static const char * const nau8824_adc_decimation[] = {
 317         "32", "64", "128", "256" };
 318
 319 static const struct soc_enum nau8824_adc_decimation_enum =
 320         SOC_ENUM_SINGLE(NAU8824_REG_ADC_FILTER_CTRL, 0,
 321                 ARRAY_SIZE(nau8824_adc_decimation), nau8824_adc_decimation);
 322
 323 static const char * const nau8824_dac_oversampl[] = {
 324         "64", "256", "128", "", "32" };
 325
 326 static const struct soc_enum nau8824_dac_oversampl_enum =
 327         SOC_ENUM_SINGLE(NAU8824_REG_DAC_FILTER_CTRL_1, 0,
 328                 ARRAY_SIZE(nau8824_dac_oversampl), nau8824_dac_oversampl);
 329
 330 static const char * const nau8824_input_channel[] = {
 331         "Input CH0", "Input CH1", "Input CH2", "Input CH3" };
 332
 333 static const struct soc_enum nau8824_adc_ch0_enum =
 334         SOC_ENUM_SINGLE(NAU8824_REG_ADC_CH0_DGAIN_CTRL, 9,
 335                 ARRAY_SIZE(nau8824_input_channel), nau8824_input_channel);
 336
 337 static const struct soc_enum nau8824_adc_ch1_enum =
 338         SOC_ENUM_SINGLE(NAU8824_REG_ADC_CH1_DGAIN_CTRL, 9,
 339                 ARRAY_SIZE(nau8824_input_channel), nau8824_input_channel);
 340
 341 static const struct soc_enum nau8824_adc_ch2_enum =
 342         SOC_ENUM_SINGLE(NAU8824_REG_ADC_CH2_DGAIN_CTRL, 9,
 343                 ARRAY_SIZE(nau8824_input_channel), nau8824_input_channel);
 344
 345 static const struct soc_enum nau8824_adc_ch3_enum =
 346         SOC_ENUM_SINGLE(NAU8824_REG_ADC_CH3_DGAIN_CTRL, 9,
 347                 ARRAY_SIZE(nau8824_input_channel), nau8824_input_channel);
 348
 349 static const char * const nau8824_tdm_slot[] = {
 350         "Slot 0", "Slot 1", "Slot 2", "Slot 3" };
 351
 352 static const struct soc_enum nau8824_dac_left_sel_enum =
 353         SOC_ENUM_SINGLE(NAU8824_REG_TDM_CTRL, 6,
 354                 ARRAY_SIZE(nau8824_tdm_slot), nau8824_tdm_slot);
 355
 356 static const struct soc_enum nau8824_dac_right_sel_enum =
 357         SOC_ENUM_SINGLE(NAU8824_REG_TDM_CTRL, 4,
 358                 ARRAY_SIZE(nau8824_tdm_slot), nau8824_tdm_slot);
 359
 360 static const DECLARE_TLV_DB_MINMAX_MUTE(spk_vol_tlv, 0, 2400);
 361 static const DECLARE_TLV_DB_MINMAX(hp_vol_tlv, -3000, 0);
 362 static const DECLARE_TLV_DB_SCALE(mic_vol_tlv, 0, 200, 0);
 363 static const DECLARE_TLV_DB_SCALE(dmic_vol_tlv, -12800, 50, 0);
 364
 365 static const struct snd_kcontrol_new nau8824_snd_controls[] = {
 366         SOC_ENUM("ADC Companding", nau8824_companding_adc_enum),
 367         SOC_ENUM("DAC Companding", nau8824_companding_dac_enum),
 368
 369         SOC_ENUM("ADC Decimation Rate", nau8824_adc_decimation_enum),
 370         SOC_ENUM("DAC Oversampling Rate", nau8824_dac_oversampl_enum),
 371
 372         SOC_SINGLE_TLV("Speaker Right DACR Volume",
 373                 NAU8824_REG_CLASSD_GAIN_1, 8, 0x1f, 0, spk_vol_tlv),
 374         SOC_SINGLE_TLV("Speaker Left DACL Volume",
 375                 NAU8824_REG_CLASSD_GAIN_2, 0, 0x1f, 0, spk_vol_tlv),
 376         SOC_SINGLE_TLV("Speaker Left DACR Volume",
 377                 NAU8824_REG_CLASSD_GAIN_1, 0, 0x1f, 0, spk_vol_tlv),
 378         SOC_SINGLE_TLV("Speaker Right DACL Volume",
 379                 NAU8824_REG_CLASSD_GAIN_2, 8, 0x1f, 0, spk_vol_tlv),
 380
 381         SOC_SINGLE_TLV("Headphone Right DACR Volume",
 382                 NAU8824_REG_ATT_PORT0, 8, 0x1f, 0, hp_vol_tlv),
 383         SOC_SINGLE_TLV("Headphone Left DACL Volume",
 384                 NAU8824_REG_ATT_PORT0, 0, 0x1f, 0, hp_vol_tlv),
 385         SOC_SINGLE_TLV("Headphone Right DACL Volume",
 386                 NAU8824_REG_ATT_PORT1, 8, 0x1f, 0, hp_vol_tlv),
 387         SOC_SINGLE_TLV("Headphone Left DACR Volume",
 388                 NAU8824_REG_ATT_PORT1, 0, 0x1f, 0, hp_vol_tlv),
 389
 390         SOC_SINGLE_TLV("MIC1 Volume", NAU8824_REG_FEPGA_II,
 391                 NAU8824_FEPGA_GAINL_SFT, 0x12, 0, mic_vol_tlv),
 392         SOC_SINGLE_TLV("MIC2 Volume", NAU8824_REG_FEPGA_II,
 393                 NAU8824_FEPGA_GAINR_SFT, 0x12, 0, mic_vol_tlv),
 394
 395         SOC_SINGLE_TLV("DMIC1 Volume", NAU8824_REG_ADC_CH0_DGAIN_CTRL,
 396                 0, 0x164, 0, dmic_vol_tlv),
 397         SOC_SINGLE_TLV("DMIC2 Volume", NAU8824_REG_ADC_CH1_DGAIN_CTRL,
 398                 0, 0x164, 0, dmic_vol_tlv),
 399         SOC_SINGLE_TLV("DMIC3 Volume", NAU8824_REG_ADC_CH2_DGAIN_CTRL,
 400                 0, 0x164, 0, dmic_vol_tlv),
 401         SOC_SINGLE_TLV("DMIC4 Volume", NAU8824_REG_ADC_CH3_DGAIN_CTRL,
 402                 0, 0x164, 0, dmic_vol_tlv),
 403
 404         SOC_ENUM("ADC CH0 Select", nau8824_adc_ch0_enum),
 405         SOC_ENUM("ADC CH1 Select", nau8824_adc_ch1_enum),
 406         SOC_ENUM("ADC CH2 Select", nau8824_adc_ch2_enum),
 407         SOC_ENUM("ADC CH3 Select", nau8824_adc_ch3_enum),
 408
 409         SOC_SINGLE("ADC CH0 TX Switch", NAU8824_REG_TDM_CTRL, 0, 1, 0),
 410         SOC_SINGLE("ADC CH1 TX Switch", NAU8824_REG_TDM_CTRL, 1, 1, 0),
 411         SOC_SINGLE("ADC CH2 TX Switch", NAU8824_REG_TDM_CTRL, 2, 1, 0),
 412         SOC_SINGLE("ADC CH3 TX Switch", NAU8824_REG_TDM_CTRL, 3, 1, 0),
 413
 414         SOC_ENUM("DACL Channel Source", nau8824_dac_left_sel_enum),
 415         SOC_ENUM("DACR Channel Source", nau8824_dac_right_sel_enum),
 416
 417         SOC_SINGLE("DACL LR Mix", NAU8824_REG_DAC_MUTE_CTRL, 0, 1, 0),
 418         SOC_SINGLE("DACR LR Mix", NAU8824_REG_DAC_MUTE_CTRL, 1, 1, 0),
 419
 420         SOC_SINGLE("THD for key media",
 421                 NAU8824_REG_VDET_THRESHOLD_1, 8, 0xff, 0),
 422         SOC_SINGLE("THD for key voice command",
 423                 NAU8824_REG_VDET_THRESHOLD_1, 0, 0xff, 0),
 424         SOC_SINGLE("THD for key volume up",
 425                 NAU8824_REG_VDET_THRESHOLD_2, 8, 0xff, 0),
 426         SOC_SINGLE("THD for key volume down",
 427                 NAU8824_REG_VDET_THRESHOLD_2, 0, 0xff, 0),
 428 };
 429
 430 static int nau8824_output_dac_event(struct snd_soc_dapm_widget *w,
 431         struct snd_kcontrol *kcontrol, int event)
 432 {
 433         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
 434         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
 435
 436         switch (event) {
 437         case SND_SOC_DAPM_PRE_PMU:
 438                 /* Disables the TESTDAC to let DAC signal pass through. */
 439                 regmap_update_bits(nau8824->regmap, NAU8824_REG_ENABLE_LO,
 440                         NAU8824_TEST_DAC_EN, 0);
 441                 break;
 442         case SND_SOC_DAPM_POST_PMD:
 443                 regmap_update_bits(nau8824->regmap, NAU8824_REG_ENABLE_LO,
 444                         NAU8824_TEST_DAC_EN, NAU8824_TEST_DAC_EN);
 445                 break;
 446         default:
 447                 return -EINVAL;
 448         }
 449
 450         return 0;
 451 }
 452
 453 static int nau8824_spk_event(struct snd_soc_dapm_widget *w,
 454         struct snd_kcontrol *kcontrol, int event)
 455 {
 456         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
 457         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
 458
 459         switch (event) {
 460         case SND_SOC_DAPM_PRE_PMU:
 461                 regmap_update_bits(nau8824->regmap,
 462                         NAU8824_REG_ANALOG_CONTROL_2,
 463                         NAU8824_CLASSD_CLAMP_DIS, NAU8824_CLASSD_CLAMP_DIS);
 464                 break;
 465         case SND_SOC_DAPM_POST_PMD:
 466                 regmap_update_bits(nau8824->regmap,
 467                         NAU8824_REG_ANALOG_CONTROL_2,
 468                         NAU8824_CLASSD_CLAMP_DIS, 0);
 469                 break;
 470         default:
 471                 return -EINVAL;
 472         }
 473
 474         return 0;
 475 }
 476
 477 static int nau8824_pump_event(struct snd_soc_dapm_widget *w,
 478         struct snd_kcontrol *kcontrol, int event)
 479 {
 480         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
 481         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
 482
 483         switch (event) {
 484         case SND_SOC_DAPM_POST_PMU:
 485                 /* Prevent startup click by letting charge pump to ramp up */
 486                 msleep(10);
 487                 regmap_update_bits(nau8824->regmap,
 488                         NAU8824_REG_CHARGE_PUMP_CONTROL,
 489                         NAU8824_JAMNODCLOW, NAU8824_JAMNODCLOW);
 490                 break;
 491         case SND_SOC_DAPM_PRE_PMD:
 492                 regmap_update_bits(nau8824->regmap,
 493                         NAU8824_REG_CHARGE_PUMP_CONTROL,
 494                         NAU8824_JAMNODCLOW, 0);
 495                 break;
 496         default:
 497                 return -EINVAL;
 498         }
 499
 500         return 0;
 501 }
 502
 503 static int system_clock_control(struct snd_soc_dapm_widget *w,
 504                 struct snd_kcontrol *k, int  event)
 505 {
 506         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
 507         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
 508         struct regmap *regmap = nau8824->regmap;
 509         unsigned int value;
 510         bool clk_fll, error;
 511
 512         if (SND_SOC_DAPM_EVENT_OFF(event)) {
 513                 dev_dbg(nau8824->dev, "system clock control : POWER OFF\n");
 514                 /* Set clock source to disable or internal clock before the
 515                  * playback or capture end. Codec needs clock for Jack
 516                  * detection and button press if jack inserted; otherwise,
 517                  * the clock should be closed.
 518                  */
 519                 if (nau8824_is_jack_inserted(nau8824)) {
 520                         nau8824_config_sysclk(nau8824,
 521                                 NAU8824_CLK_INTERNAL, 0);
 522                 } else {
 523                         nau8824_config_sysclk(nau8824, NAU8824_CLK_DIS, 0);
 524                 }
 525         } else {
 526                 dev_dbg(nau8824->dev, "system clock control : POWER ON\n");
 527                 /* Check the clock source setting is proper or not
 528                  * no matter the source is from FLL or MCLK.
 529                  */
 530                 regmap_read(regmap, NAU8824_REG_FLL1, &value);
 531                 clk_fll = value & NAU8824_FLL_RATIO_MASK;
 532                 /* It's error to use internal clock when playback */
 533                 regmap_read(regmap, NAU8824_REG_FLL6, &value);
 534                 error = value & NAU8824_DCO_EN;
 535                 if (!error) {
 536                         /* Check error depending on source is FLL or MCLK. */
 537                         regmap_read(regmap, NAU8824_REG_CLK_DIVIDER, &value);
 538                         if (clk_fll)
 539                                 error = !(value & NAU8824_CLK_SRC_VCO);
 540                         else
 541                                 error = value & NAU8824_CLK_SRC_VCO;
 542                 }
 543                 /* Recover the clock source setting if error. */
 544                 if (error) {
 545                         if (clk_fll) {
 546                                 regmap_update_bits(regmap,
 547                                         NAU8824_REG_FLL6, NAU8824_DCO_EN, 0);
 548                                 regmap_update_bits(regmap,
 549                                         NAU8824_REG_CLK_DIVIDER,
 550                                         NAU8824_CLK_SRC_MASK,
 551                                         NAU8824_CLK_SRC_VCO);
 552                         } else {
 553                                 nau8824_config_sysclk(nau8824,
 554                                         NAU8824_CLK_MCLK, 0);
 555                         }
 556                 }
 557         }
 558
 559         return 0;
 560 }
 561
 562 static int dmic_clock_control(struct snd_soc_dapm_widget *w,
 563                 struct snd_kcontrol *k, int  event)
 564 {
 565         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
 566         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
 567         int src;
 568
 569         /* The DMIC clock is gotten from system clock (256fs) divided by
 570          * DMIC_SRC (1, 2, 4, 8, 16, 32). The clock has to be equal or
 571          * less than 3.072 MHz.
 572          */
 573         for (src = 0; src < 5; src++) {
 574                 if ((0x1 << (8 - src)) * nau8824->fs <= DMIC_CLK)
 575                         break;
 576         }
 577         dev_dbg(nau8824->dev, "dmic src %d for mclk %d\n", src, nau8824->fs * 256);
 578         regmap_update_bits(nau8824->regmap, NAU8824_REG_CLK_DIVIDER,
 579                 NAU8824_CLK_DMIC_SRC_MASK, (src << NAU8824_CLK_DMIC_SRC_SFT));
 580
 581         return 0;
 582 }
 583
 584 static const struct snd_kcontrol_new nau8824_adc_ch0_dmic =
 585         SOC_DAPM_SINGLE("Switch", NAU8824_REG_ENA_CTRL,
 586                 NAU8824_ADC_CH0_DMIC_SFT, 1, 0);
 587
 588 static const struct snd_kcontrol_new nau8824_adc_ch1_dmic =
 589         SOC_DAPM_SINGLE("Switch", NAU8824_REG_ENA_CTRL,
 590                 NAU8824_ADC_CH1_DMIC_SFT, 1, 0);
 591
 592 static const struct snd_kcontrol_new nau8824_adc_ch2_dmic =
 593         SOC_DAPM_SINGLE("Switch", NAU8824_REG_ENA_CTRL,
 594                 NAU8824_ADC_CH2_DMIC_SFT, 1, 0);
 595
 596 static const struct snd_kcontrol_new nau8824_adc_ch3_dmic =
 597         SOC_DAPM_SINGLE("Switch", NAU8824_REG_ENA_CTRL,
 598                 NAU8824_ADC_CH3_DMIC_SFT, 1, 0);
 599
 600 static const struct snd_kcontrol_new nau8824_adc_left_mixer[] = {
 601         SOC_DAPM_SINGLE("MIC Switch", NAU8824_REG_FEPGA,
 602                 NAU8824_FEPGA_MODEL_MIC1_SFT, 1, 0),
 603         SOC_DAPM_SINGLE("HSMIC Switch", NAU8824_REG_FEPGA,
 604                 NAU8824_FEPGA_MODEL_HSMIC_SFT, 1, 0),
 605 };
 606
 607 static const struct snd_kcontrol_new nau8824_adc_right_mixer[] = {
 608         SOC_DAPM_SINGLE("MIC Switch", NAU8824_REG_FEPGA,
 609                 NAU8824_FEPGA_MODER_MIC2_SFT, 1, 0),
 610         SOC_DAPM_SINGLE("HSMIC Switch", NAU8824_REG_FEPGA,
 611                 NAU8824_FEPGA_MODER_HSMIC_SFT, 1, 0),
 612 };
 613
 614 static const struct snd_kcontrol_new nau8824_hp_left_mixer[] = {
 615         SOC_DAPM_SINGLE("DAC Right Switch", NAU8824_REG_ENABLE_LO,
 616                 NAU8824_DACR_HPL_EN_SFT, 1, 0),
 617         SOC_DAPM_SINGLE("DAC Left Switch", NAU8824_REG_ENABLE_LO,
 618                 NAU8824_DACL_HPL_EN_SFT, 1, 0),
 619 };
 620
 621 static const struct snd_kcontrol_new nau8824_hp_right_mixer[] = {
 622         SOC_DAPM_SINGLE("DAC Left Switch", NAU8824_REG_ENABLE_LO,
 623                 NAU8824_DACL_HPR_EN_SFT, 1, 0),
 624         SOC_DAPM_SINGLE("DAC Right Switch", NAU8824_REG_ENABLE_LO,
 625                 NAU8824_DACR_HPR_EN_SFT, 1, 0),
 626 };
 627
 628 static const char * const nau8824_dac_src[] = { "DACL", "DACR" };
 629
 630 static SOC_ENUM_SINGLE_DECL(
 631         nau8824_dacl_enum, NAU8824_REG_DAC_CH0_DGAIN_CTRL,
 632         NAU8824_DAC_CH0_SEL_SFT, nau8824_dac_src);
 633
 634 static SOC_ENUM_SINGLE_DECL(
 635         nau8824_dacr_enum, NAU8824_REG_DAC_CH1_DGAIN_CTRL,
 636         NAU8824_DAC_CH1_SEL_SFT, nau8824_dac_src);
 637
 638 static const struct snd_kcontrol_new nau8824_dacl_mux =
 639         SOC_DAPM_ENUM("DACL Source", nau8824_dacl_enum);
 640
 641 static const struct snd_kcontrol_new nau8824_dacr_mux =
 642         SOC_DAPM_ENUM("DACR Source", nau8824_dacr_enum);
 643
 644
 645 static const struct snd_soc_dapm_widget nau8824_dapm_widgets[] = {
 646         SND_SOC_DAPM_SUPPLY("System Clock", SND_SOC_NOPM, 0, 0,
 647                 system_clock_control, SND_SOC_DAPM_POST_PMD |
 648                 SND_SOC_DAPM_POST_PMU),
 649
 650         SND_SOC_DAPM_INPUT("HSMIC1"),
 651         SND_SOC_DAPM_INPUT("HSMIC2"),
 652         SND_SOC_DAPM_INPUT("MIC1"),
 653         SND_SOC_DAPM_INPUT("MIC2"),
 654         SND_SOC_DAPM_INPUT("DMIC1"),
 655         SND_SOC_DAPM_INPUT("DMIC2"),
 656         SND_SOC_DAPM_INPUT("DMIC3"),
 657         SND_SOC_DAPM_INPUT("DMIC4"),
 658
 659         SND_SOC_DAPM_SUPPLY("SAR", NAU8824_REG_SAR_ADC,
 660                 NAU8824_SAR_ADC_EN_SFT, 0, NULL, 0),
 661         SND_SOC_DAPM_SUPPLY("MICBIAS", NAU8824_REG_MIC_BIAS,
 662                 NAU8824_MICBIAS_POWERUP_SFT, 0, NULL, 0),
 663         SND_SOC_DAPM_SUPPLY("DMIC12 Power", NAU8824_REG_BIAS_ADJ,
 664                 NAU8824_DMIC1_EN_SFT, 0, NULL, 0),
 665         SND_SOC_DAPM_SUPPLY("DMIC34 Power", NAU8824_REG_BIAS_ADJ,
 666                 NAU8824_DMIC2_EN_SFT, 0, NULL, 0),
 667         SND_SOC_DAPM_SUPPLY("DMIC Clock", SND_SOC_NOPM, 0, 0,
 668                 dmic_clock_control, SND_SOC_DAPM_POST_PMU),
 669
 670         SND_SOC_DAPM_SWITCH("DMIC1 Enable", SND_SOC_NOPM,
 671                 0, 0, &nau8824_adc_ch0_dmic),
 672         SND_SOC_DAPM_SWITCH("DMIC2 Enable", SND_SOC_NOPM,
 673                 0, 0, &nau8824_adc_ch1_dmic),
 674         SND_SOC_DAPM_SWITCH("DMIC3 Enable", SND_SOC_NOPM,
 675                 0, 0, &nau8824_adc_ch2_dmic),
 676         SND_SOC_DAPM_SWITCH("DMIC4 Enable", SND_SOC_NOPM,
 677                 0, 0, &nau8824_adc_ch3_dmic),
 678
 679         SND_SOC_DAPM_MIXER("Left ADC", NAU8824_REG_POWER_UP_CONTROL,
 680                 12, 0, nau8824_adc_left_mixer,
 681                 ARRAY_SIZE(nau8824_adc_left_mixer)),
 682         SND_SOC_DAPM_MIXER("Right ADC", NAU8824_REG_POWER_UP_CONTROL,
 683                 13, 0, nau8824_adc_right_mixer,
 684                 ARRAY_SIZE(nau8824_adc_right_mixer)),
 685
 686         SND_SOC_DAPM_ADC("ADCL", NULL, NAU8824_REG_ANALOG_ADC_2,
 687                 NAU8824_ADCL_EN_SFT, 0),
 688         SND_SOC_DAPM_ADC("ADCR", NULL, NAU8824_REG_ANALOG_ADC_2,
 689                 NAU8824_ADCR_EN_SFT, 0),
 690
 691         SND_SOC_DAPM_AIF_OUT("AIFTX", "Capture", 0, SND_SOC_NOPM, 0, 0),
 692         SND_SOC_DAPM_AIF_IN("AIFRX", "Playback", 0, SND_SOC_NOPM, 0, 0),
 693
 694         SND_SOC_DAPM_DAC("DACL", NULL, NAU8824_REG_RDAC,
 695                 NAU8824_DACL_EN_SFT, 0),
 696         SND_SOC_DAPM_SUPPLY("DACL Clock", NAU8824_REG_RDAC,
 697                 NAU8824_DACL_CLK_SFT, 0, NULL, 0),
 698         SND_SOC_DAPM_DAC("DACR", NULL, NAU8824_REG_RDAC,
 699                 NAU8824_DACR_EN_SFT, 0),
 700         SND_SOC_DAPM_SUPPLY("DACR Clock", NAU8824_REG_RDAC,
 701                 NAU8824_DACR_CLK_SFT, 0, NULL, 0),
 702
 703         SND_SOC_DAPM_MUX("DACL Mux", SND_SOC_NOPM, 0, 0, &nau8824_dacl_mux),
 704         SND_SOC_DAPM_MUX("DACR Mux", SND_SOC_NOPM, 0, 0, &nau8824_dacr_mux),
 705
 706         SND_SOC_DAPM_PGA_S("Output DACL", 0, NAU8824_REG_CHARGE_PUMP_CONTROL,
 707                 8, 1, nau8824_output_dac_event,
 708                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
 709         SND_SOC_DAPM_PGA_S("Output DACR", 0, NAU8824_REG_CHARGE_PUMP_CONTROL,
 710                 9, 1, nau8824_output_dac_event,
 711                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
 712
 713         SND_SOC_DAPM_PGA_S("ClassD", 0, NAU8824_REG_CLASSD_GAIN_1,
 714                 NAU8824_CLASSD_EN_SFT, 0, nau8824_spk_event,
 715                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
 716
 717         SND_SOC_DAPM_MIXER("Left Headphone", NAU8824_REG_CLASSG,
 718                 NAU8824_CLASSG_LDAC_EN_SFT, 0, nau8824_hp_left_mixer,
 719                 ARRAY_SIZE(nau8824_hp_left_mixer)),
 720         SND_SOC_DAPM_MIXER("Right Headphone", NAU8824_REG_CLASSG,
 721                 NAU8824_CLASSG_RDAC_EN_SFT, 0, nau8824_hp_right_mixer,
 722                 ARRAY_SIZE(nau8824_hp_right_mixer)),
 723         SND_SOC_DAPM_PGA_S("Charge Pump", 1, NAU8824_REG_CHARGE_PUMP_CONTROL,
 724                 NAU8824_CHARGE_PUMP_EN_SFT, 0, nau8824_pump_event,
 725                 SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_PRE_PMD),
 726         SND_SOC_DAPM_PGA("Output Driver L",
 727                 NAU8824_REG_POWER_UP_CONTROL, 3, 0, NULL, 0),
 728         SND_SOC_DAPM_PGA("Output Driver R",
 729                 NAU8824_REG_POWER_UP_CONTROL, 2, 0, NULL, 0),
 730         SND_SOC_DAPM_PGA("Main Driver L",
 731                 NAU8824_REG_POWER_UP_CONTROL, 1, 0, NULL, 0),
 732         SND_SOC_DAPM_PGA("Main Driver R",
 733                 NAU8824_REG_POWER_UP_CONTROL, 0, 0, NULL, 0),
 734         SND_SOC_DAPM_PGA("HP Boost Driver", NAU8824_REG_BOOST,
 735                 NAU8824_HP_BOOST_DIS_SFT, 1, NULL, 0),
 736         SND_SOC_DAPM_PGA("Class G", NAU8824_REG_CLASSG,
 737                 NAU8824_CLASSG_EN_SFT, 0, NULL, 0),
 738
 739         SND_SOC_DAPM_OUTPUT("SPKOUTL"),
 740         SND_SOC_DAPM_OUTPUT("SPKOUTR"),
 741         SND_SOC_DAPM_OUTPUT("HPOL"),
 742         SND_SOC_DAPM_OUTPUT("HPOR"),
 743 };
 744
 745 static const struct snd_soc_dapm_route nau8824_dapm_routes[] = {
 746         {"DMIC1 Enable", "Switch", "DMIC1"},
 747         {"DMIC2 Enable", "Switch", "DMIC2"},
 748         {"DMIC3 Enable", "Switch", "DMIC3"},
 749         {"DMIC4 Enable", "Switch", "DMIC4"},
 750
 751         {"DMIC1", NULL, "DMIC12 Power"},
 752         {"DMIC2", NULL, "DMIC12 Power"},
 753         {"DMIC3", NULL, "DMIC34 Power"},
 754         {"DMIC4", NULL, "DMIC34 Power"},
 755         {"DMIC12 Power", NULL, "DMIC Clock"},
 756         {"DMIC34 Power", NULL, "DMIC Clock"},
 757
 758         {"Left ADC", "MIC Switch", "MIC1"},
 759         {"Left ADC", "HSMIC Switch", "HSMIC1"},
 760         {"Right ADC", "MIC Switch", "MIC2"},
 761         {"Right ADC", "HSMIC Switch", "HSMIC2"},
 762
 763         {"ADCL", NULL, "Left ADC"},
 764         {"ADCR", NULL, "Right ADC"},
 765
 766         {"AIFTX", NULL, "MICBIAS"},
 767         {"AIFTX", NULL, "ADCL"},
 768         {"AIFTX", NULL, "ADCR"},
 769         {"AIFTX", NULL, "DMIC1 Enable"},
 770         {"AIFTX", NULL, "DMIC2 Enable"},
 771         {"AIFTX", NULL, "DMIC3 Enable"},
 772         {"AIFTX", NULL, "DMIC4 Enable"},
 773
 774         {"AIFTX", NULL, "System Clock"},
 775         {"AIFRX", NULL, "System Clock"},
 776
 777         {"DACL", NULL, "AIFRX"},
 778         {"DACL", NULL, "DACL Clock"},
 779         {"DACR", NULL, "AIFRX"},
 780         {"DACR", NULL, "DACR Clock"},
 781
 782         {"DACL Mux", "DACL", "DACL"},
 783         {"DACL Mux", "DACR", "DACR"},
 784         {"DACR Mux", "DACL", "DACL"},
 785         {"DACR Mux", "DACR", "DACR"},
 786
 787         {"Output DACL", NULL, "DACL Mux"},
 788         {"Output DACR", NULL, "DACR Mux"},
 789
 790         {"ClassD", NULL, "Output DACL"},
 791         {"ClassD", NULL, "Output DACR"},
 792
 793         {"Left Headphone", "DAC Left Switch", "Output DACL"},
 794         {"Left Headphone", "DAC Right Switch", "Output DACR"},
 795         {"Right Headphone", "DAC Left Switch", "Output DACL"},
 796         {"Right Headphone", "DAC Right Switch", "Output DACR"},
 797
 798         {"Charge Pump", NULL, "Left Headphone"},
 799         {"Charge Pump", NULL, "Right Headphone"},
 800         {"Output Driver L", NULL, "Charge Pump"},
 801         {"Output Driver R", NULL, "Charge Pump"},
 802         {"Main Driver L", NULL, "Output Driver L"},
 803         {"Main Driver R", NULL, "Output Driver R"},
 804         {"Class G", NULL, "Main Driver L"},
 805         {"Class G", NULL, "Main Driver R"},
 806         {"HP Boost Driver", NULL, "Class G"},
 807
 808         {"SPKOUTL", NULL, "ClassD"},
 809         {"SPKOUTR", NULL, "ClassD"},
 810         {"HPOL", NULL, "HP Boost Driver"},
 811         {"HPOR", NULL, "HP Boost Driver"},
 812 };
 813
 814 static bool nau8824_is_jack_inserted(struct nau8824 *nau8824)
 815 {
 816         struct snd_soc_jack *jack = nau8824->jack;
 817         bool insert = FALSE;
 818
 819         if (nau8824->irq && jack)
 820                 insert = jack->status & SND_JACK_HEADPHONE;
 821
 822         return insert;
 823 }
 824
 825 static void nau8824_int_status_clear_all(struct regmap *regmap)
 826 {
 827         int active_irq, clear_irq, i;
 828
 829         /* Reset the intrruption status from rightmost bit if the corres-
 830          * ponding irq event occurs.
 831          */
 832         regmap_read(regmap, NAU8824_REG_IRQ, &active_irq);
 833         for (i = 0; i < NAU8824_REG_DATA_LEN; i++) {
 834                 clear_irq = (0x1 << i);
 835                 if (active_irq & clear_irq)
 836                         regmap_write(regmap,
 837                                 NAU8824_REG_CLEAR_INT_REG, clear_irq);
 838         }
 839 }
 840
 841 static void nau8824_dapm_disable_pin(struct nau8824 *nau8824, const char *pin)
 842 {
 843         struct snd_soc_dapm_context *dapm = nau8824->dapm;
 844         const char *prefix = dapm->component->name_prefix;
 845         char prefixed_pin[80];
 846
 847         if (prefix) {
 848                 snprintf(prefixed_pin, sizeof(prefixed_pin), "%s %s",
 849                          prefix, pin);
 850                 snd_soc_dapm_disable_pin(dapm, prefixed_pin);
 851         } else {
 852                 snd_soc_dapm_disable_pin(dapm, pin);
 853         }
 854 }
 855
 856 static void nau8824_dapm_enable_pin(struct nau8824 *nau8824, const char *pin)
 857 {
 858         struct snd_soc_dapm_context *dapm = nau8824->dapm;
 859         const char *prefix = dapm->component->name_prefix;
 860         char prefixed_pin[80];
 861
 862         if (prefix) {
 863                 snprintf(prefixed_pin, sizeof(prefixed_pin), "%s %s",
 864                          prefix, pin);
 865                 snd_soc_dapm_force_enable_pin(dapm, prefixed_pin);
 866         } else {
 867                 snd_soc_dapm_force_enable_pin(dapm, pin);
 868         }
 869 }
 870
 871 static void nau8824_eject_jack(struct nau8824 *nau8824)
 872 {
 873         struct snd_soc_dapm_context *dapm = nau8824->dapm;
 874         struct regmap *regmap = nau8824->regmap;
 875
 876         /* Clear all interruption status */
 877         nau8824_int_status_clear_all(regmap);
 878
 879         nau8824_dapm_disable_pin(nau8824, "SAR");
 880         nau8824_dapm_disable_pin(nau8824, "MICBIAS");
 881         snd_soc_dapm_sync(dapm);
 882
 883         /* Enable the insertion interruption, disable the ejection
 884          * interruption, and then bypass de-bounce circuit.
 885          */
 886         regmap_update_bits(regmap, NAU8824_REG_INTERRUPT_SETTING,
 887                 NAU8824_IRQ_KEY_RELEASE_DIS | NAU8824_IRQ_KEY_SHORT_PRESS_DIS |
 888                 NAU8824_IRQ_EJECT_DIS | NAU8824_IRQ_INSERT_DIS,
 889                 NAU8824_IRQ_KEY_RELEASE_DIS | NAU8824_IRQ_KEY_SHORT_PRESS_DIS |
 890                 NAU8824_IRQ_EJECT_DIS);
 891         regmap_update_bits(regmap, NAU8824_REG_INTERRUPT_SETTING_1,
 892                 NAU8824_IRQ_INSERT_EN | NAU8824_IRQ_EJECT_EN,
 893                 NAU8824_IRQ_INSERT_EN);
 894         regmap_update_bits(regmap, NAU8824_REG_ENA_CTRL,
 895                 NAU8824_JD_SLEEP_MODE, NAU8824_JD_SLEEP_MODE);
 896
 897         /* Close clock for jack type detection at manual mode */
 898         if (dapm->bias_level < SND_SOC_BIAS_PREPARE)
 899                 nau8824_config_sysclk(nau8824, NAU8824_CLK_DIS, 0);
 900 }
 901
 902 static void nau8824_jdet_work(struct work_struct *work)
 903 {
 904         struct nau8824 *nau8824 = container_of(
 905                 work, struct nau8824, jdet_work);
 906         struct snd_soc_dapm_context *dapm = nau8824->dapm;
 907         struct regmap *regmap = nau8824->regmap;
 908         int adc_value, event = 0, event_mask = 0;
 909
 910         nau8824_dapm_enable_pin(nau8824, "MICBIAS");
 911         nau8824_dapm_enable_pin(nau8824, "SAR");
 912         snd_soc_dapm_sync(dapm);
 913
 914         msleep(100);
 915
 916         regmap_read(regmap, NAU8824_REG_SAR_ADC_DATA_OUT, &adc_value);
 917         adc_value = adc_value & NAU8824_SAR_ADC_DATA_MASK;
 918         dev_dbg(nau8824->dev, "SAR ADC data 0x%02x\n", adc_value);
 919         if (adc_value < HEADSET_SARADC_THD) {
 920                 event |= SND_JACK_HEADPHONE;
 921
 922                 nau8824_dapm_disable_pin(nau8824, "SAR");
 923                 nau8824_dapm_disable_pin(nau8824, "MICBIAS");
 924                 snd_soc_dapm_sync(dapm);
 925         } else {
 926                 event |= SND_JACK_HEADSET;
 927         }
 928         event_mask |= SND_JACK_HEADSET;
 929         snd_soc_jack_report(nau8824->jack, event, event_mask);
 930
 931         /* Enable short key press and release interruption. */
 932         regmap_update_bits(regmap, NAU8824_REG_INTERRUPT_SETTING,
 933                 NAU8824_IRQ_KEY_RELEASE_DIS |
 934                 NAU8824_IRQ_KEY_SHORT_PRESS_DIS, 0);
 935
 936         nau8824_sema_release(nau8824);
 937 }
 938
 939 static void nau8824_setup_auto_irq(struct nau8824 *nau8824)
 940 {
 941         struct regmap *regmap = nau8824->regmap;
 942
 943         /* Enable jack ejection interruption. */
 944         regmap_update_bits(regmap, NAU8824_REG_INTERRUPT_SETTING_1,
 945                 NAU8824_IRQ_INSERT_EN | NAU8824_IRQ_EJECT_EN,
 946                 NAU8824_IRQ_EJECT_EN);
 947         regmap_update_bits(regmap, NAU8824_REG_INTERRUPT_SETTING,
 948                 NAU8824_IRQ_EJECT_DIS, 0);
 949         /* Enable internal VCO needed for interruptions */
 950         if (nau8824->dapm->bias_level < SND_SOC_BIAS_PREPARE)
 951                 nau8824_config_sysclk(nau8824, NAU8824_CLK_INTERNAL, 0);
 952         regmap_update_bits(regmap, NAU8824_REG_ENA_CTRL,
 953                 NAU8824_JD_SLEEP_MODE, 0);
 954 }
 955
 956 static int nau8824_button_decode(int value)
 957 {
 958         int buttons = 0;
 959
 960         /* The chip supports up to 8 buttons, but ALSA defines
 961          * only 6 buttons.
 962          */
 963         if (value & BIT(0))
 964                 buttons |= SND_JACK_BTN_0;
 965         if (value & BIT(1))
 966                 buttons |= SND_JACK_BTN_1;
 967         if (value & BIT(2))
 968                 buttons |= SND_JACK_BTN_2;
 969         if (value & BIT(3))
 970                 buttons |= SND_JACK_BTN_3;
 971         if (value & BIT(4))
 972                 buttons |= SND_JACK_BTN_4;
 973         if (value & BIT(5))
 974                 buttons |= SND_JACK_BTN_5;
 975
 976         return buttons;
 977 }
 978
 979 #define NAU8824_BUTTONS (SND_JACK_BTN_0 | SND_JACK_BTN_1 | \
 980                 SND_JACK_BTN_2 | SND_JACK_BTN_3)
 981
 982 static irqreturn_t nau8824_interrupt(int irq, void *data)
 983 {
 984         struct nau8824 *nau8824 = (struct nau8824 *)data;
 985         struct regmap *regmap = nau8824->regmap;
 986         int active_irq, clear_irq = 0, event = 0, event_mask = 0;
 987
 988         if (regmap_read(regmap, NAU8824_REG_IRQ, &active_irq)) {
 989                 dev_err(nau8824->dev, "failed to read irq status\n");
 990                 return IRQ_NONE;
 991         }
 992         dev_dbg(nau8824->dev, "IRQ %x\n", active_irq);
 993
 994         if (active_irq & NAU8824_JACK_EJECTION_DETECTED) {
 995                 nau8824_eject_jack(nau8824);
 996                 event_mask |= SND_JACK_HEADSET;
 997                 clear_irq = NAU8824_JACK_EJECTION_DETECTED;
 998                 /* release semaphore held after resume,
 999                  * and cancel jack detection
1000                  */
1001                 nau8824_sema_release(nau8824);
1002                 cancel_work_sync(&nau8824->jdet_work);
1003         } else if (active_irq & NAU8824_KEY_SHORT_PRESS_IRQ) {
1004                 int key_status, button_pressed;
1005
1006                 regmap_read(regmap, NAU8824_REG_CLEAR_INT_REG,
1007                         &key_status);
1008
1009                 /* lower 8 bits of the register are for pressed keys */
1010                 button_pressed = nau8824_button_decode(key_status);
1011
1012                 event |= button_pressed;
1013                 dev_dbg(nau8824->dev, "button %x pressed\n", event);
1014                 event_mask |= NAU8824_BUTTONS;
1015                 clear_irq = NAU8824_KEY_SHORT_PRESS_IRQ;
1016         } else if (active_irq & NAU8824_KEY_RELEASE_IRQ) {
1017                 event_mask = NAU8824_BUTTONS;
1018                 clear_irq = NAU8824_KEY_RELEASE_IRQ;
1019         } else if (active_irq & NAU8824_JACK_INSERTION_DETECTED) {
1020                 /* Turn off insertion interruption at manual mode */
1021                 regmap_update_bits(regmap,
1022                         NAU8824_REG_INTERRUPT_SETTING,
1023                         NAU8824_IRQ_INSERT_DIS,
1024                         NAU8824_IRQ_INSERT_DIS);
1025                 regmap_update_bits(regmap,
1026                         NAU8824_REG_INTERRUPT_SETTING_1,
1027                         NAU8824_IRQ_INSERT_EN, 0);
1028                 /* detect microphone and jack type */
1029                 cancel_work_sync(&nau8824->jdet_work);
1030                 schedule_work(&nau8824->jdet_work);
1031
1032                 /* Enable interruption for jack type detection at audo
1033                  * mode which can detect microphone and jack type.
1034                  */
1035                 nau8824_setup_auto_irq(nau8824);
1036         }
1037
1038         if (!clear_irq)
1039                 clear_irq = active_irq;
1040         /* clears the rightmost interruption */
1041         regmap_write(regmap, NAU8824_REG_CLEAR_INT_REG, clear_irq);
1042
1043         if (event_mask)
1044                 snd_soc_jack_report(nau8824->jack, event, event_mask);
1045
1046         return IRQ_HANDLED;
1047 }
1048
1049 static int nau8824_clock_check(struct nau8824 *nau8824,
1050         int stream, int rate, int osr)
1051 {
1052         int osrate;
1053
1054         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
1055                 if (osr >= ARRAY_SIZE(osr_dac_sel))
1056                         return -EINVAL;
1057                 osrate = osr_dac_sel[osr].osr;
1058         } else {
1059                 if (osr >= ARRAY_SIZE(osr_adc_sel))
1060                         return -EINVAL;
1061                 osrate = osr_adc_sel[osr].osr;
1062         }
1063
1064         if (!osrate || rate * osr > CLK_DA_AD_MAX) {
1065                 dev_err(nau8824->dev, "exceed the maximum frequency of CLK_ADC or CLK_DAC\n");
1066                 return -EINVAL;
1067         }
1068
1069         return 0;
1070 }
1071
1072 static int nau8824_hw_params(struct snd_pcm_substream *substream,
1073         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
1074 {
1075         struct snd_soc_component *component = dai->component;
1076         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1077         unsigned int val_len = 0, osr, ctrl_val, bclk_fs, bclk_div;
1078         int err = -EINVAL;
1079
1080         nau8824_sema_acquire(nau8824, HZ);
1081
1082         /* CLK_DAC or CLK_ADC = OSR * FS
1083          * DAC or ADC clock frequency is defined as Over Sampling Rate (OSR)
1084          * multiplied by the audio sample rate (Fs). Note that the OSR and Fs
1085          * values must be selected such that the maximum frequency is less
1086          * than 6.144 MHz.
1087          */
1088         nau8824->fs = params_rate(params);
1089         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
1090                 regmap_read(nau8824->regmap,
1091                         NAU8824_REG_DAC_FILTER_CTRL_1, &osr);
1092                 osr &= NAU8824_DAC_OVERSAMPLE_MASK;
1093                 if (nau8824_clock_check(nau8824, substream->stream,
1094                         nau8824->fs, osr))
1095                         goto error;
1096                 regmap_update_bits(nau8824->regmap, NAU8824_REG_CLK_DIVIDER,
1097                         NAU8824_CLK_DAC_SRC_MASK,
1098                         osr_dac_sel[osr].clk_src << NAU8824_CLK_DAC_SRC_SFT);
1099         } else {
1100                 regmap_read(nau8824->regmap,
1101                         NAU8824_REG_ADC_FILTER_CTRL, &osr);
1102                 osr &= NAU8824_ADC_SYNC_DOWN_MASK;
1103                 if (nau8824_clock_check(nau8824, substream->stream,
1104                         nau8824->fs, osr))
1105                         goto error;
1106                 regmap_update_bits(nau8824->regmap, NAU8824_REG_CLK_DIVIDER,
1107                         NAU8824_CLK_ADC_SRC_MASK,
1108                         osr_adc_sel[osr].clk_src << NAU8824_CLK_ADC_SRC_SFT);
1109         }
1110
1111         /* make BCLK and LRC divde configuration if the codec as master. */
1112         regmap_read(nau8824->regmap,
1113                 NAU8824_REG_PORT0_I2S_PCM_CTRL_2, &ctrl_val);
1114         if (ctrl_val & NAU8824_I2S_MS_MASTER) {
1115                 /* get the bclk and fs ratio */
1116                 bclk_fs = snd_soc_params_to_bclk(params) / nau8824->fs;
1117                 if (bclk_fs <= 32)
1118                         bclk_div = 0x3;
1119                 else if (bclk_fs <= 64)
1120                         bclk_div = 0x2;
1121                 else if (bclk_fs <= 128)
1122                         bclk_div = 0x1;
1123                 else if (bclk_fs <= 256)
1124                         bclk_div = 0;
1125                 else
1126                         goto error;
1127                 regmap_update_bits(nau8824->regmap,
1128                         NAU8824_REG_PORT0_I2S_PCM_CTRL_2,
1129                         NAU8824_I2S_LRC_DIV_MASK | NAU8824_I2S_BLK_DIV_MASK,
1130                         (bclk_div << NAU8824_I2S_LRC_DIV_SFT) | bclk_div);
1131         }
1132
1133         switch (params_width(params)) {
1134         case 16:
1135                 val_len |= NAU8824_I2S_DL_16;
1136                 break;
1137         case 20:
1138                 val_len |= NAU8824_I2S_DL_20;
1139                 break;
1140         case 24:
1141                 val_len |= NAU8824_I2S_DL_24;
1142                 break;
1143         case 32:
1144                 val_len |= NAU8824_I2S_DL_32;
1145                 break;
1146         default:
1147                 goto error;
1148         }
1149
1150         regmap_update_bits(nau8824->regmap, NAU8824_REG_PORT0_I2S_PCM_CTRL_1,
1151                 NAU8824_I2S_DL_MASK, val_len);
1152         err = 0;
1153
1154  error:
1155         nau8824_sema_release(nau8824);
1156
1157         return err;
1158 }
1159
1160 static int nau8824_set_fmt(struct snd_soc_dai *dai, unsigned int fmt)
1161 {
1162         struct snd_soc_component *component = dai->component;
1163         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1164         unsigned int ctrl1_val = 0, ctrl2_val = 0;
1165
1166         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1167         case SND_SOC_DAIFMT_CBM_CFM:
1168                 ctrl2_val |= NAU8824_I2S_MS_MASTER;
1169                 break;
1170         case SND_SOC_DAIFMT_CBS_CFS:
1171                 break;
1172         default:
1173                 return -EINVAL;
1174         }
1175
1176         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1177         case SND_SOC_DAIFMT_NB_NF:
1178                 break;
1179         case SND_SOC_DAIFMT_IB_NF:
1180                 ctrl1_val |= NAU8824_I2S_BP_INV;
1181                 break;
1182         default:
1183                 return -EINVAL;
1184         }
1185
1186         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1187         case SND_SOC_DAIFMT_I2S:
1188                 ctrl1_val |= NAU8824_I2S_DF_I2S;
1189                 break;
1190         case SND_SOC_DAIFMT_LEFT_J:
1191                 ctrl1_val |= NAU8824_I2S_DF_LEFT;
1192                 break;
1193         case SND_SOC_DAIFMT_RIGHT_J:
1194                 ctrl1_val |= NAU8824_I2S_DF_RIGTH;
1195                 break;
1196         case SND_SOC_DAIFMT_DSP_A:
1197                 ctrl1_val |= NAU8824_I2S_DF_PCM_AB;
1198                 break;
1199         case SND_SOC_DAIFMT_DSP_B:
1200                 ctrl1_val |= NAU8824_I2S_DF_PCM_AB;
1201                 ctrl1_val |= NAU8824_I2S_PCMB_EN;
1202                 break;
1203         default:
1204                 return -EINVAL;
1205         }
1206
1207         nau8824_sema_acquire(nau8824, HZ);
1208
1209         regmap_update_bits(nau8824->regmap, NAU8824_REG_PORT0_I2S_PCM_CTRL_1,
1210                 NAU8824_I2S_DF_MASK | NAU8824_I2S_BP_MASK |
1211                 NAU8824_I2S_PCMB_EN, ctrl1_val);
1212         regmap_update_bits(nau8824->regmap, NAU8824_REG_PORT0_I2S_PCM_CTRL_2,
1213                 NAU8824_I2S_MS_MASK, ctrl2_val);
1214
1215         nau8824_sema_release(nau8824);
1216
1217         return 0;
1218 }
1219
1220 /**
1221  * nau8824_set_tdm_slot - configure DAI TDM.
1222  * @dai: DAI
1223  * @tx_mask: Bitmask representing active TX slots. Ex.
1224  *                 0xf for normal 4 channel TDM.
1225  *                 0xf0 for shifted 4 channel TDM
1226  * @rx_mask: Bitmask [0:1] representing active DACR RX slots.
1227  *                 Bitmask [2:3] representing active DACL RX slots.
1228  *                 00=CH0,01=CH1,10=CH2,11=CH3. Ex.
1229  *                 0xf for DACL/R selecting TDM CH3.
1230  *                 0xf0 for DACL/R selecting shifted TDM CH3.
1231  * @slots: Number of slots in use.
1232  * @slot_width: Width in bits for each slot.
1233  *
1234  * Configures a DAI for TDM operation. Only support 4 slots TDM.
1235  */
1236 static int nau8824_set_tdm_slot(struct snd_soc_dai *dai,
1237         unsigned int tx_mask, unsigned int rx_mask, int slots, int slot_width)
1238 {
1239         struct snd_soc_component *component = dai->component;
1240         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1241         unsigned int tslot_l = 0, ctrl_val = 0;
1242
1243         if (slots > 4 || ((tx_mask & 0xf0) && (tx_mask & 0xf)) ||
1244                 ((rx_mask & 0xf0) && (rx_mask & 0xf)) ||
1245                 ((rx_mask & 0xf0) && (tx_mask & 0xf)) ||
1246                 ((rx_mask & 0xf) && (tx_mask & 0xf0)))
1247                 return -EINVAL;
1248
1249         ctrl_val |= (NAU8824_TDM_MODE | NAU8824_TDM_OFFSET_EN);
1250         if (tx_mask & 0xf0) {
1251                 tslot_l = 4 * slot_width;
1252                 ctrl_val |= (tx_mask >> 4);
1253         } else {
1254                 ctrl_val |= tx_mask;
1255         }
1256         if (rx_mask & 0xf0)
1257                 ctrl_val |= ((rx_mask >> 4) << NAU8824_TDM_DACR_RX_SFT);
1258         else
1259                 ctrl_val |= (rx_mask << NAU8824_TDM_DACR_RX_SFT);
1260
1261         regmap_update_bits(nau8824->regmap, NAU8824_REG_TDM_CTRL,
1262                 NAU8824_TDM_MODE | NAU8824_TDM_OFFSET_EN |
1263                 NAU8824_TDM_DACL_RX_MASK | NAU8824_TDM_DACR_RX_MASK |
1264                 NAU8824_TDM_TX_MASK, ctrl_val);
1265         regmap_update_bits(nau8824->regmap, NAU8824_REG_PORT0_LEFT_TIME_SLOT,
1266                 NAU8824_TSLOT_L_MASK, tslot_l);
1267
1268         return 0;
1269 }
1270
1271 /**
1272  * nau8824_calc_fll_param - Calculate FLL parameters.
1273  * @fll_in: external clock provided to codec.
1274  * @fs: sampling rate.
1275  * @fll_param: Pointer to structure of FLL parameters.
1276  *
1277  * Calculate FLL parameters to configure codec.
1278  *
1279  * Returns 0 for success or negative error code.
1280  */
1281 static int nau8824_calc_fll_param(unsigned int fll_in,
1282         unsigned int fs, struct nau8824_fll *fll_param)
1283 {
1284         u64 fvco, fvco_max;
1285         unsigned int fref, i, fvco_sel;
1286
1287         /* Ensure the reference clock frequency (FREF) is <= 13.5MHz by dividing
1288          * freq_in by 1, 2, 4, or 8 using FLL pre-scalar.
1289          * FREF = freq_in / NAU8824_FLL_REF_DIV_MASK
1290          */
1291         for (i = 0; i < ARRAY_SIZE(fll_pre_scalar); i++) {
1292                 fref = fll_in / fll_pre_scalar[i].param;
1293                 if (fref <= NAU_FREF_MAX)
1294                         break;
1295         }
1296         if (i == ARRAY_SIZE(fll_pre_scalar))
1297                 return -EINVAL;
1298         fll_param->clk_ref_div = fll_pre_scalar[i].val;
1299
1300         /* Choose the FLL ratio based on FREF */
1301         for (i = 0; i < ARRAY_SIZE(fll_ratio); i++) {
1302                 if (fref >= fll_ratio[i].param)
1303                         break;
1304         }
1305         if (i == ARRAY_SIZE(fll_ratio))
1306                 return -EINVAL;
1307         fll_param->ratio = fll_ratio[i].val;
1308
1309         /* Calculate the frequency of DCO (FDCO) given freq_out = 256 * Fs.
1310          * FDCO must be within the 90MHz - 124MHz or the FFL cannot be
1311          * guaranteed across the full range of operation.
1312          * FDCO = freq_out * 2 * mclk_src_scaling
1313          */
1314         fvco_max = 0;
1315         fvco_sel = ARRAY_SIZE(mclk_src_scaling);
1316         for (i = 0; i < ARRAY_SIZE(mclk_src_scaling); i++) {
1317                 fvco = 256ULL * fs * 2 * mclk_src_scaling[i].param;
1318                 if (fvco > NAU_FVCO_MIN && fvco < NAU_FVCO_MAX &&
1319                         fvco_max < fvco) {
1320                         fvco_max = fvco;
1321                         fvco_sel = i;
1322                 }
1323         }
1324         if (ARRAY_SIZE(mclk_src_scaling) == fvco_sel)
1325                 return -EINVAL;
1326         fll_param->mclk_src = mclk_src_scaling[fvco_sel].val;
1327
1328         /* Calculate the FLL 10-bit integer input and the FLL 16-bit fractional
1329          * input based on FDCO, FREF and FLL ratio.
1330          */
1331         fvco = div_u64(fvco_max << 16, fref * fll_param->ratio);
1332         fll_param->fll_int = (fvco >> 16) & 0x3FF;
1333         fll_param->fll_frac = fvco & 0xFFFF;
1334         return 0;
1335 }
1336
1337 static void nau8824_fll_apply(struct regmap *regmap,
1338         struct nau8824_fll *fll_param)
1339 {
1340         regmap_update_bits(regmap, NAU8824_REG_CLK_DIVIDER,
1341                 NAU8824_CLK_SRC_MASK | NAU8824_CLK_MCLK_SRC_MASK,
1342                 NAU8824_CLK_SRC_MCLK | fll_param->mclk_src);
1343         regmap_update_bits(regmap, NAU8824_REG_FLL1,
1344                 NAU8824_FLL_RATIO_MASK, fll_param->ratio);
1345         /* FLL 16-bit fractional input */
1346         regmap_write(regmap, NAU8824_REG_FLL2, fll_param->fll_frac);
1347         /* FLL 10-bit integer input */
1348         regmap_update_bits(regmap, NAU8824_REG_FLL3,
1349                 NAU8824_FLL_INTEGER_MASK, fll_param->fll_int);
1350         /* FLL pre-scaler */
1351         regmap_update_bits(regmap, NAU8824_REG_FLL4,
1352                 NAU8824_FLL_REF_DIV_MASK,
1353                 fll_param->clk_ref_div << NAU8824_FLL_REF_DIV_SFT);
1354         /* select divided VCO input */
1355         regmap_update_bits(regmap, NAU8824_REG_FLL5,
1356                 NAU8824_FLL_CLK_SW_MASK, NAU8824_FLL_CLK_SW_REF);
1357         /* Disable free-running mode */
1358         regmap_update_bits(regmap,
1359                 NAU8824_REG_FLL6, NAU8824_DCO_EN, 0);
1360         if (fll_param->fll_frac) {
1361                 regmap_update_bits(regmap, NAU8824_REG_FLL5,
1362                         NAU8824_FLL_PDB_DAC_EN | NAU8824_FLL_LOOP_FTR_EN |
1363                         NAU8824_FLL_FTR_SW_MASK,
1364                         NAU8824_FLL_PDB_DAC_EN | NAU8824_FLL_LOOP_FTR_EN |
1365                         NAU8824_FLL_FTR_SW_FILTER);
1366                 regmap_update_bits(regmap, NAU8824_REG_FLL6,
1367                         NAU8824_SDM_EN, NAU8824_SDM_EN);
1368         } else {
1369                 regmap_update_bits(regmap, NAU8824_REG_FLL5,
1370                         NAU8824_FLL_PDB_DAC_EN | NAU8824_FLL_LOOP_FTR_EN |
1371                         NAU8824_FLL_FTR_SW_MASK, NAU8824_FLL_FTR_SW_ACCU);
1372                 regmap_update_bits(regmap,
1373                         NAU8824_REG_FLL6, NAU8824_SDM_EN, 0);
1374         }
1375 }
1376
1377 /* freq_out must be 256*Fs in order to achieve the best performance */
1378 static int nau8824_set_pll(struct snd_soc_component *component, int pll_id, int source,
1379                 unsigned int freq_in, unsigned int freq_out)
1380 {
1381         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1382         struct nau8824_fll fll_param;
1383         int ret, fs;
1384
1385         fs = freq_out / 256;
1386         ret = nau8824_calc_fll_param(freq_in, fs, &fll_param);
1387         if (ret < 0) {
1388                 dev_err(nau8824->dev, "Unsupported input clock %d\n", freq_in);
1389                 return ret;
1390         }
1391         dev_dbg(nau8824->dev, "mclk_src=%x ratio=%x fll_frac=%x fll_int=%x clk_ref_div=%x\n",
1392                 fll_param.mclk_src, fll_param.ratio, fll_param.fll_frac,
1393                 fll_param.fll_int, fll_param.clk_ref_div);
1394
1395         nau8824_fll_apply(nau8824->regmap, &fll_param);
1396         mdelay(2);
1397         regmap_update_bits(nau8824->regmap, NAU8824_REG_CLK_DIVIDER,
1398                 NAU8824_CLK_SRC_MASK, NAU8824_CLK_SRC_VCO);
1399
1400         return 0;
1401 }
1402
1403 static int nau8824_config_sysclk(struct nau8824 *nau8824,
1404         int clk_id, unsigned int freq)
1405 {
1406         struct regmap *regmap = nau8824->regmap;
1407
1408         switch (clk_id) {
1409         case NAU8824_CLK_DIS:
1410                 regmap_update_bits(regmap, NAU8824_REG_CLK_DIVIDER,
1411                         NAU8824_CLK_SRC_MASK, NAU8824_CLK_SRC_MCLK);
1412                 regmap_update_bits(regmap, NAU8824_REG_FLL6,
1413                         NAU8824_DCO_EN, 0);
1414                 break;
1415
1416         case NAU8824_CLK_MCLK:
1417                 nau8824_sema_acquire(nau8824, HZ);
1418                 regmap_update_bits(regmap, NAU8824_REG_CLK_DIVIDER,
1419                         NAU8824_CLK_SRC_MASK, NAU8824_CLK_SRC_MCLK);
1420                 regmap_update_bits(regmap, NAU8824_REG_FLL6,
1421                         NAU8824_DCO_EN, 0);
1422                 nau8824_sema_release(nau8824);
1423                 break;
1424
1425         case NAU8824_CLK_INTERNAL:
1426                 regmap_update_bits(regmap, NAU8824_REG_FLL6,
1427                         NAU8824_DCO_EN, NAU8824_DCO_EN);
1428                 regmap_update_bits(regmap, NAU8824_REG_CLK_DIVIDER,
1429                         NAU8824_CLK_SRC_MASK, NAU8824_CLK_SRC_VCO);
1430                 break;
1431
1432         case NAU8824_CLK_FLL_MCLK:
1433                 nau8824_sema_acquire(nau8824, HZ);
1434                 regmap_update_bits(regmap, NAU8824_REG_FLL3,
1435                         NAU8824_FLL_CLK_SRC_MASK, NAU8824_FLL_CLK_SRC_MCLK);
1436                 nau8824_sema_release(nau8824);
1437                 break;
1438
1439         case NAU8824_CLK_FLL_BLK:
1440                 nau8824_sema_acquire(nau8824, HZ);
1441                 regmap_update_bits(regmap, NAU8824_REG_FLL3,
1442                         NAU8824_FLL_CLK_SRC_MASK, NAU8824_FLL_CLK_SRC_BLK);
1443                 nau8824_sema_release(nau8824);
1444                 break;
1445
1446         case NAU8824_CLK_FLL_FS:
1447                 nau8824_sema_acquire(nau8824, HZ);
1448                 regmap_update_bits(regmap, NAU8824_REG_FLL3,
1449                         NAU8824_FLL_CLK_SRC_MASK, NAU8824_FLL_CLK_SRC_FS);
1450                 nau8824_sema_release(nau8824);
1451                 break;
1452
1453         default:
1454                 dev_err(nau8824->dev, "Invalid clock id (%d)\n", clk_id);
1455                 return -EINVAL;
1456         }
1457
1458         dev_dbg(nau8824->dev, "Sysclk is %dHz and clock id is %d\n", freq,
1459                 clk_id);
1460
1461         return 0;
1462 }
1463
1464 static int nau8824_set_sysclk(struct snd_soc_component *component,
1465         int clk_id, int source, unsigned int freq, int dir)
1466 {
1467         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1468
1469         return nau8824_config_sysclk(nau8824, clk_id, freq);
1470 }
1471
1472 static void nau8824_resume_setup(struct nau8824 *nau8824)
1473 {
1474         nau8824_config_sysclk(nau8824, NAU8824_CLK_DIS, 0);
1475         if (nau8824->irq) {
1476                 /* Clear all interruption status */
1477                 nau8824_int_status_clear_all(nau8824->regmap);
1478                 /* Enable jack detection at sleep mode, insertion detection,
1479                  * and ejection detection.
1480                  */
1481                 regmap_update_bits(nau8824->regmap, NAU8824_REG_ENA_CTRL,
1482                         NAU8824_JD_SLEEP_MODE, NAU8824_JD_SLEEP_MODE);
1483                 regmap_update_bits(nau8824->regmap,
1484                         NAU8824_REG_INTERRUPT_SETTING_1,
1485                         NAU8824_IRQ_EJECT_EN | NAU8824_IRQ_INSERT_EN,
1486                         NAU8824_IRQ_EJECT_EN | NAU8824_IRQ_INSERT_EN);
1487                 regmap_update_bits(nau8824->regmap,
1488                         NAU8824_REG_INTERRUPT_SETTING,
1489                         NAU8824_IRQ_EJECT_DIS | NAU8824_IRQ_INSERT_DIS, 0);
1490         }
1491 }
1492
1493 static int nau8824_set_bias_level(struct snd_soc_component *component,
1494         enum snd_soc_bias_level level)
1495 {
1496         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1497
1498         switch (level) {
1499         case SND_SOC_BIAS_ON:
1500                 break;
1501
1502         case SND_SOC_BIAS_PREPARE:
1503                 break;
1504
1505         case SND_SOC_BIAS_STANDBY:
1506                 if (snd_soc_component_get_bias_level(component) == SND_SOC_BIAS_OFF) {
1507                         /* Setup codec configuration after resume */
1508                         nau8824_resume_setup(nau8824);
1509                 }
1510                 break;
1511
1512         case SND_SOC_BIAS_OFF:
1513                 regmap_update_bits(nau8824->regmap,
1514                         NAU8824_REG_INTERRUPT_SETTING, 0x3ff, 0x3ff);
1515                 regmap_update_bits(nau8824->regmap,
1516                         NAU8824_REG_INTERRUPT_SETTING_1,
1517                         NAU8824_IRQ_EJECT_EN | NAU8824_IRQ_INSERT_EN, 0);
1518                 break;
1519         }
1520
1521         return 0;
1522 }
1523
1524 static int nau8824_component_probe(struct snd_soc_component *component)
1525 {
1526         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1527         struct snd_soc_dapm_context *dapm = snd_soc_component_get_dapm(component);
1528
1529         nau8824->dapm = dapm;
1530
1531         return 0;
1532 }
1533
1534 static int __maybe_unused nau8824_suspend(struct snd_soc_component *component)
1535 {
1536         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1537
1538         if (nau8824->irq) {
1539                 disable_irq(nau8824->irq);
1540                 snd_soc_component_force_bias_level(component, SND_SOC_BIAS_OFF);
1541         }
1542         regcache_cache_only(nau8824->regmap, true);
1543         regcache_mark_dirty(nau8824->regmap);
1544
1545         return 0;
1546 }
1547
1548 static int __maybe_unused nau8824_resume(struct snd_soc_component *component)
1549 {
1550         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1551
1552         regcache_cache_only(nau8824->regmap, false);
1553         regcache_sync(nau8824->regmap);
1554         if (nau8824->irq) {
1555                 /* Hold semaphore to postpone playback happening
1556                  * until jack detection done.
1557                  */
1558                 nau8824_sema_acquire(nau8824, 0);
1559                 enable_irq(nau8824->irq);
1560         }
1561
1562         return 0;
1563 }
1564
1565 static const struct snd_soc_component_driver nau8824_component_driver = {
1566         .probe                  = nau8824_component_probe,
1567         .set_sysclk             = nau8824_set_sysclk,
1568         .set_pll                = nau8824_set_pll,
1569         .set_bias_level         = nau8824_set_bias_level,
1570         .suspend                = nau8824_suspend,
1571         .resume                 = nau8824_resume,
1572         .controls               = nau8824_snd_controls,
1573         .num_controls           = ARRAY_SIZE(nau8824_snd_controls),
1574         .dapm_widgets           = nau8824_dapm_widgets,
1575         .num_dapm_widgets       = ARRAY_SIZE(nau8824_dapm_widgets),
1576         .dapm_routes            = nau8824_dapm_routes,
1577         .num_dapm_routes        = ARRAY_SIZE(nau8824_dapm_routes),
1578         .suspend_bias_off       = 1,
1579         .idle_bias_on           = 1,
1580         .use_pmdown_time        = 1,
1581         .endianness             = 1,
1582         .non_legacy_dai_naming  = 1,
1583 };
1584
1585 static const struct snd_soc_dai_ops nau8824_dai_ops = {
1586         .hw_params = nau8824_hw_params,
1587         .set_fmt = nau8824_set_fmt,
1588         .set_tdm_slot = nau8824_set_tdm_slot,
1589 };
1590
1591 #define NAU8824_RATES SNDRV_PCM_RATE_8000_192000
1592 #define NAU8824_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE \
1593          | SNDRV_PCM_FMTBIT_S24_3LE | SNDRV_PCM_FMTBIT_S32_LE)
1594
1595 static struct snd_soc_dai_driver nau8824_dai = {
1596         .name = NAU8824_CODEC_DAI,
1597         .playback = {
1598                 .stream_name     = "Playback",
1599                 .channels_min    = 1,
1600                 .channels_max    = 2,
1601                 .rates           = NAU8824_RATES,
1602                 .formats         = NAU8824_FORMATS,
1603         },
1604         .capture = {
1605                 .stream_name     = "Capture",
1606                 .channels_min    = 1,
1607                 .channels_max    = 2,
1608                 .rates           = NAU8824_RATES,
1609                 .formats         = NAU8824_FORMATS,
1610         },
1611         .ops = &nau8824_dai_ops,
1612 };
1613
1614 static const struct regmap_config nau8824_regmap_config = {
1615         .val_bits = NAU8824_REG_ADDR_LEN,
1616         .reg_bits = NAU8824_REG_DATA_LEN,
1617
1618         .max_register = NAU8824_REG_MAX,
1619         .readable_reg = nau8824_readable_reg,
1620         .writeable_reg = nau8824_writeable_reg,
1621         .volatile_reg = nau8824_volatile_reg,
1622
1623         .cache_type = REGCACHE_RBTREE,
1624         .reg_defaults = nau8824_reg_defaults,
1625         .num_reg_defaults = ARRAY_SIZE(nau8824_reg_defaults),
1626 };
1627
1628 /**
1629  * nau8824_enable_jack_detect - Specify a jack for event reporting
1630  *
1631  * @component:  component to register the jack with
1632  * @jack: jack to use to report headset and button events on
1633  *
1634  * After this function has been called the headset insert/remove and button
1635  * events will be routed to the given jack.  Jack can be null to stop
1636  * reporting.
1637  */
1638 int nau8824_enable_jack_detect(struct snd_soc_component *component,
1639         struct snd_soc_jack *jack)
1640 {
1641         struct nau8824 *nau8824 = snd_soc_component_get_drvdata(component);
1642         int ret;
1643
1644         nau8824->jack = jack;
1645         /* Initiate jack detection work queue */
1646         INIT_WORK(&nau8824->jdet_work, nau8824_jdet_work);
1647         ret = devm_request_threaded_irq(nau8824->dev, nau8824->irq, NULL,
1648                 nau8824_interrupt, IRQF_TRIGGER_LOW | IRQF_ONESHOT,
1649                 "nau8824", nau8824);
1650         if (ret) {
1651                 dev_err(nau8824->dev, "Cannot request irq %d (%d)\n",
1652                         nau8824->irq, ret);
1653         }
1654
1655         return ret;
1656 }
1657 EXPORT_SYMBOL_GPL(nau8824_enable_jack_detect);
1658
1659 static void nau8824_reset_chip(struct regmap *regmap)
1660 {
1661         regmap_write(regmap, NAU8824_REG_RESET, 0x00);
1662         regmap_write(regmap, NAU8824_REG_RESET, 0x00);
1663 }
1664
1665 static void nau8824_setup_buttons(struct nau8824 *nau8824)
1666 {
1667         struct regmap *regmap = nau8824->regmap;
1668
1669         regmap_update_bits(regmap, NAU8824_REG_SAR_ADC,
1670                 NAU8824_SAR_TRACKING_GAIN_MASK,
1671                 nau8824->sar_voltage << NAU8824_SAR_TRACKING_GAIN_SFT);
1672         regmap_update_bits(regmap, NAU8824_REG_SAR_ADC,
1673                 NAU8824_SAR_COMPARE_TIME_MASK,
1674                 nau8824->sar_compare_time << NAU8824_SAR_COMPARE_TIME_SFT);
1675         regmap_update_bits(regmap, NAU8824_REG_SAR_ADC,
1676                 NAU8824_SAR_SAMPLING_TIME_MASK,
1677                 nau8824->sar_sampling_time << NAU8824_SAR_SAMPLING_TIME_SFT);
1678
1679         regmap_update_bits(regmap, NAU8824_REG_VDET_COEFFICIENT,
1680                 NAU8824_LEVELS_NR_MASK,
1681                 (nau8824->sar_threshold_num - 1) << NAU8824_LEVELS_NR_SFT);
1682         regmap_update_bits(regmap, NAU8824_REG_VDET_COEFFICIENT,
1683                 NAU8824_HYSTERESIS_MASK,
1684                 nau8824->sar_hysteresis << NAU8824_HYSTERESIS_SFT);
1685         regmap_update_bits(regmap, NAU8824_REG_VDET_COEFFICIENT,
1686                 NAU8824_SHORTKEY_DEBOUNCE_MASK,
1687                 nau8824->key_debounce << NAU8824_SHORTKEY_DEBOUNCE_SFT);
1688
1689         regmap_write(regmap, NAU8824_REG_VDET_THRESHOLD_1,
1690                 (nau8824->sar_threshold[0] << 8) | nau8824->sar_threshold[1]);
1691         regmap_write(regmap, NAU8824_REG_VDET_THRESHOLD_2,
1692                 (nau8824->sar_threshold[2] << 8) | nau8824->sar_threshold[3]);
1693         regmap_write(regmap, NAU8824_REG_VDET_THRESHOLD_3,
1694                 (nau8824->sar_threshold[4] << 8) | nau8824->sar_threshold[5]);
1695         regmap_write(regmap, NAU8824_REG_VDET_THRESHOLD_4,
1696                 (nau8824->sar_threshold[6] << 8) | nau8824->sar_threshold[7]);
1697 }
1698
1699 static void nau8824_init_regs(struct nau8824 *nau8824)
1700 {
1701         struct regmap *regmap = nau8824->regmap;
1702
1703         /* Enable Bias/VMID/VMID Tieoff */
1704         regmap_update_bits(regmap, NAU8824_REG_BIAS_ADJ,
1705                 NAU8824_VMID | NAU8824_VMID_SEL_MASK, NAU8824_VMID |
1706                 (nau8824->vref_impedance << NAU8824_VMID_SEL_SFT));
1707         regmap_update_bits(regmap, NAU8824_REG_BOOST,
1708                 NAU8824_GLOBAL_BIAS_EN, NAU8824_GLOBAL_BIAS_EN);
1709         mdelay(2);
1710         regmap_update_bits(regmap, NAU8824_REG_MIC_BIAS,
1711                 NAU8824_MICBIAS_VOLTAGE_MASK, nau8824->micbias_voltage);
1712         /* Disable Boost Driver, Automatic Short circuit protection enable */
1713         regmap_update_bits(regmap, NAU8824_REG_BOOST,
1714                 NAU8824_PRECHARGE_DIS | NAU8824_HP_BOOST_DIS |
1715                 NAU8824_HP_BOOST_G_DIS | NAU8824_SHORT_SHUTDOWN_EN,
1716                 NAU8824_PRECHARGE_DIS | NAU8824_HP_BOOST_DIS |
1717                 NAU8824_HP_BOOST_G_DIS | NAU8824_SHORT_SHUTDOWN_EN);
1718         /* Scaling for ADC and DAC clock */
1719         regmap_update_bits(regmap, NAU8824_REG_CLK_DIVIDER,
1720                 NAU8824_CLK_ADC_SRC_MASK | NAU8824_CLK_DAC_SRC_MASK,
1721                 (0x1 << NAU8824_CLK_ADC_SRC_SFT) |
1722                 (0x1 << NAU8824_CLK_DAC_SRC_SFT));
1723         regmap_update_bits(regmap, NAU8824_REG_DAC_MUTE_CTRL,
1724                 NAU8824_DAC_ZC_EN, NAU8824_DAC_ZC_EN);
1725         regmap_update_bits(regmap, NAU8824_REG_ENA_CTRL,
1726                 NAU8824_DAC_CH1_EN | NAU8824_DAC_CH0_EN |
1727                 NAU8824_ADC_CH0_EN | NAU8824_ADC_CH1_EN |
1728                 NAU8824_ADC_CH2_EN | NAU8824_ADC_CH3_EN,
1729                 NAU8824_DAC_CH1_EN | NAU8824_DAC_CH0_EN |
1730                 NAU8824_ADC_CH0_EN | NAU8824_ADC_CH1_EN |
1731                 NAU8824_ADC_CH2_EN | NAU8824_ADC_CH3_EN);
1732         regmap_update_bits(regmap, NAU8824_REG_CLK_GATING_ENA,
1733                 NAU8824_CLK_ADC_CH23_EN | NAU8824_CLK_ADC_CH01_EN |
1734                 NAU8824_CLK_DAC_CH1_EN | NAU8824_CLK_DAC_CH0_EN |
1735                 NAU8824_CLK_I2S_EN | NAU8824_CLK_GAIN_EN |
1736                 NAU8824_CLK_SAR_EN | NAU8824_CLK_DMIC_CH23_EN,
1737                 NAU8824_CLK_ADC_CH23_EN | NAU8824_CLK_ADC_CH01_EN |
1738                 NAU8824_CLK_DAC_CH1_EN | NAU8824_CLK_DAC_CH0_EN |
1739                 NAU8824_CLK_I2S_EN | NAU8824_CLK_GAIN_EN |
1740                 NAU8824_CLK_SAR_EN | NAU8824_CLK_DMIC_CH23_EN);
1741         /* Class G timer 64ms */
1742         regmap_update_bits(regmap, NAU8824_REG_CLASSG,
1743                 NAU8824_CLASSG_TIMER_MASK,
1744                 0x20 << NAU8824_CLASSG_TIMER_SFT);
1745         regmap_update_bits(regmap, NAU8824_REG_TRIM_SETTINGS,
1746                 NAU8824_DRV_CURR_INC, NAU8824_DRV_CURR_INC);
1747         /* Disable DACR/L power */
1748         regmap_update_bits(regmap, NAU8824_REG_CHARGE_PUMP_CONTROL,
1749                 NAU8824_SPKR_PULL_DOWN | NAU8824_SPKL_PULL_DOWN |
1750                 NAU8824_POWER_DOWN_DACR | NAU8824_POWER_DOWN_DACL,
1751                 NAU8824_SPKR_PULL_DOWN | NAU8824_SPKL_PULL_DOWN |
1752                 NAU8824_POWER_DOWN_DACR | NAU8824_POWER_DOWN_DACL);
1753         /* Enable TESTDAC. This sets the analog DAC inputs to a '0' input
1754          * signal to avoid any glitches due to power up transients in both
1755          * the analog and digital DAC circuit.
1756          */
1757         regmap_update_bits(regmap, NAU8824_REG_ENABLE_LO,
1758                 NAU8824_TEST_DAC_EN, NAU8824_TEST_DAC_EN);
1759         /* Config L/R channel */
1760         regmap_update_bits(regmap, NAU8824_REG_DAC_CH0_DGAIN_CTRL,
1761                 NAU8824_DAC_CH0_SEL_MASK, NAU8824_DAC_CH0_SEL_I2S0);
1762         regmap_update_bits(regmap, NAU8824_REG_DAC_CH1_DGAIN_CTRL,
1763                 NAU8824_DAC_CH1_SEL_MASK, NAU8824_DAC_CH1_SEL_I2S1);
1764         regmap_update_bits(regmap, NAU8824_REG_ENABLE_LO,
1765                 NAU8824_DACR_HPR_EN | NAU8824_DACL_HPL_EN,
1766                 NAU8824_DACR_HPR_EN | NAU8824_DACL_HPL_EN);
1767         /* Default oversampling/decimations settings are unusable
1768          * (audible hiss). Set it to something better.
1769          */
1770         regmap_update_bits(regmap, NAU8824_REG_ADC_FILTER_CTRL,
1771                 NAU8824_ADC_SYNC_DOWN_MASK, NAU8824_ADC_SYNC_DOWN_64);
1772         regmap_update_bits(regmap, NAU8824_REG_DAC_FILTER_CTRL_1,
1773                 NAU8824_DAC_CICCLP_OFF | NAU8824_DAC_OVERSAMPLE_MASK,
1774                 NAU8824_DAC_CICCLP_OFF | NAU8824_DAC_OVERSAMPLE_64);
1775         /* DAC clock delay 2ns, VREF */
1776         regmap_update_bits(regmap, NAU8824_REG_RDAC,
1777                 NAU8824_RDAC_CLK_DELAY_MASK | NAU8824_RDAC_VREF_MASK,
1778                 (0x2 << NAU8824_RDAC_CLK_DELAY_SFT) |
1779                 (0x3 << NAU8824_RDAC_VREF_SFT));
1780         /* PGA input mode selection */
1781         regmap_update_bits(regmap, NAU8824_REG_FEPGA,
1782                 NAU8824_FEPGA_MODEL_SHORT_EN | NAU8824_FEPGA_MODER_SHORT_EN,
1783                 NAU8824_FEPGA_MODEL_SHORT_EN | NAU8824_FEPGA_MODER_SHORT_EN);
1784         /* Digital microphone control */
1785         regmap_update_bits(regmap, NAU8824_REG_ANALOG_CONTROL_1,
1786                 NAU8824_DMIC_CLK_DRV_STRG | NAU8824_DMIC_CLK_SLEW_FAST,
1787                 NAU8824_DMIC_CLK_DRV_STRG | NAU8824_DMIC_CLK_SLEW_FAST);
1788         regmap_update_bits(regmap, NAU8824_REG_JACK_DET_CTRL,
1789                 NAU8824_JACK_LOGIC,
1790                 /* jkdet_polarity - 1  is for active-low */
1791                 nau8824->jkdet_polarity ? 0 : NAU8824_JACK_LOGIC);
1792         regmap_update_bits(regmap,
1793                 NAU8824_REG_JACK_DET_CTRL, NAU8824_JACK_EJECT_DT_MASK,
1794                 (nau8824->jack_eject_debounce << NAU8824_JACK_EJECT_DT_SFT));
1795         if (nau8824->sar_threshold_num)
1796                 nau8824_setup_buttons(nau8824);
1797 }
1798
1799 static int nau8824_setup_irq(struct nau8824 *nau8824)
1800 {
1801         /* Disable interruption before codec initiation done */
1802         regmap_update_bits(nau8824->regmap, NAU8824_REG_ENA_CTRL,
1803                 NAU8824_JD_SLEEP_MODE, NAU8824_JD_SLEEP_MODE);
1804         regmap_update_bits(nau8824->regmap,
1805                 NAU8824_REG_INTERRUPT_SETTING, 0x3ff, 0x3ff);
1806         regmap_update_bits(nau8824->regmap, NAU8824_REG_INTERRUPT_SETTING_1,
1807                 NAU8824_IRQ_EJECT_EN | NAU8824_IRQ_INSERT_EN, 0);
1808
1809         return 0;
1810 }
1811
1812 static void nau8824_print_device_properties(struct nau8824 *nau8824)
1813 {
1814         struct device *dev = nau8824->dev;
1815         int i;
1816
1817         dev_dbg(dev, "jkdet-polarity:       %d\n", nau8824->jkdet_polarity);
1818         dev_dbg(dev, "micbias-voltage:      %d\n", nau8824->micbias_voltage);
1819         dev_dbg(dev, "vref-impedance:       %d\n", nau8824->vref_impedance);
1820
1821         dev_dbg(dev, "sar-threshold-num:    %d\n", nau8824->sar_threshold_num);
1822         for (i = 0; i < nau8824->sar_threshold_num; i++)
1823                 dev_dbg(dev, "sar-threshold[%d]=%x\n", i,
1824                                 nau8824->sar_threshold[i]);
1825
1826         dev_dbg(dev, "sar-hysteresis:       %d\n", nau8824->sar_hysteresis);
1827         dev_dbg(dev, "sar-voltage:          %d\n", nau8824->sar_voltage);
1828         dev_dbg(dev, "sar-compare-time:     %d\n", nau8824->sar_compare_time);
1829         dev_dbg(dev, "sar-sampling-time:    %d\n", nau8824->sar_sampling_time);
1830         dev_dbg(dev, "short-key-debounce:   %d\n", nau8824->key_debounce);
1831         dev_dbg(dev, "jack-eject-debounce:  %d\n",
1832                         nau8824->jack_eject_debounce);
1833 }
1834
1835 static int nau8824_read_device_properties(struct device *dev,
1836         struct nau8824 *nau8824) {
1837         int ret;
1838
1839         ret = device_property_read_u32(dev, "nuvoton,jkdet-polarity",
1840                 &nau8824->jkdet_polarity);
1841         if (ret)
1842                 nau8824->jkdet_polarity = 1;
1843         ret = device_property_read_u32(dev, "nuvoton,micbias-voltage",
1844                 &nau8824->micbias_voltage);
1845         if (ret)
1846                 nau8824->micbias_voltage = 6;
1847         ret = device_property_read_u32(dev, "nuvoton,vref-impedance",
1848                 &nau8824->vref_impedance);
1849         if (ret)
1850                 nau8824->vref_impedance = 2;
1851         ret = device_property_read_u32(dev, "nuvoton,sar-threshold-num",
1852                 &nau8824->sar_threshold_num);
1853         if (ret)
1854                 nau8824->sar_threshold_num = 4;
1855         ret = device_property_read_u32_array(dev, "nuvoton,sar-threshold",
1856                 nau8824->sar_threshold, nau8824->sar_threshold_num);
1857         if (ret) {
1858                 nau8824->sar_threshold[0] = 0x0a;
1859                 nau8824->sar_threshold[1] = 0x14;
1860                 nau8824->sar_threshold[2] = 0x26;
1861                 nau8824->sar_threshold[3] = 0x73;
1862         }
1863         ret = device_property_read_u32(dev, "nuvoton,sar-hysteresis",
1864                 &nau8824->sar_hysteresis);
1865         if (ret)
1866                 nau8824->sar_hysteresis = 0;
1867         ret = device_property_read_u32(dev, "nuvoton,sar-voltage",
1868                 &nau8824->sar_voltage);
1869         if (ret)
1870                 nau8824->sar_voltage = 6;
1871         ret = device_property_read_u32(dev, "nuvoton,sar-compare-time",
1872                 &nau8824->sar_compare_time);
1873         if (ret)
1874                 nau8824->sar_compare_time = 1;
1875         ret = device_property_read_u32(dev, "nuvoton,sar-sampling-time",
1876                 &nau8824->sar_sampling_time);
1877         if (ret)
1878                 nau8824->sar_sampling_time = 1;
1879         ret = device_property_read_u32(dev, "nuvoton,short-key-debounce",
1880                 &nau8824->key_debounce);
1881         if (ret)
1882                 nau8824->key_debounce = 0;
1883         ret = device_property_read_u32(dev, "nuvoton,jack-eject-debounce",
1884                 &nau8824->jack_eject_debounce);
1885         if (ret)
1886                 nau8824->jack_eject_debounce = 1;
1887
1888         return 0;
1889 }
1890
1891 /* Please keep this list alphabetically sorted */
1892 static const struct dmi_system_id nau8824_quirk_table[] = {
1893         {
1894                 /* Cyberbook T116 rugged tablet */
1895                 .matches = {
1896                         DMI_EXACT_MATCH(DMI_BOARD_VENDOR, "Default string"),
1897                         DMI_EXACT_MATCH(DMI_BOARD_NAME, "Cherry Trail CR"),
1898                         DMI_EXACT_MATCH(DMI_PRODUCT_SKU, "20170531"),
1899                 },
1900                 .driver_data = (void *)(NAU8824_JD_ACTIVE_HIGH),
1901         },
1902         {}
1903 };
1904
1905 static void nau8824_check_quirks(void)
1906 {
1907         const struct dmi_system_id *dmi_id;
1908
1909         if (quirk_override != -1) {
1910                 nau8824_quirk = quirk_override;
1911                 return;
1912         }
1913
1914         dmi_id = dmi_first_match(nau8824_quirk_table);
1915         if (dmi_id)
1916                 nau8824_quirk = (unsigned long)dmi_id->driver_data;
1917 }
1918
1919 static int nau8824_i2c_probe(struct i2c_client *i2c,
1920         const struct i2c_device_id *id)
1921 {
1922         struct device *dev = &i2c->dev;
1923         struct nau8824 *nau8824 = dev_get_platdata(dev);
1924         int ret, value;
1925
1926         if (!nau8824) {
1927                 nau8824 = devm_kzalloc(dev, sizeof(*nau8824), GFP_KERNEL);
1928                 if (!nau8824)
1929                         return -ENOMEM;
1930                 ret = nau8824_read_device_properties(dev, nau8824);
1931                 if (ret)
1932                         return ret;
1933         }
1934         i2c_set_clientdata(i2c, nau8824);
1935
1936         nau8824->regmap = devm_regmap_init_i2c(i2c, &nau8824_regmap_config);
1937         if (IS_ERR(nau8824->regmap))
1938                 return PTR_ERR(nau8824->regmap);
1939         nau8824->dev = dev;
1940         nau8824->irq = i2c->irq;
1941         sema_init(&nau8824->jd_sem, 1);
1942
1943         nau8824_check_quirks();
1944
1945         if (nau8824_quirk & NAU8824_JD_ACTIVE_HIGH)
1946                 nau8824->jkdet_polarity = 0;
1947
1948         nau8824_print_device_properties(nau8824);
1949
1950         ret = regmap_read(nau8824->regmap, NAU8824_REG_I2C_DEVICE_ID, &value);
1951         if (ret < 0) {
1952                 dev_err(dev, "Failed to read device id from the NAU8824: %d\n",
1953                         ret);
1954                 return ret;
1955         }
1956         nau8824_reset_chip(nau8824->regmap);
1957         nau8824_init_regs(nau8824);
1958
1959         if (i2c->irq)
1960                 nau8824_setup_irq(nau8824);
1961
1962         return devm_snd_soc_register_component(dev,
1963                 &nau8824_component_driver, &nau8824_dai, 1);
1964 }
1965
1966 static const struct i2c_device_id nau8824_i2c_ids[] = {
1967         { "nau8824", 0 },
1968         { }
1969 };
1970 MODULE_DEVICE_TABLE(i2c, nau8824_i2c_ids);
1971
1972 #ifdef CONFIG_OF
1973 static const struct of_device_id nau8824_of_ids[] = {
1974         { .compatible = "nuvoton,nau8824", },
1975         {}
1976 };
1977 MODULE_DEVICE_TABLE(of, nau8824_of_ids);
1978 #endif
1979
1980 #ifdef CONFIG_ACPI
1981 static const struct acpi_device_id nau8824_acpi_match[] = {
1982         { "10508824", 0 },
1983         {},
1984 };
1985 MODULE_DEVICE_TABLE(acpi, nau8824_acpi_match);
1986 #endif
1987
1988 static struct i2c_driver nau8824_i2c_driver = {
1989         .driver = {
1990                 .name = "nau8824",
1991                 .of_match_table = of_match_ptr(nau8824_of_ids),
1992                 .acpi_match_table = ACPI_PTR(nau8824_acpi_match),
1993         },
1994         .probe = nau8824_i2c_probe,
1995         .id_table = nau8824_i2c_ids,
1996 };
1997 module_i2c_driver(nau8824_i2c_driver);
1998
1999
2000 MODULE_DESCRIPTION("ASoC NAU88L24 driver");
2001 MODULE_AUTHOR("John Hsu <KCHSU0@nuvoton.com>");
2002 MODULE_LICENSE("GPL v2");